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TW202018824A - 金屬閘極形成方法及其形成結構 - Google Patents

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TW202018824A
TW202018824A TW108129010A TW108129010A TW202018824A TW 202018824 A TW202018824 A TW 202018824A TW 108129010 A TW108129010 A TW 108129010A TW 108129010 A TW108129010 A TW 108129010A TW 202018824 A TW202018824 A TW 202018824A
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trench
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李宜靜
鄭雅云
林浩宇
陳奕升
許家銘
柯誌欣
幸仁 萬
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種形成一半導體結構之方法，其包含：提供一基板；在該基板中形成一第一對源極/汲極區；在該基板上方放置一層間介電質層，該層間介電質層具有介於該第一對源極/汲極區之間之一第一溝槽；在該第一溝槽中沉積一介電質層；在該介電質層上方沉積一障壁層；自該第一溝槽移除該障壁層以曝光該介電質層；在該第一溝槽中之該介電質層上方沉積一功函數層；及在該第一溝槽中之該功函數層上方沉積一導電層。

Description

金屬閘極形成方法及其形成結構
本發明實施例係有關金屬閘極形成方法及其形成結構。
隨著技術演進，半導體裝置之設計及製造鑑於其等更小尺寸、增強功能及更複雜電路而變得更加複雜。因此，不斷需要修改製造半導體裝置及其結構之方法以便改良裝置穩健性並且降低成本及處理時間。據此，特定地關注於改良電晶體中之金屬閘極(MG)電極之效能。一種形成MG電極之製程稱為後閘極製程，而另一形成製程稱為先閘極製程。後閘極製程允許在形成閘極之後執行減少數目個後續製程，包含高溫操作。
本發明的一實施例係關於一種形成一半導體結構之方法，其包括：提供一基板；在該基板中形成一第一對源極/汲極區；在該基板上方放置一層間介電質層，該層間介電質層具有該第一對源極/汲極區之間的一第一溝槽；在該第一溝槽中沉積一介電質層；在該介電質層上方沉積一障壁層；自該第一溝槽移除該障壁層以曝光該介電質層；在該第一溝槽中之該介電質層上方沉積一功函數層；及在該第一溝槽中之該功函數層上方沉積一導電層。
本發明的一實施例係關於一種形成一半導體結構之方法，其包括：在一基板中形成一第一對源極/汲極區及一第二對源極/汲極區；在該基板上方沉積一層間介電質層，該層間介電質層具有該第一對源極/汲極區之間的一第一溝槽及該第二對源極/汲極區之間的一第二溝槽；在該第一溝槽及該第二溝槽中分別沉積一閘極介電質層；在該第一溝槽及該第二溝槽中之該閘極介電質層上方沉積一障壁層；在該第一溝槽及該第二溝槽中沉積一功函數層；自該第一溝槽減小該障壁層之一厚度，同時使障壁堆疊在該第二溝槽中保持完整；及在該第一溝槽及該第二溝槽中之該功函數層上方沉積一導電層。
本發明的一實施例係關於一種半導體結構，其包括：一基板；一第一對源極/汲極區及一第二對源極/汲極區，其等在該基板中；一第一閘極堆疊及一第二閘極堆疊，其等分別在該基板上方該第一對源極/汲極區之間及該第二對源極/汲極區之間，各閘極堆疊包括：一閘極介電質層，其在該基板上方；一功函數層，其由該閘極介電質層環繞；及一導電層，其由該功函數層環繞，其中該第一閘極堆疊進一步包含在該閘極介電質層與該功函數層之間不存在於該第二閘極堆疊中之一障壁層。
下文揭露提供用於實施所提供標的物之不同特徵之不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅僅係實例且並非意欲於限制性。例如，在下文描述中一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可經形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不規定所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，空間相對術語(諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者)可在本文中用來描述一個元件或構件與另一(其他)元件或構件之關係，如圖中所繪示。空間相對術語意欲於涵蓋除圖中所描繪之定向以外之使用或操作中裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且據此可同樣解釋本文中所使用之空間相對描述詞。
儘管闡述本揭露之廣範疇之數值範圍及參數係近似值，但儘可能精確地報告特定實施例中所闡述之數值。然而，任何數值固有地含有必定由各自測試量測中通常發現之偏差引起之特定誤差。此外，如本文中所使用，術語「約」、「實質」或「實質上」通常意謂著在一給定值或範圍之10%、5%、1%或0.5%內。替代地，當一般技術者考量時，術語「約」、「實質」或「實質上」意謂著在均值之一可接受標準誤差內。除在操作/工作實例中以外或除非另有明確指定，否則本文中所揭露之所有數值範圍、量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、量比及類似者)應被理解為在所有情況下被術語「約」、「實質」或「實質上」修飾。據此，除非指示為相反，否則本揭露及隨附發明申請專利範圍中所闡述之數值參數係可根據需要更改之近似值。至少，各數值參數至少應鑑於所報告有效數字之數目且藉由應用普通捨入技術來解釋。範圍在本文中可被表示為自一個端點至另一端點或在兩個端點之間。除非另有指定，否則本文中所揭露之所有範圍包含端點。
本揭露大體上係關於半導體裝置領域，且更特定而言係關於金屬閘極之製造方法及所得半導體結構。
隨著技術朝向先進節點及其他節點進展，形成金屬閘極(MG)電極之任務變得更具挑戰性。例如，歸因於MG中溝槽之縱橫比增加，填充能力降級。此外，愈來愈難以在N型電晶體與P型電晶體之間尋求各種MG電極之臨限電壓之平衡。另外，例如在N型電晶體中對低臨限電壓之更嚴格要求使MG電極之製程控制更加複雜。再者，一些MG電極中之一較高閘極電阻可係非所要的。現有方法已採用一或多個層(例如，障壁層)，以減小MG電極之洩漏電流來改良裝置可靠性。然而，增厚障壁層可使功函數層之調諧更低效，從而導致一更高臨限電壓。增厚障壁層亦將限制可用於MG電極之填充金屬之空間，由此增加MG電極電阻。在一些實例中，障壁層可具有不均勻厚度，例如，底部角隅周圍之障壁層之厚度大於底部中心處之障壁層之厚度。可能導致MG電極之效能降低。
在本揭露中，提出一種MG電極形成方案以改良MG電極之效能。基於不同電晶體中之不同目標臨限電壓，在一些操作之後減少或移除已形成之選定MG電極中之障壁層，使得可在各種電晶體之最終MG電極中達成不同障壁層厚度。根據要求，可用更高設計及製造靈活性有效地改良不同電晶體之間之臨限電壓控制。可達成MG電極之一良好填充效能及角隅輪廓控制。此外，獲得用於MG電極中(尤其在MG之底部周圍)之填充材料之一擴大填充區域，由此降低MG電阻。另外，提供額外熱處理以減少或消除歸因於一些MG電極中之薄化障壁層之洩漏問題。
圖1A至圖1T係展示根據一些實施例之製造一半導體裝置100之一方法之中間階段之示意性剖面圖。在一實施例中，半導體裝置100包含一或多個金屬氧化物半導體(MOS)場效電晶體(FET)。儘管出於闡釋性目的展示一平面FET裝置，但其他裝置組態亦係可能的，諸如鰭型FET (FINFET)、全環繞式(GAA) FET及類似者。參考圖1A，提供一基板202。在一實施例中，基板202係一半導體基板，例如一矽基板。基板202之其他實例可包含其他元素半導體，諸如鍺。替代地，基板202可包含一化合物半導體，諸如碳化矽、砷化鎵、砷化銦或磷化銦。取決於設計要求，基板202可包含不同摻雜劑類型，諸如P型基板或N型基板，且可包含各種摻雜組態。此外，基板202可包含一磊晶層(epi層)或可包含一絕緣體上覆矽(SOI)結構。
可在基板202上形成一或多個隔離結構204。隔離結構204可利用隔離技術，諸如矽局部氧化(LOCOS)或淺溝槽隔離(STI)。在本實施例中，隔離結構204包含一STI。隔離結構204可包括氧化矽、氮化矽、氮氧化矽、氟化物摻雜之矽酸鹽玻璃(FSG)、低K介電質材料、其他合適材料或其等組合。形成隔離結構204之一例示性操作可包含：藉由一光微影操作圖案化基板202；使用例如乾式蝕刻、濕式蝕刻或電漿蝕刻操作在基板202中蝕刻一溝槽；及在溝槽中沉積一介電質材料。
隔離結構204用來界定一第一FET裝置262A及一第二FET裝置262B之主動區203。主動區203可包含各種摻雜組態，例如摻雜有P型或N型摻雜劑之組態。例如，主動區203可摻雜有P型摻雜劑(諸如硼或BF2 )或N型摻雜劑(諸如磷或砷)。主動區203可充當經組態用於N型MOS (NMOS)電晶體或P型MOS (PMOS)電晶體之區。在一實施例中，針對不同類型之MOS電晶體，在隔離結構204之間的主動區203中形成摻雜井205。摻雜井205之摻雜劑類型可相同或不同於基板202。在主動區203中形成一NMOS裝置(例如，FET裝置262B)之實施例中，可透過將一P型雜質(其可為硼、銦或類似者)佈植至基板202中來形成一P型摻雜井205。在主動區203中形成一PMOS裝置(例如，FET裝置262A)之其他實施例中，可透過將一N型雜質(其可為磷、砷、銻或類似者)佈植至基板202中來形成一N型摻雜井205。在一些實施例中，摻雜井205不存在於主動區203中。在圖1A之闡釋性實施例中，FET裝置262A及262B可具有相同類型或不同類型。
參考圖1B，在基板202上方形成兩個虛設閘極結構201。在本實施例中，各虛設閘極結構201由一介電質層206及一虛設閘極電極208組成。介電質層206可包括氧化矽、氮氧化矽、高k介電質材料或其等組合。在一些實施例中，虛設閘極電極208包含單層或多層結構。在本實施例中，虛設閘極電極208包含多晶矽。可藉由以一毯覆方式在基板202上方沉積介電質層206及虛設閘極電極208之材料來形成虛設閘極結構201。沉積步驟可包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他合適方法。在沉積材料上方形成一光阻劑(未展示)且圖案化光阻劑。執行一蝕刻操作以將圖案化光阻劑之特徵轉印至下伏層以便形成虛設閘極結構201。在一實施例中，虛設閘極結構201包含額外介電質層或導電層，例如硬遮罩層、介面層、覆蓋層或其等組合。
參考圖1C，在虛設閘極結構201之各者之兩側上各自摻雜井205中形成輕度摻雜源極/汲極(LDD)區212。在一實施例中，在隔離結構204與虛設閘極結構201之間形成LDD區212。可藉由一佈植操作(諸如一離子佈植步驟)在基板202中形成LDD區212。LDD區212可包含與各自摻雜井205相反之一摻雜劑類型。在一實施例中，LDD區212可摻雜有P型摻雜劑，諸如硼或BF2 ；N型摻雜劑，諸如磷或砷；或其等組合。在一實施例中，LDD區212與虛設閘極結構201之一側壁對準。
在形成LDD區212之後，在虛設閘極結構201之各側上形成間隔件210。閘極間隔件210可包括一介電質材料，諸如氮化矽、氧化矽、碳化矽、氮氧化矽或其等組合。在一實施例中，間隔件210包括多層結構。可使用沉積操作(諸如PVD、CVD或ALD)或蝕刻操作形成間隔件210。蝕刻操作可為一各向異性蝕刻。
可在隔離結構204與間隔件210之間的各自摻雜井205中形成源極/汲極(S/D)區214。S/D區214可摻雜有P型摻雜劑，諸如硼或BF2 ；N型摻雜劑，諸如磷或砷；或其等組合。S/D區214可包含相同於LDD區212之摻雜劑類型之一摻雜劑類型，同時具有大於LDD區212之一摻雜濃度。在一實施例中，使用一離子佈植步驟形成S/D區214且佈植輪廓與間隔件210之外側壁實質上對準。在一些實施例中，可使用矽化操作在S/D區214上形成一或多個接觸構件(例如，矽化物區，未單獨展示)。在一些實施例中，可藉由磊晶生長形成S/D區214。在一些實施例中，S/D區214可具有高於基板202之表面之一凸起表面。
在基板202上方且環繞虛設閘極結構201及間隔件21形成一蝕刻停止層(ESL) 216，如圖1D中所繪示。ESL 216可包含氮化矽、氧化矽、氮氧化矽或其他合適材料。可使用任何合適操作形成ESL 216，諸如PVD、CVD或ALD。在本實施例中，ESL 216係包含氮化矽之一接觸蝕刻停止層(CESL)。
仍參考圖1D，隨後在ESL 216上方形成一層間(或層級間)介電質(ILD)層218。ILD層218可填充虛設閘極結構201之間的間隙且環繞ESL層216。ILD層218可包括一介電質材料且藉由任何合適沉積操作形成。介電質材料可包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃(SOG)、摻氟矽玻璃(FSG)、聚酰亞胺或其他合適介電質材料。在一些實施例中，ILD層218可包含一高密度電漿(HDP)介電質材料(例如，HDP氧化物)及/或一高縱橫比製程(HARP)介電質材料(例如，HARP氧化物)。
圖1E繪示執行一平坦化操作以移除ILD層218及ESL層216之多餘部分之一結果。平坦化操作可包含一化學機械拋光(CMP)操作或機械研磨。據此曝光虛設閘極電極208之頂表面。在一實施例中，藉由平坦化操作使ILD層218、ESL層216及虛設閘極電極208之頂表面平整。
隨後，分別形成用於各自FET裝置262A及262B之一第一金屬閘極堆疊260A及一第二金屬閘極堆疊260B以代替對應虛設閘極結構201。最初，自各自虛設閘極結構201移除各虛設閘極電極208，如圖1F中所展示。因此，一例示性第一溝槽209A及一例示性第二溝槽209B經形成為由間隔件210界定且由ESL 216及ILD層218環繞。可在一蝕刻操作(諸如濕式蝕刻、乾式蝕刻或其等組合)中移除虛設閘極電極208。在一實施例中，於虛設閘極電極移除操作之後，介電質層206被保留於溝槽209A及209B中。在替代實施例中，於虛設閘極電極208之蝕刻期間移除介電質層206。在一實施例中，虛設閘極電極208之濕式蝕刻操作包含曝光於含氫氧化物之溶液(例如，氫氧化銨)、去離子水或其他合適蝕刻劑溶液。
圖1G繪示在基板202上方形成一閘極介電質層220。在ILD層218、ESL 216及間隔件210上方且在溝槽209A及209B之側壁及底部上保形地形成閘極介電質層220。閘極介電質層220可係由一高k介電質材料形成，諸如氧化鉿(HfO2 )、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉭鉿(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適高k介電質材料，或其等之組合。替代地，閘極介電質層220可包含氮化矽、氮氧化矽，或氧化矽。在本實施例中，閘極介電質層220包含一高k材料連同介電質層206作為氧化矽層。可使用PVD、CVD或其他合適之沉積方法來形成閘極介電質層220。在其中藉由圖1F之蝕刻操作預先移除閘極介電質層206之實施例中，閘極介電質層220之形成亦可包含在形成閘極介電質層220之高k介電質材料之前於溝槽209之底部中沉積一介面層，該介面層可係由氧化矽、氮化矽或類似者形成。
如下般描述對應金屬閘極堆疊260A及260B之MG電極之形成。在閘極介電質層220上方沉積一第一障壁層222，如圖1H中所繪示。第一障壁層222包括選自TiN、TiCN、TaN、TaCN、WN、WCN、TaSiN及TiSiN之一群組之一材料。在一實施例中，第一障壁層222具有多層或堆疊式結構。在一實施例中，在閘極介電質層220之側壁及底部上保形地沉積第一障壁層222。可使用PVD、CVD或其他合適沉積方法形成第一障壁層222。第一障壁層222為半導體裝置100之MG電極提供各種功能。例如，第一障壁層222可用作防止上覆層中之金屬原子擴散至下伏構件中之一擴散障壁層。此外，第一障壁層222之組態(諸如其輪廓及厚度)可影響最終半導體裝置100之臨限電壓。在一實施例中，採用第一障壁層222作為下伏層之一保護層，使得隨後執行之處理不會不利地影響下伏構件。
參考圖1I，執行一第一處理240。在一實施例中，第一處理240係一退火操作，其中在一高溫下處理基板202或除基板202以外之半導體裝置100之層/構件。在一實施例中，退火操作在約攝氏750度與約攝氏900度之間執行且在其他實施例中在約攝氏400度與約攝氏800度之間執行。退火可具有介於10 ms與約80 ms之間的一持續時間。作為一退火操作之第一處理240可用來增強閘極介電質層220之材料性質。在一實施例中，第一處理240係一蝕刻操作，其中蝕刻半導體裝置100之一部分。在一實施例中，第一處理240係一清潔步驟。在其中第一處理240作為一蝕刻或清潔操作之條件下，可保護下伏於第一障壁層222之材料(諸如閘極介電質層220)使之免受歸因於第一處理240所致之不利影響。在一實施例中，第一障壁層222被視為用於第一處理240之一蝕刻停止層。在一實施例中，第一障壁層222與閘極介電質層220之間的一蝕刻選擇性大於約10，或在其他實施例中大於約5。
在第一障壁層222及閘極介電質層220上方沉積一第二障壁層224，如圖1J中所繪示。第二障壁層224包括選自TiN、TiCN、TaN、TaCN、WN、WCN、TaSiN及TiSiN之一群組之一材料。在一實施例中，第二障壁層224具有多層或堆疊式結構。在一實施例中，在第一溝槽209A及第二溝槽209B之側壁及底部上保形地沉積第二障壁層224。可使用PVD、CVD或其他合適沉積方法形成第二障壁層224。類似於第一障壁層222，第二障壁層224為半導體裝置100之MG電極提供各種功能。例如。第二障壁層224可用作防止上覆層中之金屬原子擴散至下伏構件中之一擴散障壁層。此外，第二障壁層224之組態(諸如其輪廓及厚度)可影響最終半導體裝置100之臨限電壓。在一實施例中，採用第二障壁層224作為下伏層之一保護層，使得一些處理不會不利地影響下伏構件。在一實施例中，第一障壁層222及第二障壁層224具有不同材料組合物及/或厚度。
參考圖1K，執行一第二處理250。在一實施例中，第二處理250係一退火操作，其中在一高溫下處理基板202或除基板202以外之半導體裝置100之層/構件。在一實施例中，退火操作在約攝氏750度與約攝氏900度之間執行且在其他實施例中在約攝氏400度與約攝氏800度之間執行。在一實施例中，退火操作在約攝氏800度與約攝氏950度之間執行。退火可具有介於10 ms與約80 ms之間的一持續時間。作為一退火操作之第二處理250可用來增強閘極介電質層220之材料性質。退火操作可用來增強閘極介電質層220或圖1K之結構之其他部分之材料性質。在一實施例中，第二處理250係一蝕刻操作，其中蝕刻半導體裝置100之一部分。在一實施例中，第二處理250係一清潔步驟。在其中第二處理250作為一蝕刻或清潔操作之條件下，可保護下伏於第二障壁層224之材料(諸如閘極介電質層220)使之免受歸因於第二處理250之損壞。在一實施例中，第二障壁層224被視為用於第二處理250之一蝕刻停止層。在一實施例中，第二障壁層224與閘極介電質層220之間的一蝕刻選擇性大於約10，或在其他實施例中大於約5。
圖1L展示在第二障壁層224上方沉積一功函數層225。功函數層225保形地形成於第二障壁層之水平表面上方且至溝槽209A及209B中。在一實施例中，第一P型FET裝置262A之功函數層225可包含由諸如TiN、W、Ta、Ni、Pt、Ru、Mo、Al、WN、其等組合或類似者之材料組成之一或多個層。在替代實施例中，第二N型FET裝置262B之功函數層225可包含由諸如Ti、Ag、Al、TiAlMo、Ta、TaN、TiAlC、TiAlN、TaC、TaCN、TiAl、TaSiN、Mn、Zr、其等組合或類似者之材料組成之一或多個層。在一些實施例中，功函數層225可存在於第一P型FET裝置262A及第二N型FET裝置262B兩者中，儘管不同類型之FET裝置中之層厚度可為各種各樣的。可使用PVD、CVD、ALD或其他合適沉積方法形成功函數層225。
圖1M至圖1Q展示功函數層225、第一障壁層222及第二障壁層224上之選擇性蝕刻操作之不同方案。在圖1M中所展示之一實施例中，透過選擇性蝕刻操作自第二N型FET裝置262B移除一定厚度之功函數層225。同時，第一P型FET裝置262A之第一溝槽209A周圍之功函數層225、第一障壁層222及第二障壁層224保持完整。一例示性選擇性蝕刻操作可包含提供一圖案化光阻劑層(未展示)或遮罩層以曝光第二溝槽209B，同時保持覆蓋第一溝槽209A。隨後執行一蝕刻步驟以用圖案化光阻劑作為蝕刻遮罩來移除功函數層225之部分。可藉由一濕式蝕刻、一乾式蝕刻或其等組合執行選擇性蝕刻操作。例如，包括HCl、NH4 OH、H2 SO4 及H2 O2 之至少一者之一蝕刻劑可用於一濕式蝕刻操作中。蝕刻劑在一些實施例中包括H2 O2 及HCl，在一些其他實施例中包括NH4 OH及H2 O2 ，且在一些其他實施例中包括H2 SO4 及H2 O2 。在一實施例中，基於Cl之氣體可用於一乾式蝕刻操作中。乾式蝕刻操作之持續時間可介於約20秒與約80秒之間。可在蝕刻操作之後剝離光阻劑或遮罩層。在一實施例中，可例如透過不同蝕刻時間控制功函數層225之移除厚度，使得根據設計要求僅移除功函數層225之一特定厚度。在一些實施例中，蝕刻操作移除溝槽209B外部之功函數層225，同時在溝槽209B內留下具有一預定厚度之功函數層225之一剩餘部分225R。
圖1N展示對另一第二N型FET裝置262C之蝕刻操作之另一實施例，其中完全移除功函數層225。圖1N中亦展示第二FET裝置262C之一各自溝槽209C。據此，歸因於蝕刻操作，曝光第二FET裝置262C周圍之第二障壁層224。同時，使第一P型FET裝置262A之第一溝槽209A周圍之功函數層225、第一障壁層222及第二障壁層224保持完整。
圖1O展示對另一第二N型FET裝置262D之蝕刻操作之一進一步實施例，其中蝕刻功函數層225及一定厚度之第二障壁層224，從而留下一殘餘第二障壁層224R。圖1O中亦展示第二FET裝置262D之一各自溝槽209D。第二FET裝置262D周圍之第二障壁層224仍覆蓋第一障壁層222。同時，使第一P型FET裝置262A之第一溝槽209A周圍之功函數層225、第一障壁層222及第二障壁層224保持完整。在一些實施例中，蝕刻操作移除溝槽209D外部之功函數層225及第二障壁層224，同時僅在溝槽209D內留下一定厚度之第二障壁層224。
圖1P展示對另一第二N型FET裝置262E之蝕刻操作之又一實施例，其中完全移除功函數層225及第二障壁層224，同時亦蝕刻一定厚度之第一障壁層222。圖1P中亦展示第二FET裝置262E之一各自溝槽209E。據此，歸因於蝕刻操作，曝光第二FET裝置262E周圍之第一障壁層222。同時，使第一P型FET裝置262A之第一溝槽209A周圍之功函數層225、第一障壁層222及第二障壁層224保持完整。
圖1Q展示對另一第二N型FET裝置262F之蝕刻操作之又一實施例，其中完全移除功函數層225、第二障壁層224及第一障壁層222。圖1Q中亦展示第二FET裝置262E之一各自溝槽209F。據此曝光第二FET裝置262E之閘極介電質層220。在一些實施例中，僅蝕刻一定厚度之第一障壁層222，且因此藉由薄化第一障壁層222覆蓋閘極介電質層220。在一些實施例中，蝕刻操作移除溝槽209E外部之第一障壁層222，同時在溝槽209E內僅留下一定厚度之第一障壁層222。同時，使第一P型FET裝置262A之第一溝槽209A周圍之功函數層225、第一障壁層222及第二障壁層224保持完整。
在一實施例中，圖1M至圖1Q中所展示之各種第二N型FET裝置262B至262F之兩者或更多者可連同第一P型FET裝置262A同時存在於半導體裝置100中。圖1M至圖1Q中所繪示之蝕刻操作可藉由用一相同蝕刻劑移除功函數層225、第一障壁層及第二障壁層224之一或多者之單個蝕刻步驟來執行。替代地，可執行多個蝕刻步驟以使用不同蝕刻方法、不同蝕刻劑氣體或配方、或使用不同蝕刻室蝕刻功函數層225、第一障壁層及第二障壁層224。
溝槽209A及209B至209F中之功函數層225、第一障壁層222及第二障壁層224上之不同蝕刻配置實現基板202中之MOSFET裝置(尤其NMOS電晶體裝置)之各種MG電極中之不同電壓臨限值。透過藉由控制功函數層225、第一障壁層222及第二障壁層224之厚度來獲得薄化或移除之複合結構之蝕刻操作，可將FET裝置262B至262F之臨限電壓製成彼此不同。具體而言，透過移除障壁層，可針對一FET裝置(例如，裝置209F)達成一相對低臨限電壓。因此製造之FET裝置因此可有益於一半導體裝置之一高速效能。
參考圖1R，在第二FET裝置209F之閘極介電質層220上方選擇性地沉積一功函數層226。圖1R中展示包含FET裝置262A及262F之一例示性半導體裝置100。因此，在閘極介電質層220上直接形成功函數層226。另外，若功函數層225、第一障壁層222及第二障壁層224保留於各自溝槽中，則可在此等層之最頂層上形成功函數層226。在一些實施例中，亦在第一P型FET裝置262A之功函數層225上形成功函數層226。功函數層226可由一或多個層形成且可包括選自TiN、TaN、WN、Ti、Ag、Al、TiAlMo、Ta、TiAlC、TiAlN、TaC、TaCN、TiAl、TaSiN、Mn、Zr、其等組合或類似者之一群組之材料。在本實施例中，功函數層226包括用於一N型FET裝置之Al或AlTi。在一實施例中，功函數層226中之Al與Ti之一原子比介於約1與5之間。
一旦沉積功函數層226，隨後便形成一黏著劑層228。黏著劑層228經形成於功函數層225及226之表面上方且至溝槽209A及209F中。黏著劑層228可包含Ti、TiN、Ta、TaN或其等組合。可使用PVD、CVD、濺鍍、電鍍或其他合適方法形成功函數層226及黏著劑層228。
在黏著劑層228上方沉積一導電層230，如圖1S中所繪示。導電層230亦填充由黏著劑層228環繞之溝槽209A及209F中之空間。在一實施例中，導電層230可包含銅、鈷、鋁、鎢或其他合適材料。可使用CVD、PVD、電鍍或其他合適製程沉積導電層230。由於第二FET裝置262F之溝槽209F具有厚度小於第一FET裝置262A之溝槽209A之障壁層222及224以及功函數層225，因此可達成溝槽209F之一更大填充能力。
參考圖1T，在用導電層230填充溝槽209A及209F之後，執行一平坦化操作(例如，一CMP或機械研磨操作)以使閘極介電質層220、第一障壁層222、第二障壁層224、功函數層225及226、黏著劑層228及導電層230平整。在一實施例中，透過平坦化操作來曝光ILD層218之一上表面。因此，形成第一金屬閘極堆疊260A及一第二金屬閘極堆疊260F，使得P型FET裝置262A之第一金屬閘極堆疊260A包括介電質層206、閘極介電質層220、第一障壁層222、第二障壁層224、功函數層225及226、黏著層228及導電層230，而N型FET裝置262F之第二金屬閘極堆疊260F則包括介電質層206、閘極介電質層220、功函數層226、黏著劑層228及導電層230。在替代實施例中，其他第二金屬閘極堆疊(諸如透過圖1M至圖1Q之一者中之蝕刻操作形成的第二金屬閘極堆疊)包含第一障壁層222、第二障壁層224及功函數層225中之一或多者。
第二金屬閘極堆疊260F中之導電層230具有大於第一金屬閘極堆疊260A中之導電層230之寬度之一寬度。此意謂歸因於在填充導電層230之前移除第一障壁層222及/或第二障壁層224，在第二金屬閘極堆疊260B中獲得一良好MG填充能力。此外，歸因於自一俯視圖角度之一較大導電面積，第二金屬閘極堆疊260F之金屬閘極電阻低於第一金屬閘極堆疊260A之金屬閘極電阻。在一些實施例中，歸因於較低填充金屬量及一較高電阻，第一金屬閘極堆疊260A之所得臨限電壓大於第二金屬閘極堆疊260B之臨限電壓。在一實施例中，於形成金屬閘極堆疊260A及260B之後執行包含互連處理之後續製程。
如先前所描述，透過選擇性地蝕刻障壁層222及/或224來解決金屬閘極堆疊中之導電層之填充能力的問題。填充能力可係由自導電層230之一俯視圖角度的面積或自剖面視圖的寬度粗略指示。圖2展示根據一些實施例之半導體裝置100之第二金屬閘極堆疊260F之一放大示意性剖面圖。在一實施例中，自基板202之一表面202A量測之第二金屬閘極堆疊260F之一高度H1 (或等效地，閘極介電質層220及介電質層206之高度總和)介於約10 nm與約30 nm之間。在一實施例中，第二溝槽209F之一寬度L (參見圖1Q)或實質上FET裝置262F之溝道區之長度L介於約6 nm與約240 nm之間。導電層230包含具有一寬度W2之一頂表面及具有一寬度W3之一底表面。由於自第二金屬閘極堆疊260F移除障壁層222及224，故留下一更大空間用於填充導電層230。在一實施例中，歸因於一懸垂效應，黏著劑層228之側壁可在其頂表面周圍包含大於中間或底部部分之一厚度。因此，導電層230之底部寬度W3可大於頂部寬度W2。在一實施例中，導電層230在導電層230之底表面周圍具有一最大寬度W1。在一實施例中，最大寬度W1介於約1 nm與約10 nm之間。在一實施例中，寬度W2等於或小於約5 nm且大於0 nm。在一實施例中，寬度W2與最大寬度W1之間的比等於或小於約30%且大於0%。在一實施例中，最大寬度W1係自表面202A量測之介於約3 nm與約10 nm之間之一高度H2。在一實施例中，高度H2與高度H1之間的比介於約10%與約30%之間。
圖3係展示根據一些實施例之相對於閘極填充能力之第二金屬閘極堆疊260F之一裝置效能之一示意圖。該圖表繪示相對於導電層230之不同寬度之閘極電阻值之一模擬結果。如先前所論述，導電層230之一更大面積或寬度對應於由導電層230提供之更佳導電效能。因此，導電層230之一更大寬度可能導致金屬閘極堆疊230B之閘極電阻降低。如圖3之圖表中所展示，x軸表示最大寬度W1與溝道長度L之間的比，且y軸表示正規化至一參考閘極電阻之閘極電阻值，其中最大寬度W1近似零。模擬結果表明，當W1/L之比增加至約15%時，正規化閘極電阻顯著降低至其最高值之40%。此外，當W1/L之比增加至約35%時，正規化閘極電阻降低至20%。自前述內容可清楚地明白，擴展寬度W1可有效地降低金屬閘極之電阻。亦可預期裝置優點，諸如半導體裝置100之一較低臨限電壓或一較高裝置速度。
根據一實施例，一種形成一半導體結構之方法包含：提供一基板；在該基板中形成一第一對源極/汲極區；在該基板上方放置一層間介電質層，該層間介電質層具有該第一對源極/汲極區之間的一第一溝槽；在該第一溝槽中沉積一介電質層；在該介電質層上方沉積一障壁層；自該第一溝槽移除該障壁層以曝光該介電質層；在該第一溝槽中之該介電質層上方沉積一功函數層；及在該第一溝槽中之該功函數層上方沉積一導電層。
根據一實施例，一種形成一半導體結構之方法包含：在一基板中形成一第一對源極/汲極區及一第二對源極/汲極區；在該基板上方沉積一層間介電質層，該層間介電質層具有該第一對源極/汲極區之間的一第一溝槽及該第二對源極/汲極區之間的一第二溝槽；在該第一溝槽及該第二溝槽中分別沉積一閘極介電質層；在該第一溝槽及該第二溝槽中沉積一功函數層；在該第一溝槽及該第二溝槽中之該閘極介電質層上方沉積一障壁層；自該第一溝槽減小障壁堆疊之一厚度，同時使該障壁堆疊在該第二溝槽中保持完整；及在該第一溝槽及該第二溝槽中之該功函數層上方沉積一導電層。
根據一實施例，一種半導體結構包含一基板以及在該基板中之一第一對源極/汲極區及一第二對源極/汲極區。該半導體結構亦包含分別在該基板上方該第一對源極/汲極區之間及該第二對源極/汲極區之間的一第一閘極堆疊及一第二閘極堆疊。各閘極堆疊包含：一閘極介電質層，其在該基板上方；一功函數層，其由該閘極介電質層環繞；及一導電層，其由該功函數層環繞。該第一閘極堆疊進一步包含在該閘極介電質層與該功函數層之間不存在於該第二閘極堆疊之一障壁層。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應明白，其等可容易使用本揭露作為設計或修改用於實行本文中所介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
100:半導體裝置 201:虛設閘極結構 202:基板 202A:表面 203:主動區 204:隔離結構 205:摻雜井 206:介電質層 208:虛設閘極電極 209A:第一溝槽 209B:第二溝槽 209C:溝槽 209D:溝槽 209E:溝槽 209F:溝槽 210:閘極間隔件 212:輕度摻雜源極/汲極(LDD)區 214:源極/汲極(S/D)區 216:蝕刻停止層(ESL) 218:層間(或層級間)介電質(ILD)層 220:閘極介電質層 222:第一障壁層 224:第二障壁層 224R:殘餘第二障壁層 225:功函數層 225R:剩餘部分 226:功函數層 228:黏著劑層 230:導電層 240:第一處理 250:第二處理 260A:第一金屬閘極堆疊 260B:第二金屬閘極堆疊 260F:第二金屬閘極堆疊 262A:第一P型場效電晶體(FET)裝置 262B:第二N型場效電晶體(FET)裝置 262C:第二N型場效電晶體(FET)裝置 262D:第二N型場效電晶體(FET)裝置 262E:第二N型場效電晶體(FET)裝置 262F:第二N型場效電晶體(FET)裝置 H1:高度 H2:高度 L:長度 W1:最大寬度 W2:頂部寬度 W3:底部寬度
當結合附圖閱讀時，自下文詳細描述最好地理解本揭露之態樣。應注意，根據標準行業實踐，各種構件不一定按比例繪製。事實上，為清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1A至圖1T係展示根據一些實施例之製造一半導體裝置之一方法之中間階段之示意性剖面圖。
圖2係根據一些實施例之一半導體裝置之一閘極堆疊之一放大示意性剖面圖。
圖3係展示根據一些實施例之相對於一閘極填充比之一裝置效能之一示意圖。
100:半導體裝置
202:基板
204:隔離結構
205:摻雜井
206:介電質層
210:閘極間隔件
212:輕度摻雜源極/汲極(LDD)區
214:源極/汲極(S/D)區
216:蝕刻停止層(ESL)
218:層間(或層級間)介電質(ILD)層
260A:第一金屬閘極堆疊
260F:第二金屬閘極堆疊
262A:第一P型場效電晶體(FET)裝置
262F:第二N型場效電晶體(FET)裝置

Claims (1)

  1. 一種形成一半導體結構之方法，其包括： 提供一基板； 在該基板中形成一第一對源極/汲極區； 在該基板上方放置一層間介電質層，該層間介電質層具有介於該第一對源極/汲極區之間之一第一溝槽； 在該第一溝槽中沉積一介電質層； 在該介電質層上方沉積一障壁層； 自該第一溝槽移除該障壁層以曝光該介電質層； 在該第一溝槽中之該介電質層上方沉積一功函數層；及 在該第一溝槽中之該功函數層上方沉積一導電層。
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