KR20140099743A

KR20140099743A - 반도체 장치 및 그 제조 방법

Info

Publication number: KR20140099743A
Application number: KR1020130012529A
Authority: KR
Inventors: 박재영; 차지훈; 백재직; 구본영; 문강훈; 윤보언
Original assignee: 삼성전자주식회사
Priority date: 2013-02-04
Filing date: 2013-02-04
Publication date: 2014-08-13
Also published as: US20140220752A1; US9461148B2; CN103972099A

Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 기판 상에 돌출되어 형성된 핀, 및 상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 더미 게이트 패턴을 제공하고, 상기 복수의 더미 게이트 패턴 양 측의 상기 핀 내에 제1 리세스를 형성하고, 상기 제1 리세스 표면에 산화막을 형성하고, 상기 산화막을 제거하여 제2 리세스를 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티―게이트(multi―gate) 트랜지스터가 제안되었다.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 표면이 매끄러운 리세스를 형성하여 깨끗한 에피택셜 성장면을 제공하는 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 표면이 매끄러운 리세스를 형성하여 깨끗한 에피택셜 성장면을 제공하는 반도체 장치 제조 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 돌출되어 형성된 핀, 및 상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 더미 게이트 전극을 제공하고, 상기 복수의 더미 게이트 전극 양 측 중 적어도 일 측의 상기 핀 내에 제1 리세스를 형성하고, 상기 제1 리세스 표면에 산화막을 형성하고, 상기 산화막을 제거하여 상기 제1 리세스를 제2 리세스로 확장시키는 것을 포함한다.

상기 제2 리세스는 U자형일 수 있고, 상기 제2 리세스의 제1 면과 상기 제2 리세스의 제2 면이 이루는 각은 실질적으로 수직일 수 있으며, 상기 제2 리세스의 제1 면과 상기 제2 리세스의 제2 면이 이루는 각은 85도 내지 90도일 수 있다.

상기 제1 리세스는 드라이 에칭(dry etching)에 의해 형성될 수 있다.

상기 산화막을 형성하는 것은, 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation) 공정에 의해 형성하는 것을 포함할 수 있다.

상기 제1 리세스의 제1 면에 형성된 상기 산화막은 상기 제1 리세스의 제2 면에 형성된 상기 산화막의 두께보다 두꺼울 수 있고, 상기 제1 리세스의 상기 제2 면에 형성된 상기 산화막과 상기 제1 리세스의 상기 제1 면에 형성된 상기 산화막의 두께비는 1:1.2 내지 1:1.4일 수 있다.

상기 제1 면은 상기 제1 리세스의 하면, 상기 제2 면은 상기 제1 리세스의 측면을 포함할 수 잇다.

상기 복수의 더미 게이트 전극 측면에, 게이트 스페이서를 형성하는 것을 더 포함하고, 상기 게이트 스페이서 사이의 피치는 상기 제2 리세스의 폭보다 짧을 수 있고, 상기 게이트 스페이서는 SiN을 포함할 수 있다.

에피택셜(epitaxial) 성장을 통해 상기 제2 리세스 내에 소오스/드레인을 형성하는 것을 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 돌출되어 형성된 핀, 상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 게이트 전극, 상기 복수의 게이트 전극 양 측면 중 적어도 일측에 형성된 게이트 스페이서, 및 상기 복수의 게이트 전극 양 측 중 적어도 일 측에 형성된 소오스/드레인, 및 상기 소오스/드레인 상에 형성된 실리사이드막을 포함하되, 상기 소오스/드레인의 폭은 상기 게이트 스페이서 사이의 피치보다 길고, 상기 게이트 스페이서의 하면과 상기 소오스/드레인의 측면은 서로 실질적으로 직각을 이룬다.

상기 게이트 스페이서 하면의 일부는 상기 소오스/드레인과 접촉할 수 있다.

상기 핀과 상기 소오스/드레인이 접촉하는 면은 U자형일 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A ― A를 따라서 절단한 단면도이다.
도 3은 도 1의 B ― B를 따라서 절단한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 6은 도 5의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 순서도이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 A ― A를 따라서 절단한 단면도이고, 도 3은 도 1의 B ― B를 따라서 절단한 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 핀(120), 복수의 게이트 전극(147), 소오스/드레인(190) 등을 포함할 수 있다.

핀(120)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(120)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(120)은 기판(100) 상면에 돌출되어 형성될 수 있다. 소자 분리막(110)은 기판(100)의 상면과 핀(120)의 측면을 덮을 수 있다.

복수의 게이트 전극(147)은 핀(120) 상에, 핀(120)과 교차하도록 형성될 수 있으며 각각의 복수의 게이트 전극(147)은 서로 분리되어 있다. 복수의 게이트 전극(147)은 제1 방향(X1)으로 연장될 수 있다.

복수의 게이트 전극(147)은 금속층(144, 146)을 포함할 수 있다. 복수의 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(144, 146)이 적층될 수 있다. 제1 금속층(144)은 일함수 조절을 하고, 제2 금속층(146)은 제1 금속층(144)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(144)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN 및 MoN 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(146)은 W 또는 Al을 포함할 수 있다. 또는, 복수의 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.

게이트 절연막(142)은 핀(120)과 게이트 전극(147) 사이에 형성될 수 있다. 도 2에 도시된 것과 같이, 게이트 절연막(142)은 핀(120)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(142)은 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(142)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(142)은 HfSiON, HfO2, ZrO2 또는 Ta2O5 등을 포함할 수 있다.

한편, 도면에 도시하지는 않았지만, 게이트 전극(147)과 게이트 절연막(142) 사이에 캡핑막(미도시)이 형성될 수 있다. 캡핑막(미도시)은 일함수 조절을 위해 필요할 수 있다. 구체적으로, 캡핑막(미도시)은 제1 금속층(144)과 게이트 절연막(142) 사이에서 완충 역할을 하여, 캡핑막(미도시)이 존재하면, 제1 금속층(144)만 존재할 때보다 정교하게 일함수를 조절할 수 있다. 캡핑막(미도시)은 예를 들어, LaO, GdO, DyO, SrO, BaO, 알루미늄산화막, 및 알루미늄 금속 산화막 중 적어도 하나를 포함할 수 있으나 이에 제한되지는 않는다.

소오스/드레인(190)은 게이트 전극(147) 양 측 중 적어도 일 측에 형성되며, 핀(120) 내에 형성될 수 있다. 소오스/드레인(190)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(190)의 상면은 층간 절연막(155)의 하면보다 높을 수 있다. 또한, 소오스/드레인(190)과 게이트 전극(147)은 게이트 스페이서(151)에 의하여 절연될 수 있다. 게이트 스페이서(151)는 복수의 게이트 전극(147) 측면 중 적어도 일 측에 형성될 수 있다.

도 3을 참조하면, 소오스/드레인(190)은 제2 방향(Y1)으로 U자형일 수 있다. 다시 말해서, 핀(120)과 소오스/드레인(190)이 접촉하는 면은 U자형일 수 있다. 또한, 소오스/드레인(190)의 측면(181)은 게이트 스페이서의 하면(151a)과 87도 내지 90도의 각도를 이룰 수 있으며, 결국, 게이트 스페이서의 하면(151a)과 소오스/드레인의 측면(181)은 서로 실질적으로 직각을 이룰 수 있다. 본 발명에서는 형성되는 각이 87도 내지 90도이면 실질적으로 수직인 것으로 보기로 한다.

소오스/드레인(190)의 폭 P2는 게이트 스페이서(151) 사이의 피치 P1보다 길 수 있다. 여기서, P1은 게이트 스페이서(151) 사이의 최단 거리를 의미한다. P2가 P1보다 길기 때문에, 게이트 스페이서 하면(151a)의 일부는 소오스/드레인(190)과 직접적으로 접촉할 수 있다. 단, 소오스/드레인(190)은 게이트 절연막(142)과는 접촉하지 않는다.

한편, 도 1에는 도시되지 않았지만, 소오스/드레인(190)의 제1 방향(X1)의 폭은 핀(120)의 폭보다 넓을 수 있다(도 14 참조).

본 발명의 일 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인(190)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.

이와는 달리, 본 발명의 일 실시예예 따른 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인(190)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스/드레인(190)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.

소오스/드레인(190) 상에는 실리사이드막(200)이 형성될 수 있다. 그리고 실리사이드막(200) 상에는 컨택(210)이 형성될 수 있다. 실리사이드막(200)은 소오스/드레인(190)과 컨택(210) 사이에 형성되어 면저항과 접촉 저항을 감소시키는 역할을 할 수 있다. 소오스/드레인(190), 실리사이드막(200) 및 컨택(210)은 층간 절연막(155)에 의해 둘러싸여 있을 수 있다.

게이트 스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.

기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.

도 4 내지 도 6을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기로 한다.

도 4 및 도 5는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 6은 도 5의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다. 상술한 본 발명의 일 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 4 내지 도 6은 예시적으로 SRAM을 도시한다.

우선, 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.

제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.

여기서, 도 4 내지 도 6을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 9의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.

또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 9의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.

도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.

명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.

또한, 다수의 컨택(350)이 형성될 수 있다.

뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.

제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터, 즉 본 발명의 일 실시예에 따른 반도체 장치로 구현될 수 있으며, 도 1 내지 도 3을 이용하여 상술한 구성을 가질 수 있다.

도 7 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다.

도 7은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 순서도이고, 도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 8 및 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도이고, 도 9 내지 도 13은 도 8의 B ― B를 따라서 절단한 단면도이다.

먼저, 도 7을 참조하면, 기판 상에 돌출되어 형성된 핀, 및 상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 더미 게이트 패턴을 제공한다(S100). 도 8 및 도 9를 참조하면, 기판(100) 상에 돌출되도록 핀(120)을 형성한다. 핀(120)은 제2 방향(Y1)을 따라 연장되어 형성될 수 있다. 핀(120)은 기판(100)과 일체형일 수도, 일체형이 아닐 수도 있다.

또한, 핀(120)에는 문턱 전압 조절용 도핑이 수행될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 의행 제조된 반도체 장치가 NMOS 트랜지스터인 경우 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터인 경우 불순물은 인(P) 또는 비소(As)일 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니며, 다른 불순물을 이용하여 도핑이 수행될 수도 있다.

핀(120)은 다양한 공정 예를 들어, 에피택셜(epitaxial) 공정 또는 식각 공정 등으로 형성될 수 있다.

기판(100) 상에는 소자 분리막(110)이 형성된다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.

소자 분리막(110)과 핀(120) 상에 복수의 더미 게이트 절연막(141), 복수의 더미 게이트 전극(143)을 형성한다. 마스크 패턴(145)를 이용하여 식각 공정을 진행하면, 핀(120)과 교차하며 제1 방향(X1)으로 연장되는 복수의 더미 게이트 절연막(141), 복수의 더미 게이트 전극(143)을 형성할 수 있다. 예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막을 포함할 수 있고, 더미 게이트 전극(143)은 폴리 실리콘을 포함할 수 있다.

게이트 스페이서(151)는 복수의 더미 게이트 전극(143)의 측면에 형성되고, 스페이서(153)는 핀(120)의 측면에 형성될 수 있다. 게이트 스페이서(151)는 도 8 및 도 9에 도시된 바와 달리, 마스크 패턴(145) 상면을 덮을 수도 있다. 게이트 스페이서(151)는 질화막, 산질화막, low―k 물질 중 적어도 하나를 포함할 수 있다. 스페이서(51, 81)는 노말 게이트(47)와 더미 게이트(77)의 측벽에 형성될 수 있다. 도면에서는 게이트 스페이서(151)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 게이트 스페이서(151)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 게이트 스페이서(151)의 형상은 도시된 것과 달리 I자형 또는 L자형으로 변형될 수 잇다. 또한, 도면에서는 게이트 스페이서(151)가 단일 층으로 도시되었으나, 이에 제한되지 않고, 복수 층으로 형성될 수 있음은 물론이다.

이어서, 도 7 및 도 10을 참조하면, 복수의 더미 게이트 전극(143) 양 측 중 적어도 일 측의 핀(120) 내에 제1 리세스(160)를 형성한다(S200). 드라이 에칭(dry etching)에 의해 제1 리세스(160)를 형성하면, 제1 리세스(160)가 U자형으로 형성될 수 있다. 제1 리세스(160)가 U자형이면, 제1 리세스(160)를 추후 제2 리세스(도 12의 180)로 확장할 때, 제2 리세스(180)도 U자형이 될 수 있다.

이어서, 도 7, 도 10 및 도 11을 참조하면, 제1 리세스(160) 내에 산화막(170)을 형성한다(S300). 산화막(170)은 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation) 공정에 의해 형성할 수 있다. 습식 또는 건식 산화 공정에 의하여 산화막(180)을 형성하면, 제1 리세스 표면(161, 162)에 산화막(170)을 전체적으로 골고루 형성할 수 있다.

게이트 스페이서(151)와 마스크 패턴(145)의 상면은 핀(120)을 구성하는 물질과는 다른 물질을 포함하기 때문에 산화되지 않기 때문에, 산화막(170)은 제1 리세스(160) 내에만 형성될 수 있다.

산화막(170)은 제1 리세스(160)의 표면을 기준으로, 제1 리세스(160)의 제1 면(161)에서는 제2 방향(Y1)으로 형성되고 제1 리세스(160)의 제2 면(162)에서는 제3 방향(Z1)으로 형성된다.

산화막(170)은 제1 리세스(160)의 표면뿐만 아니라 제1 리세스(160)를 침투하여 핀(120) 내부에도 형성될 수 있다. 따라서, 산화막(170)과 핀(120)이 접촉하는 면(181, 182)은 제1 리세스 표면(161, 162)보다 넓은 면적을 갖는다. 산화막(170)과 핀(120)이 접촉하는 면(181, 182)은 추후 제2 리세스(도 12의 180)의 표면이 될 수 있다.

산화막(170)은 제1 리세스(160) 표면(161, 162)에 형성되지만 형성되는 위치에 따라 두께에 차이가 생길 수 있다. 구체적으로, 제1 리세스(160)의 제1 면(161)에 형성된 산화막(170)은 제1 리세스(160)의 제2 면(162)에 형성된 산화막(170)보다 두꺼울 수 있다. 즉, 제1 면(161)의 산화막(160) 두께 W1은 제2 면(162)의 산화막(160) 두께 W2보다 두껍다. 구체적으로, 제1 리세스(160)의 제2 면(162)에 형성된 산화막(160)과 제1 리세스(160)의 제1 면(161)에 형성된 산화막(170)의 두께비는 1:1.2 내지 1:1.4일 수 있다. 여기서, 제1 면(161)은 제1 리세스(170)의 측면이고 제2 면(162)은 제2 리세스(160)의 하면일 수 있다.

핀(120)을 드라이 에칭하여 제1 리세스(160)를 형성하면, 제1 리세스(160)의 제1 면(161)은 제1 리세스(160)의 제2 면(162)보다 댕글링 본드(dangling bond)를 많이 포함하기 때문에 더 많은 산소와 결합을 할 수 있다. 따라서, 제1 면(161)에 형성되는 산화막(170)의 두께 W1은 제2 면(162)에 형성되는 산화막(170)의 두께 W2보다 두꺼울 수 있다.

이어서, 도 7, 도 11 및 도 12를 참조하면, 산화막(160)을 제거하여 제1 리세스(170)를 제2 리세스(180)로 확장시킨다(S400). 건식 및/또는 습식 식각을 통해 산화막(160)을 완전히 제거하여 제2 리세스(180)를 형성한다. 산화막(170)을 형성하고 이를 제거하여 제2 리세스(180)를 형성하면, 제1 리세스(170)에 비하여 제2 리세스(180)는 완전한 U자 형태를 가질 수 있다.

산화막(170)은 완전히 제거되기 때문에, 산화막(170)과 핀(120)이 접촉하는 면(181, 182)은 제2 리세스(180)의 표면이 될 수 있다.

제2 리세스(180)가 U자 형태를 가질 수 있으므로, 제2 리세스의 제1 면(181)과 제2 리세스의 제2 면(182)은 실질적으로 수직일 수 있다. 구체적으로, 제2 리세스의 제1 면(181)과 제2 리세스의 제2 면(182)이 이루는 각은 87도 내지 90도일 수 있다.

산화막(160)을 제거하여 제2 리세스(180)를 형성하기 때문에, 제2 리세스(180)는 제1 리세스(160)보다 크다. 구체적으로, 제2 리세스의 높이는 제1 리세스의 높이보다 크다. 또한, 제2 리세스의 제1 면(181) 사이의 폭(P2)도 제1 리세스의 제1 면(161) 사이의 폭보다 크다. 따라서, 게이트 스페이서(151) 사이의 피치(P1)는 제2 리세스(180)의 폭(P2)보다 짧을 수 있다. 여기서 게이트 스페이서(151) 사이의 피치(P1)는 게이트 스페이서(151) 사이의 거리 중 최단 거리를 의미할 수 있다.

P2 > P1이기 때문에 게이트 스페이서 하면(151a)의 일부는 노출될 수 있다. 단, 더미 게이트 절연막(141)은 노출되지 않는다.

한편, 산화막(170)을 제거할 때 과식각이 발생하여 핀(120)의 일부가 제거될 수도 있으며, 이 경우에는 제2 리세스(180)의 표면은 산화막(170)과 핀(120)이 접촉하는 면(181, 182)보다 더 넓을 수 있다. 따라서, 게이트 스페이서(151) 사이의 피치(P1)와 제2 리세스(180)의 폭(P2)의 차이는 더 커질 수 있다.

이어서, 도 13 및 도 14를 참조하면, 제2 리세스(180) 내에 소오스/드레인(190)을 형성한다. 소오스/드레인(190)은 에피택셜(epitaxial) 성장을 통해 형성할 수 있다. 소오스/드레인(190)의 상면은 게이트 스페이서의 하면(151a)보다 높게 형성될 수 있다. 한편, 소오스/드레인(190)의 높이는 추후 평탄화 공정 등을 이용하여 원하는 높이로 조절할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치 제조 방법과 같이, 제1 리세스(160)의 표면을 산화시킨 뒤 산화막(170)을 제거하여 제1 리세스(160)를 제2 리세스(180)로 확장하면, 제2 리세스(80)의 표면은 매끄러워진다. 따라서, 제2 리세스(180) 내에 에피택셜 성장을 통해 소오스/드레인(190)을 형성할 때, 소오스/드레인(190)에 디펙(defect)이 발생하는 것을 방지할 수 있고, 원하지 않는 형태로 소오스/드레인(190)이 형성되는 것을 방지할 수 있으며, 누설 전류의 발생도 감소할 수 있다.

또한, 제1 리세스(160)를 제2 리세스(180)로 확장시키면 소오스/드레인(190)을 채널 영역에 가깝게 형성할 수 있으므로 채널 영영에 압축 응력 또는 인장 응력을 보다 더 크게 가할 수 있다. 따라서, 트랜지스터의 성능을 향상시킬 수 있다.

소오스/드레인(190)을 형성한 이후에 마스크 패턴(145), 더미 게이트 전극(143) 및 더미 게이트 절연막(141)을 제거하여 게이트 절연막(도 1의 142)과 게이트 전극(도 1의 147)을 형성하고, 소오스/드레인(190) 상에 실리사이드막(200)과 컨택(210)을 형성하면, 도 1의 반도체 장치를 형성할 수 있다.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.

도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 16은 태블릿 PC이고, 도 17은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 기판 110: 소자 분리막
120: 핀 141: 더미 게이트 절연막
142: 게이트 절연막 143: 더미 게이트 전극
144: 제1 금속층 145: 마스크 패턴
146: 제2 금속층 147: 게이트 전극
151: 게이트 스페이서 153: 스페이서
155: 층간 절연막 160: 제1 리세스
170: 산화막 180: 제2 리세스
190: 소오스/드레인 200: 실리사이드막
210: 컨택

Claims

기판 상에 돌출되어 형성된 핀 및, 상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 게이트 전극을 제공하고,
상기 복수의 게이트 전극 양 측 중 적어도 일 측의 상기 핀 내에 제1 리세스를 형성하고,
상기 제1 리세스 표면에 산화막을 형성하고,
상기 산화막을 제거하여 상기 제1 리세스를 제2 리세스로 확장시키는 것을 포함하는 반도체 장치 제조 방법.
제 1항에 있어서,
상기 제2 리세스의 제1 면과 상기 제2 리세스의 제2 면이 이루는 각은 실질적으로 수직인 반도체 장치 제조 방법.
제 1항에 있어서,
상기 산화막을 형성하는 것은,
건식 산화(dry oxidation) 또는 습식 산화(wet oxidation) 공정에 의해 형성하는 것을 포함하는 반도체 장치 제조 방법.
제 1항에 있어서,
상기 제1 리세스의 제1 면에 형성된 상기 산화막은 상기 제1 리세스의 제2 면에 형성된 상기 산화막의 두께보다 두꺼운 반도체 장치 제조 방법.
제 4항에 있어서,
상기 제1 리세스의 상기 제2 면에 형성된 상기 산화막과 상기 제1 리세스의 상기 제1 면에 형성된 상기 산화막의 두께비는 1:1.2 내지 1:1.4인 반도체 장치 제조 방법.
제 1항에 있어서,
상기 복수의 게이트 전극 측면에, 게이트 스페이서를 형성하는 것을 더 포함하고,
상기 게이트 스페이서 사이의 피치는 상기 제2 리세스의 폭보다 짧은 반도체 장치 제조 방법.
제 1항에 있어서,
에피택셜(epitaxial) 성장을 통해 상기 제2 리세스 내에 소오스/드레인을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
기판 상에 돌출되어 형성된 핀;
상기 핀 상에 상기 핀과 교차하도록 형성된 복수의 게이트 전극;
상기 복수의 게이트 전극 양 측면 중 적어도 일측에 형성된 게이트 스페이서;
상기 복수의 게이트 전극 양 측 중 적어도 일 측에 형성된 소오스/드레인;및
상기 소오스/드레인 상에 형성된 실리사이드막을 포함하되,
상기 소오스/드레인의 폭은 상기 게이트 스페이서 사이의 피치보다 길고, 상기 스페이서의 하면과 상기 소오스/드레인의 측면은 서로 실질적으로 직각을 이루는 반도체 장치.
제 8항에 있어서,
상기 게이트 스페이서 하면의 일부는 상기 소오스/드레인과 접촉하는 반도체 장치.
제 8항에 있어서,
상기 핀과 상기 소오스/드레인이 접촉하는 면은 U자형인 반도체 장치.