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KR102089682B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR102089682B1
KR102089682B1 KR1020130082936A KR20130082936A KR102089682B1 KR 102089682 B1 KR102089682 B1 KR 102089682B1 KR 1020130082936 A KR1020130082936 A KR 1020130082936A KR 20130082936 A KR20130082936 A KR 20130082936A KR 102089682 B1 KR102089682 B1 KR 102089682B1
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metal gate
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장형순
윤종밀
하태원
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삼성전자 주식회사
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Abstract

트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판, 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르는 게이트 구조체를 포함하되, 상기 게이트 구조체는 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하고, 상기 p형 금속 게이트 전극은 상기 제1 활성 영역 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 활성 영역 상에 형성되고, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 활성 영역보다 상기 제1 활성 영역에 근접한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트 영역의 임계 크기는 트랜지스터의 전기적 특성에 많은 영향을 미친다. 즉, 반도체 장치가 고집적화됨에 따라 게이트 영역의 폭이 좁아지게 되면 게이트 영역을 사이에 두고 형성되는 소오스 및 드레인 영역 간의 간격 또한 좁아지게 된다.
본 발명이 해결하려는 과제는, 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판, 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르는 게이트 구조체를 포함하되, 상기 게이트 구조체는 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하고, 상기 p형 금속 게이트 전극은 상기 제1 활성 영역 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 활성 영역 상에 형성되고, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 활성 영역보다 상기 제1 활성 영역에 근접한다.
본 발명의 몇몇 실시예에서, 상기 필드 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역에서 동일한 거리를 갖는 중심선을 포함하고, 상기 p형 금속 게이트 전극은 상기 중심선과 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고, 상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 접촉면은 상기 p형 일함수 조절막에 의해 정의된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 직접 연결되고, 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극은 직접 연결된다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 제1 활성 영역, 상기 필드 영역 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 상기 트렌치의 측면 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 p형 일함수 조절막에 의해, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 분리된다.
본 발명의 몇몇 실시예에서, 상기 p형 일함수 조절막은 상기 기판을 따라 형성되는 제1 부분과, 상기 기판의 법선 방향으로 연장되고 상기 필드 영역 상에 형성되는 제2 부분을 포함하고, 상기 p형 일함수 조절막의 제2 부분은 상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극 사이에 개재된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 각각 상기 필드 영역 상의 적어도 일부까지 연장되고, 상기 제1 하부 게이트 전극이 상기 필드 영역 상으로 연장된 폭은, 상기 제2 하부 게이트 전극이 상기 필드 영역 상으로 연장된 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 p형 일함수 조절막은 TiN 및 TaN 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역과 상기 p형 금속 게이트 전극 사이에 실리콘 게르마늄 채널층을 더 포함하고, 상기 기판은 실리콘 기판이다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역은 SRAM의 풀업 트랜지스터 형성 영역이고, 상기 제2 활성 영역은 SRAM의 풀다운 트랜지스터 형성 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역 및 상기 제2 활성 영역은 각각 제1 핀형 액티브 패턴 및 제2 핀형 액티브 패턴이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판, 상기 기판 상에, 상기 제1 활성 영역, 상기 필드 영역 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막, 및 상기 트렌치 내에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르고, 상면이 상기 층간 절연막과 동일 평면 상에 놓이는 게이트 구조체를 포함하되, 상기 게이트 구조체는 서로 접촉하는 p형 금속 게이트 전극 및 n형 금속 게이트 전극과, p형 금속 게이트 전극 및 n형 금속 게이트 전극 사이의 접촉면을 포함하고, 상기 p형 금속 게이트 전극은 상기 제1 활성 영역 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 활성 영역 상에 형성되고, 상기 접촉면에서 상기 제1 활성 영역까지의 제1 폭은 상기 경계면에서 상기 제2 활성 영역까지의 제2 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 필드 영역의 폭은 상기 제1 폭과 상기 제2 폭의 합과 동일하다.
본 발명의 몇몇 실시예에서, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극은 서로 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 필드 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역에서 동일한 거리를 갖는 중심선을 포함하고, 상기 접촉면은 상기 중심선과 상기 제1 활성 영역 사이에 위치한다.
본 발명의 몇몇 실시예에서, 상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고, 상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 p형 금속 게이트 전극 사이와, 상기 기판과 상기 n형 금속 게이트 전극 사이에 형성되는 게이트 유전막을 더 포함하고, 상기 게이트 유전막은 상기 트렌치의 바닥면을 따라 형성되고, 상기 트렌치의 측면에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 p형 일함수 조절막은 상기 게이트 유전막을 따라 형성되는 제1 부분과, 상기 기판의 법선 방향으로 연장되고 상기 필드 영역 상에 형성되는 제2 부분을 포함하고, 상기 p형 일함수 조절막의 제2 부분은 상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극 사이에 개재된다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 p형 금속 게이트 전극 사이와, 상기 기판과 상기 n형 금속 게이트 전극 사이에 형성되는 게이트 유전막을 더 포함하고, 상기 게이트 유전막은 상기 트렌치의 측면 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 p형 일함수 조절막은 TiN 및 TaN 중 적어도 하나를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 핀형 액티브 패턴, 상기 제1 핀형 액티브 패턴과 인접하는 제2 핀형 액티브 패턴, 상기 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴 사이에, 상기 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴의 일부와 직접 접촉하는 소자 분리막, 상기 제1 핀형 액티브 패턴, 상기 소자 분리막 및 상기 제2 핀형 액티브 패턴과 교차하는 게이트 구조체를 포함하되, 상기 게이트 구조체는 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하고, 상기 p형 금속 게이트 전극은 상기 제1 핀형 액티브 패턴 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 핀형 액티브 패턴 상에 형성되고, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 핀형 액티브 패턴보다 상기 제1 핀형 액티브 패턴에 근접한다.
본 발명의 몇몇 실시예에서, 상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고, 상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함하고, 상기 접촉면은 상기 p형 일함수 조절막에 의해 정의된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 직접 연결되고, 상기 제1 상부 게이트 전극 및 상기 제2 상부 게이트 전극은 직접 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극은 상기 p형 일함수 조절막에 의해 분리된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴은 실리콘 원소 반도체이고, 상기 제1 핀형 액티브 패턴과 상기 p형 금속 게이트 전극 사이에 실리콘 게르마늄 채널층을 더 포함하고, 상기 실리콘 게르마늄 채널층은 상기 제1 핀형 액티브 패턴의 적어도 일부를 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴은 실리콘 게르마늄층 및 게르마늄층 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 핀형 액티브 패턴은 III-V족 화합물 반도체층을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판을 제공하되, 상기 필드 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역에서 동일한 거리를 갖는 중심선을 포함하고, 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르고, 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하는 게이트 구조체를 형성하는 것을 포함하되, p형 금속 게이트 전극은 상기 중심선과 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 활성 영역보다 상기 제1 활성 영역에 근접한다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체를 형성하는 것은 상기 기판 상에, 상기 제1 활성 영역과, 상기 필드 영역과, 상기 제2 활성 영역을 덮는 도전막을 형성하고, 상기 도전막의 일부를 제거하여, 상기 필드 영역의 일부 및 상기 제1 활성 영역과 오버랩되는 p형 일함수 조절막을 형성하는 것을 포함하고, 상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 p형 일함수 조절막에 의해 정의된다.
본 발명의 몇몇 실시예에서, 상기 도전막을 형성하기 전에, 상기 기판 상에, 상기 제1 활성 영역과, 상기 필드 영역과, 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막을 형성하는 것을 더 포함하고, 상기 도전막은 상기 트렌치의 측면 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 도전막을 형성하기 전에, 상기 기판 상에, 상기 제1 활성 영역과, 상기 제2 활성 영역과, 상기 필드 영역을 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에, 상기 필드 영역의 일부 및 상기 제1 활성 영역을 가로지르는 제1 트렌치를 형성하는 것을 더 포함하고, 상기 도전막은 상기 제1 트렌치의 측면 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체를 형성하는 것은 상기 p형 일함수 조절막을 형성한 후, 상기 층간 절연막 내에, 상기 제1 트렌치와 인접하고, 상기 필드 영역의 나머지 및 상기 제2 활성 영역을 가로지르는 제2 트렌치를 형성하고, 상기 제2 트렌치의 측면 및 바닥면과, 상기 p형 일함수 조절막을 따라 제1 전극막을 형성하고, 상기 제1 전극막 상에, 상기 제1 트렌치 및 상기 제2 트렌치를 매립하는 제2 전극막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제5 및 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11 및 도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 16 내지 도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 22 내지 도 25은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26 내지 도 30은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치의 평면도에 대해 설명한다.
도 1은 본 발명의 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1을 참고하면, 반도체 장치(1-4)는 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 포함하는 기판(10)과, 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로지르는 게이트 구조체(50)를 포함한다.
기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 영역(20)과 제2 활성 영역(30)은 필드 영역(40)에 의해 정의될 수 있다. 제1 활성 영역(20) 및 제2 활성 영역(30)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다. 제1 활성 영역(20) 및 제2 활성 영역(30)은 제2 방향(DR2)으로 길게 연장되는 장방형의 모양을 수 있으나, 이에 제한되는 것은 아니다. 제1 활성 영역(20) 및 제2 활성 영역(30)은 서로 장변 방향으로 인접하여, 나란하게 배열될 수 있다.
제1 활성 영역(20)은 PMOS가 형성되는 영역이고, 제2 활성 영역(30)은 NMOS가 형성되는 영역이다. 예를 들어, 제1 활성 영역(20)은 SRAM의 풀업(pull up) 트랜지스터가 형성되는 영역이고, 제2 활성 영역(30)은 SRAM의 풀다운(pull down) 트랜지스터 또는 패스(pass) 트랜지스터가 형성되는 영역일 수 있으나, 이에 제한되는 것은 아니다. 즉, 하나의 게이트 구조체에 의해 게이트 전압이 인가되고 서로 인접하는 PMOS 및 NMOS가 형성되는 영역은 제1 활성 영역(20) 및 제2 활성 영역(30)이 될 수 있음은 물론이다.
제1 활성 영역(20) 및 제2 활성 영역(30)은 핀 모양을 갖는 핀형 액티브 패턴일 수 있고, 이에 대한 구체적인 설명은 도 6 내지 도 10을 이용하여 설명한다.
필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30)을 둘러싸며 형성될 수 있지만, 본 발명의 실시예들에 따른 반도체 장치에서, 필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 위치하는 부분을 의미하는 것으로 설명한다.
필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 배치되고, 제1 활성 영역(20) 및 제2 활성 영역(30)에 직접 접촉된다. 즉, 필드 영역(40)이 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 직접 접촉하는 것은 필드 영역(40) 및 제1 활성 영역(20) 사이, 및 필드 영역(40) 및 제2 활성 영역(30) 사이에는 다른 활성 영역이 개재되지 않는다는 것을 의미한다.
필드 영역(40)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 위치하는 필드 영역(40)의 폭은 W일 수 있다. 또한, 필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30)에서 동일한 거리를 갖는 중심선(CL)을 포함한다. 즉, 중심선(CL)으로부터 제1 활성 영역(20)까지의 거리와, 중심선(CL)으로부터 제2 활성 영역(30)까지의 거리는 서로 동일하고, 필드 영역(40)의 폭의 절반일 수 있다. 필드 영역(40)의 중심선(CL)은 제1 활성 영역(20) 및 제2 활성 영역(30)과 나란하게 배열될 수 있다.
게이트 구조체(50)는 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로질러 기판(10) 상에 형성된다. 게이트 구조체(50)는 제1 방향(DR1)으로 길게 연장될 수 있다.
게이트 구조체(50)는 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)을 포함한다. 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)은 서로 접촉하고, 구체적으로, 직접 접촉한다. 제1 금속 게이트 전극(120)은 p형 금속 게이트 전극이고, 제1 활성 영역(20) 상에 형성된다. 제2 금속 게이트 전극(220)은 n형 금속 게이트 전극이고, 제2 활성 영역(30) 상에 형성된다. 즉, 제1 활성 영역(20)과 게이트 구조체(50)가 교차하는 영역에는 PMOS(10p)가 형성되고, 제2 활성 영역(30)과 게이트 구조체(50)가 교차하는 영역에는 NMOS(10n)가 형성된다.
제1 금속 게이트 전극(120)은 필드 영역(40) 상에 연장되므로, 제1 활성 영역(20)뿐만 아니라, 필드 영역(40)의 일부와 오버랩된다. 제2 금속 게이트 전극(220)은 제1 금속 게이트 전극(120)과 직접 접촉하므로, 제2 금속 게이트 전극(220)은 제2 활성 영역(30)뿐만 아니라, 제1 금속 게이트 전극(120)과 오버랩되지 않는 필드 영역(40) 일부와 오버랩된다.
게이트 구조체(50)는 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)이 접촉하는 접촉면(MI)을 포함한다. 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)이 접촉하는 접촉면(MI)은 필드 영역(40) 상에 위치한다. 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제2 활성 영역(30)보다 제1 활성 영역(20)에 근접하여 위치한다. 제1 활성 영역(20), 접촉면(MI), 중심선(CL) 및 제2 활성 영역(30)의 순서로 배열되므로, 제1 금속 게이트 전극(120)은 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다. 즉, 접촉면(MI)은 제1 활성 영역(20)과 필드 영역(40)의 중심선(CL) 사이에 위치한다.
제1 금속 게이트 전극(120) 중, 필드 영역(40) 상에 연장되는 제1 금속 게이트 전극(120) 부분은 제1 폭(W1)이다. 즉, 접촉면(MI)에서 제1 활성 영역(20)까지 제1 금속 게이트 전극(120)의 폭은 제1 폭(W1)이다. 제2 금속 게이트 전극(220) 중, 필드 영역(40) 상에 연장되는 제2 금속 게이트 전극(220) 부분은 제2 폭(W2)이다. 마찬가지로, 접촉면(MI)에서 제2 활성 영역(30)까지 제2 금속 게이트 전극(220)의 폭은 제2 폭(W2)이다. 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제2 활성 영역(30) 보다 제1 활성 영역(20)에 근접하여 위치하기 때문에, 제2 폭(W2)은 제1 폭(W1)보다 크다.
또한, 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)은 서로 직접 접촉하므로, 필드 영역(40)과 오버랩되는 제1 금속 게이트 전극(120)의 폭(W1)과, 필드 영역(40)과 오버랩되는 제2 금속 게이트 전극(220)의 폭(W2)의 합은 필드 영역(40)의 폭(W)와 동일하다.
도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해서 설명한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 1 및 도 2를 참고하면, 반도체 장치(1)는 기판(10)과, 게이트 유전막(110, 210)과 게이트 구조체(50)를 포함한다.
기판(10)은 제1 활성 영역(20)과 제2 활성 영역(30)과, 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 직접 접촉되는 필드 영역(40)을 포함한다.
게이트 유전막(110, 210)은 기판(10) 상에 형성된다. 게이트 유전막(110, 210)은 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)을 포함한다. 제1 게이트 유전막(110)은 제1 활성 영역(20) 상에 형성되고, 제2 게이트 유전막(210)은 제2 활성 영역(30) 상에 형성된다. 게이트 구조체(50)의 접촉면(MI)에 의해, 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)이 구분될 수 있다. 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 및 제2 게이트 유전막(110, 210)은 고유전율 유전막을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
서로 직접 접촉하는 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)을 포함하는 게이트 구조체(50)는 게이트 유전막(110, 210) 상에 형성된다. 제1 금속 게이트 전극(120)은 제1 게이트 유전막(110) 상에 순차적으로 형성된 p형 일함수 조절막(122), 제1 하부 금속 게이트 전극(124) 및 제1 상부 금속 게이트 전극(126)을 포함한다. 제2 금속 게이트 전극(220)은 제2 게이트 유전막(210) 상에 순차적으로 형성된 제2 하부 금속 게이트 전극(224) 및 제2 상부 금속 게이트 전극(226)을 포함한다. 하지만, 제2 금속 게이트 전극(220)은 p형 일함수 조절막(122)을 포함하지 않는다.
제1 금속 게이트 전극(120)은 p형 일함수 조절막(122)을 포함하지만, 제2 금속 게이트 전극(220)은 p형 일함수 조절막(122)을 포함하지 않으므로, 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 p형 일함수 조절막(122)에 의해 정의된다. 즉, 필드 영역(40) 상에 연장된 p형 일함수 조절막(122)의 끝단을 경계로 하여, 기판(10)의 법선을 따라 게이트 구조체(50)를 절단할 경우, 제1 금속 게이트 전극(120)과 제2 금속 게이트 전극(220) 사이의 접촉면(MI)이 된다.
제1 금속 게이트 전극(120)과 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제2 활성 영역(30)보다 제1 활성 영역(20)에 근접하므로, p형 일함수 조절막(122)은 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다.
제1 활성 영역(20)을 가로질러 필드 영역(40) 상으로 연장되는 p형 일함수 조절막(122)은 필드 영역(40)의 일부와 오버랩되고, p형 일함수 조절막(122)과 필드 영역(40)이 오버랩되는 폭은 제1 폭(W1)이다. 따라서, p형 일함수 조절막(122)과 필드 영역(40)이 오버랩되지 않는 폭은 필드 영역(40)의 폭(W)에서 제1 폭(W1)을 빼준 제2 폭(W2)이다.
게이트 구조체(50)를 형성한 후, 게이트 구조체(50)를 덮는 층간 절연막을 형성하므로, 제1 활성 영역(20) 상에서 제1 금속 게이트 전극(120)의 높이는 제2 활성 영역(30) 상에서 제2 금속 게이트 전극(220)의 높이보다 높다. 제1 금속 게이트 전극(120)과 제2 금속 게이트 전극(220)의 높이 차는 p형 일함수 조절막(122)의 두께와 실질적으로 동일하다.
제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 직접 연결되고, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)은 직접 연결된다. 또한, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 동일 레벨에서 형성되고, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)도 동일 레벨에서 형성된다.
제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 직접 연결되므로, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)의 일부는 필드 영역(40) 상으로 연장된다. p형 일함수 조절막(122)에 의해 접촉면(MI)이 정의되므로, 제1 하부 금속 게이트 전극(124)이 필드 영역(40) 상으로 연장된 폭(W1)은 제2 하부 금속 게이트 전극(224)이 필드 영역(40) 상으로 연장된 폭(W2)보다 작다.
p형 일함수 조절막(122)은 예를 들어, TiN, TaC, TaN 및 TaCN 중 적어도 하나를 포함할 수 있다. 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 예를 들어, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함할 수 있고, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)은 예를 들어, Al 또는 W 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(130)은 제1 금속 게이트 전극(120)의 양측에 형성될 수 있고, 제2 소오스/드레인(230)은 제2 금속 게이트 전극(220)의 양측에 형성될 수 있다. 제1 소오스/드레인(130) 및 제2 소오스/드레인(230)은 각각 제1 활성 영역(20) 및 제2 활성 영역(30) 내에 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 제1 소오스/드레인(130) 및 제2 소오스/드레인(230)은 기판(10)의 상면으로부터 돌출될 수 있음은 물론이다.
도 1 및 도 3을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)에 대해서 설명한다. 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 3은 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 3을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 활성 영역(20)과 제1 금속 게이트 전극(120) 사이에 형성되는 채널층(115)을 더 포함한다. 구체적으로, 채널층(115)은 제1 활성 영역(20)과 제1 게이트 유전막(110) 사이에 형성된다.
채널층(115)은 제1 활성 영역(20)을 이루는 물질, 즉, 기판(10)과 서로 다른 물질을 포함할 수 있다. 제1 활성 영역(20)과 제1 금속 게이트 전극(120)이 교차되는 부분에 PMOS(10p)가 형성되므로, 채널층(115)은 정공(hole)의 이동도를 증가시킬 수 있는 물질을 포함할 수 있다.
채널층(115)에서 정공의 이동도를 향상시키기 위해, 채널층(115)은 제1 활성 영역(20)으로부터 압축 응력(compressive stress)를 받아야 한다. 즉, 채널층(115)은 제1 활성 영역(20)보다 격자 상수가 큰 물질을 포함할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 기판(10)은 실리콘 기판일 수 있다. 기판(10)이 실리콘 기판이므로, 제1 활성 영역(20)도 실리콘으로 이루어질 수 있다. 따라서, 채널층(115)은 실리콘보다 격자 상수가 큰 실리콘 게르마늄을 포함할 수 있다. 다시 말하면, 채널층(115)은 실리콘 게르마늄 채널층일 수 있다.
도 1 및 도 4를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)에 대해서 설명한다. 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4는 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 4를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)은 기판(10) 상에 형성되고, 트렌치(85)를 포함하는 층간 절연막(80)을 더 포함한다.
트렌치(85)는 제1 활성 영역(20), 필드 영역(40) 및 제2 활성 영역(30)을 가로지른다. 트렌치(85)의 바닥면에는 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)이 형성된다. 하지만, 트렌치(85)의 측면에는 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)이 형성되지 않는다.
층간 절연막(80)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
게이트 구조체(50)는 층간 절연막(80) 내에, 트렌치(85)를 매립하여 형성된다. 트렌치(85) 내에 형성되는 게이트 구조체(50)의 상면은 층간 절연막(80)과 동일 평면 상에 놓인다. 제1 금속 게이트 전극(120)은 트렌치(85)의 제1 부분(도 17의 85a)을 매립하여 형성되고, 제2 금속 게이트 전극(220)은 트렌치(85)의 제2 부분(도 20의 85b)을 매립하여 형성된다. 제2 금속 게이트 전극(220)은 p형 일함수 조절막(122)을 포함하지 못한다.
p형 일함수 조절막(122)에 의해, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 분리되고, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)도 분리된다.
구체적으로, p형 일함수 조절막(122)은 서로 연결된 제1 부분(122a)과, 제2 부분(122b)와 제3 부분을 포함할 수 있다. p형 일함수 조절막의 제1 부분(122a)은 트렌치(85)의 바닥면 즉, 기판(10) 및 제1 게이트 유전막(110)을 따라 형성되고, p형 일함수 조절막(122)의 제3 부분은 트렌치(85)의 측면을 따라 형성되고, p형 일함수 조절막의 제2 부분(122b)은 기판(10)의 법선 방향으로 연장되어 필드 영역(40) 상에 형성된다. 즉, p형 일함수 조절막의 제2 부분(122b)은 트렌치(85)의 측면 및 바닥면을 따라 형성되지 않고, 필드 영역(40)과 오버랩되는 트렌치(85)의 바닥면의 일정 부분(MI)로부터 돌출되어 있다. p형 일함수 조절막의 제2 부분(122b)은 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에서, 기판(10)의 법선 방향으로 돌출되어 있다.
제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 p형 일함수 조절막의 제2 부분(122b)에 의해 분리된다. 즉, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224) 사이에 p형 일함수 조절막의 제2 부분(122b)이 개재된다. 마찬가지로, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)은 p형 일함수 조절막의 제2 부분(122b)에 의해 분리된다. 제1 하부 금속 게이트 전극(124)과 제2 하부 금속 게이트 전극(224)은 p형 일함수 조절막(122)에 의해 분리되지만, p형 일함수 조절막(122)은 도전성 물질을 포함하므로, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 전기적으로 연결된다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 p형 일함수 조절막의 제2 부분(122b)에 의해 정의된다.
제1 하부 금속 게이트 전극(124)은 p형 일함수 조절막(122)을 따라 형성되고, 제1 상부 금속 게이트 전극(126)은 제1 하부 금속 게이트 전극(124)에 의해 정의되는 공간을 매립하여 형성한다. 제2 하부 금속 게이트 전극(224)은 트렌치(85)의 측면 및 바닥면과 p형 일함수 조절막의 제2 부분(122b)을 따라 형성되고, 제2 상부 금속 게이트 전극(226)은 제2 하부 금속 게이트 전극(224)에 의해 정의되는 공간을 매립하여 형성한다.
도 1 및 도 5를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치(4)에 대해서 설명한다. 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 도 1의 A - A, B - B 및 C - C를 따라서 절단한 단면도이다.
도 5를 참고하면, 게이트 유전막(110, 210)은 트렌치(85)의 측면 및 바닥면을 따라 형성된다. 즉, 기판(10) 및 제1 금속 게이트 전극(120) 사이에 형성되는 제1 게이트 유전막(110)과, 기판(10) 및 제2 금속 게이트 전극(220) 사이에 형성되는 제2 게이트 유전막(210)은 트렌치(85)의 측면 및 바닥면을 따라 형성된다.
p형 일함수 조절막(122)은 전체적으로 트렌치(85)의 측면 및 바닥면, 즉 제1 게이트 유전막(110)을 따라 형성되고, 기판(10)의 법선 방향으로 연장되고 필드 영역(40) 상에 형성되는 부분을 포함하지 않는다. 따라서, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 트렌치(85)의 측면 및 바닥면을 따라 형성되어, 직접 연결된다.
제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)은 트렌치(85)를 매립하여 형성되고, 직접 연결된다.
도 6 및 도 7을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해서 설명한다.
도 6은 본 발명의 제5 및 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7은 도 6의 D - D, E - E 및 F - F를 따라서 절단한 단면도이다. 설명의 편의를 위해서, 도 6에서는 층간 절연막(80)을 도시하지 않는다.
도 6의 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 도 1의 제1 활성 영역 및 제2 활성 영역(30)에 대응되므로, 중복되는 설명은 간략히 하거나 생략하도록 한다.
도 6 및 도 7을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 기판(10), 제1 핀형 액티브 패턴(60), 제2 핀형 액티브 패턴(70), 게이트 구조체(50), 제1 상승된 소오스/드레인(135), 제2 상승된 소오스(235) 및 층간 절연막(80)을 포함할 수 있다.
제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 서로 인접하고, 제2 방향(DR2)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)를 포함할 수 있다.
제1 핀형 액티브 패턴(60)은 PMOS가 형성되는 영역이고, 제2 핀형 액티브 패턴(70)은 NMOS가 형성되는 영역이다. 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)이 기판(10)으로부터 성장된 에피층을 포함할 때, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 영역(40)은 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)의 사이에 직접 접촉하여 형성된다. 또한, 필드 영역(40)은 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)의 일부와 접촉하여 형성된다. 즉, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 필드 영역(40)으로부터 돌출되어 있다. 필드 영역(40)은 제1 핀형 액티브 패턴(60)에 형성되는 소자와 제2 핀형 액티브 패턴(70)에 형성되는 소자를 전기적으로 분리하므로, 필드 영역(40)은 소자 분리막일 수 있다.
게이트 구조체(50)는 제1 핀형 액티브 패턴(60), 필드 영역(40) 및 제2 핀형 액티브 패턴(70)과 교차하도록 형성될 수 있다. 게이트 구조체(50)는 제1 방향(DR1)으로 연장될 수 있다. 게이트 구조체(50)는 제1 핀형 액티브 패턴(60) 상에 형성되는 p형 금속 게이트 전극으로서의 제1 금속 게이트 전극(120)과, 제2 핀형 액티브 패턴(70) 상에 형성되는 n형 금속 게이트 전극으로서의 제2 금속 게이트 전극(220)을 포함한다. 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)은 서로 직접 접촉한다.
제1 핀형 액티브 패턴(60)과 게이트 구조체(50)가 교차하는 영역에는 p형 FINFET(10p)이 형성되고, 제2 핀형 액티브 패턴(70)과 게이트 구조체(50)가 교차하는 영역에는 n형 FINFET(10n)이 형성된다.
제1 금속 게이트 전극(120)은 필드 영역(40)으로부터 돌출된 제1 핀형 액티브 패턴(60)을 따라 순차적으로 형성되는 p형 일함수 조절막(122) 및 제1 하부 금속 게이트 전극(124)과, 트렌치(85)의 일부를 매립하는 제1 상부 금속 게이트 전극(126)을 포함한다. 제2 금속 게이트 전극(220)은 필드 영역(40)으로부터 돌출된 제2 핀형 액티브 패턴(70)을 따라 형성된 제2 하부 금속 게이트 전극(224)과, 트렌치(85)의 나머지를 매립하는 제2 상부 금속 게이트 전극(226)을 포함하지만, p형 일함수 조절막(122)을 포함하지 않는다.
제1 핀형 액티브 패턴(60)을 따라 형성된 제1 하부 금속 게이트 전극(124)과, 제2 핀형 액티브 패턴(70)을 따라 형성된 제2 하부 금속 게이트 전극(224)은 필드 영역(40) 상으로 연장되어 직접 연결된다. 또한, 제1 상부 금속 게이트 전극(126) 및 제2 상부 금속 게이트 전극(226)도 직접 연결된다.
제1 금속 게이트 전극(120)과 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제1 금속 게이트 전극(120)에 포함되는 p형 일함수 조절막(122)에 의해 정의된다. p형 일함수 조절막(122)이 필드 영역(40)과 오버랩되는 폭는 제1 폭(W1)이고, 필드 영역(40)과 오버랩되지 않는 폭은 제1 폭(W1)보다 큰 제2 폭(W2)이다. 따라서, 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제2 핀형 액티브 패턴(70)보다 제1 핀형 액티브 패턴(60)에 근접한다.
다시 말하면, 제1 금속 게이트 전극(120) 중 필드 영역(40)과 오버랩되는 폭(W1)은 제2 금속 게이트 전극(220) 중 필드 영역(40)과 오버랩되는 폭(W2)보다 작다. 따라서, 제1 금속 게이트 전극(120)은 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)에서 동일한 거리를 갖는 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다.
제1 게이트 유전막(110) 및 제2 게이트 유전막(210)은 게이트 구조체(50)와 제1 핀형 액티브 패턴(60) 사이, 및 게이트 구조체(50)와 제2 핀형 액티브 패턴(70) 사이에 형성될 수 있다. 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)은 접촉면(MI)에 의해 구분되고, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70) 사이에 있는 필드 영역(40) 상에도 형성될 수 있다. 제1 게이트 유전막(110) 및 제2 게이트 유전막(210)은 고유전율 유전막을 포함할 수 있다.
제1 상승된 소오스/드레인(135)은 게이트 구조체(50)의 양측에, 제1 핀형 액티브 패턴(60) 상에 형성될 수 있다. 제1 핀형 액티브 패턴(60)에는 PMOS가 형성되므로, 제1 상승된 소오스/드레인(135)는 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 액티브 패턴(60)이 실리콘인 경우, 압축 스트레스 물질은 실리콘에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 실리콘 게르마늄(SiGe)일 수 있다.
제2 상승된 소오스/드레인(235)은 게이트 구조체(50)의 양측에, 제2 핀형 액티브 패턴(70) 상에 형성될 수 있다. 제1 핀형 액티브 패턴(60)에는 NMOS가 형성되므로, 제2 상승된 소오스/드레인(235)은 제2 핀형 액티브 패턴(70)과 동일한 물질 떠는 인장 스트레스 물질일 수 있다. 예를 들어, 제2 핀형 액티브 패턴(70)이 실리콘인 경우, 제2 상승된 소오스/드레인(235)는 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들어, 실리콘 카바이드(SiC))일 수 있다.
제1 상승된 소오스/드레인(135) 및 제2 상승된 소오스/드레인(235)은 다양한 형상일 수 있다. 예를 들어, 제1 상승된 소오스/드레인(135) 및 제2 상승된 소오스/드레인(235)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 6은 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 6 및 도 8을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해서 설명한다. 도 7을 이용하여 설명한 것과 차이점을 중심으로 설명한다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 도 6의 D - D, E - E 및 F - F를 따라서 절단한 단면도이다.
도 8을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제1 핀형 액티브 패턴(60)과 제1 금속 게이트 전극(120) 사이에 형성되는 채널층(115)을 더 포함한다.
채널층(115)은 제1 핀형 액티브 패턴(60)을 이루는 물질과 서로 다른 물질을 포함할 수 있다. 제1 핀형 액티브 패턴(60)이 실리콘 원소 반도체일 경우, 채널층(115)은 실리콘보다 격자 상수가 큰 물질을 포함할 수 있다. 예를 들어, 채널층(115)은 실리콘보다 격자 상수가 큰 실리콘 게르마늄을 포함할 수 있다. 다시 말하면, 채널층(115)은 실리콘 게르마늄 채널층일 수 있다.
채널층(115)은 제1 핀형 액티브 패턴(60)의 적어도 일부를 따라 형성될 수 있다. 예를 들어, 채널층(115)은 필드 영역(40)으로부터 돌출된 제1 핀형 액티브 패턴(60)을 따라 형성될 수 있다. 하지만, 채널층(115)은 필드 영역(40) 상에는 연장되어 형성되지 않는다.
도 9 및 도 10을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해서 설명한다. 도 7을 이용하여 설명한 것과 차이점을 중심으로 설명한다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 10은 도 9의 D - D, E - E 및 F - F를 따라서 절단한 단면도이다. 설명의 편의를 위해서, 도 9에서는 층간 절연막(80)을 도시하지 않는다.
도 9 및 도 10을 참고하면, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 p형 일함수 조절막(122)에 의해서 공간적으로 분리된다. 즉, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224) 사이에, p형 일함수 조절막(122)의 일부가 개재된다.
p형 일함수 조절막(122)은 제1 핀형 액티브 패턴(60) 및 필드 영역(40)의 일부를 따라 형성된다. p형 일함수 조절막(122)이 필드 영역(40) 상에 연장되어 형성되는 폭은 제1 폭(W1)이다. 제1 핀형 액티브 패턴(60)과 제1 폭(W1)만큼 이격된 부분에서, p형 일함수 조절막(122)은 제1 핀형 액티브 패턴(60)이 돌출된 방향으로 연장되는 부분을 포함한다. 즉, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70) 사이에서, p형 일함수 조절막(122)은 필드 영역(40)으로부터 돌출되어 나오는 부분을 포함하고 있다. 이와 같이 돌출되어 나오는 부분에 의해, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 분리된다.
p형 일함수 조절막(122)은 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224) 사이의 분리막이 되지만, p형 일함수 조절막(122)은 도전 물질을 포함하므로, 제1 하부 금속 게이트 전극(124) 및 제2 하부 금속 게이트 전극(224)은 전기적으로 연결된다.
도 11 및 도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 11 및 도 12를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 11 및 도 12를 참조하면, 서로 이격된 제3 활성 영역(310), 제4 활성 영역(320), 제5 활성 영역(330), 제6 활성 영역(340)은 일 방향(예를 들어, 도 12의 상하방향)으로 길게 연장되도록 형성된다. 제4 활성 영역(320), 제5 활성 영역(330)은 제3 활성 영역(310), 제6 활성 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 12의 좌우 방향)으로 길게 연장되고, 제3 활성 영역(310) 내지 제6 활성 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제3 활성 영역(310)과 제4 활성 영역(320)을 완전히 교차하고, 제5 활성 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제6 활성 영역(340)과 제5 활성 영역(330)을 완전히 교차하고, 제4 활성 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제3 활성 영역(310), 제6 활성 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제4 활성 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제3 활성 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제3 활성 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제5 활성 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제6 활성 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제6 활성 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제3 내지 제6 활성 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제4 활성 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제5 활성 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 게이트 전극(351) 및 제3 게이트 전극(353)은 도 1 내지 도 10 중, 게이트 구조체(50)에 대응되고, 제4 활성 영역(320) 및 제5 활성 영역(330)은 도 1 내지 도 10 중, 제1 활성 영역(20) 및 제1 핀형 액티브 패턴(60)에 대응되고, 제3 활성 영역(310) 및 제6 활성 영역(340)은 도 1 내지 도 10 중, 제2 활성 영역(30) 및 제2 핀형 액티브 패턴(70)에 대응될 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14는 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 1, 도 4, 도 16 내지 도 21을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 16 내지 도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1 및 도 16을 참고하면, 제1 활성 영역(20)과, 제2 활성 영역(30)과, 필드 영역(40)을 포함하는 기판(10)을 제공한다. 필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에 위치하고, 제1 활성 영역(20) 및 제2 활성 영역(30)과 직접 접촉한다. 필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30)에서 동일한 거리를 갖는 중심선(CL)을 포함한다.
필드 영역(40)은 STI(shallow trench isolation)로 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 활성 영역(20)은 PMOS가 형성되는 영역이고, 제2 활성 영역(30)은 NMOS가 형성되는 영역이므로, PMOS 및 NMOS가 구현될 수 있도록 제1 활성 영역(20) 및 제2 활성 영역(30)에 n형 불순물과 p형 불순물이 각각 도핑될 수 있다.
기판(10) 상에 제1 활성 영역(20), 필드 영역(40) 및 제2 활성 영역(30)을 가로지르는 프리 게이트 유전막(110p)과 더미 게이트 구조체(114, 214)를 형성한다. 프리 게이트 유전막(110p)와 더미 게이트 구조체(114, 214)는 동일한 패터닝 공정에서 형성되므로, 프리 게이트 유전막(110p)은 기판(10)의 상면을 따라 형성된다.
더미 게이트 구조체(114, 214)는 제1 활성 영역(20)을 가로지르는 제1 더미 게이트 전극(114)과 제2 활성 영역(30)을 가로지르는 제2 더미 게이트 전극(214)를 포함한다.
프리 게이트 유전막(110p)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있고, 또는 고유전율 유전막을 포함할 수도 있다. 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에서, 프리 게이트 유전막(110p)은 고유전율 유전막을 포함하는 것으로 설명한다.
더미 게이트 구조체(114, 214)는 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 전극(117)은 불순물이 도핑되지 않을 수도 있고, 또는 유사한 불순물로 도핑될 수도 있다.
프리 게이트 유전막(110p)과 더미 게이트 구조체(114, 214)를 형성한 후, 제1 더미 게이트 전극(114) 양측에 제1 소오스/드레인(130)을 형성하고, 제2 더미 게이트 전극(214) 양측에 제2 소오스/드레인(230)을 형성한다.
이어서, 기판(10) 상에 더미 게이트 구조체(114, 214), 제1 활성 영역(20), 필드 영역(40) 및 제2 활성 영역(30)을 덮는 층간 절연막(80)을 형성한다. 층간 절연막(80)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 층간 절연막(80)을 평탄화하여, 더미 게이트 구조체(114, 214)의 상면이 노출되도록 한다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 17을 참고하면, 제1 더미 게이트 전극(114)를 제거하여, 층간 절연막(80) 내에 필드 영역(40)의 일부 및 제1 활성 영역(20)을 가로지르는 트렌치의 제1 부분(85a)을 형성한다. 트렌치의 제1 부분(85a)에 의해, 필드 영역(40) 및 제1 활성 영역(20)은 노출되지 않는다.
트렌치의 제1 부분(85a)은 제1 활성 영역(20), 필드 영역(40) 및 제2 활성 영역(30)을 가로지르는 트렌치(85) 중 필드 영역(40)의 일부 및 제1 활성 영역(20)과 오버랩되는 부분이다.
트렌치의 제1 부분(85a)의 측면 중 하나의 측면은 제2 더미 게이트 전극(214)이 된다.
트렌치의 제1 부분(85a)이 필드 영역(40)과 오버랩되는 폭은 제1 폭(W1)이다. 따라서, 제2 더미 게이트 전극(214)과 필드 영역(40)이 오버랩되는 폭은 제2 폭(W2)이다. 제1 폭(W1)과 제2 폭(W2)의 합은 필드 영역(40)의 폭(W)과 동일하다.
트렌치의 제1 부분(85a)이 필드 영역(40)과 오버랩되는 폭(W1)은 제2 더미 게이트 전극(214)과 필드 영역(40)이 오버랩되는 폭(W2)보다 작으므로, 트렌치의 제1 부분(85a)은 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다.
제1 더미 게이트 전극(114)은 식각 공정을 이용하여 제거될 수 있고, 예를 들어, 건식 식각 공정을 이용하여 제거될 수 있다.
도 18을 참고하면, 층간 절연막(80)의 상면, 트렌치의 제1 부분(85a)의 측면 및 바닥면, 제2 더미 게이트 전극(214)의 상면을 따라 도전막(122p)을 형성한다. 즉, 도전막(122p)은 제1 활성 영역(20) 및 제2 활성 영역(30) 및 필드 영역(40)을 덮는다.
도전막(122p)은 TiN막 또는 TaN막 중 적어도 하나를 포함할 수 있고, 예를 들어, 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성할 수 있다.
이어서, 도전막(122p)이 형성된 트렌치의 제1 부분(85a)을 매립하는 희생막(123)을 형성한다. 희생막(123)은 트렌치의 제1 부분(85a)을 매립하면서, 층간 절연막(80) 및 제2 더미 게이트 전극(214) 상에도 형성될 수 있다. 희생막(123)은 갭 필(gap-fill) 특성이 뛰어난 물질을 포함할 수 있다.
도 19를 참고하면, 희생막(123) 및 도전막(122p)을 평탄화하여, 층간 절연막(80)의 상면 및 제2 더미 게이트 전극(214)의 상면을 노출시킨다. 이를 통해, 트렌치의 제1 부분(85a)의 측면 및 바닥면을 따라 p형 일함수 조절막(122)이 형성된다.
제2 폭(W2)를 갖는 필드 영역(40)의 일부와 제2 활성 영역(30)과 오버랩되는 도전막(122p)의 일부를 제거함으로써, p형 일함수 조절막(122)은 형성된다.
프리 게이트 유전막(110p) 상에 형성되는 p형 일함수 조절막(122)은 제1 활성 영역(20)을 가로질러, 필드 영역(40) 상에 연장된다. p형 일함수 조절막(122)과 필드 영역(40)이 오버랩되는 폭은 트렌치의 제1 부분(85a)과 필드 영역(40)이 오버랩되는 제1 폭(W1)과 동일하다. 따라서, p형 일함수 조절막(122)은 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다.
p형 일함수 조절막(122)을 형성한 후, 트렌치의 제1 부분(85a)을 매립하고 있는 희생막(123)의 나머지를 제거한다.
도 20을 참고하면, 제2 더미 게이트 전극(214)를 제거하여, 트렌치의 제1 부분(85a)과 인접하는 트렌치의 제2 부분(85b)을 층간 절연막(80) 내에 형성한다. 트렌치의 제2 부분(85b)은 p형 일함수 조절막(122)과 오버랩되지 않는 필드 영역(40)의 나머지 및 제2 활성 영역(30)을 가로지른다. 트렌치의 제2 부분(85b)에 의해, 필드 영역(40) 및 제2 활성 영역(30)은 노출되지 않는다.
트렌치의 제2 부분(85b)의 측면 중 하나의 측면은 p형 일함수 조절막의 제2 부분(122b)이 된다. p형 일함수 조절막의 제2 부분(122b)은 제1 활성 영역(20) 및 제2 활성 영역(30) 사이에서, 기판(10)의 법선 방향으로 돌출되어 있다.
트렌치의 제2 부분(85b)이 필드 영역(40)과 오버랩되는 폭은 제2 더미 게이트 전극(214)이 필드 영역(40)과 오버랩되었던 제2 폭(W2)이다.
제2 더미 게이트 전극(214)은 식각 공정을 이용하여 제거될 수 있고, 예를 들어, 건식 식각 공정 또는 습식 식각 공정 등을 이용하여 제거될 수 있다.
도 21을 참고하면, 층간 절연막(80)의 상면, p형 일함수 조절막(122) 및 트렌치의 제2 부분(85b)의 바닥면 및 측면을 따라, 제1 전극막(124p)을 형성한다.
제1 전극막(124p)을 형성한 후, 제1 전극막(124p) 상에 트렌치의 제1 부분(85a) 및 트렌치의 제2 부분(85b)을 매립하는 제2 전극막(126p)을 형성한다. 제2 전극막(126p)은 트렌치의 제1 부분(85a) 및 트렌치의 제2 부분(85b)를 매립하면서, 층간 절연막(80)의 상면 상에도 형성된다.
제1 전극막(124p)은 예를 들어, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함할 수 있고, 제2 전극막(126p)은 예를 들어, Al 또는 W 중 적어도 하나를 포함할 수 있다.
도 4를 참고하면, 제1 전극막(124p) 및 제2 전극막(126p)을 평탄화하여, 층간 절연막(80)의 상면을 노출시킨다. 이를 통해, 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로지르는 게이트 구조체(50)를 형성한다.
게이트 구조체(50)는 서로 직접 접촉하는 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220)을 포함한다. 게이트 구조체(50)는 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)을 포함한다. 접촉면(MI)은 p형 일함수 조절막(122)에 의해 정의된다.
또한, 제1 금속 게이트 전극(120)은 필드 영역(40)의 중심선(CL)과 오버랩되지 않는다. 따라서, 제1 금속 게이트 전극(120) 및 제2 금속 게이트 전극(220) 사이의 접촉면(MI)은 제2 활성 영역(30)보다 제1 활성 영역(20)에 근접한다.
도 1, 도 5, 도 16, 도 22 내지 도 25을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 22 내지 도 25은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16 및 도 22를 참고하면, 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로지르는 프리 게이트 유전막(110p) 및 더미 게이트 구조체(114, 214)를 제거하여, 층간 절연막(80) 내에 트렌치(85)를 형성한다.
본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서, 프리 게이트 유전막(110p)은 더미 게이트 유전막인 것으로 설명한다.
트렌치(85)는 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로 지르고, 제1 활성 영역(20) 및 제2 활성 영역(30)을 노출시킨다.
도 23을 참고하면, 층간 절연막(80)의 상면, 트렌치(85)의 측면 및 바닥면을 따라 유전막(111) 및 도전막(122p)을 순차적으로 형성한다.
유전막(111) 및 도전막(122p)은 제1 활성 영역(20) 및 제2 활성 영역(30) 및 필드 영역(40)을 덮는다.
유전막(111)은 고유전율 유전물질을 포함할 수 있고, 도전막(122p)은 pMOS의 일함수를 조절할 수 있는 물질을 포함할 수 있다.
도 24를 참고하면, 도전막(122p)의 일부를 제거하여, 필드 영역(40) 및 제1 활성 영역(20) 상에 프리 p형 일함수 조절막(121)을 형성한다. 프리 p형 일함수 조절막(121)은 필드 영역(40) 및 제1 활성 영역(20)과 오버랩된다.
프리 p형 일함수 조절막(121)이 필드 영역(40)과 오버랩되는 폭은 제1 폭(W1)이다. 또한, 프리 p형 일함수 조절막(121)은 필드 영역(40)의 중심선과 오버랩되지 않는다.
도전막(122p)의 일부는 예를 들어, 습식 식각 또는 건식 식각 등을 이용하여 제거할 수 있다.
도 25를 참고하면, 층간 절연막(80)의 상면 및 트렌치(85)의 측면 및 바닥면을 따라 제1 도전막(122p)을 형성한다.
이어서, 제1 도전막(122p) 상에, 트렌치(85)를 매립하는 제2 도전막(122p)을 형성한다. 제2 도전막(122p)은 층간 절연막(80)의 상면 상에도 형성된다.
도 5를 참고하면, 층간 절연막(80)의 상면 상에 형성된 유전막(111), 프리 p형 일함수 조절막(121), 제1 전극막(124p) 및 제2 전극막(126p)을 평탄화 공정을 통해 제거한다. 이를 통해, 제1 활성 영역(20), 제2 활성 영역(30) 및 필드 영역(40)을 가로지르는 게이트 구조체(50)가 형성된다.
도 6, 도 7, 도 26 내지 도 30을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 26 내지 도 30은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26을 참고하면, 기판(10) 상에 서로 인접하는 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)을 형성한다.
또한, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)의 사이에 직접 접촉하는 필드 영역(40)을 형성한다. 필드 영역(40)은 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)의 일부와 접촉하여 형성된다. 필드 영역(40)은 제1 활성 영역(20) 및 제2 활성 영역(30)에서 동일한 거리를 갖는 중심선(CL)을 포함한다.
제1 핀형 액티브 패턴(60)은 p형 FINFET이 형성되는 영역이고, 제2 핀형 액티브 패턴(70)은 n형 FINFET이 형성되는 영역이다.
이어서, 기판(10) 상에 제1 핀형 액티브 패턴(60), 필드 영역(40) 및 제2 핀형 액티브 패턴(70)을 가로지르는 더미 게이트 유전막(112, 212) 및 더미 게이트 구조체(114, 214)를 형성한다.
더미 게이트 구조체(114, 214)는 제1 핀형 액티브 패턴(60)을 가로지르는 제1 더미 게이트 전극(114)과 제2 핀형 액티브 패턴(70)을 가로지르는 제2 더미 게이트 전극(214)를 포함한다. 또한, 더미 게이트 유전막(112, 212)은 제1 핀형 액티브 패턴(60) 및 제1 더미 게이트 전극(114) 사이에 형성되는 제1 더미 게이트 유전막(112)과, 제2 핀형 액티브 패턴(70) 및 제2 더미 게이트 전극(214) 사이에 형성되는 제2 더미 게이트 유전막(212)를 포함한다.
더미 게이트 유전막(112, 212)은 실리콘 산화물을 포함할 수 있고, 더미 게이트 구조체(114, 214)는 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다.
이어서, 더미 게이트 구조체(114, 214)의 양측에 노출되는 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)을 리세스한다. 리세스된 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70) 상에 각각 제1 상승된 소오스/드레인(135) 및 제2 상승된 소오스/드레인(235)를 형성한다.
이어서, 기판(10) 상에 더미 게이트 구조체(114, 214), 제1 상승된 소오스/드레인(135) 및 제2 상승된 소오스/드레인(235)를 덮는 층간 절연막(80)을 형성한다.
이어서, 층간 절연막(80)을 평탄화하여, 더미 게이트 구조체(114, 214)의 상면이 노출되도록 한다.
도 27을 참고하면, 더미 게이트 구조체(114, 214) 및 더미 게이트 유전막(112, 214)를 순차적으로 제거함으로써, 제1 핀형 액티브 패턴(60), 필드 영역(40) 및 제2 핀형 액티브 패턴(70)을 노출시키는 트렌치(85)가 층간 절연막(80) 내에 형성된다.
트렌치(85)에 의해, 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)은 노출된다.
도 28을 참고하면, 제1 핀형 액티브 패턴(60), 필드 영역(40) 및 제2 핀형 액티브 패턴(70)을 덮는 유전막(111) 및 도전막(122p)을 순차적으로 형성한다.
유전막(111) 및 도전막(122p)은 층간 절연막(80)의 상면, 트렌치(85)의 측면 및 바닥면, 필드 영역(40)으로부터 돌출된 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)을 따라 형성된다.
도 29를 참고하면, 도전막(122p)의 일부를 제거하여, 필드 영역(40) 및 제1 핀형 액티브 패턴(60) 상에 프리 p형 일함수 조절막(121)을 형성한다.
프리 p형 일함수 조절막(121)은 필드 영역(40) 및 제1 핀형 액티브 패턴(60)과 오버랩되고, 필드 영역(40)의 중심선과 오버랩되지 않는다. 프리 p형 일함수 조절막(121)이 필드 영역(40)과 오버랩되는 폭은 제1 폭(W1)이다.
도 30을 참고하면, 층간 절연막(80)의 상면 및 트렌치(85)의 측면 및 바닥면, 필드 영역(40)으로부터 돌출된 제1 핀형 액티브 패턴(60) 및 제2 핀형 액티브 패턴(70)을 따라 제1 도전막(122p)을 형성한다.
이어서, 제1 도전막(122p) 상에, 트렌치(85)를 매립하는 제2 도전막(122p)을 형성한다. 제2 도전막(122p)은 층간 절연막(80)의 상면 상에도 형성된다.
도 7을 참고하면, 층간 절연막(80)의 상면 상에 형성된 유전막(111), 프리 p형 일함수 조절막(121), 제1 전극막(124p) 및 제2 전극막(126p)을 평탄화 공정을 통해 제거한다. 이를 통해, 제1 핀형 액티브 패턴(60), 제2 핀형 액티브 패턴(70) 및 필드 영역(40)을 가로지르는 게이트 구조체(50)가 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20, 30: 활성 영역
40: 필드 영역 50: 게이트 구조체
60, 70: 핀형 액티브 패턴 80: 층간 절연막
85, 85a, 85b: 트렌치 110, 210: 게이트 유전막
115: 채널층 120, 220: 금속 게이트 전극
122: p형 일함수 조절막 CL: 필드 영역의 중심선
MI: 제1 금속 게이트 전극 및 제2 금속 게이트 전극의 접촉면

Claims (20)

  1. 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판; 및
    상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르는 게이트 구조체를 포함하되,
    상기 게이트 구조체는 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하고,
    상기 p형 금속 게이트 전극은 상기 제1 활성 영역 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 활성 영역 상에 형성되고,
    상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 활성 영역보다 상기 제1 활성 영역에 근접한 반도체 장치.
  2. 제1 항에 있어서,
    상기 필드 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역에서 동일한 거리를 갖는 중심선을 포함하고,
    상기 p형 금속 게이트 전극은 상기 중심선과 비오버랩되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고,
    상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 접촉면은 상기 p형 일함수 조절막에 의해 정의되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 하부 금속 게이트 전극 및 상기 제2 하부 금속 게이트 전극은 직접 연결되고, 상기 제1 상부 금속 게이트 전극 및 상기 제2 상부 금속 게이트 전극은 직접 연결되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 기판 상에, 상기 제1 활성 영역, 상기 필드 영역 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막을 더 포함하고,
    상기 제1 하부 금속 게이트 전극 및 상기 제2 하부 금속 게이트 전극은 상기 트렌치의 측면 및 바닥면을 따라 형성되는 반도체 장치.
  7. 제3 항에 있어서,
    상기 p형 일함수 조절막에 의해, 상기 제1 하부 금속 게이트 전극 및 상기 제2 하부 금속 게이트 전극은 분리되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 활성 영역은 SRAM의 풀업 트랜지스터 형성 영역이고, 상기 제2 활성 영역은 SRAM의 풀다운 트랜지스터 형성 영역인 반도체 장치.
  9. 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판;
    상기 기판 상에, 상기 제1 활성 영역, 상기 필드 영역 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막; 및
    상기 트렌치 내에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르고, 상면이 상기 층간 절연막과 동일 평면 상에 놓이는 게이트 구조체를 포함하되,
    상기 게이트 구조체는 서로 접촉하는 p형 금속 게이트 전극 및 n형 금속 게이트 전극과, p형 금속 게이트 전극 및 n형 금속 게이트 전극 사이의 접촉면을 포함하고,
    상기 p형 금속 게이트 전극은 상기 제1 활성 영역 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 활성 영역 상에 형성되고,
    상기 접촉면에서 상기 제1 활성 영역까지의 제1 폭은 상기 접촉면에서 상기 제2 활성 영역까지의 제2 폭보다 작은 반도체 장치.
  10. 제9 항에 있어서,
    상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극은 서로 직접 접촉하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고,
    상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 기판과 상기 p형 금속 게이트 전극 사이와, 상기 기판과 상기 n형 금속 게이트 전극 사이에 형성되는 게이트 유전막을 더 포함하고,
    상기 게이트 유전막은 상기 트렌치의 바닥면을 따라 형성되고, 상기 트렌치의 측면에 비형성되는 반도체 장치.
  13. 제11 항에 있어서,
    상기 기판과 상기 p형 금속 게이트 전극 사이와, 상기 기판과 상기 n형 금속 게이트 전극 사이에 형성되는 게이트 유전막을 더 포함하고,
    상기 게이트 유전막은 상기 트렌치의 측면 및 바닥면을 따라 형성되는 반도체 장치.
  14. 제11 항에 있어서,
    상기 p형 일함수 조절막은 TiN 및 TaN 중 적어도 하나를 포함하는 반도체 장치.
  15. 제1 핀형 액티브 패턴;
    상기 제1 핀형 액티브 패턴과 인접하는 제2 핀형 액티브 패턴;
    상기 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴 사이에, 상기 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴의 일부와 직접 접촉하는 소자 분리막;
    상기 제1 핀형 액티브 패턴, 상기 소자 분리막 및 상기 제2 핀형 액티브 패턴과 교차하는 게이트 구조체를 포함하되,
    상기 게이트 구조체는 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하고,
    상기 p형 금속 게이트 전극은 상기 제1 핀형 액티브 패턴 상에 형성되고, 상기 n형 금속 게이트 전극은 상기 제2 핀형 액티브 패턴 상에 형성되고,
    상기 p형 금속 게이트 전극과 상기 n형 금속 게이트 전극의 접촉면은 상기 제2 핀형 액티브 패턴보다 상기 제1 핀형 액티브 패턴에 근접한 반도체 장치.
  16. 제15 항에 있어서,
    상기 p형 금속 게이트 전극은 순차적으로 형성된 p형 일함수 조절막과 제1 하부 금속 게이트 전극과 제1 상부 금속 게이트 전극을 포함하고,
    상기 n형 금속 게이트는 순차적으로 형성된 제2 하부 금속 게이트 전극과 제2 상부 금속 게이트 전극을 포함하고, 상기 p형 일함수 조절막을 비포함하고,
    상기 접촉면은 상기 p형 일함수 조절막에 의해 정의되는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 하부 금속 게이트 전극 및 상기 제2 하부 금속 게이트 전극은 직접 연결되고, 상기 제1 상부 금속 게이트 전극 및 상기 제2 상부 금속 게이트 전극은 직접 연결되는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 하부 금속 게이트 전극 및 상기 제2 하부 금속 게이트 전극은 상기 p형 일함수 조절막에 의해 분리되는 반도체 장치.
  19. 제15 항에 있어서,
    상기 제1 핀형 액티브 패턴은 실리콘 원소 반도체이고,
    상기 제1 핀형 액티브 패턴과 상기 p형 금속 게이트 전극 사이에 실리콘 게르마늄 채널층을 더 포함하고,
    상기 실리콘 게르마늄 채널층은 상기 제1 핀형 액티브 패턴의 적어도 일부를 따라 형성되는 반도체 장치.
  20. 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 직접 접촉된 필드 영역을 포함하는 기판을 제공하되, 상기 필드 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역에서 동일한 거리를 갖는 중심선을 포함하고,
    상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 영역을 가로지르고, 서로 직접 접촉하는 p형 금속 게이트 전극과 n형 금속 게이트 전극을 포함하는 게이트 구조체를 형성하는 것을 포함하되, p형 금속 게이트 전극은 상기 중심선과 비오버랩되는 반도체 장치 제조 방법.
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