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JP2017123383A - 窒化物半導体トランジスタ装置 - Google Patents

窒化物半導体トランジスタ装置 Download PDF

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JP2017123383A JP2016000966A JP2016000966A JP2017123383A JP 2017123383 A JP2017123383 A JP 2017123383A JP 2016000966 A JP2016000966 A JP 2016000966A JP 2016000966 A JP2016000966 A JP 2016000966A JP 2017123383 A JP2017123383 A JP 2017123383A
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理一郎 白田
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Abstract

【課題】特性ばらつきが少なく、スイッチとしての性能に優れるノーマリオフ窒化物半導体トランジスタ装置を提供する。
【解決手段】基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次形成し、ＡｌＧａＮ層１０４上に絶縁膜１０５、電荷蓄積層１０６、絶縁膜１０７、制御電極１０８を順次形成し、ＡｌＧａＮ層１０４上に電荷蓄積層１０６を挟んでソース電極１０９とドレイン電極１１０を形成し、制御電極１０８に印加する電圧によりＡｌＧａＮ層１０４とＧａＮ層１０３との界面に形成される導電チャネル１１１を介してソース電極１０９とドレイン電極１１０との間を流れる電流を遮断する閾値を、電荷蓄積層１０６に蓄積する電荷を調節することにより正の値とする。
【選択図】図１（ａ）

Description

本発明は、窒化物半導体トランジスタ装置に係り、特に、電界効果型トランジスタにおいて、ゲート電極への電圧印加のない状態でゲート電極下の導電チャネルが実質的にオフ状態となる、所謂、ノーマリオフを実現する窒化物半導体トランジスタ装置に関する。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ、或はこれらの混晶からなる半導体は、広いバンドギャップを有し、かつ、伝導電子が高いキャリア移動度を有するため、高電圧高出力電子デバイスに好適である。特に、窒化物半導体により作製された電界効果型トランジスタ（ＦＥＴ、Field-Effect Transistor）、その一形態であるＡｌＧａＮ／ＧａＮ等の半導体ヘテロ接合界面に誘起される伝導電子を導電チャネルに用いる高電子移動度トランジスタ（ＨＥＭＴ、High Electron Mobility Transistor）は、高電圧、大電流、低オン抵抗動作が可能であり、高出力電力増幅器や大電力スイッチング素子として用いられている。
しかしながら、通常の窒化物半導体ＦＥＴは、ゲート電極への電圧印加がない状態でゲート電極下の導電チャネルがオン状態となる、所謂、ノーマリオンである。電源等の装置で用いられるスイッチング素子としては、誤動作等によりゲート電極に印加される制御電圧が失われた際にはスイッチが開となってしまうため、装置全体の破壊につながるなど、安全性の観点から好ましくない。
このため、窒化物半導体ＦＥＴをノーマリオフ化する技術がいくつか開発されてきた。その一技術として、ＦＥＴのゲート直下にｐ型窒化物半導体層を挿入してｐｎ接合型のゲート電極とすることにより、ノーマリオフ動作を実現する方法が知られている（非特許文献１参照）。この技術では、ゲート電極の動作範囲は、半導体のバンドギャップで決まるフラットバンド電圧で制限される。このため、閾値を正の電圧とした場合、その値は２Ｖ以下に留まり、通常の電源装置では３Ｖ以上の正の閾値が望まれるのに対し、十分な閾値が得られない。また、ゲート電圧に印加できる正電圧は、ｐｎ接合のオン電圧で制限されるため、ゲートの動作電圧振幅が小さくなり、ＦＥＴがオン状態で導電チャネルに流すことのできる電流が制限される。
ノーマリオフを実現する他の方法としては、ＦＥＴのゲート直下に絶縁膜を挿入し、金属／絶縁物／半導体（ＭＩＳ、Metal-Insulator-Semiconductor）接合型のゲート電極とする方法が知られている（非特許文献２参照）。この方法では、ゲート金属下に絶縁物が存在するため、ゲート電極を流れる漏えい電流を低く抑えることができ、大きな正のゲート電圧の印加が可能となる。このため、ゲート電極にｐｎ接合を用いる場合に比べ、閾値電圧を大きな正の値とした場合でもゲートの動作電圧振幅を十分に大きく取ることができる。
図７に従来のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。基板１００１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。この基板１００１上に、エピタキシャル成長により形成したバッファ層１００２、ＧａＮ層１００３、ＡｌＧａＮ層１００４が順次積層されている。ゲート電極形成部のＡｌＧａＮ層１００４はリセスエッチングにより一部除去されている。リセスエッチング部１００６内に絶縁膜１００５をはさんでゲート電極１００７が形成される。さらにソース電極１００８、ドレイン電極１００９を形成すれば、ＧａＮ ＨＥＭＴの主要部分が完成する。絶縁膜１００５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、或は従来知られているその他のゲート絶縁物材料が用いられる。ＧａＮ層１００３とＧａＮ層１００３よりバンドギャップの大きいＡｌＧａＮ層１００４との界面のＧａＮ層１００３側に誘起される伝導電子により、導電チャネル１０１０が形成される。導電チャネル１０１０のゲート電極１００７直下における伝導電子密度をゲート電極１００７に印加する電圧で変化させることにより、トランジスタ動作が得られる。この従来例のＦＥＴは、ＡｌＧａＮ／ＧａＮ半導体ヘテロ界面に形成される導電チャネルを用いており、所謂、ＨＥＭＴと呼ばれるＦＥＴの一種である。
図８に別の従来例のＭＩＳ型ゲート電極を有するＧａＮ ＦＥＴの主要部分の断面構造を示す。図７に示した従来例と同様に、基板１１０１の材料には、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）、サファイア、ＧａＮなどが用いられる。基板１１０１上に、エピタキシャル成長により形成したバッファ層１１０２、ＧａＮ層１１０３、ＡｌＧａＮ層１１０４が順次積層されている。また絶縁膜１１０５の材料としては、例えば、酸化アルミニウム、酸化シリコン、窒化シリコン、或は従来知られるその他のゲート絶縁物材料が用いられる。この従来例の図７に示した従来例との相違点は、リセスエッチング部１１０６が深く、その底部がＡｌＧａＮ層１１０４を貫通してＧａＮ層１１０３に達している点である。ソース電極１１０８とゲート電極１１０７との間、およびドレイン電極１１０９とゲート電極１１０７との間はＡｌＧａＮ／ＧａＮ界面に形成される導電チャネル１１１０で電気的に接続され、ゲート電極直下の導電チャネル１１１１は絶縁膜１１０５とＧａＮ層１１０３との界面に誘起される伝導電子により形成される。この伝導電子の密度をゲート電極１１０７に印加する電圧で変化させることによりトランジスタ動作が得られる。
Ｙ． Ｕｍｅｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌｕｍｅ ５４， Ｎｕｍｂｅｒ １２， Ｄｅｃｅｍｂｅｒ ２００７， ｐ．３３９３. Ｍ．Ｋａｎａｍｕｒａ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌｕｍｅ ３１， Ｎｕｍｂｅｒ ３， Ｍａｒｃｈ ２０１０， ｐ．１８９．
図７示した従来例において、ゲート電極部にリセスエッチング部１００６を形成する目的は、ＦＥＴの閾値電圧を正の値とすることによりノーマリオフとすることである。従来の電子デバイスに用いられる窒化物半導体は六方晶系結晶構造を有し、エピタキシャル成長の容易性から通常ｃ軸方向に成長した層が用いられる。この場合、ＡｌＧａＮ層１００４内には面に直交する方向（ｃ軸方向）に沿って基板方向にピエゾ分極と自発分極に起因する大きな分極が発生する。
図９（ａ）および図９（ｂ）にゲート電極下部の半導体層のバンド図を示す。このバンド図は、ゲートに電圧が印加されていない場合について示したものである。図９（ｂ）は、図９（ａ）の構造に比べ、ＡｌＧａＮ層１００４の厚さを薄くした場合である。図９（ａ）および図９（ｂ）において、ＡｌＧａＮ層１００４内に存在する分極（Ｐ）１２０２により、伝導帯下端１２０１のエネルギー値はゲート電極から離れるにつれて低下する。このため、図９（ａ）に示したように、ＡｌＧａＮ層１００４の厚さが厚いと、ＡｌＧａＮ層１００４とＧａＮ層１００３の接触界面の三角形状のポテンシャル井戸に形成される基底量子準位がフェルミ準位１２０３（図中「ＥF」と表示）より下に位置するようになり、伝導電子が量子井戸内に誘起されて導電チャネル１０１０が形成される。ゲート電圧を印加しない状態で導電チャネルに誘起される伝導電子を実質的にゼロとしてノーマリオフとするには、ＡｌＧａＮ層１００４の厚さを図９（ｂ）に示したように薄くする必要がある。
非特許文献２に記載されているように、例えばＡｌＧａＮ層１００４のＡｌＮ混晶比、即ち、化学組成をＡｌxＧａ1-xＮと表記した時のｘが２０％の場合、ゲート電極１００７下部のＡｌＧａＮ層１００４の厚さは２ナノメータ程度とする必要がある。ｘが大きくなると、ＡｌＧａＮ層１００４をさらに薄くする必要がある。一方、図７において、ソース電極１００８とゲート電極１００７、およびドレイン電極１００９とゲート電極１００７との間の領域では、ＡｌＧａＮ層１００４の厚さは１０ナノメータ程度、或はそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１０１０に誘起し、この領域の抵抗を下げる必要がある。このため、図７に示したように、あらかじめ厚いＡｌＧａＮ層１００４を成長させ、ゲート電極を形成する部分のみリセスエッチングしてＡｌＧａＮ層を薄くする必要がある。しかし、エッチング後の残りのＡｌＧａＮ層の厚さによって閾値電圧が変わるため、実際にトランジスタを製造する場合においては、リセスエッチング部１００６のエッチング深さを厳密に制御しなければならず、基板１００１上に一括して多数のトランジスタを作成する場合、エッチング量の面内ばらつきを抑えることが困難であった。
図７に示した従来例にはさらに別の問題点がある。通常、窒化物半導体と絶縁物との界面には、窒化物半導体の伝導帯下端から数百ミリ電子ボルトの範囲に多数のトラップ準位が存在する。図９（ｃ）は、ＡｌＧａＮ層１００４を十分に薄くし、トランジスタをノーマリオフとした場合において、ゲート電極１００７に正のゲート電圧１２０５（図中「Ｖ」と表示）を印加し、伝導電子を導電チャネル１０１０に誘起した状態を示すバンド図であるが、絶縁膜１００５とＡｌＧａＮ層１００４との界面にトラップ準位１２０４が存在するため、正のゲート電圧１２０５を印加した際、フェルミ準位１２０３がトラップ準位１２０４によって固定され、正のゲート電圧１２０５による導電チャネル１０１０内への伝導電子の蓄積が阻害される。その結果、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が著しく低下する。
一方、図８に示した従来例では、図７の場合と異なり、リセスエッチング部１１０６はＡｌＧａＮ層１１０４を貫通しＧａＮ層１１０３に達している。従って、ＡｌＧａＮ層１００４の分極の影響を避けることができ、エッチング後のＡｌＧａＮ層の厚さの制御の問題はなくなる。しかしながら、絶縁膜１１０５とＧａＮ層１１０３との界面に形成される導電チャネル１１１１内の伝導電子の移動度は、ＡｌＧａＮ／ＧａＮ界面の伝導電子の移動度に比べて数分の１と小さい。このため、図７に示した所謂ＨＥＭＴに比べ、トランジスタの性能が大幅に低下する問題があった。また、この従来例においても、図７に示した従来例と同様に、絶縁膜１１０５とＧａＮ層１１０３との界面に存在するトラップ準位が導電チャネル１１１１の伝導電子の蓄積を阻害し、オン抵抗が下がらず、かつオン電流が上がらず、スイッチとしての性能が劣化する問題があった。
従って、本発明の目的は、上述したような従来の窒化物半導体ＦＥＴにおける問題点を解決することができる新たなノーマリオフ窒化物半導体トランジスタ装置を提供することにある。
上記課題を解決するために、本願の第１の発明による窒化物半導体トランジスタ装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、第２の窒化物半導体層上に設けられた第１の絶縁膜と、少なくともその一部が第２の窒化物半導体層上の第１の絶縁膜上に設けられた、金属或は半導体で構成される低抵抗層よりなる電荷蓄積層と、面方向に電荷蓄積層を挟んで第２の窒化物半導体層上に設けられたソース電極およびドレイン電極と、電荷蓄積層と第１の容量を介して静電容量結合された第１の制御電極とを有し、第１の窒化物半導体と第２の窒化物半導体との界面に誘起される導電チャネルを介してソース電極とドレイン電極の間を流れる電流を第１の制御電極に印加する電圧で電荷蓄積層の電圧を制御することにより変化させることができ、第１の制御電極に印加する電圧により当該電流を遮断する際の閾値を、電荷蓄積層に蓄積する負の電荷により正の値とする。
この第１の発明によれば、閾値を正の値にするために第２の窒化物半導体層の厚さを調節する必要なしに、閾値のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置を得ることができる。さらに、第２の窒化物半導体層の厚さを大きくすることにより、第１の制御電極に印加する正の電圧を増やして導電チャネルを流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置を得ることができる。
第１の発明の好ましい一形態においては、電荷蓄積層上の少なくとも一部に第２の絶縁膜が設けられ、第１の制御電極は第２の絶縁膜上に設けられており、第２の絶縁膜を層間膜として電荷蓄積層と第１の制御電極が第１の容量を形成する。例えば、ソース電極とドレイン電極との間の第２の窒化物半導体層上に形成された電荷蓄積層の上に第２の絶縁膜と第１の制御電極を積層する。
第１の発明の別の好ましい一形態においては、基板上に電気的に不活性な素子分離領域が設けられる。電荷蓄積層は素子分離領域に延在して設けられ、第２の絶縁膜の少なくとも一部は電荷蓄積層の素子分離領域に延在する部分の上に設けられ、第１の制御電極の少なくとも一部は前記の電荷蓄積層の素子分離領域に延在する部分の上に設けられた第２の絶縁膜上に設けられる。
上記の第１の発明の二つの好ましい形態において、何れも、第１の容量の容量値を電荷蓄積層と第２の窒化物半導体層との間で形成される第２の容量の容量値より大きくすることが好ましい。これにより、第１の制御電極に印加する電圧に対するオン抵抗およびオン電流の依存性を高めることができる。この目的のため、例えば、第２の絶縁膜の誘電率を第１の絶縁膜の誘電率より大きくすることが好ましい。或いはまた、第２の絶縁膜を層間膜として電荷蓄積層と第１の制御電極との間で形成される第２の容量の面積を、第１の絶縁膜を層間膜として電荷蓄積層と第２の窒化物半導体層との間で形成される第１の容量の面積よりも大きくすることが好ましい。特に、素子分離領域に延在して設けられた電荷蓄積層上に第２の容量の少なくとも一部が形成される場合は、第１の容量の面積を容易に大きくすることができる。
第１の発明のさらに別の好ましい一形態においては、基板上に電気的に不活性な素子分離領域が設けられ、電荷蓄積層は素子分離領域に延在して設けられ、第２の絶縁膜の少なくとも一部は電荷蓄積層の素子分離領域に延在する部分の上に設けられ、第１の制御電極の少なくとも一部は前記の電荷蓄積層の素子分離領域に延在する部分の上に設けられた第２の絶縁膜上に設けられており、さらに素子分離領域の少なくとも一部に第３の絶縁膜が設けられ、前記の電荷蓄積層の素子分離領域に延在する部分の少なくとも一部が第３の絶縁膜の上に設けられる。これにより、電荷蓄積層の素子分離領域に延在する部分と素子分離領域の下部窒化物半導体層との間に誘起される寄生容量を小さくすることができ、閾値を正の値とするために電荷蓄積層に与える負電荷を少なくすることができる。
さらに第１の発明の別の好ましい一形態として、第３の絶縁膜の厚さを第１の絶縁膜の厚さより大きくする。これにより、電荷蓄積層の素子分離領域に延在する部分と素子分離領域の下部窒化物半導体層との間に誘起される寄生容量の影響を低減することができる。
第１の発明のさらに別の好ましい一形態においては、電荷蓄積層とドレイン電極との間の第２の窒化物半導体上に第２の制御電極が設けられており、第２の制御電極に印加される電圧は下部の第１の窒化物半導体層と第２の窒化物半導体層との間に誘起される導電チャネルを介してソース電極とドレイン電極の間を流れる電流を変化させることができ、第２の制御電極に印加する電圧により当該電流を遮断する際の閾値は負である。これにより、スイッチが待機時においてドレイン電極に大きな電圧が印加された場合も、その電圧の大半が第２の制御電極とドレイン電極との間に分圧され、電荷蓄積層とその直下の第２の窒化物半導体層との間に過大な電位差が生じないため、電荷蓄積層内に蓄積された負電荷が放出されにくくなり、閾値の経時変化が抑えられる。
第１の発明の更に別の好ましい一形態においては、第１の窒化物半導体層はＧａＮで構成され、第２の窒化物半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成される。ＧａＮとＡｌxＧａ1-xＮとの界面に誘起される導電チャネルは高い電子移動度を有するため、オン抵抗やオン電流等のスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
さらに第１の発明の別の好ましい一形態においては、第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成される。酸化アルミニウムは窒化物半導体層との界面において界面準位を発生しにくいため、第１の制御電極に印加する正の電圧を増やし、第１の窒化物半導体層と第２の窒化物半導体層との界面に誘起される導電層を流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
上記の課題を解決するために、本願の第２の発明の窒化物半導体トランジスタ装置は、基板と、基板上に設けられた第１の窒化物半導体層と、第１の窒化物半導体層上に設けられた、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、第２の窒化物半導体層上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた、第１の絶縁膜よりバンドギャップの小さい絶縁膜で構成された電荷蓄積用絶縁膜と、電荷蓄積用絶縁膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第１の制御電極と、面方向に第１の制御電極を挟んで第２の窒化物半導体層上に設けられたソース電極およびドレイン電極とを有し、且つ電荷蓄積用絶縁膜はエネルギーレベルが第１の絶縁膜と第２の絶縁膜の両方のバンドギャップの内側に位置する電荷トラップを有し、第１の窒化物半導体と第２の窒化物半導体との界面に誘起される導電チャネルを介してソース電極とドレイン電極の間を流れる電流を第１の制御電極に印加する電圧で変化させることができ、第１の制御電極に印加する電圧により当該電流を遮断する際の閾値を、電荷蓄積層に蓄積する負の電荷により正の値とする。
この第２の発明によれば、閾値を正の値にするために第２の窒化物半導体層の厚さを調節する必要がなく、閾値のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置が得られる。さらに、第２の窒化物半導体層の厚さを大きくすることにより、第１の制御電極に印加する正の電圧を増やして導電層を流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
第２の発明の好ましい一形態においては、電荷蓄積用絶縁膜が窒化シリコンで構成される。窒化シリコンはバンドギャップ内に多数の電荷トラップを有する。さらに、その他の絶縁物、例えば、酸化シリコンに比べ、バンドギャップが小さく、このため、負の電荷を容易に蓄積することができ、かつ一旦蓄積された負の電荷を再放出され難くすることができる。
第２の発明の別の好ましい一形態においては、第１の制御電極とドレイン電極との間の第２の窒化物半導体上に第２の制御電極が設けられており、第２の制御電極は下部の第１の窒化物半導体層と第２の窒化物半導体層との間に誘起される導電チャネルを介してソース電極とドレイン電極との間を流れる電流を変化させることができる。第２の制御電極に印加する電圧により当該電流を遮断する際の閾値は負であり、これにより、スイッチが待機時においてドレイン電極に大きな電圧が印加された場合も、その電圧の大半が第２の制御電極と前記ドレイン電極との間に分圧され、前記電荷蓄積層とその直下の前記第２の窒化物半導体層との間に過大な電位差が生じないため、電荷蓄積層内に蓄積された負電荷が放出され難くなり、閾値の経時変化が抑えられる。
第２の発明のまた別の好ましい一形態においては、第１の窒化物半導体層はＧａＮで構成され、第２の窒化物半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成される。ＧａＮとＡｌxＧａ1-xＮとの界面に誘起される導電チャネルは高い電子移動度を有するため、オン抵抗やオン電流等のスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
さらに第２の発明の別の好ましい一形態においては、第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成される。酸化アルミニウムは窒化物半導体層との界面において界面準位を発生しにくいため、第１の制御電極に印加する正の電圧を増やして、第１の窒化物半導体層と第２の窒化物半導体層との界面に誘起される導電層を流れる電流を増大せしめる際に、第２の窒化物半導体層と第１の絶縁膜との間に存在する界面準位の影響を受け難くなるため、オン抵抗、オン電流などのスイッチとしての特性に優れるノーマリオフ窒化物半導体トランジスタ装置が得られる。
本願の第１の発明もしくは第２の発明によれば、オン抵抗やオン電流等のスイッチとしての特性に優れ、かつ特性のばらつきの少ないノーマリオフ窒化物半導体トランジスタ装置が得られる。
図１（ａ）は第１の実施例であるＦＥＴの構造を示す断面図である。 図１（ｂ）は第１の実施例であるＦＥＴの各ノード間のキャパシタの等価回路図である。 図１（ｃ）は第１の実施例であるＦＥＴの閾値と電荷蓄積量との関係を示すグラフである。 図２（ａ）は第１の実施例であるＦＥＴのバンドダイアグラムを示す図である。 図２（ｂ）は同じく第１の実施例であるＦＥＴのバンドダイアグラムを示す図である。 図３は第１の実施例であるＦＥＴの一形態であるＦＥＴの平面図と断面図である。 図４（ａ）は第２の実施例であるＦＥＴの平面図と断面図である。 図４（ｂ）は第３の実施例であるＦＥＴの平面図と断面図である。 図４（ｃ）は第４の実施例であるＦＥＴの平面図である。 図４（ｄ）は第５の実施例であるＦＥＴの平面図である。 図４（ｅ）は第６の実施例であるＦＥＴの平面図と断面図である。 図４（ｆ）は第７の実施例であるＦＥＴの平面図と断面図である。 図５（ａ）は第８の実施例であるＦＥＴの断面図である。 図５（ｂ）は第８の実施例であるＦＥＴの閾値と電荷蓄積量との関係を示すグラフである。 図５（ｃ）は第８の実施例であるＦＥＴのバンドダイアグラムを示す図である。 図５（ｄ）は同じく第８の実施例であるＦＥＴのバンドダイアグラムを示す図である。 図５（ｅ）は第８の実施例であるＦＥＴの平面図である。 図５（ｆ）は第８の実施例であるＦＥＴの電気特性を示すグラフである。 図５（ｇ）は同じく第８の実施例であるＦＥＴの電気特性を示すグラフである。 図５（ｈ）は第９の実施例であるＦＥＴの断面図である。 図６（ａ）は第１０の実施例であるＦＥＴの断面図である。 図６（ｂ）は第１１の実施例であるＦＥＴの断面図である。 図６（ｃ）は第１２の実施例であるＦＥＴの断面図である。 図６（ｄ）は第１０乃至第１２の実施例であるＦＥＴの平面図である。 図６（ｅ）は第１３の実施例であるＦＥＴの断面図である。 図７は従来例であるＦＥＴの断面図である。 図８は別の従来例であるＦＥＴの断面図である。 図９（ａ）は従来例であるＦＥＴのバンドダイアグラムを示す図である。 図９（ｂ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。 図９（ｃ）は同じく従来例であるＦＥＴのバンドダイアグラムを示す図である。
図１（ａ）に本発明の第１の実施例であるＦＥＴ断面図を示す。本実施例は本願の第１の発明によるものである。基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次積層する。基板１０１とバッファ層１０２は図７に例示した従来例の場合と同じ材料で形成される。次に、ＡｌＧａＮ層１０４上に絶縁膜１０５とゲート電極１０６を堆積し、さらに、ゲート電極１０６上に絶縁膜１０７と導電層１０８を順次堆積する。さらに、ソース電極１０９とドレイン電極１１０がＡｌＧａＮ１０４上に形成される。ソース電極１０９とゲート電極１０６、およびドレイン電極１１０とゲート電極１０６の間の領域では、ＡｌＧａＮ層１０４の厚さは１０ナノメータ程度、或はそれ以上とし、十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１１１に誘起して、当該領域の抵抗を下げる。ＡｌＧａＮ層１０４のＡｌＮ混晶比、即ち、化学式をＡｌxＧａ1-xＮと表記した際のｘの値は、ＧａＮと格子定数の異なるＡｌＧａＮが著しく格子緩和を起こさないように適宜調節する。通常、ｘは０.１から０.４の間で調節される。ゲート電極１０６は周囲を絶縁膜１０５と１０７で覆われ、電気的に浮遊状態となる。以下、ゲート電極１０６を電荷蓄積層１０６、導電層１０８を制御電極１０８と称する。よって、パッケージに封止した際は、ソース電極１０９とドレイン電極１１０と制御電極１０８が外部ピンに接続される。また、外部ピンへ接続される電極がこの３つであることは、後述する他の実施例でも同様である。電荷蓄積層１０６として、金属層の他、不純物をドープした多結晶シリコンを使うことができる。その場合、不純物は燐、砒素、ボロン等を用いる。
図１（ａ）に示したＦＥＴの各ノード間容量を図１（ｂ）に示す。電荷蓄積層１０６直下のＡｌＧａＮ表面部１１２との間にはキャパシタ１１３が、また、電荷蓄積層１０６と制御電極１０８との間にはキャパシタ１１４が形成される。キャパシタ１１４が本願の第１の発明における第１の容量、キャパシタ１１３が第２の容量である。電荷蓄積層１０６はキャパシタ１１４を介して制御電極１０８と静電容量結合しており、さらに電荷蓄積層１０６はキャパシタ１１３を介してＡｌＧａＮ層１０４、特にＡｌＧａＮ表面部１１２と静電容量結合している。よって、電荷蓄積層１０６の電位は、制御電極１０８とＡｌＧａＮ表面部１１２の各電位と電荷蓄積層１０６に蓄積される電荷１１５によって決まる。尚、ＡｌＧａＮ表面部１１２の電位は、水平方向の位置に依存して必ずしも同一ではないが、ここでは代表してＡｌＧａＮ表面部１１２の電位を表す。本構造では窒化物半導体ＦＥＴの端子はソース電極１０９、ドレイン電極１１０および制御電極１０８から成る。ソース電極１０９電位、ドレイン電極１１０電位、ＡｌＧａＮ表面部１１２と電荷蓄積層１０６内蓄積電荷１１５を一定とすると、電荷蓄積層１０６電位は制御電極１０８電位で決まり、制御電極１０８を高電位にすれば電荷蓄積層１０６も同じく高電位になる。また、ソース電極１０９電位、ドレイン電極１１０電位および制御電極１０８電位を一定とすれば、電荷蓄積層１０６電位は電荷蓄積層１０６内の蓄積電荷１１５で決まり、電荷蓄積層１０６内の蓄積電荷１１５が負であれば電荷蓄積層１０６の電位は低下する。よってＦＥＴの閾値電圧は電荷蓄積層１０６内の蓄積電荷１１５によって決まり、図１（ｃ）に模式的に示す様に、より多くの負電荷を蓄積すれば、より閾値電圧は高くなる。それ故、或る量以上の負電荷を電荷蓄積層１０６に蓄積すれば、ＦＥＴの閾値電圧を３Ｖ以上にでき、十分なノーマリオフ状態と達成する。
オン抵抗やオン電流の制御電極１０８電圧依存性を高めるため、電荷蓄積層１０６とＡｌＧａＮ表面部１１２との間のキャパシタ１１３に比べ、電荷蓄積層１０６と制御電極１０８との間のキャパシタ１１４の容量を相対的に大きくし、電荷蓄積層１０６と制御電極１０８との間の静電容量結合を強める。そのため、電荷蓄積層１０６上の絶縁膜１０７の誘電率がＡｌＧａＮ層１０４上の絶縁膜１０５の誘電率より大きい材料を用いる。例えば、ＡｌＧａＮ層１０４上の絶縁膜１０５を酸化シリコンとし、電荷蓄積層１０６上の絶縁膜１０７を高誘電材（例えば、酸化アルミニウム）とする。電荷蓄積層１０６と制御電極１０８の面積が同じであれば、キャパシタ１１４とキャパシタ１１３の容量比はεAl2O3ｔSiO2／εSiO2ｔAl2O3となり、ｔAl2O3／ｔSiO2をεAl2O3／εSiO2より小さくすれば、キャパシタ１１４はキャパシタ１１３に比べ容量が大きくなる。ここにおいて、ｔSiO2とｔAl2O3は酸化シリコンと酸化アルミニウムの膜厚、εSiO2とεAl2O3は酸化シリコンと酸化アルミニウムの誘電率である。また、ＡｌＧａＮ層１０４上の絶縁膜１０５は数層の異なる種類の絶縁膜の積層とすることもできる。例えば、酸化アルミニウムと酸化シリコンの積層、或いは窒化シリコンと酸化シリコンの積層も可能である。この絶縁膜１０５の構成は後述する他の実施例でも同様である。
電荷蓄積層１０６に蓄積電荷１１５を注入させるには、ソース電極１０９とドレイン電極１１０を０Ｖとし、制御電極１０８に高電圧を与える。すると、制御電極１０８と電荷蓄積層１０６との間の容量により電荷蓄積層１０６も同時に高電圧となり、ＡｌＧａＮ層１０４中の電子がＡｌＧａＮ層上の絶縁膜１０５をトンネル効果で流れて、電荷蓄積層１０６に注入される。電荷蓄積層１０６は、絶縁膜１０５と絶縁膜１０７で覆われているので、一旦注入された電子は抜けることは無く、保持される。図１（ｃ）に示すように、電荷蓄積層１０６中に注入された蓄積電荷１１５が或る量を超えると、閾値は正の値となりノーマリオフのＦＥＴが実現できる。
電荷蓄積層１０６に蓄積電荷１１５を注入させる別の方法は、ソース電極１０９とドレイン電極１１０の間に或る高い電位差を与え、制御電極１０８にも或る正の電位を与えてＦＥＴをオン状態する。すると、ソース電極１０９またはドレイン電極１１０に近い制御電極１０８端部のＡｌＧａＮ表面部１１２において横方向の電界が十分高くなり、そこを通過する電子の一部は高エネルギーとなる。その高エネルギー電子の一部がＡｌＧａＮ表面部での散乱により進行方向を変え、ＡｌＧａＮ表面部から絶縁膜１０５を経由して電荷蓄積層１０６に注入される。電荷蓄積層１０６中に注入された電子の量が或る値を超えると閾値は正の値となりノーマリオフのＦＥＴが実現出来る。
ノーマリオフとなった場合のバンド図を図２（ａ）に示す。このバンド図は、ゲートに電圧が印加されていない場合について示したものである。電荷蓄積層１０６に負の蓄積電荷１１５が蓄積されると、電荷蓄積層１０６のポテンシャルエネルギーが上昇する。よって、ＡｌＧａＮ層１０４内に存在する分極（Ｐ）１２２による大きなポテンシャルエネルギーの降下があった場合においても、十分な負電荷１１５が有る場合には、その影響でＡｌＧａＮ層１０４とＧａＮ層１０３との界面における伝導体帯下端１２１はフェルミ準位（ＥF）１２３より上に位置するようになり、伝導電子が界面に形成されない。つまり図１（ｃ）で示される閾値が正の状態となる。
制御電極１０８に正のゲート電圧１２５（Ｖと表示）を印加した場合のバンド図を図２（ｂ）に示す。ＡｌＧａＮ層１０４とＧａＮ層１０３の界面において伝導帯下端１２１がフェルミ準位１２３より下に位置するようになり、伝導電子が誘起されて導電チャネル１１１に電流が流れる。本実施例においては、制御電極１０８を形成する部分のＡｌＧａＮ層１０４の厚さを薄くすることなく、電荷蓄積層１０６に負の電荷を蓄積することによりトランジスタをノーマリオフとすることができる。そのため、従来技術におけるようなＡｌＧａＮ層１０４層をエッチングした残りの厚さがばらつくことによる閾値等の素子特性のばらつきの問題がない。また、制御電極１０８の下方のＡｌＧａＮ層１０４が十分厚いため、図２（ｂ）に示したように、絶縁膜１０５とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２４のエネルギーはフェルミ準位１２３より上に位置するようになり、制御電極１０８への電圧印加による導電チャネル１１１への伝導電子の誘起を阻害することはない。
なお、本実施例では制御電極１０８の下方のＡｌＧａＮ層１０４を全くエッチングしない場合について説明したが、或る程度エッチングしてＡｌＧａＮ層１０４の厚さを薄くしてもよい。例えば、従来例である図７に示した構造に類似して、ＡｌＧａＮ層１０４に施したリセスエッチング部に絶縁膜１０５、電荷蓄積層１０６等を埋め込んで形成してもよい。この場合も、残りのＡｌＧａＮ層１０４の厚さを十分厚くすることにより、従来に比べ閾値電圧等の素子特性のばらつきが抑えられ、またトラップ準位による影響を回避することができる。
図３に第１の実施例であるＦＥＴの一形態であるＦＥＴの平面図とそのＡ−Ａ’およびＢ−Ｂ’断面図を示す。図１は図３のＡ−Ａ’断面図のソース電極１０９とドレイン電極１１０間に相当する。平面図において、ＡｌＧａＮ層１０４の存在する領域がＦＥＴの素子領域であり、それ以外は素子分離領域１１６となる。図３では素子分離のためにＡｌＧａＮ層１０４を除去する場合について示しているが、その下のＧａＮ層１０３ないしバッファ層１０２を同時に除去することも可能である。さらに、イオン打ち込みによりＧａＮ層１０３ないしバッファ層１０２を電気的に不活性化する方法を併用してもよい。或いは、ＡｌＧａＮ層１０４を除去せずに、イオン打ち込みによりＡｌＧａＮ層１０４、ＧａＮ層１０３ないしバッファ層１０２を電気的に不活性にする方法を用いても良い。後述する他の実施例における素子分離法も上記と同様である。ＦＥＴのソース電極１０９とドレイン電極１１０との間のリークを防止するため、電荷蓄積層１０６端は、Ｂ−Ｂ’断面図に示すように、素子分離領域１１６にまで延在している。しかし、電荷蓄積層１０６の素子分離領域１１６に延在している箇所の面積は、素子領域（ＡｌＧａＮ層１０４）上の電荷蓄積層１０６面積に比べ十分小さくする。それ故、素子分離領域１１６での電荷蓄積層１０６とＧａＮ層１０３との間の容量は、素子領域での電荷蓄積層１０６とＡｌＧａＮ層１０４とのキャパシタ１１３の容量より十分小さく、無視しうる。
本実施例による窒化物半導体ＦＥＴは、電源回路等に用いられるパワースイッチング素子として有望であるが、高周波トランジスタとして用いても良い。この場合、制御電極１０８は、高周波トランジスタにおいて通常ゲート電極と呼ばれる電極と同等である。ＦＥＴはノーマリオン、即ち、エンハンスメント型の動作をするため、ゲート電極とドレイン電極に印加する電圧が共に正の電圧となる。このため、トランジスタを正の単一電源で動作させることができ、供給電源の簡略化が可能となる。また、ゲート電極として作用する制御電極１０８の下のＡｌＧａＮ層１０４が厚いため、閾値のばらつきを小さく抑えられる。さらに、絶縁膜１０５とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２４の影響を受け難くなるため、相互コンダクタンス、最大ドレイン電流等の特性に優れる高周波トランジスタが得られる。
図４（ａ）に本発明の第２の実施例の平面図とそのＡ−Ａ’およびＢ−Ｂ’断面図を示す。本実施例も本願の第１の発明によるものである。第１の実施例と同様に、平面図において、ＡｌＧａＮ層１０４の存在する領域がＦＥＴの素子領域で、それ以外は素子分離領域１１６となる。素子分離領域１１６に位置する電荷蓄積層１０６の大部分はＧａＮ層１０３上の絶縁膜２０１上に有り、ＧａＮ層１０３上の絶縁膜２０１の膜厚は絶縁膜１０５の膜厚より厚くする。それにより、素子分離領域上の電荷蓄積層１０６とＧａＮ層１０３との間の寄生容量を素子領域での電荷蓄積層１０６とＡｌＧａＮ層１０４との間で構成されるキャパシタ１１３の容量より十分小さくできる。また、素子分離領域１１６内で電荷蓄積層１０６上に絶縁膜１０７と制御電極１０８が順次積層される。よって、電荷蓄積層１０６と制御電極１０８の間のキャパシタ１１４は絶縁膜１０７を挟んで構成される。第１の実施例と同様に、キャパシタ１１４の容量をキャパシタ１１３の容量より大きくする。それにより、オン抵抗やオン電流の制御電極１０８電圧依存性を高めることができる。
キャパシタ１１４の容量は電荷蓄積層１０６と制御電極１０８の間の重なり面積に比例する。よって、その重なり面積を十分大きくすれば、キャパシタ１１４の容量を大きくでき、電荷蓄積層１０６と制御電極１０８との間の静電容量結合を強めることができる。そのため、第１の実施例と異なり、絶縁膜１０７は必ずしも高誘電材で無くても良く、例えば、酸化シリコンないし、酸化シリコン／窒化シリコン／酸化シリコンの３層の積層膜と言う構成も適用可能である。また、絶縁膜１０７の物理膜厚も絶縁膜１０５のそれよりも厚くすることもできる。この絶縁膜１０７の構成は他の実施例の場合も同様である。
また、電荷蓄積層１０６として、金属層の他に、不純物をドープした多結晶シリコンを使うことができる。その場合、不純物は燐、砒素、ボロン等を用いる。
以上で説明した第２の実施例において、素子分離領域に形成されたキャパシタ１１４は下部電極を素子領域より延在する電荷蓄積層１０６を用いて作製しているが、電荷蓄積層１０６とは異なる低抵抗層を用いて作製してもよい。この場合、当該低抵抗層を直接或はさらに別の低抵抗層を介して素子領域内の電荷蓄積層１０６と電気的に接続すればよい。
電荷蓄積層１０６に電子を注入する方法は第１の実施例と同様である。
図４（ｂ）に本発明の第３の実施例の平面図とそのＡ−Ａ’およびＢ−Ｂ’断面図を示す。第２の実施例と異なる点は、絶縁膜１０７と制御電極１０８が電荷蓄積層１０６上の全面に積層されていることである。また、第２の実施例と同様に、素子分離領域１１６内の電荷蓄積層１０６は素子領域の極近傍以外の大部分が厚い絶縁膜２０１上に有る。よって、素子分離領域１１６における電荷蓄積層１０６とＧａＮ層１０３との間の寄生容量は、素子領域内で電荷蓄積層１０６とＡｌＧａＮ層１０４との間で構成されるキャパシタ１１３の容量より十分小さくなっている。そして、電荷蓄積層１０６と制御電極１０８との重なり面積が素子領域における電荷蓄積層１０６とＡｌＧａＮ層１０４との重なり面積より十分大きいため、たとえ絶縁膜１０７の厚さが絶縁膜１０５より厚くても、キャパシタ１１４の容量はキャパシタ１１３の容量より大きくできる。その他の項目は第２の実施例と同様である。
図４（ｃ）に本発明の第４の実施例の平面図を示す。本実施例における素子の基本構造は、図４（ａ）に示した第２の実施例と同じであるが、本実施例ではソース電極１０９およびドレイン電極１１０が複数のフィンガで構成されており、電荷蓄積層１０６はソース電極１０９、ドレイン電極１１０の各フィンガ間を縫うように配置されている。これにより、大電流のスイッチ動作が可能となる。素子分離領域１１６上に電荷蓄積層１０６と制御電極１０８で構成されるキャパシタ１１４が配置されている点は第２の実施例と同様である。また、キャパシタ１１４の面積や絶縁膜１０７の厚さや材料の構成等についても、第２の実施例で説明した通りである。
図４（ｃ）に示した第４の実施例においては、素子分離領域に形成されたキャパシタ１１４は下部電極を素子領域より延在する電荷蓄積層１０６を用いて作製しているが、電荷蓄積層１０６とは異なる低抵抗層を用いて作製してもよい。この場合、当該低抵抗層を直接或はさらに別の低抵抗層を介して素子領域内の電荷蓄積層１０６と電気的に接続すればよい。
キャパシタ１１４は素子領域の上方に３次元的に積層して作製してもよい。この場合、キャパシタ１１４が素子分離領域において占める面積がなくなるため、素子全体を小型化することができる。さらにキャパシタ１１４は素子が作製される基板１０１以外の部分に外付けで取り付けられたキャパシタを用いてもよい。この場合も基板１０１上に作製される素子の面積を小さくできる。
図４（ｄ）に本発明の第５の実施例の平面図を示す。本実施例における素子の基本構造は図４（ｂ）に示した第３の実施例と同じであるが、本実施例では、ソース電極１０９およびドレイン電極１１０が複数のフィンガで構成されており、電荷蓄積層１０６と制御電極１０８はソース電極１０９、ドレイン電極１１０の各フィンガ間を縫うように配置されている。これにより、大電流のスイッチ動作が可能となる。絶縁膜１０７と制御電極１０８が電荷蓄積層１０６上の全面に積層されている点は、第３の実施例と同様である。また、絶縁膜１０７の厚さが絶縁膜１０５より厚くても、キャパシタ１１４の容量をキャパシタ１１３の容量より大きくできる点も、第３の実施例と同様である。
図４（ｅ）に本発明の第６の実施例を示す。本実施例は、図４（ａ）に示した第２の実施例にフィールドプレート１３０を加えたものであり、その他の部分は第２の実施例と同等である。フィールドプレート１３０はソース電極１０９とほぼ同電位とする。これにより、制御電極１０８の電圧が０Ｖである待機時にドレイン電極１１０に高い電圧が印加されても電荷蓄積層１０６のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積層１０６とＡｌＧａＮ層１０４との間に局所的に過大な電位差が生じるのを抑えられ、電荷蓄積層１０６内の蓄積電荷１１５がより放出され難くなり、閾値の経時変化を抑えられる。
図４（ｆ）に本発明の第７の実施例を示す。本実施例は、図４（ｂ）に示した第３の実施例にフィールドプレート１３０を加えたものであり、その他の部分は第３の実施例と同等である。フィールドプレート１３０はソース電極１０９とほぼ同電位とする。これにより、制御電極１０８の電圧が０Ｖである待機時にドレイン電極１１０に高い電圧が印加されても電荷蓄積層１０６のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積層１０６とＡｌＧａＮ層１０４との間に局所的に過大な電位差が生じるのを抑えられ、電荷蓄積層１０６内の蓄積電荷１１５がより放出され難くなり、閾値の経時変化を抑えられる。
図５（ａ）に本願の第２の発明による第８の実施例を示す。基板１０１上にバッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４を順次積層する。基板１０１とバッファ層１０２は、図７に示した従来例と同じ材料で形成される。次に、ＡｌＧａＮ層１０４上に絶縁膜１１７、電荷蓄積用絶縁膜１１８、絶縁膜１１９を順次堆積し、その上に制御電極１０８を形成する。さらに、ソース電極１０９とドレイン電極１１０がＡｌＧａＮ層１０４上に形成される。ソース電極１０９と制御電極１０８、およびドレイン電極１１０と制御電極１０８６の間の領域では、ＡｌＧａＮ層１０４の厚さは１０ナノメータ程度、或はそれ以上とし、オン状態においては十分な量の伝導電子をＡｌＧａＮ／ＧａＮ界面の導電チャネル１１１に誘起してこの領域の抵抗を下げる。ＡｌＧａＮ層１０４のＡｌＮ混晶比、即ち、化学式をＡｌxＧａ1-xＮと表記した際のｘの値は、ＧａＮと格子定数の異なるＡｌＧａＮが著しく格子緩和を起こさないように適宜調節する。通常ｘは０.１から０.４の間で調節される。電荷蓄積用絶縁膜１１８には、エネルギーレベルが上下の絶縁膜１１７と絶縁膜１１８のバンドギャップの内側に位置する電荷トラップを多数有する材料を選ぶ。そうすることにより、十分な量の電荷を電荷蓄積用絶縁膜１１８に蓄積することができ、かつ、一旦電荷蓄積用絶縁膜１１８に入った電荷は容易に抜けることが無い。
図５（ｂ）に示すように、ＦＥＴの閾値は電荷蓄積用絶縁膜１１８内の蓄積電荷によって決まり、より多くの負電荷を蓄積すれば、より閾値は高くなる。それ故、或る量以上の負電荷を電荷蓄積用絶縁膜１１８に蓄積すれば、ＦＥＴの閾値電圧を３Ｖ以上にでき、十分なノーマリオフ状態と成る。
図５（ｃ）に制御電極１０８下部の絶縁膜および半導体層のバンド図を示す。このバンド図は、制御電極１０８に電圧が印加されていない場合について示したものである。電荷蓄積用絶縁膜１１８に十分な負電荷が蓄積されている場合は、電荷蓄積用絶縁膜１１８のポテンシャルエネルギーが上がり、その影響でＡｌＧａＮ層１０４とＧａＮ層１０３との界面における伝導帯１２１はフェルミ順位（ＥF）１２３より上に位置することになり、伝電導電子は誘起されない。つまり、図５（ｂ）の閾値が正の状態となる。
制御電極１０８に正のゲート電圧１２５（Ｖと表示）を印加した場合のバンド図を図５（ｄ）に示す。ＡｌＧａＮ層１０４とＧａＮ層１０３の界面において、伝導帯下端１２１がフェルミ準位１２３より下に位置するようになり、伝導電子が誘起されて導電チャネル１１１に電流が流れる。
本実施例においては、制御電極１０８を形成する部分のＡｌＧａＮ層１０４の厚さを薄くすることなく、電荷蓄積用絶縁膜１１８に負の電荷を蓄積することによりトランジスタをノーマリオフとすることができる。そのため、従来技術におけるようなＡｌＧａＮ１０４層をエッチングした残りの厚さがばらつくことによる閾値等の素子特性のばらつきの問題がない。また、制御電極１０８の下方のＡｌＧａＮ層１０４が十分厚いため、図５（ｄ）に示したように、絶縁膜１１７とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２４のエネルギーはフェルミ準位１２３より上に位置するようになり、制御電極１０８への電圧印加による導電チャネル１１１への伝導電子の誘起を阻害しない。
なお、本実施例では、制御電極１０８の下方のＡｌＧａＮ層１０４を全くエッチングしない場合について説明したが、或る程度エッチングしてＡｌＧａＮ層１０４の厚さを薄くしてもよい。例えば、従来例である図７に示した構造に類似して、ＡｌＧａＮ層１０４に施したリセスエッチング部に絶縁膜１１７、電荷蓄積用絶縁膜１１８、絶縁膜１１９、制御電極１０８等を埋め込んで形成してもよい。この場合も、残りのＡｌＧａＮ層１０４の厚さを十分厚くすることにより、従来に比べ、閾値電圧等の素子特性のばらつきが抑えられ、またトラップ準位による影響を回避することができる。
電荷蓄積用絶縁膜１１８に負電荷を注入させる方法は、ソース電極１０９とドレイン電極１１０を０Ｖにし、制御電極１０８に正電圧ないし負電圧を印加することにより、制御電極１０８とソース電極１０９、ドレイン１１０間に高い電位差を与える。制御電極１０８が高い正電位であればＡｌＧａＮ層１０４中の電子がＡｌＧａＮ層上絶縁膜１１７をトンネル効果で流れて、電荷蓄積用絶縁膜１１８に注入される。また、制御電極１０８が十分低い負電位であれば、反対に、制御電極１０８より電子が電荷蓄積用絶縁膜１１８に注入される。電荷蓄積用絶縁膜１１８は上下を絶縁膜１１７と１１９で覆われており、かつ電荷蓄積用絶縁膜１１８に注入された電荷は、エネルギーレベルが上下の絶縁膜１１７と１１９のバンドギャップの内側に位置する電荷トラップにトラップされるため、一旦注入された電子は抜けることは無く、保持される。図５（ｂ）に示すように、電荷蓄積用絶縁膜１１８中に注入された負電荷が或る量を超えると、閾値は正の値となり、ノーマリオフのＦＥＴが実現できる。
電荷蓄積用絶縁膜１１８に負電荷を注入させる別の方法は、ソース電極１０９を０Ｖにし、ドレイン電極１１０の間に或る高い電圧を与え、制御電極１０８にも或る正の電位を与えてＦＥＴをオン状態する。すると、ドレイン電極１１０に近い制御電極１０８端部のＡｌＧａＮ表面部１１２において横方向の電界が十分高くなり、そこを通過する電子の一部は高エネルギーとなる。その高エネルギー電子の一部がＡｌＧａＮ表面部での散乱により進行方向を変え、ＡｌＧａＮ表面部から絶縁膜１０５を経由して電荷蓄積用絶縁膜１１８に注入される。次に、ドレイン電極１１０に０Ｖを与え、ソース電極１０９に或る高い電圧を与え、制御電極１０８にも或る正の電位を与えてＦＥＴをオン状態する。すると同じように、ソース電極１０９に近い制御電極１０８端部で高エネルギー電子が電荷蓄積用絶縁膜１１８に注入される。電荷蓄積用絶縁膜１１８のソース電極側とドレイン電極側の両端に注入された電子の量が或る値を超えると、閾値は正の値となりノーマリオフのＦＥＴが実現できる。
電荷蓄積用絶縁膜１１８は、例えば、窒化シリコンとし、絶縁膜１１７及び絶縁膜１１９を、例えば、酸化シリコンとする。窒化シリコンは多数の電荷トラップを有し、かつ、電荷トラップのエネルギーレベルは上下の酸化シリコンのバンドギャップの内側に位置する。絶縁膜１１７は数層の異なる種類の絶縁膜の積層とすることもできる。例えば、酸化アルミニウムと酸化シリコンの積層か、或いは窒化シリコンと酸化シリコンの積層も可能である。
電荷蓄積用絶縁膜１１８に電荷を蓄積する別の方法として、ＦＥＴ上面から光を照射させる方法も有る。光は、制御電極１０８と絶縁膜１１９、電荷蓄積用絶縁膜１１８、絶縁膜１１７を透過し、ＡｌＧａＮ層１０４に達する。制御電極１０８に正の高電圧を与える場合には、ＡｌＧａＮ層１０４中の電子が光エネルギー得るため、ＡｌＧａＮ層１０４から電荷蓄積用絶縁膜１１８への電子の注入効率が上がる。制御電極１０８に負電位を与える場合も同様で、光は制御電極１０８に当たり、制御電極１０８内の電子が光エネルギーを得て、電子が制御電極１０８から電荷蓄積用絶縁膜１１８へ注入される効率が上がる。もしパッケージに封止後に電子注入を行う場合は、パッケージの一部に光が通過する部材を用い、そこから光を照射する。
本実施例による窒化物半導体ＦＥＴは、電源回路等に用いられるパワースイッチング素子として有望であるが、高周波トランジスタとして用いても良い。この場合、制御電極１０８は、高周波トランジスタにおいて通常ゲート電極と呼ばれる電極と同等である。ＦＥＴはノーマリオン、即ち、エンハンスメント型の動作をするため、ゲート電極とドレイン電極に印加する電圧が共に正の電圧となる。このため、トランジスタを正の単一電源で動作させることができ、供給電源の簡略化が可能となる。また、ゲート電極として作用する制御電極１０８の下のＡｌＧａＮ層１０４が厚いため、閾値のばらつきが小さく抑えられる。さらに、絶縁膜１１７とＡｌＧａＮ層１０４との界面に存在するトラップ準位１２４の影響を受け難くなるため、相互コンダクタンス、最大ドレイン電流等の特性にすぐれる高周波トランジスタが得られる。
図５（ｅ）に図５（ａ）に示した第８の実施例の一形態であるＦＥＴの平面図を示す。ソース電極１０９およびドレイン電極１１０は複数のフィンガで構成されており、制御電極１０８はソース電極１０９、ドレイン電極１１０の各フィンガ間を縫うように配置されている。これにより、大電流のスイッチ動作が可能となる。制御電極１０８は素子分離領域１１６内に配置された制御電圧供給用パッド３０１に接続される。
図５（ｆ）は、図５（ａ）に示した第８の実施例によるＦＥＴにおけるドレイン電流（Ｉｄ）のゲート電圧（Ｖｇｓ）依存性を示す２次元デバイスシミュレーション結果である。ドレイン電圧Ｖｄｓは１０Ｖである。制御電極１０８のゲート長を１ミクロン、ソース電極１０９と制御電極１０８との間の距離を１ミクロンとした。また、制御電極１０８とドレイン電極１１０との間の距離は１０ミクロンとした。これは、制御電極１０８が０Ｖである待機時に、ドレイン電極１１０に大きな電圧が印加される場合の素子の耐圧を向上させるためである。絶縁膜１１７は厚さ１０ｎｍの酸化シリコン、電荷蓄積用絶縁膜１１８は厚さ５ｎｍの窒化シリコン、絶縁膜１１９は厚さ１５ｎｍの酸化シリコンとした。電荷蓄積用絶縁膜１１８に蓄積される負の電荷は膜内に一様に分布すると仮定した。また、ＡｌＧａＮ層１０４の厚さを１０ナノメータ、化学式をＡｌxＧａ1-xＮと記述した時のＡｌＮ混晶比ｘの値を０.３とした。図５（ｆ）に示した３つの曲線は、左から電荷蓄積用絶縁膜１１８内の負の蓄積電荷の密度が０×１０１９ｃｍ-3、１×１０１９ｃｍ-3、２×１０１９ｃｍ-3の場合である。電荷蓄積用絶縁膜１１８内の負電荷がゼロの場合、トランジスタの閾値電圧は約−５Ｖであり、ノーマリオン特性を示すが、電荷蓄積用絶縁膜１１８内の負電荷密度が上昇するにつれて閾値電圧は正の方向に変化し、２×１０１９ｃｍ-3で閾値電圧は約３Ｖとなり、十分なノーマリオフ特性が実現される。図５（ｇ）は伝達コンダクタンス（ｇｍ）のゲート電圧（Ｖｇｓ）依存性を示す。電荷蓄積用絶縁膜１１８中に負電荷を蓄積することにより、ｇｍのピーク値を減少させることなく閾値を正の値に変化させることができ、基本特性を劣化させることなくノーマリオフのトランジスタを作製することができる。
図５（ｈ）に第９の実施例を示す。本実施例は、図５（ａ）に示した第８の実施例にフィールドプレート１３０を加えたものであり、さらに制御電極１０８とドレイン電極１１０との間の距離を制御電極１０８とソース電極１０９との間の距離より長くし、制御電極１０８とドレイン電極１１０との間の耐圧が高くなるように考慮した。その他の部分は第８の実施例と同等である。フィールドプレート１３０はソース電極１０９とほぼ同電位とする。これにより、制御電極１０８の電圧が０Ｖである待機時にドレイン電極１１０に高い電圧が印加されても、電荷蓄積用絶縁膜１１８のドレイン側エッジにおける電界の集中を緩和することができ、電荷蓄積用絶縁膜１１８内の蓄積電荷がより放出され難くなり、閾値の経時変化を抑えられる。
図６（ａ）に第１０の実施例を示す。図６（ａ）は素子領域の断面図であり、ＡｌＧａＮ層１０４上の同一素子領域に２つのＦＥＴ６０１、６０２が直列に配置され、ソース電極１０９はＦＥＴ６０１に隣接し、ドレイン電極１１０はＦＥＴ６０２に隣接する。ＦＥＴ６０１とＦＥＴ６０２は同一材料で構成され、第１の実施例乃至第３の実施例と同様の構成を有する。図６（ａ）は、第１の実施例に従ってＦＥＴ６０１とＦＥＴ６０２を作成した場合を示す図である。ここで、ＦＥＴ６０１の電荷蓄積層１０６には負電荷１１５が十分蓄積されて閾値が正になっており、ＦＥＴ６０２の電荷蓄積層１０６には十分な負電荷１１５が蓄積されずに閾値が負になっている。また、２つのゲート電極１０８は同電位、或はほぼ同電位が与えられる。２つのＦＥＴを直列に接続することで、制御電極１０８が０Ｖである待機時にドレイン電極１１０に高電圧が印加されても、ＦＥＴ６０２とＦＥＴ６０１との間のＡｌＧａＮ層１０４の電位はドレイン電極１１０より低下している。よって、待機時にＦＥＴ６０１の電荷蓄積層１０６とＡｌＧａＮ層１０４間に過大な電位差が生じず、電荷蓄積層１０６内の蓄積電荷１１５がより放出され難くなり、閾値の経時変化を抑えられる。
図６（ａ）に示した第１０の実施例において、ＦＥＴ６０１とＦＥＴ６０２の構成は第８の実施例と同様の構成とすることも可能である。その場合、ＦＥＴ６０１とＦＥＴ６０２の電荷蓄積層１０６は電荷蓄積用絶縁膜１１８に置き換えられ、ＦＥＴ６０１の電荷蓄積用絶縁膜１１８には十分な負電荷を蓄積して閾値を正とする。また、ＦＥＴ６０２では、電荷蓄積用絶縁膜１１８に十分な負の電荷を蓄積せず、閾値を負の値とする。この場合も、２つのＦＥＴを直列に接続することで、ＦＥＴ６０１の電荷蓄積用絶縁膜１１８内の蓄積電荷を放出され難くすることができる。
図６（ｂ）に第１１の実施例を示す。図６（ｂ）は素子領域の断面図であり、ＡｌＧａＮ層１０４上の同一素子領域に２つのＦＥＴ６０１、６０２が直列に配置され、ソース電極１０９はＦＥＴ６０１に隣接し、ドレイン電極１１０はＦＥＴ６０２に隣接する。第１０の実施例との違いは、ＦＥＴ６０２の絶縁膜１０７が無く、電荷蓄積層１０６と制御電極１０８が電気的に直接接触している点である。その他は構造的に第１０の実施例と同一である。ＦＥＴ６０２の制御電極１０８の下に存在する電荷蓄積層１０６は、浮遊ゲートとして作用しないので、オン電流の制御電極１０８電圧依存性がより大きいものになる。なお、図６（ｂ）において、ＦＥＴ６０２のゲート電極は、ＦＥＴ６０１のゲート電極と同一の金属層、すなわち、電荷蓄積層１０６と制御電極１０８を直接重ね合わせた金属層で構成しているが、ＦＥＴ６０２のゲート電極は、電荷蓄積層１０６、制御電極１０８とは別の単層金属層或は多層金属層を用いて形成してもよい。
図６（ｂ）に示した第１１の実施例において、ＦＥＴ６０１の構成は第８の実施例と同様の構成とすることも可能である。その場合、ＦＥＴ６０１の電荷蓄積層１０６は電荷蓄積用絶縁膜１１８に置き換えられ、電荷蓄積用絶縁膜１１８には十分な負電荷が蓄積されて閾値が正となっている。また、ＦＥＴ６０２では、電荷蓄積層１０６、電荷蓄積用絶縁膜１１８のいずれも用いず、制御電極１０８を直接絶縁膜１０５上に形成すればよい。なお、ＦＥＴ６０２の制御電極１０８は、ＦＥＴ６０１の制御電極１０８とは別の金属層で形成してもよい。
図６（ｃ）に第１２の実施例を示す。図６（ｃ）は素子領域の断面図であり、ＡｌＧａＮ層１０４上の同一素子領域に２つのＦＥＴ６０１、ＦＥＴ６０２が直列に配置され、ソース電極１０９はＦＥＴ６０に隣接し、ドレイン電極１１０はＦＥＴ６０２に隣接する。第１０, １１の実施例との違いは、ＦＥＴ６０２において、２つの絶縁膜１０５と１０７は無く、さらに、電荷蓄積層１０６と制御電極１０８が電気的に接続している構造になっている点である。その他は構造的に第１０、１１の実施例と同一である。ＦＥＴ６０２の制御電極１０８下に存在する電荷蓄積層１０６は浮遊ゲートとして作用せず、さらに、絶縁膜１０５が無いので、オン電流の制御電極１０８電圧依存性はさらに大きいものになる。なお、図６（ｃ）において、ＦＥＴ６０２のゲート電極はＦＥＴ６０１のゲート電極と同一の金属層、すなわち、電荷蓄積層１０６と制御電極１０８を重ね合わせた金属層で構成する一方、ＦＥＴ６０２のゲート電極は電荷蓄積層１０６、制御電極１０８とは別の単層金属層或は多層金属層を用いて作成してもよい。
図６（ｃ）に示した第１２の実施例において、ＦＥＴ６０１の構成は第８の実施例と同様の構成とすることも可能である。その場合、ＦＥＴ６０１の電荷蓄積層１０６は電荷蓄積用絶縁膜１１８に置き換えられ、電荷蓄積用絶縁膜１１８には十分な負電荷を蓄積して閾値を正とする。また、ＦＥＴ６０２では、電荷蓄積層１０６、電荷蓄積用絶縁膜１１８はいずれも用いず、制御電極１０８をＡｌＧａＮ層１０４の直上に形成すればよい。なお、ＦＥＴ６０２の制御電極１０８はＦＥＴ６０１の制御電極１０８とは別の金属層で形成してもよい。
図６（ｄ）に図６（ａ）乃至図６（ｃ）にそれぞれ示した第１０、１１、１２の実施例におけるＦＥＴの平面図を示す。ソース電極１０９およびドレイン電極１１０は複数のフィンガで構成されており、ＦＥＴ６０１とＦＥＴ６０２はソース電極１０９、ドレイン電極１１０の各フィンガ間を縫うように配置されている。これにより、大電流のスイッチ動作が可能となる。なお、ＦＥＴ６０１とＦＥＴ６０２のそれぞれの制御電極１０８は、素子領域内または素子分離領域内において電気的に直接接触させてもよく、それぞれに対し外部から個別に電圧を供給してもよい。図６（ｄ）では、ＦＥＴ６０１ とＦＥＴ６０２の制御電極１０８が何れも素子分離領域１１６内に配置された制御電圧供給用パッド６０３に接続される場合について示した。
図６（ｅ）に第１３の実施例を示す。本実施例は第１０の実施例におけるＦＥＴ６０２の制御電極１０８の上方のドレイン電極１１０側にフィールドプレート６１０を加えたものであり、その他の部分は第１０の実施例と同等である。フィールドプレート６１０はソース電極１０９とほぼ同電位とする。これにより、制御電極１０８の電圧が０Ｖである待機時に、ドレイン電極１１０に高い電圧が印加された際のＦＥＴ６０２ のドレイン側エッジにおける電界の集中を緩和することができ、ＦＥＴ６０２の耐圧を増大させることができる。第１１、第１２の実施例においても同様に、フィールドプレートを設けることにより、ＦＥＴ６０２ の耐圧を増大させることができる。
上述の実施例においては、窒化物半導体としてＧａＮおよびＡｌＧａＮを用いる場合について説明した。ＡｌＧａＮのバンドギャップはＧａＮのバンドギャップより大きいため、ＡｌＧａＮとＧａＮとの界面のＧａＮ側に導電チャネルが形成される。上述の実施例においてはこの導電チャネルを用いている。本発明はＧａＮ、ＡｌＧａＮ以外の窒化物半導体を用いてもよい。例えば、ＩｎＮ、ＩｎＧａＮ、ＩｎＡｌＮ等のＩｎを含む窒化物半導体を用いてもよい。材料および組成は、バンドギャップの小さい層の上にバンドギャップの大きい層が形成されるように選べばよい。
また、第２の窒化物半導体の表面保護等の目的で、第２の窒化物半導体とは組成の異なる別の窒化物半導体を挿入してもよい。例えば、第１の窒化物半導体をＧａＮ、第２の窒化物半導体をＡｌＧａＮとする場合、ＡｌＧａＮ直上に薄いＧａＮ層を挿入してもよい。
本発明の窒化物半導体トランジスタ装置は、主として、電源回路等で用いられるパワースイッチとして有用である。それに加え、無線通信、センサ等に用いられる高周波トランジスタとしても有用である。
１０１・・・基板、１０２・・・バッファ層、１０３・・・ＧａＮ層、１０４・・・ＡｌＧａＮ層、１０５・・・絶縁膜、１０６・・・電荷蓄積層、１０７・・・絶縁膜、１０８・・・制御電極、１０９・・・ソース電極、１１０・・・ドレイン電極、１１１・・・導電チャネル、１１２・・・ＡｌＧａＮ表面部、１１３・・・電荷蓄積層とＡｌＧａＮ層間キャパシタ、１１４・・・電荷蓄積層と制御電極間キャパシタ、１１５・・・蓄積電荷、１１６・・・素子分離領域、１１７・・・絶縁膜、１１８・・・電荷蓄積用絶縁膜、１１９・・・絶縁膜、１２１・・・伝導体帯下端、１２２・・・ＡｌＧａＮ層内に存在する分極（Ｐ）、１２３・・・フェルミ準位（ＥF）、１２４・・・トラップ準位、１２５・・・正のゲート電圧、１３０・・・フィールドプレート、２０１・・・絶縁膜、３０１・・・制御電圧供給用パッド、６０１・・・ＦＥＴ、６０２・・・ＦＥＴ、６０３・・・制御電圧供給用パッド、６１０・・・フィールドプレート、１００１・・・基板、１００２・・・バッファ層、１００３・・・ＧａＮ層、１００４・・・ＡｌＧａＮ層、１００５・・・絶縁膜、１００６・・・リセスエッチング部、１００７・・・ゲート電極、１００８・・・ソース電極、１００９・・・ドレイン電極、１０１０・・・導電チャネル、１１０１・・・基板、１１０２・・・バッファ層、１１０３・・・ＧａＮ層、１１０４・・・ＡｌＧａＮ層、１１０５・・・絶縁膜、１１０６・・・リセスエッチング部、１１０７・・・ゲート電極、１１０８・・・ソース電極、１１０９・・・ドレイン電極、１１１０・・・導電チャネル、１１１１・・・導電チャネル、１２０１・・・伝導帯下端、１２０２・・・ＡｌＧａＮ層内に存在する分極（Ｐ）、１２０３・・・フェルミ準位（ＥF）、１２０４・・・トラップ準位、１２０５・・・正のゲート電圧

Claims (15)

  1. 基板と、
    基板上に設けられた第１の窒化物半導体層と、
    第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、
    第２の窒化物半導体層上に設けられた第１の絶縁膜と、
    少なくとも一部が第２の窒化物半導体層上の第１の絶縁膜上に設けられており、金属或は半導体で構成される低抵抗層よりなる電荷蓄積層と、
    面方向に電荷蓄積層を挟んで第２の窒化物半導体層上に設けられたソース電極およびドレイン電極と、
    電荷蓄積層と第１の容量を介して静電容量結合された第１の制御電極と
    を有し、
    第１の窒化物半導体と第２の窒化物半導体との界面に誘起される導電チャネルを介してソース電極とドレイン電極の間を流れる電流を第１の制御電極に印加する電圧で電荷蓄積層の電圧を制御することにより変化させることができ、第１の制御電極に印加する電圧により当該電流を遮断する際の閾値が、電荷蓄積層に蓄積する電荷により調節される
    ことを特徴とする窒化物半導体トランジスタ装置。
  2. 前記電荷蓄積層に蓄積する電荷を負の電荷とし、当該負の電荷の量を調節することにより閾値を正の値とすることを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
  3. 前記電荷蓄積層上の少なくとも一部に第２の絶縁膜が設けられ、第１の制御電極は第２の絶縁膜上に設けられており、第２の絶縁膜を層間膜として電荷蓄積層と第１の制御電極が第１の容量を形成していることを特徴とする請求項１に記載の窒化物半導体トランジスタ装置。
  4. 前記基板上に電気的に不活性な素子分離領域が設けられ、電荷蓄積層は素子分離領域に延在して設けられており、第２の絶縁膜の少なくとも一部は電荷蓄積層の素子分離領域に延在する部分の上に設けられており、第１の制御電極の少なくとも一部は素子分離領域に延在する電荷蓄積層上に設けられた第２の絶縁膜上に設けられていることを特徴とする請求項３に記載の窒化物半導体トランジスタ装置。
  5. 前記第１の容量の容量値を電荷蓄積層と第２の窒化物半導体層との間で形成される第２の容量の容量値より大きくしたことを特徴とする請求項３に記載の窒化物半導体トランジスタ装置。
  6. 前記素子分離領域の少なくとも一部に第３の絶縁膜が設けられており、前記の電荷蓄積層の素子分離領域に延在する部分の少なくとも一部が第３の絶縁膜の上に設けられていることを特徴とする請求項４に記載の窒化物半導体トランジスタ装置。
  7. 前記第３の絶縁膜の厚さが第１の絶縁膜の厚さより大きいことを特徴とする請求項６に記載の窒化物半導体トランジスタ装置。
  8. 前記電荷蓄積層とドレイン電極との間の第２の窒化物半導体上に第２の制御電極が設けられており、第２の制御電極に印加される電圧は下部の前記第１の窒化物半導体層と第２の窒化物半導体層との間に誘起される導電チャネルを介してソース電極とドレイン電極との間を流れる電流を変化させることができ、第２の制御電極に印加する電圧により当該電流を遮断する際の閾値が負であることを特徴とする請求項２に記載の窒化物半導体トランジスタ装置。
  9. 前記第１の窒化物半導体層がＧａＮで構成されており、第２の窒化物半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成されていることを特徴とする請求項１乃至８のいずれか一項に記載の窒化物半導体トランジスタ装置。
  10. 前記第１の絶縁膜の少なくとも最下層が酸化アルミニウムで構成されていることを特徴とする請求項１乃至８のいずれか一項に記載の窒化物半導体トランジスタ装置。
  11. 基板と、
    基板上に設けられた第１の窒化物半導体層と、
    第１の窒化物半導体層上に設けられ、第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、
    第２の窒化物半導体層上に設けられた第１の絶縁膜と、
    第１の絶縁膜上に設けられた電荷蓄積用絶縁膜と、
    電荷蓄積用絶縁膜上に設けられた第２の絶縁膜と、
    第２の絶縁膜上に設けられた第１の制御電極と、
    面方向に第１の制御電極を挟んで第２の窒化物半導体層上に設けられたソース電極およびドレイン電極と
    を有し、
    電荷蓄積用絶縁膜はエネルギーレベルが第１の絶縁膜と第２の絶縁膜の両方のバンドギャップの内側に位置する電荷トラップを有し、
    第１の窒化物半導体と第２の窒化物半導体との界面に誘起される導電チャネルを介してソース電極とドレイン電極の間を流れる電流を第１の制御電極に印加する電圧で変化させることができ、
    第１の制御電極に印加する電圧により当該電流を遮断する際の閾値を、電荷トラップに蓄積する負の電荷により正の値とする
    ことを特徴とする窒化物半導体トランジスタ装置。
  12. 前記電荷蓄積用絶縁膜が窒化シリコンで構成されていることを特徴とする請求項１１に記載の窒化物半導体トランジスタ装置。
  13. 前記第１の制御電極と前記ドレイン電極との間の第２の窒化物半導体上に第２の制御電極が設けられており、第２の制御電極に印加される電圧は下部の前記第１の窒化物半導体層と第２の窒化物半導体層との間に誘起される導電チャネルを介してソース電極とドレイン電極との間を流れる電流を変化させることができ、第２の制御電極に印加する電圧により当該電流を遮断する際の閾値が負であることを特徴とする請求項１１に記載の窒化物半導体トランジスタ装置。
  14. 前記第１の窒化物半導体層がＧａＮで構成されており、第２の窒化物半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）で構成されていることを特徴とする請求項１１乃至１３のいずれか一項に記載の窒化物半導体トランジスタ装置。
  15. 前記第１の絶縁膜の少なくとも最下層が酸化アルミニウム酸化で構成されていることを特徴とする請求項１１乃至１３のいずれか一項に記載の窒化物半導体トランジスタ装置。
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