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KR100748003B1 - 임베디드 비휘발성 메모리 및 그 제조방법 - Google Patents

임베디드 비휘발성 메모리 및 그 제조방법 Download PDF

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KR100748003B1
KR100748003B1 KR1020060083859A KR20060083859A KR100748003B1 KR 100748003 B1 KR100748003 B1 KR 100748003B1 KR 1020060083859 A KR1020060083859 A KR 1020060083859A KR 20060083859 A KR20060083859 A KR 20060083859A KR 100748003 B1 KR100748003 B1 KR 100748003B1
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KR
South Korea
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gate poly
region
gate
oxide
poly
Prior art date
Application number
KR1020060083859A
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Inventor
정진효
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동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명에서는 임베디드 비휘발성 메모리 및 그 제조방법에 관해 개시된다.
본 발명에 따른 임베디드 비휘발성 메모리 제조방법은 반도체 기판에 제1도전형의 불순물 이온 및 제2도전형의 불순물 이온을 주입하여 CMOS 영역 및 EEPROM 영역을 형성하는 단계; 상기 반도체 기판 전면에 게이트 옥사이드를 증착하고, 상기 EEPROM 영역에 폴리 실리콘을 증착하여 패턴 및 에칭공정으로 제1게이트 폴리를 형성하는 단계; 상기 게이트 옥사이드를 제거하고 로직 게이트 옥사이드, 터널 옥사이드 및 커플링 옥사이드를 형성하는 단계; 폴리 실리콘을 증착하고 에칭공정을 통해 상기 CMOS 영역에 로직 게이트 폴리 및 상기 제1게이트 폴리의 측벽에 제2게이트 폴리를 형성하는 단계; 제1도전형의 불순물 이온과 제2도전형의 불순물 이온을 각각 주입하여 소스/드레인 확장 영역을 형성하고 사이드월 스페이서를 형성하는 단계; 및 상기 소스, 드레인, 로직 게이트 폴리에 실리사이드를 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
임베디드 비휘발성 메모리

Description

임베디드 비휘발성 메모리 및 그 제조방법{EMBEDDED EEPROM AND METHOD FOR FABRICATING THE SAME}
도 1과 도 2는 본 발명에서 비휘발성 메모리의 수직구조를 나타낸 도면.
도 3은 본 발명에서 비휘발성 메모리의 레잉아웃(Layout)을 나타낸 도면.
도 4는 본 발명에 따른 비휘발성 메모리의 셀 어레이를 설명하는 도면.
도 5 내지 도 11은 본 발명에 따른 임베디드 비휘발성 메모리의 제조방법의 제1실시예를 설명하는 도면.
도 12과 도 13은 본 발명에서 실리사이드 형성 공정의 다른 실시예를 도시한 도면.
본 발명에서는 임베디드 비휘발성 메모리 및 그 제조방법에 관해 개시된다.
임베디드 비휘발성 메모리(embedded nv(non volatile) Memory)는 비휘발성 메모리 소자와 이를 구동하기 위한 논리회로(logic circuit)를 단일칩에 함께 형성한 것이며, 로직의 기본 기술과 비휘발성 메모리 기술을 접목하여 제조된다.
임베디드 비휘발성 메모리는 여러 가지 타입이 있으며 용도에 따라 적절한 것으로 선택하여 사용하고 있다.
임베디드 비휘발성 메모리의 종류로는, 게이트로 작용하는 다결정실리콘층이 단일층인 싱글폴리 이이프롬(single poly EEPROM), 두 개의 다결정실리콘층이 수직으로 적층된 적층게이트(stack gate, ETOX), 싱글폴리 EEPROM과 적층게이트의 중간에 해당하는 듀얼폴리(dual poly) EEPROM과 분리게이트(split gate) 등이 있다.
일반적으로, 적층게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도, 고성능용으로 적합하나, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일 예로 싱글폴리 EEPROM은 로직 공정에서 2개정도의 마스크 공정을 추가하면 제작 가능한 반면에, 셀 크기가 적층게이트의 약 200배 가량에 달하므로 고밀도용으로는 적합하지 않는 것이다.
싱글폴리 EEPROM과 적층게이트의 중간에 해당하는 듀얼폴리 EEPROM과 분리게이트 등은 공정이 복잡하다는 단점이 있다.
본 발명은 셀 크기가 자고 제조 공정이 간단한 임베디드 비휘발성 메모리 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 임베디드 비휘발성 메모리 제조방법은 반도체 기판에 제1도전형의 불순물 이온 및 제2도전형의 불순물 이온을 주입하여 CMOS 영역 및 EEPROM 영역을 형성하는 단계; 상기 반도체 기판 전면에 게이트 옥사이드를 증착하고, 상기 EEPROM 영역에 폴리 실리콘을 증착하여 패턴 및 에칭공정으로 제1게이트 폴리를 형성하는 단계; 상기 게이트 옥사이드를 제거하고 로직 게이트 옥사이드, 터널 옥사이드 및 커플링 옥사이드를 형성하는 단계; 폴리 실리콘을 증착하고 에칭공정을 통해 상기 CMOS 영역에 로직 게이트 폴리 및 상기 제1게이트 폴리의 측벽에 제2게이트 폴리를 형성하는 단계; 제1도전형의 불순물 이온과 제2도전형의 불순물 이온을 각각 주입하여 소스/드레인 확장 영역을 형성하고 사이드월 스페이서를 형성하는 단계; 및 상기 소스, 드레인, 로직 게이트 폴리에 실리사이드를 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 임베디드 비휘발성 메모리는 반도체 기판에 제1도전형의 불순물 이온 및 제2도전형의 불순물 이온을 주입되어 형성된 CMOS 웰 영역 및 EEPROM 웰 영역; 상기 CMOS 웰 영역 및 EEPROM 웰 영역에 형성된 소스/드레인 영역; 상기 EEPROM 웰 영역에 형성된 게이트 옥사이드 및 제1게이트 폴리; 상기 CMOS 웰 영역에 형성된 로직 게이트 옥사이드와 상기 EEPROM 영역에 형성된 터널 옥사이드 및 커플링 옥사이드; 상기 COMS 영역에 형성된 로직 게이트 폴리; 상기 제1게이트 폴리의 측벽에 형성된 제2게이트 폴리; 및 상기 로직 게이트 폴리 및 상기 제2게이트 폴리의 측벽에 형성된 사이드월 스페이서가 포함되어 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 임베디드 비휘발성 메모리는 반도체 기판에 형성된 CMOS 트랜지스터 및 EEPROM이 포함되어 구성되는 임베디드 비휘발성 메모리에 있어서, 상기 EEPROM은 상기 반도체 기판에 형성된 제1도전형의 웰과, 상기 제1도전형의 웰에 형성된 소스/드레인 영역과, 상기 제1도전형의 웰 상측에 형성된 게이트 옥사이드 및 제1게이트 폴리와, 상기 소스/드레인 영역 및 제1게이트 폴리에 형성된 터널 옥사이드 및 커플링 옥사이드와, 상기 제1게이트 폴리의 측벽에 형성된 제2게이트 폴리와, 상기 제2게이트 폴리의 측벽에 형성된 사이드월 스페이서가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 임베디드 비휘발성 메모리 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1과 도 2는 본 발명에서 비휘발성 메모리의 수직구조를 나타낸 도면이고, 도 3은 본 발명에서 비휘발성 메모리의 레잉아웃(Layout)을 나타낸 도면이다.
도 1과 도 2를 참조하면, 제1게이트 폴리(Gate Poly)(10)는 종래의 Floating Gate EEPROM에서의 컨트롤 게이트(Control Gate)와 셀렉트 게이트(Select Gate)의 역할을 동시에 수행하게 된다.
다음으로 제2게이트 폴리(11)는 종래의 Floating Gate EEPROM에서의 플로팅 게이트(Floating Gate)와 유사한 작동을 하며 소스 영역(12) 및 드레인 영역(13)을 컨트롤한다.
도 1은 본 발명의 비휘발성 메모리의 제1실시예이고, 도 2는 본 발명의 비휘발성 메모리의 제2실시예이다.
제2실시예에서는 P-웰(well)(14)의 아이솔레이션(Isolation)을 강화하기 위해 P-웰(14)을 딥 N웰(Deep Nwell(15)로 감싸는 트리플 웰(Triple Well) 구조가 형성된다.
도 3은 본 발명의 비휘발성 메모리의 셀 레이아웃을 설명하는 도면이다.
도 3을 참조하면, 본 발명의 비휘발성 메모리의 셀 레이아웃은 종래의 MOS 트랜지스터와 유사한 구조로 되어 있으나, MOS 트랜지스터에서 게이트 폴리(Gate Poly)를 사이드월 스페이서(Sidewall Spacer)가 감싸는 것과 달리 제1게이트 폴리(10)를 제2게이트 폴리(11)가 감싼다.
또한, 상기 제2게이트 폴리(11) 하측에 LDD 영역을 형성하기 위한 N-type의 불순물 주입이 되어 있지 않다.
따라서 본 발명의 비휘발성 메모리 제조방법은 종래의 CMOS 소자 제조공정을 대부분 그대로 적용할 수 있으며, 사이드월 스페이서(Sidewall Spacer) 형성공정을 제2게이트 폴리(11) 형성공정으로 변경하여 진행하면 된다.
즉, 사이드월 스페이서(Sidewall Spacer) 형성 공정 대신 폴리(Poly)를 증착하고, 에치백(Etch Back)공정을 통해 제1게이트 폴리(Gate Poly)(10)의 측벽을 제2게이트 폴리(11)가 감싸도록 하면 된다.
따라서 본 발명에 따른 비휘발성 메모리는 종래의 Floating Gate EEPROM에 비해 매우 간단한 공정으로 제조할 수 있다. 또한, 일반 MOS 트랜지스터 구조로 되어 있어 단위 셀(Unit Cell) 면적이 종래의 Floating Gate EEPROM 수준으로 매우 작다.
따라서 본 발명의 비휘발성 메모리 구조를 사용할 경우 매우 저렴한 비용으로 High Density EEPROM을 구현할 수 있다.
다음으로 본 발명의 비휘발성 메모리의 동작을 위한 바이어스(Bias) 조건은 아래와 같다.
[Program 방법]
F/N Tunneling 방식 : Vg=+Vp1, Vd=Vs=GND, Vb=Floating or GND
Hot Electron Injection 방식 : Vg=+Vp2, Vd=+Vd1, Vs=Vb=GND
[Erase 방법]
F/N Tunneling 방식1 : Vg=-Ve1, Vd=Vs=GND, Vb=Floating or GND
F/N Tunneling 방식2 : Vg=GND, Vd=Vs=-Ve1, Vb=Floating or GND
[Reading 방법]
Vg=+Vref, Vd=+Vd2, Vs=Vb=GND
상기와 같이 프로그램 방법은 F/N Tunneling 또는 Hot Electron Injection 방식 중 하나를 사용하여 전자를 제2게이트 폴리(11)에 주입하고, 소거 방법은 F/N Tunneling 방식에 의해 제2게이트 폴리(11)에 주입된 전자를 빼내게 된다.
프로그램/소거 상태를 읽어내기 위해 제1게이트 폴리(10)에 기준 전압(Reference Voltage)에 해당하는 +Vref를 인가하고 드레인(Drain)(13)에 적정한Positive Voltage를 인가하게 된다.
만약, 제2게이트 폴리(11)에 전자가 주입되어 있는 프로그램 상태라고 가정할 경우, 제2게이트 폴리(11) 아래의 소스/드레인 확장영역에 해당하는 부분의 Threshold Voltage가 매우 커지게 된다.
따라서, 제1게이트 폴리(10)에 기준 전압(Reference Voltage)을 인가하더라도 제2게이트 폴리(11)의 Threshold Voltage가 기준 전압보다 훨씬 높아 제2게이트 폴리(11) 아래의 소스/드레인 확장영역을 반전시키지 못하게 되어 전류가 흐르지 않게 되어 프로그램 상태를 감지(Sensing)하게 된다.
반대로 제2게이트 폴리(11)에서 전자를 빼낸 소거(Erase)상태라고 가정할 경우 제2게이트 폴리(11) 아래의 소스/드레인 확장영역에 해당하는 부분의 Threshold Voltage가 낮아지게 된다.
따라서, 제1게이트 폴리(10)에 Reference Voltage를 인가할 경우 제2게이트 폴리(11)의 Threshold Voltage가 기준전압(Reference Voltage)보다 낮아 제2게이트 폴리(11) 아래의 소스/드레인 확장영역을 반전시키게 되고 이로 인해 드레인(13)에서 소스(12)로 전류가 흐르게 되어 소거(Erase)상태를 감지하게 된다.
상기 제2게이트 폴리(11)에 커플링(Coupling)되는 전압은 게이트 폴리(10)와 제2게이트 폴리(11)사이에 형성되는 커패시턴스(Capacitance)와 제2게이트 폴리(11)와 소스/드레인 영역 사이에 만들어지는 커패시턴스의 비, 즉 커플링 비(Coupling Ratio)에 의해 결정되는데, 본 발명의 비휘발성 메모리의 경우 소스/드레인 영역과 제2게이트 폴리(11) 사이에 형성되는 커패시턴스가 제2게이트 폴리(11)와 제1게이트 폴리(10) 사이에 형성되는 커패시턴스보다 훨씬 적어 커플링 비를 0.8이상으로 매우 크게 만들 수 있다.
본 발명의 비휘발성 메모리 제조 공정은 종래의 CMOS 소자 제조공정을 그대로 사용하여 제조되며, 단지 사이드월 스페이서 형성공정을 제2게이트 폴리 형성공정으로 변경하여 진행하면 되기 때문에 종래의 Floating Gate EEPROM에 비해 매우 간단한 공정으로 구현할 수 있다.
또한, 본 발명의 비휘발성 메모리는 일반 MOS 트랜지스터 구조로 되어 있어 단위 셀 면적이 종래의 Floating Gate EEPROM 수준으로 매우 작게 만들 수 있다.
또한, 본 발명의 비휘발성 메모리 구조를 사용할 경우 매우 저렴한 비용으로 High Density EEPROM을 구현할 수 있다.
또한, 본 발명의 비휘발성 메모리는 High Coupling Ratio를 가지기 때문에 제게이트 폴리에 인가하는 전압의 대부분이 제2게이트 폴리에 그대로 유기되도록 할 수 있어 전압 효율을 높일 수 있다.
또한, 본 발명의 비휘발성 메모리는 종래의 CMOS 소자 제조 공정을 그대로 사용하기 때문에 로직(Logic) 소자에 임베드(Embed)시키기가 용이하다.
이하에서는 임베디드 비휘발성 메모리의 제조방법에 대해 상세히 설명하도록 한다.
도 4는 본 발명에 따른 비휘발성 메모리의 셀 어레이를 설명하는 도면이다.
도 4에 도시된 바와 같이, 본 발명의 비휘발성 메모리는 제1게이트 폴리(10)의 주변을 제2게이트 폴리(11)가 완전히 감싸는 구조로 되어 있다.
이와 같이, 제1게이트 폴리(10) 주변을 제2게이트 폴리(11)가 완전히 감싸는 구조로 되어 있어, 커플링 비(Coupling Ratio)를 종래의 Floating Gate 소자 구조에 비해 월등히 크게 만들 수 있다.
또한, 제1게이트 폴리(10) 주변을 제2게이트 폴리(11)가 완전히 감싸는 구조로 되어 있어 종래의 Floating Gate 소자와 달리 제2게이트 폴리(11)를 워드 라인(Word line)방향과 비트 라인(Bit Line)방향으로 따로 디파인(Define)할 필요가 없어 매우 간단한 공정으로 제조할 수 있게 된다.
도 5 내지 도 11은 본 발명에 따른 임베디드 비휘발성 메모리의 제조방법의 제1실시예를 설명하는 도면이다.
도 5를 참조하면, 패드 옥사이드(24)가 형성된 반도체 기판(25)에 트랜지스터가 형성될 영역들을 STI(20)를 통해 분리시키고 Logic NMOS와, Logic PMOS 및 EEPROM이 형성될 영역에 각각 P웰(21), N웰(22) 및 P웰(23)을 형성시킨다.
도 6을 참조하면, 상기 패드 옥사이드(24)를 제거하고 게이트 옥사이드(26)를 반도체 기판(25)의 전면에서 성장시키고, 폴리 실리콘(Polysilicon)을 반도체 기판(25)의 전면에 증착하고 패턴/에칭 공정을 통해 제1게이트 폴리(10)를 형성한다.
도 7을 참조하면, 상기 게이트 옥사이드(26)을 제거하고 로직 게이트 옥사이드(Logic Gate Oxide)(27)를 성장시킨다.
상기 로직 게이트 옥사이드(27) 성장 공정을 통하여 EEPROM 영역의 터널 옥사이드(Ternnel Oxide)(28)와 커플링 옥사이드(Coupling Oxide)(29)를 동시에 형성시키게 된다.
다른 실시예로, 상기 터널 옥사이드(28)와 커플링 옥사이드(29)를 먼저 형성시킨 후, 상기 로직 게이트 옥사이드(27)를 형성할 수 있다.
또, 반대로 상기 로직 게이트 옥사이드(27)를 성장시킨 후 상기 터널 옥사이드(28)와 커플링 옥사이드(29)를 성장시킬 수 있다.
도 8을 참조하면, 상기 반도체 기판(25)의 전면에 폴리 실리콘(30)을 증착하고 패턴 공정을 통해 로직 게이트 폴리(Logic Gate Poly)가 형성될 영역에만 포토 레지스트(31)를 남긴다. 즉 EEPROM이 형성될 영역에는 포토 레지스트(31)를 모두 제거한다.
도 9를 참조하면, 에칭 공정을 통해 로직 게이트 폴리(Logic Gate Poly)(32)를 형성시킨다. 이때 EEPROM 영역 경우 패턴이 형성되어 있지 않기 때문에, 도 9에 도시된 바와 같이 제1게이트 폴리(10)의 둘레에 제2게이트 폴리(11)가 사이드월 스페이서와 같은 형태로 형성된다.
도 10을 참조하면, 불순물 주입을 통해 소스/드레인 확장영역(39,40,41,42)을 형성하고, 사이드월 스페이서(34)를 형성한다. 그리고, 불순물 주입을 통해 소스/드레인 영역(35,36,37,38,12,13)을 형성한다.
이때 EEPROM 영역의 소스/드레인 영역(12,13)은 N-type 불순물을 주입하여 형성시킨다.
본 발명에서는 제2게이트 폴리(11) 형성 후 불순물 이온이 주입되기 때문에, 제2게이트 폴리(11)의 하측으로는 직접적으로 불순물이 주입되지 않는다.
도 11을 참조하면, CMOS 소자의 소스(35,37)/드레인(36,38)/게이트(32)에 실리사이드(Silicide)(43)를 형성시킨다. 이때 EEPROM 영역 경우 실리사이드 블록킹 레이어(Silicide Blocking Layer)(44)를 형성시켜 EEPROM 소자의 소스(12)/드레인(13)/제1게이트 폴리(10)/제2게이트 폴리(11)에 실리사이드가 형성되지 않도록 한다.
다른 실시예로, 상기 실리사이드 블록킹 레이어(44)를 제1게이트 폴리(10)와 제2게이트 폴리(11)에만 형성하여, 상기 EEPROM 영역의 소스(11) 및 드레인(13)에 는 실리사이드가 형성되도록 할 수 있다.
도 12과 도 13은 본 발명에서 실리사이드 형성 공정의 다른 실시예를 도시한 도면이다.
도 12와 도 13을 참조하면, 로직 게이트 폴리(32)의 형성을 위한 에칭을 실시할 때 사이드월 형태의 제2게이트 폴리(11)가 제1게이트 폴리(10)의 높이 보다 낮은 높이로 형성될 수 있도록 에칭을 실시한다.
그리고, 사이드월 스페이서(34) 형성시 제2게이트 폴리(11)위에 사이드월 스페이서(34)가 형성되도록 한다.
다음으로 EEPROM 영역에 실리사이드 블록킹 레이어를 형성시키지 않음으로써 Logic NMOS/PMOS 소자 뿐만 아니라 EEPROM 소자의 제1게이트 폴리(10)와 소스(12)/드레인(13)에 실리사이드가 형성되도록 한다.
한편, 상기 P형 불순물 이온과 N형 불순물 이온은 각각 N형 불순물 이온 및 P형 불순물이온이 주입될 수 있다. 이 경우, EEPROM을 PMOS 소자의 형태로 만들 수 있다.
본 발명의 경우 종래의 CMOS 소자 제조 공정에 포토 패턴(Photo Pattern) 한 공정만 추가하여 임베디드 비휘발성 메모리를 구현할 수 있어 기존 Floating Gate Embedded EEPROM에 비해 공정 구현이 매우 간단하며 제조 비용이 저렴할 뿐만 아니라 공정 개발 기간도 획기적으로 단축시킬 수 있다.
또한, 본 발명은 단위셀 면적을 종래의 Floating Gate EEPROM Cell 수준으로 매우 작게 만들 수 있어 적은 제조 비용으로 High Density EEPROM을 쉽게 구현할 수 있어 기존 Back-bone Standard Logic Process에 1Mb 이하의 MTP(Multi-Time Program)나 OTP(One-Time Program) EEPROM을 임베드 시키는데 적합하다.
또한, 본 발명의 제1게이트 폴리를 제2게이트 폴리가 완전히 감싸는 구조로 되어 있어 커플링 비(Coupling Ratio)를 매우 높게 만들 수 있어 프로그램(Program) / 소거(Erase) 동작시 인가되는 전압 효율을 높일 수 있다.

Claims (15)

  1. 반도체 기판에 제1도전형의 불순물 이온 및 제2도전형의 불순물 이온을 주입하여 CMOS 영역 및 EEPROM 영역을 형성하는 단계;
    상기 반도체 기판 전면에 게이트 옥사이드를 증착하고, 상기 EEPROM 영역에 폴리 실리콘을 증착하여 패턴 및 에칭공정으로 제1게이트 폴리를 형성하는 단계;
    상기 게이트 옥사이드를 제거하고 로직 게이트 옥사이드, 터널 옥사이드 및 커플링 옥사이드를 형성하는 단계;
    폴리 실리콘을 증착하고 에칭공정을 통해 상기 CMOS 영역에 로직 게이트 폴리 및 상기 제1게이트 폴리의 측벽에 제2게이트 폴리를 형성하는 단계;
    제1도전형의 불순물 이온과 제2도전형의 불순물 이온을 각각 주입하여 소스/드레인 확장 영역을 형성하고 사이드월 스페이서를 형성하는 단계; 및
    상기 소스, 드레인, 로직 게이트 폴리에 실리사이드를 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  2. 제 1항에 있어서,
    상기 CMOS 영역은 로직 NMOS 영역과 로직 PMOS 영역이 포함되는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  3. 제 1항에 있어서,
    상기 터널 옥사이드와 커플링 옥사이드를 먼저 형성하고 상기 로직 게이트 옥사이드를 형성하는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  4. 제 1항에 있어서,
    상기 로직 게이트 옥사이드를 먼저 형성하고 상기 터널 옥사이드와 커플링 옥사이드를 형성하는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  5. 제 1항에 있어서,
    상기 터널 옥사이드와 커플링 옥사이드 및 상기 로직 게이트 옥사이드를 동시에 형성하는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  6. 제 1항에 있어서,
    상기 제2게이트 폴리는 상기 제1게이트 폴리의 측벽에 사이드월 스페이서와 같은 형태로 형성되는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  7. 제 1항에 있어서,
    상기 EEPROM 영역에는 실리사이드 블록킹 레이어가 형성되어 EEPROM 영역에는 실리사이드가 형성되지 않는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  8. 제 1항에 있어서,
    상기 EEPROM 영역의 제1게이트 폴리와 제2게이트 폴리에 실리사이드 블록킹 레이어를 형성하여 EEPROM 영역의 소스 및 드레인에 실리사이드가 형성되는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  9. 제1항에 있어서,
    상기 제2게이트 폴리는 상기 제1게이트 폴리의 높이보다 낮게 형성되고 상기 제2게이트 폴리의 상측에 사이드월 스페이서가 형성되는 것을 특징으로 하는 임베디드 비휘발성 메모리의 제조방법.
  10. 반도체 기판에 제1도전형의 불순물 이온 및 제2도전형의 불순물 이온을 주입되어 형성된 CMOS 웰 영역 및 EEPROM 웰 영역;
    상기 CMOS 웰 영역 및 EEPROM 웰 영역에 형성된 소스/드레인 영역;
    상기 EEPROM 웰 영역에 형성된 게이트 옥사이드 및 제1게이트 폴리;
    상기 CMOS 웰 영역에 형성된 로직 게이트 옥사이드와 상기 EEPROM 영역에 형성된 터널 옥사이드 및 커플링 옥사이드;
    상기 COMS 영역에 형성된 로직 게이트 폴리;
    상기 제1게이트 폴리의 측벽에 형성된 제2게이트 폴리; 및
    상기 로직 게이트 폴리 및 상기 제2게이트 폴리의 측벽에 형성된 사이드월 스페이서가 포함되어 구성되는 것을 특징으로 하는 임베디드 비휘발성 메모리.
  11. 제 10항에 있어서,
    상기 CMOS 웰 영역에는 소스/드레인 확장영역이 형성된 것을 특징으로 하는 임베디드 비휘발성 메모리.
  12. 제 10항에 있어서,
    상기 CMOS 영역은 로직 NMOS 영역과 로직 PMOS 영역이 포함되는 것을 특징으로 하는 임베디드 비휘발성 메모리.
  13. 제 10항에 있어서,
    상기 제2게이트 폴리는 상기 제1게이트 폴리의 높이보다 낮게 형성되고 상기 제2게이트 폴리의 상측에 사이드월 스페이서가 형성되는 것을 특징으로 하는 임베디드 비휘발성 메모리.
  14. 반도체 기판에 형성된 CMOS 트랜지스터 및 EEPROM이 포함되어 구성되는 임베디드 비휘발성 메모리에 있어서,
    상기 EEPROM은 상기 반도체 기판에 형성된 제1도전형의 웰과, 상기 제1도전형의 웰에 형성된 소스/드레인 영역과, 상기 제1도전형의 웰 상측에 형성된 게이트 옥사이드 및 제1게이트 폴리와, 상기 소스/드레인 영역 및 제1게이트 폴리에 형성된 터널 옥사이드 및 커플링 옥사이드와, 상기 제1게이트 폴리의 측벽에 형성된 제 2게이트 폴리와, 상기 제2게이트 폴리의 측벽에 형성된 사이드월 스페이서가 포함되어 구성되는 것을 특징으로 하는 임베디드 비휘발성 메모리.
  15. 제 14항에 있어서,
    상기 제2게이트 폴리는 제1게이트 폴리의 높이보다 낮게 형성되고, 상기 제2게이트 폴리의 상측에 사이드월 스페이서가 형성되는 것을 특징으로 하는 임베디드 비휘발성 메모리.
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