JP2011049463A - スプリットゲート型不揮発性半導体記憶装置の製造方法、及びスプリットゲート型不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】スプリットゲート型不揮発性記憶装置に製造における工程数を削減する。
【解決手段】基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）と、第１ソース／ドレイン拡散層（４）と第２ソース／ドレイン拡散層（３）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置を構成する。
【選択図】図３

Description

本発明は、スプリットゲート型不揮発性半導体記憶装置の製造方法、及びスプリットゲート型不揮発性半導体記憶装置に関する。

電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１、２参照）。図１は、上記の特許文献１（米国特許第６５２５３７１Ｂ２号明細書）に記載のスプリットゲート型不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリと呼ぶ。）の構成を示す断面図である。特許文献１に記載のスプリットゲート型不揮発性メモリには、複数の記憶素子（以下、スプリットゲート型不揮発性メモリセル１０１と呼ぶ。）が設けられている。

図１に示されているように、スプリットゲート型不揮発性メモリセル１０１は、第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とを備えている。第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４は、基板１０２に形成されている。また、スプリットゲート型不揮発性メモリセル１０１は、フローティングゲート１０５とコントロールゲート１０６とを備えている。フローティングゲート１０５は、ゲート酸化膜１０７を介して基板１０２の上層に設けられている。また、コントロールゲート１０６は、トンネル酸化膜１０８を介して基板１０２の上層に設けられている。さらに、フローティングゲート１０５とコントロールゲート１０６との間にはトンネル酸化膜１０８が設けられている。第１ソース／ドレイン拡散層１０３の上には、ソースプラグ１０９が設けられている。フローティングゲート１０５には、鋭角部が設けられている。また、フローティングゲート１０５の上には、スペーサー１１１が設けられている。

さらに、特許文献２に記載されているように、上述のスプリットゲート型不揮発性メモリセル１０１とは異なる形状のスプリットゲート型不揮発性メモリセルを備えたスプリットゲート型不揮発性半導体記憶装置が知られている。

特許文献１（または、特許文献２）に記載のスプリットゲート型不揮発性メモリセル１０１の動作を、図面を参照して説明を行う。図２は、従来のスプリットゲート型不揮発性メモリセル１０１の動作を示す図である。図２の（ａ）は、スプリットゲート型不揮発性メモリセル１０１の書き込み動作を示している。図２の（ｂ）は、スプリットゲート型不揮発性メモリセル１０１の消去動作を示している。図２の（ｃ）は、スプリットゲート型不揮発性メモリセル１０１の読み出し動作を示している。

図２の（ａ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの書き込みを行う場合、第１ソース／ドレイン拡散層１０３をドレインとして作用させ、第２ソース／ドレイン拡散層１０４をソースとして作用させている。スプリットゲート型不揮発性メモリセル１０１は、データ書き込みときに、第２ソース／ドレイン拡散層１０４に比較して、第１ソース／ドレイン拡散層１０３を高電位にする。これにより、チャネルのソース側でホットエレクトロン（高エネルギー状態の電子）を得る。このホットエレクトロンがゲート酸化膜１０７を介してフローティングゲート１０５に注入されることによって、データの書き込みが行われる。書き込みされた後、フローティングゲートは負に帯電した状態になる。

図２の（ｂ）を参照すると、スプリットゲート型不揮発性メモリセル１０１のデータの消去を行う場合、フローティングゲート１０５からトンネル電流により、トンネル酸化膜１０８を介してコントロールゲート１０６に電子を引き抜くことで、データの消去を行っている。つまり、消去のときはコントロールゲート１０６に電圧を印加してフローティングゲート１０５の先端の尖った部分（鋭角部）に電界を集中させ、フローティングゲート１０５から電子を抜き取る仕組みとなっている。消去された後、フローティングゲートは正に帯電した状態になる。

図２の（ｃ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの読み出しを行う場合、コントロールゲート１０６に所定の電圧を印加し、コントロールゲート１０６と第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とで構成されるトランジスタを活性化させる。このとき、フローティングゲート１０５に注入されている電荷に応答して、ソース、ドレイン間に流れる電流値が変化する。これによってデータの読み出しが行われる。

特許文献１に記載のスプリットゲート型不揮発性メモリセル１０１において、フローティングゲート１０５、コントロールゲート１０６及びソースプラグ１０９などは、セルフアライン技術と呼ばれる技術が適用されている。セルフアライン技術を適用することによって、半導体等の集積回路製造工程において、ある工程で既に形成されたパターンを次の工程のマスクとして利用し、マスクの位置合わせ無しで次の工程を進めることが可能となる。例えば、ＭＯＳトランジスタ製造ときに、ゲート電極をマスクにしてソース・ドレイン領域形成用の不純物をイオン注入法などで導入する技術がこれにあたる。

セルフアライン技術を適用してスプリットゲート型不揮発性メモリセル１０１を製造する場合、フローティングゲート１０５、コントロールゲート１０６及びソースプラグ１０９や、図示されていないロジックトランジスタ用のゲートポリシリコンなどを形成するためには、少なくとも４回のポリシリコン膜の成長工程を必要とする。

成長したポリシリコン膜を成形するには、スペーサー用酸化膜を成形した後、ソース線側のフローティングゲートポリシリコン膜のドライエッチング、ソース線ポリシリコン膜のＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）、ソース線ポリシリコン膜のドライエッチング、ワード線側のフローティングゲートポリシリコン膜のドライエッチング、ロジック用のポリシリコン膜のドライエッチング、ワードポリシリコン膜のドライエッチングなど、多くの成形工程が必要となる。

例えば、特許文献１に記載のスプリットゲート型不揮発性メモリセル１０１の製造において、フローティングゲートポリシリコンの場合には、ソース線側とワード線側の２回に分けてスペーサー用酸化膜をマスクにセルフアラインエッチングを行う。その後、フローティングゲートポリシリコン膜を除去し、新たにワード線用のポリシリコン膜を成膜し、リソグラフィーを使わずにセルフアラインエッチングを行うことによって、コントロールゲート１０６が形成される。

米国特許第６５２５３７１Ｂ２号明細書 特開２００５−２６８８０４号公報

そのスプリットゲート型不揮発性メモリセル１０１を構成する複数の要素の各々は、非常に多くの工程を経て形成されている。それらの要素を適切に形成するためには、それらの工程の一つ一つを適切に実行することが必要となる。特許文献１に示されているように、スプリットゲート型不揮発性メモリセル１０１の形成には、ポリシリコンの成長と、そのポリシリコンのエッチングやＣＭＰなどの工程を繰り返し実行する。繰り返される工程の数が多くなるほど、製造コストの増大や製造工期の延長などを引き起こしてしまうことがある。

また、ポリシリコンは導電材料である。そのため、エッチング工程において、除去すべきポリシリコンは、確実に除去しておかなければならない。仮に、除去すべきポリシリコンが残留してしまった場合、その残留ポリシリコンに起因するショートが発生することがある。上述のように、従来のスプリットゲート型不揮発性メモリセル１０１の製造においては、ポリシリコンの成長と、そのポリシリコンのエッチングやＣＭＰなどの工程が、繰り返し実行される。繰り返される工程の数が多くなるほど、残留ポリシリコンが発生する可能性が高くなっていく。このように、繰り返される工程の数が多くことによる残留ポリシリコンは、歩留りの低下の原因となることがある。

さらに、ソース線ポリシリコンの形成工程においては、そのポリシリコンのＣＭＰが行われる。ＣＭＰを実行した場合、スクラッチと呼ばれる微小の傷が発生することがある。繰り返される工程の数が多くことで、そのスクラッチが生じる可能性が高くなり、そのスクラッチに起因する不具合が生じる可能性も高くなる。

本発明が解決しようとする課題は、スプリットゲート型不揮発性記憶装置に製造における工程数を削減するための技術を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）（ドレイン）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）（ソース）と、第１ソース／ドレイン拡散層（４）（ドレイン）と第２ソース／ドレイン拡散層（３）（ソース）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）（ソース）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置（１）を構成する。

また、上記の課題を解決するために、以下のような製造方法でスプリットゲート型不揮発性半導体記憶装置を製造する。その製造方法は、
［ａ］第１側面と第２側面とを有する開口部を備えるスペーサー形成用絶縁膜（３３）と、前記開口部によって露出する露出面を有し、前記露出面の前記第１側面に近い部分と前記第２側面に近い部分とに傾斜部（３４）を有するフローティングゲートポリシリコン膜（３２）と、前記フローティングゲートポリシリコン膜（３２）と基板（２）（１５）との間に設けられたゲート絶縁膜用絶縁膜（３１）と、前記第１側面を覆うサイドウォール形状の第１スペーサー絶縁膜（１１）と、前記第２側面を覆うサイドウォール形状の第２スペーサー絶縁膜（１１）とを備える半導体構造物を形成するステップと、
［ｂ］前記第１スペーサー絶縁膜（１１）と前記第２スペーサー絶縁膜（１１）とを除去することなく前記スペーサー形成用絶縁膜（３３）を除去して、前記フローティングゲートポリシリコン膜（３２）の表面を部分的に露出するステップと、
［ｃ］前記第１スペーサー絶縁膜（１１）と前記第２スペーサー絶縁膜（１１）とをマスクに、前記フローティングゲートポリシリコン膜（３２）と前記ゲート絶縁膜用絶縁膜（３１）とを選択的に除去して、鋭角部を有するフローティングゲート（５）とゲート絶縁膜（７）を形成するとともに、前記基板（２）（１５）を部分的に露出するステップと、
［ｄ］露出した前記基板（２）（１５）の露出面と、前記ゲート絶縁膜（７）の側面と、前記フローティングゲート（５）の側面と、前記第１スペーサー絶縁膜（１１）と前記第２スペーサー絶縁膜（１１）の露出面とを覆うトンネル絶縁膜用絶縁膜（３６）を形成するステップと、
［ｅ］前記第１スペーサー絶縁膜（１１）と前記第２スペーサー絶縁膜（１１）との間の前記トンネル絶縁膜用絶縁膜（３６）を除去して、前記基板（２）（１５）の表面を露出するステップと、
［ｆ］前記第１スペーサー絶縁膜（１１）と前記第２スペーサー絶縁膜（１１）との間にシリサイド（２１）を形成するステップとを具備することが好ましい。

ここにおいて、そのスプリットゲート型不揮発性半導体記憶装置（１）は、第１ソース／ドレイン拡散層（４）（ドレイン）が、ＳＴＩ領域（９）によって、隣のスプリットゲート型不揮発性半導体記憶装置に設けられた第１ソース／ドレイン拡散層（ドレイン）と分離されていることが好ましい。そして、第２ソース／ドレイン拡散層（３）（ソース）は、隣のスプリットゲート型不揮発性半導体記憶装置に設けられた第２ソース／ドレイン拡散層（ソース）とＳＴＩ領域（９）によって分離されることなく配置されていることが好ましい。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、スプリットゲート型不揮発性記憶装置に製造における工程数を削減することが可能となる。
また、スプリットゲート型不揮発性記憶装置に製造における工程数を削減することで、歩留りの低下の原因となる残留ポリシリコンも発生を抑制することが可能となる。
また、ポリシリコンのＣＭＰを実行する数を減らすことにより、そのスクラッチに起因する不具合の発生を抑制することが可能となる。

図１は、従来のスプリットゲート型不揮発性メモリの構成を示す断面図である。 図２は、従来のスプリットゲート型不揮発性メモリセルの動作を示す図である。 図３は、第１実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する断面図である。 図４は、第１実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する平面図である。 図５は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１工程の半導体構造物の構成を例示する断面図である。 図６は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１工程の半導体構造物の構成を例示する平面図である。 図７は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第２工程の半導体構造物の構成を例示する断面図である。 図８は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第３工程の半導体構造物の構成を例示する断面図である。 図９は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第４工程の半導体構造物の構成を例示する断面図である。 図１０は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第５工程の半導体構造物の構成を例示する断面図である。 図１１は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第６工程の半導体構造物の構成を例示する断面図である。 図１２は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第７工程の半導体構造物の構成を例示する断面図である。 図１３は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第８工程の半導体構造物の構成を例示する断面図である。 図１４は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第９工程の半導体構造物の構成を例示する断面図である。 図１５は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１０工程の半導体構造物の構成を例示する断面図である。 図１６は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１１工程の半導体構造物の構成を例示する断面図である。 図１７は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１２工程の半導体構造物の構成を例示する断面図である。 図１８は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１３工程の半導体構造物の構成を例示する断面図である。 図１９は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１４工程の半導体構造物の構成を例示する断面図である。 図２０は、第１実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１５工程の半導体構造物の構成を例示する断面図である。 図２１は、第２実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する断面図である。 図２２は、第２実施形態のスプリットゲート型不揮発性メモリセル１における、ウェル１５と素子分離領域９の構成を例示する平面図である。 図２３は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第７工程の半導体構造物の構成を例示する断面図である。 図２４は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第８工程の半導体構造物の構成を例示する断面図である。 図２５は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第９工程の半導体構造物の構成を例示する断面図である。 図２６は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１０工程の半導体構造物の構成を例示する断面図である。 図２７は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１１工程の半導体構造物の構成を例示する断面図である。 図２８は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１２工程の半導体構造物の構成を例示する断面図である。 図２９は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１３工程の半導体構造物の構成を例示する断面図である。 図３０は、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造における第１４工程の半導体構造物の構成を例示する断面図である。

［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図３は、本実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する断面図である。スプリットゲート型不揮発性メモリセル１は、第１セル１ａと第２セル１ｂとを含んでいる。第１セル１ａと第２セル１ｂとは、それぞれが１ビットの情報を保持する。また、スプリットゲート型不揮発性メモリセル１は、第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４とを備えている。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４は、基板２のウェル１５に形成されている。

図３に例示されているように、スプリットゲート型不揮発性メモリセル１は、フローティングゲート５とコントロールゲート６とを備えている。フローティングゲート５は、ゲート絶縁膜７を介して基板２の上に設けられている。また、コントロールゲート６は、トンネル絶縁膜８を介して基板２の上に設けられている。さらに、フローティングゲート５とコントロールゲート６との間にはトンネル絶縁膜８が設けられている。フローティングゲート５には、鋭角部が設けられている。また、フローティングゲート５の上には、スペーサー絶縁膜１１が設けられている。フローティングゲート５の鋭角部とは反対の側面には、サイドウォール絶縁膜１２とサイドウォール絶縁膜１３とが設けられている。フローティングゲート５は、ゲート絶縁膜７と、トンネル絶縁膜８と、スペーサー絶縁膜１１と、サイドウォール絶縁膜１２と、サイドウォール絶縁膜１３との作用によって、周囲の導電部材から電気的に絶縁されている。

トンネル絶縁膜８は、そのフローティングゲート５とコントロールゲート６との間から、そのコントロールゲート６とウェル１５との間まで連続的に設けられている。コントロールゲート６の外側（フローティングゲート５側の側面と反対の側面）には、サイドウォール絶縁膜１４が設けられている。そのコントロールゲート６の上には、コントロールゲートシリサイド２３が形成されている。

本実施形態のスプリットゲート型不揮発性メモリセル１において、第２ソース／ドレイン拡散層４の上には、その第２ソース／ドレイン拡散層４に接するように、第２ソース／ドレイン側シリサイド２２が形成されている。そして、第１ソース／ドレイン拡散層３の上には、その第１ソース／ドレイン拡散層３に接するように第１ソース／ドレイン側シリサイド２１が設けられている。本実施形態のスプリットゲート型不揮発性メモリセル１は、第１ソース／ドレイン拡散層３と第１ソース／ドレイン側シリサイド２１との間に、ポリシリコンなどの導電材料が設けられていない。そのため、その導電材料を形成するための工程のほとんどを省略することが可能である。スプリットゲート型不揮発性メモリセル１の製造にかかる工数の削減は、そのスプリットゲート型不揮発性メモリセル１の製造に関連する歩留りの低下を抑制することが可能となる。また、本実施形態のスプリットゲート型不揮発性メモリセル１には、その導電材料が配置されていないため、その導電材料が有する抵抗を考慮することなくスプリットゲート型不揮発性メモリセル１を形成することが可能となる。

図４は、本実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する平面図である。上述の断面図は、その平面図に示される位置Ａから位置Ｂまでの一点差線を切断した断面を例示している。図４に示されているように、本実施形態のスプリットゲート型不揮発性メモリセル１を備える記憶装置は、アレイ状に配置された複数のスプリットゲート型不揮発性メモリセル１を備えている。その複数のスプリットゲート型不揮発性メモリセル１は、素子分離領域９によって分離されている。また、第１ソース／ドレイン側シリサイド２１、第２ソース／ドレイン側シリサイド２２及びコントロールゲートシリサイド２３は、素子分離領域９が延伸する方向に対し、概ね直角に延伸するように形成されている。なお、詳細は後述するが、素子分離領域９は、第１ソース／ドレイン側シリサイド２１の下のウェル１５と基板２と分離しないように形成されている。

以下に、本実施形態のスプリットゲート型不揮発性メモリセル１の製造方法について説明を行う。図５は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１工程における半導体構造物の構成を例示する断面図である。その第１工程において、基板２にウェル１５を形成する。図６は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１工程における半導体構造物の構成を例示する平面図である。図６に示されているように、その第１工程において、基板２にウェル１５を形成した後、ウェル１５を分離する素子分離領域９を形成する。素子分離領域９は、後の工程において第１ソース／ドレイン側シリサイド２１が形成される部分を分離しないように形成される。換言すると、第１実施形態のスプリットゲート型不揮発性メモリセル１において、素子分離領域９は、隣り合うメモリセルの第１ソース／ドレイン拡散層３の間を分離することなく構成されている。

図７は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第２工程の半導体構造物の構成を例示する断面図である。その第２工程において、ウェル１５の上にゲート絶縁膜用酸化膜３１を成膜する。そのゲート絶縁膜用酸化膜３１は、後の工程を経て、スプリットゲート型不揮発性メモリセル１のゲート絶縁膜７となる。また、その第２工程において、ゲート絶縁膜用酸化膜３１の上にフローティングゲート用ポリシリコン膜３２を成膜する。そのフローティングゲート用ポリシリコン膜３２は、後の工程を経て、スプリットゲート型不揮発性メモリセル１のフローティングゲート５となる。
図８は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第３工程の半導体構造物の構成を例示する断面図である。その第３工程において、フローティングゲート用ポリシリコン膜３２の上に開口部を有する第１窒化膜３３を形成する。その露出しているフローティングゲート用ポリシリコン膜３２に対し、開口部の側面側の部分に、後の工程でフローティングゲート５の突出部となる傾斜部３４を形成する。

図９は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第４工程の半導体構造物の構成を例示する断面図である。その第４工程において、上述の開口部を埋めるようにスペーサー絶縁膜用酸化膜３５を形成する。そして、そのスペーサー絶縁膜用酸化膜３５をエッチバックして第１窒化膜３３の側面にサイドウォール上のスペーサー絶縁膜１１を形成する。

図１０は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第５工程の半導体構造物の構成を例示する断面図である。その第５工程において、フローティングゲート用ポリシリコン膜３２を覆っていた第１窒化膜３３を除去する。それによって、それまで覆われていたフローティングゲート用ポリシリコン膜３２の表面を露出させる。

図１１は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第６工程の半導体構造物の構成を例示する断面図である。その第６工程において、フローティングゲート用ポリシリコン膜３２の露出している部分に対する選択的なエッチングを行うことで、フローティングゲート５を形成する。そのフローティングゲート５は、スペーサー絶縁膜１１をマスクとして作用させてフローティングゲート用ポリシリコン膜３２を選択的にエッチングすることによって形成される。そのエッチングは、セルフアライン技術を用いて実行される。また、その第６工程において、フローティングゲート用ポリシリコン膜３２の下のゲート絶縁膜用酸化膜３１が露出する。

図１２は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第７工程の半導体構造物の構成を例示する断面図である。その第７工程において、スペーサー絶縁膜１１及びその下のフローティングゲート５をマスクとして作用させてゲート絶縁膜用酸化膜３１を選択的にエッチングする。そのエッチングによって、フローティングゲート５とウェル１５との間のゲート絶縁膜７を形成する。

図１３は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第８工程の半導体構造物の構成を例示する断面図である。その第８工程において、半導体構造物を全体的に覆うトンネル絶縁膜用酸化膜３６を形成する。そのトンネル絶縁膜用酸化膜３６は、後の工程を経てトンネル絶縁膜８となる。そして、そのトンネル絶縁膜用酸化膜３６の上に、コントロールゲート用ポリシリコン膜３７を形成する。そのコントロールゲート用ポリシリコン膜３７は、後の工程でコントロールゲート６を形成するのに十分な膜厚で形成される。このとき、スペーサー絶縁膜１１の間の開口部は、そのコントロールゲート用ポリシリコン膜３７で埋められる。

図１４は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第９工程の半導体構造物の構成を例示する断面図である。その第９工程において、上述のコントロールゲート用ポリシリコン膜３７をエッチバックしてコントロールゲート６を形成する。このとき、コントロールゲート用ポリシリコン膜３７で覆われていたトンネル絶縁膜用酸化膜３６を、部分的に露出する。その第９工程において、スペーサー絶縁膜１１の間の開口部には、コントロールゲート用ポリシリコン膜３７の残留物としての残留ポリシリコン３８が残る。なお、本実施形態において、その残留ポリシリコン３８を残留させる必要はない。

図１５は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１０工程の半導体構造物の構成を例示する断面図である。その第１０工程において、コントロールゲート６や残留ポリシリコン３８をマスクとして作用させて、露出しているトンネル絶縁膜用酸化膜３６を除去する。その第１０工程では、スペーサー絶縁膜１１の上のトンネル絶縁膜用酸化膜３６と、ウェル１５の上のトンネル絶縁膜用酸化膜３６とが除去されることによって、トンネル絶縁膜８が形成される。

図１６は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１１工程の半導体構造物の構成を例示する断面図である。その第１１工程において、スペーサー絶縁膜１１の間の開口部に対応する位置に、開口部を有するフォトレジスト３９を用いて残留ポリシリコン３８を除去する。その第１１工程では、フォトレジスト３９を用いたフォトリソグラフィ工程によって、スプリットゲート型不揮発性メモリセル１の第１ソース／ドレイン側シリサイド２１に対応する位置に開口部を有するレジストを配置するようにしてもよい。その場合には、残留ポリシリコン３８は、そのレジストで覆われていないので、その残留ポリシリコン３８を、エッチングによって除去する。

図１７は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１２工程の半導体構造物の構成を例示する断面図である。その第１２工程において、ウェル１５に、不純物を注入して、第１ソース／ドレイン拡散層３を形成する。

図１８は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１３工程の半導体構造物の構成を例示する断面図である。その第１３工程において、フォトレジスト３９を用いて、スプリットゲート型不揮発性メモリセル１の第１ソース／ドレイン側シリサイド２１に対応する位置に形成されていたトンネル絶縁膜用酸化膜３６を選択的に除去してサイドウォール絶縁膜１２を形成する。なお、この工程は、上述のレジストを用いるようにしてもよい。その第１３工程において、フローティングゲート５の側面を覆うようにサイドウォール絶縁膜１２を形成する。

図１９は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１４工程の半導体構造物の構成を例示する断面図である。その第１４工程において、ウェル１５に、不純物を注入して、第２ソース／ドレイン拡散層４を形成する。

図２０は、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１５工程の半導体構造物の構成を例示する断面図である。その第１５工程において、その半導体構造物を全面的に覆うサイドウォール用酸化膜４１を形成した後、そのサイドウォール用酸化膜４１をエッチバックしてサイドウォール絶縁膜１３とサイドウォール絶縁膜１４とを形成する。

その後、上述の図３に例示したように、第１ソース／ドレイン側シリサイド２１、第２ソース／ドレイン側シリサイド２２及びコントロールゲートシリサイド２３を形成して本実施形態のスプリットゲート型不揮発性メモリセル１を構成する。

［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。図２１は、第２実施形態のスプリットゲート型不揮発性メモリセル１の構成を例示する断面図である。第２実施形態のスプリットゲート型不揮発性メモリセル１は、第１ソース／ドレイン拡散層３の上に、ソースプラグ４４を備え、そのソースプラグ４４の上にシリサイド４６を備えている。第２実施形態のスプリットゲート型不揮発性メモリセル１において、ソースプラグ４４は、コントロールゲート６が形成されるときに、同じ工程で形成される。

図２２は、第２実施形態のスプリットゲート型不揮発性メモリセル１における、ウェル１５と素子分離領域９の構成を例示する平面図である。素子分離領域９は、基板２にウェル１５が形成された後、そのウェル１５を分離するように形成される。第２実施形態のスプリットゲート型不揮発性メモリセル１において、隣り合うメモリセルのソースプラグ４４は、接続されている。そのため、第２実施形態の素子分離領域９は、第１実施形態の素子分離領域９と異なり、隣り合うメモリセルの、第１ソース／ドレイン拡散層３の間のウェル１５を分離している。

以下に、第２実施形態のスプリットゲート型不揮発性メモリセル１の製造について説明を行う。第２実施形態の製造において、第１工程から第６工程までは、上述の第１実施形態と同様である。したがって、その第１から第６工程までの説明は省略する。図２３は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第７工程の半導体構造物の構成を例示する断面図である。その第７工程において、フローティングゲート５を形成した後、ゲート絶縁膜用酸化膜３１を選択的に除去する前に、フォトレジスト４２を形成する。そのフォトレジスト４２は、第１実施形態のフォトレジスト３９と同様に、スペーサー絶縁膜１１の間の開口部に対応する位置に、開口部を有している。そのフォトレジスト４２を用いて、ウェル１５に第１ソース／ドレイン拡散層３を形成する。その第７工程では、フォトレジスト４２を用いたフォトリソグラフィ工程によって、スプリットゲート型不揮発性メモリセル１の第１ソース／ドレイン側シリサイド２１に対応する位置に開口部を有するレジストを配置するようにしてもよい。

図２４は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第８工程の半導体構造物の構成を例示する断面図である。その第８工程において、フォトレジスト４２（またはレジスト）を除去した後、露出しているゲート絶縁膜用酸化膜３１をエッチングによって除去する。この工程によって、フローティングゲート５の下のゲート絶縁膜７を形成する。

図２５は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第９工程の半導体構造物の構成を例示する断面図である。その第９工程において、第１実施形態の第８工程と同様に、後の工程を経てトンネル絶縁膜８となるトンネル絶縁膜用酸化膜３６を、その半導体構造物を全体的に覆うように形成する。

図２６は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１０工程の半導体構造物の構成を例示する断面図である。その第１０工程において、フォトレジスト４２と同様のフォトレジスト４３を用いて、スペーサー絶縁膜１１の間の開口部のトンネル絶縁膜用酸化膜３６をエッチングする。そのエッチングによって、フローティングゲート５の側面にサイドウォール形状のサイドウォール絶縁膜１２を形成する。

図２７は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１１工程の半導体構造物の構成を例示する断面図である。その第１１工程において、その半導体構造物を全体的に覆うコントロールゲート用ポリシリコン膜３７を形成する。このとき、そのコントロールゲート用ポリシリコン膜３７は、後の工程でコントロールゲート６を形成するのに十分な膜厚で形成される。また、その第１１工程において、スペーサー絶縁膜１１の間の開口部が、そのコントロールゲート用ポリシリコン膜３７で埋められる。

図２８は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１２工程の半導体構造物の構成を例示する断面図である。その第１２工程において、そのコントロールゲート用ポリシリコン膜３７をエッチバックして、サイドウォール形状のコントロールゲート６を形成する。このとき、スペーサー絶縁膜１１の間の開口部にソースプラグ４４が同時的に形成される。

図２９は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１３工程の半導体構造物の構成を例示する断面図である。その第１３工程において、ウェル１５に不純物を注入して第２ソース／ドレイン拡散層４を生成する。

図３０は、第２実施形態のスプリットゲート型不揮発性メモリセル１を製造するための第１４工程の半導体構造物の構成を例示する断面図である。その第１４工程において、第１実施形態の第１５工程と同様に、その半導体構造物を全面的に覆うサイドウォール用酸化膜４１を形成した後、そのサイドウォール用酸化膜４１をエッチバックしてサイドウォール絶縁膜１４を形成する。その後、上述の図２１に例示したように、第２ソース／ドレイン側シリサイド２２、コントロールゲートシリサイド２３及びシリサイド４６を形成して第２実施形態のスプリットゲート型不揮発性メモリセル１を構成する。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…スプリットゲート型不揮発性メモリセル
１ａ…第１セル
１ｂ…第２セル
２…基板
３…第１ソース／ドレイン拡散層
４…第２ソース／ドレイン拡散層
５…フローティングゲート
６…コントロールゲート
７…ゲート絶縁膜
８…トンネル絶縁膜
９…素子分離領域
１１…スペーサー絶縁膜
１２…サイドウォール絶縁膜
１３…サイドウォール絶縁膜
１４…サイドウォール絶縁膜
１５…ウェル
２１…第１ソース／ドレイン側シリサイド
２２…第２ソース／ドレイン側シリサイド
２３…コントロールゲートシリサイド
３１…ゲート絶縁膜用酸化膜
３２…フローティングゲート用ポリシリコン膜
３３…第１窒化膜
３４…傾斜部
３５…スペーサー絶縁膜用酸化膜
３６…トンネル絶縁膜用酸化膜
３７…コントロールゲート用ポリシリコン膜
３８…残留ポリシリコン
３９…フォトレジスト
４１…サイドウォール用酸化膜
４２…フォトレジスト
４３…フォトレジスト
４４…ソースプラグ
４５…サイドウォール
４６…シリサイド
１０１…スプリットゲート型不揮発性メモリセル
１０２…基板
１０３…第１ソース／ドレイン拡散層
１０４…第２ソース／ドレイン拡散層
１０５…フローティングゲート
１０６…コントロールゲート
１０７…ゲート酸化膜
１０８…トンネル酸化膜
１０９…ソースプラグ
１１１…スペーサー

Claims (11)

1. 基板と、
   ゲート絶縁膜を介して前記基板の上に形成されたフローティングゲートと、
   トンネル絶縁膜を介して前記フローティングゲートの隣に形成されたコントロールゲートと、
   前記コントロールゲート側の前記基板に形成された第１ソース／ドレイン拡散層と、
   前記フローティングゲート側の前記基板に形成された第２ソース／ドレイン拡散層と、
   前記第１ソース／ドレイン拡散層と前記第２ソース／ドレイン拡散層との間の前記基板に設けられるチャネル領域と、
   前記第２ソース／ドレイン拡散層に接触しているシリサイドと
   を具備する
   スプリットゲート型不揮発性半導体記憶装置。
2. 請求項１に記載のスプリットゲート型不揮発性半導体記憶装置において、
   前記第１ソース／ドレイン拡散層は、
   ＳＴＩ領域によって、隣のスプリットゲート型不揮発性半導体記憶装置に設けられた第１ソース／ドレイン拡散層と分離され、
   前記第２ソース／ドレイン拡散層は、
   前記隣のスプリットゲート型不揮発性半導体記憶装置に設けられた第２ソース／ドレイン拡散層と前記ＳＴＩ領域によって分離されることなく配置されている
   スプリットゲート型不揮発性半導体記憶装置。
3. 請求項１又は２に記載のスプリットゲート型不揮発性半導体記憶装置において、さらに、
   前記フローティングゲートの上を覆うスペーサー絶縁膜と、
   前記フローティングゲートの側面を覆うサイドウォール絶縁膜と
   を備え、
   前記フローティングゲートは、
   前記コントロールゲート側の縁に設けられた鋭角部を有し、
   前記トンネル絶縁膜は、
   前記鋭角部を覆うように、前記フローティングゲートと前記コントロールゲートとの間に設けられ、
   前記サイドウォール絶縁膜は、
   前記フローティングゲートの前記鋭角部の反対側の側面に設けられる
   スプリットゲート型不揮発性半導体記憶装置。
4. 請求項１から３のいずれか１項に記載のスプリットゲート型不揮発性半導体記憶装置において、
   第１セルと、
   前記第２ソース／ドレイン拡散層を基準に前記第１セルに対称な第２セルと
   を備え、
   前記フローティングゲートは、
   前記第１セルの設けられた第１フローティングゲートと、
   前記第２セルに設けられた第２フローティングゲートと
   を含み、
   前記コントロールゲートは、
   前記第１セルの設けられた第１コントロールゲートと、
   前記第２セルに設けられた第２コントロールゲートと
   を含み、
   前記サイドウォール絶縁膜は、
   前記第１フローティングゲートの、前記第２ソース／ドレイン拡散層側の側面を覆う第１サイドウォール絶縁膜と、
   前記第２フローティングゲートの、前記第２ソース／ドレイン拡散層側の側面を覆う第２サイドウォール絶縁膜と
   を含み、
   前記第２ソース／ドレイン拡散層は、
   前記第１セルと前記第２セルとに共用となるように設けられ、
   前記シリサイドは、
   前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜との間に形成される
   スプリットゲート型不揮発性半導体記憶装置。
5. （ａ）第１側面と第２側面とを有する開口部を備えるスペーサー形成用絶縁膜と、
   前記開口部によって露出する露出面を有し、前記露出面の前記第１側面に近い部分と前記第２側面に近い部分とに傾斜部を有するフローティングゲートポリシリコン膜と、
   前記フローティングゲートポリシリコン膜と基板との間に設けられたゲート絶縁膜用絶縁膜と、
   前記第１側面を覆うサイドウォール形状の第１スペーサー絶縁膜と、
   前記第２側面を覆うサイドウォール形状の第２スペーサー絶縁膜と
   を備える半導体構造物を形成するステップと、
   （ｂ）前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜とを除去することなく前記スペーサー形成用絶縁膜を除去して、前記フローティングゲートポリシリコン膜の表面を部分的に露出するステップと、
   （ｃ）前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜とをマスクに、前記フローティングゲートポリシリコン膜と前記ゲート絶縁膜とを選択的に除去して、鋭角部を有するフローティングゲートを形成するとともに、前記基板を部分的に露出するステップと、
   （ｄ）露出した前記基板の露出面と、前記ゲート絶縁膜の側面と、前記フローティングゲートの側面と、とを覆うトンネル絶縁膜を形成するステップと、
   （ｅ）前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間の前記トンネル絶縁膜を除去して、前記基板の表面を露出するステップと、
   （ｆ）前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間にシリサイドを形成するステップと
   を具備する
   スプリットゲート型不揮発性半導体記憶装置の製造方法。
6. 請求項５に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
   前記（ｃ）ステップは、
   前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間の前記フローティングゲートポリシリコン膜と、前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との外側の前記フローティングゲートポリシリコン膜とを、同時的に除去する工程を含む
   スプリットゲート型不揮発性半導体記憶装置の製造方法。
7. 請求項６に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
   前記（ｅ）ステップは、
   前記トンネル絶縁膜の上にコントロールゲートポリシリコン膜を形成する工程と、
   前記コントロールゲートポリシリコン膜をエッチバックしてコントロールゲートを形成する工程と、
   前記コントロールゲートポリシリコン膜をエッチバックしたときに、前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間に残留した前記コントロールゲートポリシリコン膜を除去して、前記トンネル絶縁膜を露出する工程と、
   露出した前記トンネル絶縁膜を除去する工程と
   を含む
   スプリットゲート型不揮発性半導体記憶装置の製造方法。
8. 請求項７に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
   前記（ｅ）ステップは、
   前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間に対応する開口部を有するフォトレジストを配置する工程と、
   前記フォトレジストをマスクに、前記コントロールゲートポリシリコン膜を除去する工程と、
   前記フォトレジストをマスクに、前記トンネル絶縁膜を除去して前記基板の表面を露出する工程と
   を含む
   スプリットゲート型不揮発性半導体記憶装置の製造方法。
9. 請求項８に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
   前記（ｆ）ステップは、
   対称に配置され、前記ゲート絶縁膜の側面と前記フローティングゲートの側面とを覆うサイドウォール絶縁膜の対を形成する工程と、
   前記サイドウォール絶縁膜の対の間に前記シリサイドを形成する工程と
   を含む
   スプリットゲート型不揮発性半導体記憶装置の製造方法。
10. 請求項７に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
    前記（ｅ）ステップは、
    前記第１スペーサー絶縁膜と前記第２スペーサー絶縁膜との間に対応する開口部を有するフォトレジストを配置する工程と、
    前記フォトレジストをマスクに、前記トンネル絶縁膜を除去して前記基板の表面を露出する工程と、
    前記トンネル絶縁膜の表面と前記基板の表面を覆うコントロールゲートポリシリコン膜を形成する工程と、
    前記コントロールゲートポリシリコン膜をエッチバックしてコントロールゲートとソースプラグとを形成する工程と
    を含む
    スプリットゲート型不揮発性半導体記憶装置の製造方法。
11. 請求項１０に記載のスプリットゲート型不揮発性半導体記憶装置の製造方法において、
    前記（ｆ）ステップは、
    前記コントロールゲートとソースプラグとにシリサイドを形成する工程を含む
    スプリットゲート型不揮発性半導体記憶装置の製造方法。

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