[go: up one dir, main page]

KR101374317B1 - 저항 소자를 갖는 반도체 장치 및 그 형성방법 - Google Patents

저항 소자를 갖는 반도체 장치 및 그 형성방법 Download PDF

Info

Publication number
KR101374317B1
KR101374317B1 KR1020070085013A KR20070085013A KR101374317B1 KR 101374317 B1 KR101374317 B1 KR 101374317B1 KR 1020070085013 A KR1020070085013 A KR 1020070085013A KR 20070085013 A KR20070085013 A KR 20070085013A KR 101374317 B1 KR101374317 B1 KR 101374317B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
region
gate
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070085013A
Other languages
English (en)
Other versions
KR20090020329A (ko
Inventor
신진현
조성순
김민철
최승욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070085013A priority Critical patent/KR101374317B1/ko
Priority to US12/077,379 priority patent/US8154104B2/en
Priority to TW097127653A priority patent/TW200913232A/zh
Priority to CN2008101445666A priority patent/CN101373765B/zh
Priority to JP2008214470A priority patent/JP2009055029A/ja
Publication of KR20090020329A publication Critical patent/KR20090020329A/ko
Priority to US13/412,700 priority patent/US8610218B2/en
Priority to US14/089,075 priority patent/US9379115B2/en
Application granted granted Critical
Publication of KR101374317B1 publication Critical patent/KR101374317B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

저항 소자를 갖는 반도체 장치가 제공된다. 반도체 장치는 소자분리 영역 상에 저항 패턴을 갖고, 활성 영역 상에 물질층 및 물질층 상의 금속성 막(metallic layer)을 포함하는 게이트 패턴을 포함할 수 있다. 저항 패턴은 활성영역의 반도체 기판 표면 보다 낮은 하부면을 가질 수 있다. 저항 패턴은 금속성 막을 포함하지 않도록 형성되므로, 게이트의 저항을 충분히 줄일 수 있음과 동시에 저항 소자의 저항을 크고 안정되도록 유지하는 것이 가능하다.
저항 패턴, 금속실리사이드막, 안정성

Description

저항 소자를 갖는 반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE HAVING A RESISTOR AND METHOD FORMING THEREOF}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로 더욱 상세하게는 저항 소자를 구비하는 반도체 장치 및 그 형성 방법에 관한 것이다.
디지털 카메라, MP3 플레이어, 휴대폰 및 컴퓨터와 같은 대부분의 전자 장치에는 트랜지스터, 커패시터, 다이오드 및 저항 소자(resistor) 등으로 구성되는 반도체 장치들이 사용된다. 단순하지만 전자 회로의 동작을 위해 매우 중요한 역할을 하는 상기 저항 소자는 반도체 장치의 용도에 따라 다양한 크기의 저항값(resistance)을 가질 수 있다.
일반적으로 요구되는 상기 저항 소자의 저항 크기는 배선 (interconnection)을 위해 사용되는 낮은 비저항의 도전성 물질들을 사용하기에는 너무 큰 수준이다. 상기 저항 소자로 낮은 비저항을 갖는 도전성 물질이 사용되면, 상기 요구되는 저항 크기를 충족시키기 위해서 상기 저항 소자의 길이를 증가시켜야 한다. 그러나 저항 소자의 길이를 증가시키는 것은 칩 면적의 증가를 유발하여, 반도체 장치의 집적도를 저하시키는 점에서 바람직하지 않다. 이에 따라, 대부분의 반도체 장치에 서, 게이트 전극 또는 콘택 플러그 등으로 사용되는 폴리실리콘으로 상기 저항 소자를 제조한다. 칩 면적의 증가 없이 또한 새로운 물질의 추가 없이 저항 소자를 구비하는 반도체 장치를 제조할 수 있다.
한편, 플래시 메모리 장치에서 제어 게이트 전극은, 일반적으로 동작 속도를 향상시키기 위하여 금속성 막(metallic layer), 예를 들면 금속실리사이드막을 포함한다. 이때, 제어 게이트 전극의 물질을 저항 소자로 사용하는 경우, 상기 금속성 막은 매우 낮은 저항값을 갖기 때문에, 저항의 길이를 증가시켜야 한다. 이는 전술한 바와 같이 반도체 고집적화에 어려움을 가중시킬 수 있다.
본 발명의 목적은 적절한 저항값을 얻기 용이한 저항 소자를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 저항값 조절이 용이한 저항 소자를 구비하는 반도체 장치 형성방법을 제공하는 데 있다.
본 발명의 실시예들에 따르면, 저항 소자를 갖는 반도체 장치가 제공된다. 상기 반도체 장치는 소자분리 영역 및 상기 소자분리 영역에 의하여 한정되는 활성 영역을 구비하는 반도체 기판; 상기 소자분리 영역 상의 저항 패턴; 및 상기 활성 영역 상에, 그 상부에 금속성 막(metallic layer)을 갖는 게이트 패턴을 포함할 수 있다. 상기 저항 패턴은 상기 활성영역의 상기 반도체 기판 표면 보다 낮은 하부면을 가질 수 있다.
상기 저항 패턴은 상기 금속성 막을 포함하지 않는 물질층으로 구성될 수 있다. 상기 게이트 패턴은 전하저장막, 제어 게이트 패턴, 및 상기 전하저장막과 상기 제어 게이트 패턴 사이의 유전막을 포함할 수 있다. 상기 물질층은 도핑된 폴리실리콘막이고, 상기 제어 게이트 패턴은 상기 물질층 및 상기 물질층 상의 상기 금속성 막(metallic layer)을 포함할 수 있다. 상기 금속성 막은 금속막(metal layer) 또는 금속실리사이드막일 수 있다. 상기 소자분리 영역에 채워진 소자분리 절연막은 상기 활성영역의 상기 반도체 기판 표면 보다 낮은 상부면을 가질 수 있 다.
일 실시예에서, 상기 반도체 장치는 각각 소자분리 영역 및 상기 소자분리 영역에 의하여 한정되는 활성 영역을 갖는 셀 영역 및 주변회로 영역을 구비하는 반도체 기판; 상기 주변회로 영역의 상기 소자분리 영역 상의 저항 패턴; 및 상기 활성 영역 상에, 그 상부에 금속성 막을 갖는 게이트 패턴을 포함할 수 있다. 상기 셀 영역의 상기 소자분리 절연막의 상부면 보다 상기 저항 패턴이 놓여진 소자분리 절연막의 상부면이 낮을 수 있다. 상기 저항 패턴과 상기 게이트 패턴은 동일한 물질층을 포함하고, 상기 저항 패턴은 상기 금속성 막을 포함하지 않을 수 있다.
본 발명의 실시예들에 따르면, 저항 소자를 갖는 반도체 장치 형성방법이 제공된다. 상기 형성방법은 소자분리 영역 및 상기 소자분리 영역에 의하여 한정되는 활성 영역을 구비하는 반도체 기판을 준비하는 것; 그리고 상기 소자분리 영역 상에 저항 패턴을 형성하고, 상기 활성 영역 상에 물질층 및 상기 물질층 상의 금속성 막을 갖는 게이트 패턴을 형성하는 것을 포함할 수 있다. 상기 저항 패턴은 상기 활성영역의 상기 반도체 기판 표면 보다 낮은 하부면을 갖도록 형성될 수 있다. 상기 저항 패턴은 상기 게이트 패턴의 상기 물질층과 동시에 형성될 수 있다.
본 발명에서, 플래시 메모리 장치를 예를 들어 설명할 것이지만, 이에 한정되지 않을 수 있다. 또한 상기 플래시 메모리 장치는 전하저장 패턴 형을 예를 들어 설명할 것이지만, 전하 트랩형 또한 적용될 수 있을 것이다.
본 발명의 실시예들에 따르면, 게이트 패턴에는 금속실리사이드막이 형성되 지만 저항 소자를 구성하는 저항 패턴에는 금속실리사이드막이 형성되지 않으므로, 게이트의 저항을 충분히 줄일 수 있음과 동시에 저항 소자의 저항을 크고 안정되도록 유지하는 것이 가능하다. 또한, 금속실리사이드막 형성 이후의 후속 공정에서의 열처리에 의한 저항 소자의 저항 변화를 방지할 수 있다. 이에 따라, 이러한 저항 소자를 갖는 반도체 장치의 프로그램, 소거 및 읽기 동작에서의 특성 변화를 줄일 수 있어 동작 마진(operation margin)의 감소를 방지할 수 있다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
본 명세서에서, 전자 장치는 반도체 장치를 포함하는 다양한 종류의 전자 장치일 수 있고, 상기 반도체 장치는 플래시 메모리 등의 메모리 장치를 포함하여 구성되는 다양한 종류의 반도체 장치일 수 있다.
도 1을 참조하여, 본 발명의 실시예들에 따른 메모리 장치(100)가 설명된다. 도 1을 참조하면, 상기 메모리 장치(100)는 셀 트랜지스터를 갖는 셀 영역(a)과 저항소자를 갖는 주변회로 영역(b)을 포함할 수 있다. 상기 메모리 장치는 소자분리 영역(102) 및 상기 소자분리 영역에 의하여 한정되는 활성 영역(103)을 구비하는 반도체 기판(101) 상에 제공된다. 상기 셀 영역(a)은 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 이들 사이의 워드 라인들(WL)을 포함할 수 있다. 상기 스트링 선택 라인(SSL)에 인접한 활성 영역에는 비트 라인 콘택(BC)이 형성될 수 있다. 상기 주변 회로 영역(b)은 주변회로 트랜지스터 영역(b1) 및 저항 영역(b2)을 포함할 수 있다. 상기 주변회로 트랜지스터 영역(b1)은 주변회로 트랜지스터를 위한 게이트 라인들(GL)을 가질 수 있다. 상기 게이트 라인들(GL) 사이의 간격은 상기 셀 영역의 워드 라인들 및/또는 선택 라인들 사이의 간격 보다 넓을 수 있다. 상기 저항 영역(b2)은 저항 소자가 형성된 영역으로, 소자분리 영역 상에 형성된 저항 패턴(R) 및 상기 저항 패턴(R)에 인접하여 배치된 더미 게이트 패턴(DG)을 포함할 수 있다. 상기 저항 패턴의 양단에는 저항 단자를 위한 콘택들(RC)이 연결될 수 있다.
상기 선택 라인들(SSL, GSL), 상기 워드 라인들(WL), 게이트 라인들(GL) 및 상기 더미 저항 패턴(DR)은 그들의 상부에 금속성 막(metallic layer), 예를 들면 금속실리사이드막을 포함할 수 있다. 반면, 상기 저항 패턴은 상기 금속성 막을 포함하지 않는다.
도 2a 내지 도 10a 및 도 2b 내지 도 10b를 참조하여, 본 발명의 일 실시예에 따른 메모리 장치 형성방법이 설명된다. 도 2a 내지 도 10a는 도 1의 I-I'선 및 II-II'선, 도 2b 내지 도 10b는 도 1의 III-III'선 및 IV-IV'선에 대한 공정 단계별 단면도들이다.
도 2a 및 도 2b를 참조하면, 소자분리 영역 및 상기 소자분리 영역에 의하여 한정되는 활성 영역(103)을 구비하는 반도체 기판(101)이 제공된다. 상기 활성 영역(103) 상에, 터널 절연막(111)을 개재하여 전하저장막(112)을 형성한다. 상기 터널 절연막(111)은 열 산화막일 수 있고, 상기 전하저장막(112)은 도프드 폴리실리콘막 또는 전하 트랩막으로 구성될 수 있다. 상기 전하 트랩막은 MwSixOyNz (M: 금속, Si: 실리콘, O: 산소, N: 질소)의 화학 구조를 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 전하 트랩막은 실리콘, 금속 및 금속 실리사이드의 산화막들 또는 이들의 질화막들 중의 적어도 한가지일 수 있다. 상기 전하 트랩막은 상기 터널 절연막(111) 상에 이차원적으로 배열되는 도전성 물질 점들(conductive material dots)을 더 구비할 수 있다. 상기 도전성 물질 점들 각각은 수 내지 수백 옹스트롬의 직경을 가질 수 있다. 상기 소자분리 영역에, 상기 전하저장막(112)의 측벽에 정렬된 소자분리 절연막(104)이 형성된다.
상기 소자분리 절연막(104)의 형성 방법이 설명된다. 상기 활성 영역(103) 상에 형성된 상기 전하저장막(112) 및 그 상부의 마스크 패턴(미도시)을 사용하여 상기 반도체 기판(101)을 식각하여, 트렌치(105)를 형성할 수 있다. 소자분리 절연막이 상기 트렌치를 채우고 상기 전하저장막(112)을 덮도록 형성된다. 상기 전하저장막(112)이 노출될 때까지 상기 소자분리 절연막을 평탄화할 수 있다. 상기 소자분리 절연막을 갭필 특성이 좋은 USG막 및/또는 고밀도 플라즈마 CVD 산화막일 수 있다.
다른 방법으로, 상기 활성 영역(103) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 반도체 기판(101)을 식각하여 트렌치(105)를 형성할 수 있다. 소자분리 절연막이 상기 트렌치를 채우고 상기 마스크 패턴을 덮도록 형성된다. 상기 마스크 패턴이 노출될 때까지 상기 소자분리 절연막을 평탄화할 수 있다. 상기 마스크 패턴을 선택적으로 제거하여 상기 활성영역의 반도체 기판을 노출한다. 노출된 반도체 기판에 터널 절연막(111)을 형성하고, 상기 전하저장막을 형성할 수 있다. 상기 전하저장막은 상기 도프드 폴리실리콘막 또는 전하 트랩막으로 구성될 수 있다. 상기 전하저장막이 도프드 폴리실리콘막인 경우, 상기 소자분리 절연막(104)이 노출될 때까지 상기 도프드 폴리실리콘막을 평탄화하여 상기 전하저장막(112)을 형성할 수 있다. 상기 전하저장막이 전하트랩막인 경우, 도면들에 도시된 것과는 달리, 상기 소자분리 절연막(104) 상으로 연장하여 덮을 수도 있다.
도 3a 및 도 3b를 참조하면, 상기 소자분리 절연막(104)을 리세스하여, 상기 전하저장막(112)의 측면을 노출할 수 있다. 후속으로 형성되는 제어 게이트와의 대 향 면적을 증가시키기 위함이다. 상기 전하저장막 및 상기 리세스된 소자분리 절연막(104) 상에 유전막(113) 및 제 1 도전막(114)을 형성한다. 상기 유전막은 상기 터널 절연막 보다 유전율이 큰 절연막, 예를 들면 ONO 막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막), 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다. 상기 제 1 도전막(114)은 도프드 폴리실리콘막일 수 있다.
도 4a 및 도 4b를 참조하면, 상기 셀 영역(a)에서 선택 트랜지스터의 버팅 콘택을 위한 제 1 오프닝(115a)과, 상기 주변회로 트랜지스터 영역(b1)을 노출하는 제 2 오프닝(115b)과, 상기 저항 영역(b2)을 노출하는 제 3 도프닝(115c)을 갖는 마스크 패턴(115)을 형성할 수 있다. 상기 마스크 패턴은 포토레지스터 패턴일 수 있다. 상기 마스크 패턴(115)을 사용하는 식각 공정이 수행될 수 있다. 이에 따라, 상기 셀 영역(a)에서, 상기 활성 영역의 상기 제 1 도전막(114) 및 상기 유전막(113)의 일부를 제거하여, 상기 전하저장막(112)의 일부를 노출하는 버팅 콘택홀(116)을 형성할 수 있다. 상기 제 1 도전막(114)은, 상기 식각 공정에 의하여 상기 유전막(113)이 손상되는 것을 방지할 수 있다.
상기 주변회로 트랜지스터 영역(b1)에서, 상기 제 1 도전막(114) 및 상기 유전막(113)은 제거되어, 상기 전하저장막(112)을 노출할 수 있다. 동시에, 상기 저항영역(b2)에서, 상기 소자분리 절연막(104) 상의 상기 제 1 도전막(114) 및 상기 유전막(113)을 제거한 후, 상기 마스크 패턴(115)을 식각 마스크로 상기 소자분리 절연막(104)을 더욱 리세스하여, 그 상부면이 상기 활성 영역(103)의 반도체 기판 표면 보다 낮게 되도록 할 수 있다. 상기 소자분리 절연막(104)을 리세스하는 공정은 상기 전하저장막(112)에 비해 상기 소자분리 절연막(104)을 보다 선택적으로 식각하는 공정일 수 있다. 즉, 상기 소자분리 절연막(104)을 리세스하는 공정 동안, 상기 셀 영역(a) 및 상기 주변회로 트랜지스터 영역(b1)에서 노출된 상기 전하저장막(112)은 거의 식각되지 않을 수 있다.
도 5a 및 도 5b를 참조하면, 상기 마스크 패턴(115)을 제거하고, 상기 제 1 도전막(114) 및 상기 리세스된 상기 소자분리 절연막(104) 상에 제 2 도전막(117)을 형성한다. 상기 제 2 도전막은 도프드 폴리실리콘일 수 있다. 상기 셀 영역(a)에서, 상기 제 2 도전막(117)은 상기 버팅 콘택홀(116)을 통하여 노출된 전하저장막(112)의 일부에 접촉하여 전기적으로 연결될 수 있다.
도 6a 및 도 6b를 참조하면, 마스크 패턴(118)이 상기 제 2 도전막(117) 상에 형성되고, 상기 마스크 패턴을 사용하여 상기 제 2 도전막(117) 및 상기 제 1 도전막(114)을 식각하는 공정이 수행될 수 있다. 상기 마스크 패턴(118)은 상기 제 2 도전막(117)에 비하여 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막으로 구성될 수 있다. 이에 의하여, 상기 셀 영역(a) 및 상기 주변회로 영역(b)에서, 상기 활성 영역 상에 예비 제어 게이트(119)가 형성될 수 있다. 동시에, 상기 저항 영역(b2)에서, 상기 소자분리 절연막(104) 상에 저항 패턴(120)이 형성될 수 있다. 상기 저항 패턴(120)은 상기 제 2 도전막(117)을 구성하는 물질로 구성될 수 있다.
연속하는 식각 공정에 의하여, 상기 유전막(113) 및 상기 전하저장막(112)이 패터닝되어, 유전 패턴(121) 및 전하저장 패턴(122)이 형성될 수 있다. 상기 전하 저장막(112)이 전하트랩막인 경우 상기 전하저장막은 패터닝되지 않을 수 있다. 이에 의하여. 상기 활성 영역 상에 상기 저항 패턴(120)으로부터 분리된 제 1 및 제 2 예비 게이트 패턴(123, 123a)이 형성될 수 있다. 상기 셀 영역(a)에서, 상기 제 1 예비 게이트 패턴(123)은 상기 전하저장 패턴(122), 상기 유전 패턴(121), 상기 예비 제어 게이트(119) 및 상기 마스크 패턴(118)으로 구성될 수 있다. 상기 주변회로 트랜지스터 영역(b1)에서, 상기 제 2 예비 게이트 패턴(123a)은 상기 유전 패턴을 포함하지 않고, 상기 전하저장 패턴(122)와 상기 예비 제어 게이트(119)는 서로 전기적으로 연결될 수 있다. 상기 저항 영역(b2)에서, 상기 제 1 예비 게이트 패턴(123)은 더미 게이트 패턴(DG)일 수 있다. 한편, 상기 저항 패턴(120)은 상기 제 1 및 제 2 예비 게이트 패턴(123, 123a)의 상부면 보다 낮은 상부면을 가질 수 있다.
상기 제 1 및 제 2 예비 게이트 패턴(123, 123a) 및 상기 저항 패턴(120)의 측벽에 절연 스페이서(124)를 형성할 수 있다. 상기 절연 스페이서(124)는 실리콘 산화막일 수 있다. 상기 저항 영역(b2)에서, 상기 절연 스페이서(124)는 상기 예비 게이트 패턴(123)의 측벽에서 상기 소자분리 절연막(104)의 상부면으로 연장될 수 있다. 상기 제 1 및 제 2 예비 게이트 패턴(123, 123a), 상기 저항 패턴(120) 및 상기 절연 스페이서(124)를 덮는 식각 저지막(125)이 형성될 수 있다. 상기 식각 저지막(125)은 후속 공정에서 그 위를 덮는 절연막과 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 7a 및 도 7b를 참조하면, 상기 예비 게이트 패턴들(123, 123a)과 상기 예 비 게이트 패턴들에 인접한 다른 예비 게이트 패턴들(123, 123a) 사이에, 보호 절연막(126)이 형성될 수 있다. 상기 보호 절연막(126)은 실리콘 산화막일 수 있다. 이를 위하여, 상기 식각 저지막(125)을 덮도록 상기 보호 절연막을 형성하고, 상기 식각 저지막(125)이 노출될 때까지 상기 보호 절연막을 평탄화할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정 또는 전면 식각 공정일 수 있다. 상기 화학적 기계적 연마 공정을 사용하는 평탄화 공정 동안, 상기 저항 패턴(120)에 인접한 상기 제 1 예비 게이트 패턴(123), 즉 더미 게이트 패턴(DG)은 디싱을 방지할 수 있는 더미 패턴으로 기능할 수 있다. 상기 저항 영역(b2)에서, 상기 보호 절연막(126)은 상기 저항 패턴(120) 상의 상기 식각 저지막(125)을 덮고, 상기 예비 게이트 패턴(123) 상의 식각 저지막(125)을 노출할 수 있다. 상기 보호 절연막(126)이 상기 저항 패턴(120))을 덮는 것에 의하여, 상기 저항 패턴(120)이 다른 물질, 특히 금속막 또는 금속실리사이드막에 의하여 받을 수 있는 영향을 줄일 수 있다.
도 8a 및 도 8b를 참조하면, 상기 예비 제어 게이트(119)의 상부면을 노출한다. 이를 위하여, 상기 보호 절연막(126), 상기 식각 저지막(125) 및 상기 마스크 패턴(118)을 선택적으로 식각하는 식각 공정, 예를 들면 화학적 기계적 평탄화 공정, 습식 또는 건식 식각 공정이 수행될 수 있다. 상기 화학적 기계적 평탄화 공정에서, 상기 예비 제어 게이트(119)가 식각 정지막으로 사용될 수 있다. 상기 보호 절연막(126), 상기 식각 저지막(126) 및 상기 절연 스페이서(124)가 추가적으로 식각되어, 상기 예비 제어 게이트(119)의 측면이 노출될 수 있다. 상기 추가적 식각은 건식 식각 공정에 의하여 수행될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 예비 제어 게이트(119) 상에 금속성 막이 형성될 수 있다. 상기 저항 패턴(120)은 상기 보호 절연막(126)에 의하여 덮여져 있기 때문에, 상기 금속성 막은 상기 저항 패턴(120)에 형성되지 않을 수 있다. 상기 금속성 막은 금속실리사이드막일 수 있다. 상기 노출된 예비 제어 게이트(119)의 상부면 및 측면에 상기 금속실리사이드막(127)이 선택적으로 형성되어, 제어 게이트(128)를 형성할 수 있다. 상기 제어 게이트(128)는 상기 제 1 도전막(114) 및 상기 제 2 도전막(117)을 구성하는 물질(예를 들면, 도프드 폴리실리콘) 및 상기 금속실리사이드막(127)으로 구성될 수 있다. 상기 금속실리사이드막(127)을 형성하는 것은 반도체 기판 상에 금속막을 형성하고 열처리하여 상기 금속막과 상기 예비 제어 게이트(119)를 반응시키는 것과, 상기 보호 절연막(126) 상의 미반응 금속막을 제거하는 것을 포함할 수 있다. 상기 금속막은 텅스텐, 코발트, 니켈 등일 수 있다.
이에 따라, 상기 셀 영역(a)에서, 상기 전하저장 패턴(122), 유전 패턴(121), 및 상기 제어 게이트(128)를 포함하는 셀 게이트 패턴(130)이 형성될 수 있다. 상기 주변회로 트랜지스터 영역(b1)에서, 상기 전하저장 패턴(122) 및 상기 제어 게이트(128)를 포함하는 주변 게이트 패턴(131)이 형성될 수 있다. 상기 저항 영역(b2)에서, 상기 전하저장 패턴(122), 상기 유전 패턴(121) 및 상기 제어 게이트(128)를 포함하는 더미 게이트 패턴(132)이 형성될 수 있다. 상기 전하저장막이 상기 전하트랩막인 경우 상기 주변회로 트랜지스터 영역(b1)에서, 상기 전하저장 패턴(122)은 제거될 수 있다. 상기 더미 게이트 패턴(132)에서, 상기 유전 패 턴(121)은 제거될 수 있다.
한편, 상기 저항 패턴(120)은 상기 보호 절연막(126)에 의하여 덮여져 있으므로, 상기 금속실리사이드막(127)은 상기 게이트 패턴들(130, 131, 132)에만 형성되고, 상기 저항 패턴(120)에서는 형성되지 않는다. 따라서, 상기 게이트 패턴들(130, 131, 132)의 게이트 저항을 충분히 줄일 수 있음과 동시에, 상기 저항 패턴(120)의 저항을 충분히 크고 안정되도록 유지할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 셀 영역(a)에서, 상기 스트링 선택 라인(SSL)에 인접한 상기 활성영역에 비트 라인 콘택홀이 형성될 수 있다. 이때, 상기 식각 저지막(126)에 의하여 상기 활성 영역의 기판이 과식각되는 것이 방지될 수 있다. 동시에, 상기 저항 영역(b2)에서, 상기 저항 패턴(120)을 노출하는 저항 콘택홀이 형성될 수 있다. 금속막이 상기 비트 라인 콘택홀 및 상기 저항 콘택홀을 채워, 비트 라인 콘택(BC) 및 저항 콘택(RC)을 형성할 수 있다.
도 2a 내지 도 10a 및 도 2b 내지 도 10b를 참조하여 형성된 본 발명의 일 실시예에 따른 메모리 장치의 구조가 설명된다. 도 1, 도 10a 및 도 10b를 참조하면, 상기 메모리 장치는 소자분리 영역(102) 및 상기 소자분리 영역에 의하여 한정되는 활성 영역(103)을 구비하는 반도체 기판(101), 상기 저항 영역(b2)의 상기 소자분리 영역 상의 저항 패턴(120, R), 상기 셀 영역(a)의 상기 활성 영역 상의 셀 게이트 패턴(130, SSL, GSL, WL), 상기 주변회로 트랜지스터 영역(b1)의 상기 활성 영역 상의 주변 게이트 패턴(131, GL), 및 상기 저항 영역(b2)의 상기 활성 영역 상의 더미 게이트 패턴(131, DG)을 포함할 수 있다.
상기 셀 영역(a)의 상기 소자분리 절연막의 상부면 보다 상기 저항 패턴이 놓여진 소자분리 절연막의 상부면이 낮을 수 있다.
상기 저항 패턴(120)은 어떤 물질층(119), 예를 들면 도핑된 폴리실리콘막으로 구성되고, 상기 금속성 막(127)을 포함하지 않는다. 상기 저항 패턴(120)은 상기 금속성 막의 하부면 보다 낮은 상부면을 가질 수 있다. 한편, 상기 저항 패턴(120)은 상기 활성영역의 상기 반도체 기판 표면 보다 낮은 하부면을 가질 수 있다.
상기 셀 게이트 패턴(130) 및 상기 더미 게이트 패턴(132)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 제어 게이트 패턴(128), 및 상기 전하저장 패턴과 상기 제어 게이트 패턴 사이의 유전 패턴(121)을 포함할 수 있다. 상기 전하저장 패턴(122)은 부유 게이트 형일 수 있지만, 이에 한정되지 않고 전하트랩 형일 수도 있다. 상기 유전 패턴은 상기 터널 절연막 보다 유전율이 큰 물질, 예를 들면 ONO 막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막), 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다. 상기 제어 게이트 패턴(128)은 상기 물질층(119) 및 상기 물질층 상의 상기 금속성 막(metallic layer, 127)을 포함할 수 있다. 상기 금속성 막은 금속실리사이드막, 예를 들면 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막일 수 있다. 한편, 상기 주변 게이트 패턴(131)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 및 제 어 게이트 패턴(128)을 포함할 수 있다.
상기 소자분리 영역(102)에 소자분리 절연막(104)이 채워진다. 상기 저항 영역(b2)에서, 상기 소자분리 절연막(104)은 상기 활성 영역(103)의 상기 반도체 기판(101) 표면 보다 낮은 상부면을 가질 수 있다. 또한, 상기 저항 영역(b2)에서의 소자분리 절연막(104)은 상기 셀 영역(a)의 소자분리 절연막(104) 보다 낮은 상부면을 가질 수 있다. 상기 게이트 패턴들(130, 131, 132) 및 상기 저항 패턴(120)의 측벽에, 상기 절연 스페이서(124)가 형성될 수 있다. 상기 저항 영역(b2)에서, 상기 절연 스페이서(124)는 상기 소자분리 영역(102)에 가장 인접한 게이트 패턴의 측벽에서, 상기 소자분리 절연막의 상부면으로 연장할 수 있다.
상기 저항 패턴(120) 및 상기 절연 스페이서(124)를 덮는 식각 저지막(125)이 형성될 수 있다. 상기 게이트 패턴(130, 131. 132)과 상기 게이트 패턴에 인접한 다른 게이트 패턴(130, 131, 132) 사이에, 보호 절연막(126)이 형성될 수 있다. 상기 보호 절연막(126)은 상기 저항 패턴(120) 상의 상기 식각 저지막(125)을 덮고, 상기 게이트 패턴(130, 131. 132) 상의 식각 저지막(125)을 노출할 수 있다. 상기 보호 절연막(126)은 실리콘 산화막일 수 있다. 상기 식각 저지막(125) 및 상기 보호 절연막(126) 상에 층간 절연막(141)이 형성될 수 있다. 상기 식각 저지막(125)은 그 상부를 덮은 상기 보호 절연막(126) 및 상기 층간 절연막(141)과 식각 선택비를 가지는 것이 바람직하다. 상기 식각 저지막(125)은 상기 보호 절연막(126) 및 상기 층간 절연막(141)을 관통하여 상기 반도체 기판의 활성 영역(103)에 연결되는 콘택(BC, RC)을 형성하는 식각 공정에서, 식각 정지막으로 사용될 수 있다.
도 11a 내지 도 13a 및 도 11b 내지 도 13b를 참조하여, 본 발명의 다른 실시예에 따른 메모리 장치가 설명된다. 도 2a 내지 도 10a 및 도 2b 내지 도 10b를 참조하여 설명된 일 실시예와 동일한 구성은 동일한 도면 부호가 사용될 수 있다. 도 11a 내지 도 13a는 도 1의 I-I'선 및 II-II'선, 도 11b 내지 도 13b는 도 1의 III-III'선 및 IV-IV'선에 대한 공정 단계별 단면도들이다.
도 11a 및 도 11b를 참조하면, 도 7a 및 도 7b를 참조하여 설명된 공정 이후의 공정이 설명된다. 상기 예비 제어 게이트(119)의 상부면을 노출한다. 이를 위하여, 상기 보호 절연막(126), 상기 식각 저지막(125) 및 상기 마스크 패턴(118)을 선택적으로 식각하는 식각 공정, 예를 들면 화학적 기계적 평탄화 공정 또는 건식 식각 공정이 수행될 수 있다. 상기 화학적 기계적 평탄화 공정에서, 상기 예비 제어 게이트(119)가 식각 정지막으로 사용될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 예비 제어 게이트(119)가 리세스될 수 있다. 상기 리세스 공정은 상기 예비 제어 게이트를 구성하는 물질, 예를 들면 폴리실리콘에 선택성을 갖는 식각 공정일 수 있다.
도 13a 및 도 13b를 참조하면, 상기 리세스된 예비 제어 게이트(119) 및 상기 보호 절연막(126) 상에 금속성 막(129)이 형성될 수 있다. 상기 금속성 막은 배리어 금속막(129a) 및 상기 배리어 금속막 상의 금속막(129b)을 포함할 수 있다. 상기 배리어 금속막(129a)은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있다. 상기 금속막은 텅스텐일 수 있다. 상기 보호 절연막(126)이 노출될 때까 지 상기 금속성 막을 식각하는 공정이 수행될 수 있다. 상기 금속성 막의 식각 공정은 화학적 기계적 평탄화 공정 또는 건식 식각 공정일 수 있다. 이러한 금속 다마신 공정에 의하여, 상기 금속성 막은 상기 예비 제어 게이트(119) 상에만 형성되고, 상기 저항 패턴(120) 상에는 형성되지 않을 수 있다. 이후, 도 10a 및 도 10b와 동일한 공정으로 비트 라인 콘택(BC) 및 저항 콘택(RC)이 형성될 수 있다.
도 11a 내지 도 13a 및 도 11b 내지 도 13b를 참조하여 형성된 본 발명의 다른 실시예에 따른 메모리 장치의 구조가 설명된다. 도 1, 도 10a 및 도 10b를 참조하여 설명된 본 발명의 일 실시예에 다른 반도체 장치와 동일한 구성에 대한 설명은 생략되고, 다른 구성 요소 만이 설명된다.
도 1, 도 13a 및 도 13b를 참조하면, 상기 셀 게이트 패턴(130, SSL, GSL, WL) 및 상기 더미 게이트 패턴(132, DG)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 제어 게이트 패턴(128), 및 상기 전하저장 패턴과 상기 제어 게이트 패턴 사이의 유전 패턴(121)을 포함할 수 있다. 상기 제어 게이트 패턴(128)은 상기 물질층(119) 및 상기 물질층 상의 상기 금속성 막(metallic layer, 129)을 포함할 수 있다. 상기 금속성 막은 금속실리사이드막이 아닐 수 있다. 상기 금속성 막(129)은 배리어 금속막(129a) 및 상기 배리어 금속막 상의 금속막(129b)을 포함할 수 있다. 상기 배리어 금속막(129a)은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있다. 상기 배리어 금속막은 상기 물질층(119)을 구성하는 도핑된 폴리실리콘막과 접촉하여, 상기 금속막(129b)과 상기 폴리실리콘막이 반응하는 것을 방지할 수 있다. 한편, 상기 주변 게이트 패 턴(131, GL)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 및 상기 제어 게이트 패턴(128)을 포함할 수 있다.
도 14a 내지 도 20a 및 도 14b 내지 도 20b를 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 장치가 설명된다. 도 2a 내지 도 10a 및 도 2b 내지 도 10b를 참조하여 설명된 일 실시예와 동일한 구성은 동일한 도면 부호가 사용될 수 있다. 도 14a 내지 도 20a는 도 1의 I-I'선 및 II-II'선, 도 14b 내지 도 20b는 도 1의 III-III'선 및 IV-IV'선에 대한 공정 단계별 단면도들이다.
도 14a 및 도 14b를 참조하면, 도 3a 및 도 3b를 참조하여 설명된 제 1 도전막(114) 상에, 상기 셀 영역(a)에서 선택 트랜지스터의 버팅 콘택을 위한 제 1 오프닝(115a)과, 상기 주변회로 트랜지스터 영역(b1)을 노출하는 제 2 오프닝(115b)을 갖는 마스크 패턴(115)을 형성할 수 있다. 이때, 상기 마스크 패턴(115)은 상기 저항 영역(b2)을 덮는다. 상기 마스크 패턴은 포토레지스터 패턴일 수 있다.
상기 마스크 패턴을 사용하는 식각 공정이 수행될 수 있다. 이에 따라, 상기 셀 영역(a)에서, 상기 활성 영역의 상기 제 1 도전막(114) 및 상기 유전막(113)의 일부를 제거하여, 상기 전하저장막(112)의 일부를 노출하는 버팅 콘택홀(116)을 형성할 수 있다. 상기 주변회로 트랜지스터 영역(b1)에서, 상기 제 1 도전막(114) 및 상기 유전막(113)이 전부 제거될 수 있다. 반면, 상기 저항 영역(b2)에서는 도 2c와 같은 상기 소자분리 절연막(104)의 리세스는 없을 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제 1 도전막(114) 상에 제 2 도전막(117)을 형성한다. 상기 제 2 도전막은 도프드 폴리실리콘일 수 있다. 상기 셀 영역(a)에서, 상기 제 2 도전막(117)은 상기 버팅 콘택홀(116)을 통하여 노출된 전하저장막(112)의 일부에 접촉하여 전기적으로 연결될 수 있다. 상기 주변회로 트랜지스터 영역(b1)에서, 상기 제 2 도전막(117)과 상기 전하저장막(114)은 전기적으로 연결될 수 있다.
도 16a 및 도 16b를 참조하면, 마스크 패턴(118)이 상기 제 2 도전막(117) 상에 형성되고, 상기 마스크 패턴을 사용하여 상기 제 2 도전막(117) 및 상기 제 1 도전막(114)을 식각하는 공정이 수행될 수 있다. 상기 마스크 패턴은 상기 제 2 도전막에 비하여 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막으로 구성될 수 있다. 이에 의하여, 제 2 도전막으로 구성된 예비 제어 게이트(119)가 형성될 수 있다. 이어서, 상기 유전막(113) 및 상기 전하저장막(112)이 패터닝되어, 유전 패턴(121) 및 전하저장 패턴(122)이 형성될 수 있다. 이에 의하여. 상기 셀 영역(a) 및 상기 저항 영역(b2)의 상기 활성 영역 상에 제 1 예비 게이트 패턴(123)이 형성되고, 상기 주변회로 트랜지스터 영역(b2)의 상기 활성 영역 상에 제 2 예비 게이트 패턴(123a)형성될 수 있다.
상기 제 1 및 제 2 예비 게이트 패턴(123, 123a)의 형성 공정 동안, 상기 저항 영역(b2)에서, 상기 소자분리 절연막(104)이 리세스되어, 그 상부면이 상기 활성 영역(103)의 반도체 기판 표면 보다 낮게 되도록 할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제 1 및 제 2 예비 게이트 패턴(123, 123a)의 측벽에 절연 스페이서(124)를 형성할 수 있다. 상기 절연 스페이서(124)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 저항 영역(b2)에서, 상기 절연 스페이서(124)는 상기 예비 게이트 패턴(123)의 측벽에서 상기 소자분리 절연막(104)의 상부면으로 연장될 수 있다. 상기 예비 게이트 패턴(123, 123a), 상기 소자분리 절연막(104) 및 상기 절연 스페이서(124)를 덮는 식각 저지막(125)이 형성될 수 있다. 상기 식각 저지막(125)은 후속 공정에서 그 위를 덮는 절연막과 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 식각 저지막(125) 상에 갭필 절연막(133)을 형성할 수 있다. 상기 갭필 절연막(133)은 갭필 특성이 좋은 절연막으로, 예를 들면, 고밀도 플라즈마 CVD 산화막, USG 산화막 또는 SOG 산화막일 수 있다. 일반적으로 상기 셀 영역(a)에서 셀 트랜지스터들 사이의 공간은 충분히 좁기 때문에 상기 절연 스페이서(124)로 채워질 수 있지만, 상기 주변회로 트랜지스터 영역(b1)에서 상기 주변 게이트 라인들(GL) 사이의 공간은 넓기 때문에 깊은 골을 형성할 수 있다. 때문에, 후속되는 저항막 형성 과정에서 저항막의 잔류물이 남겨져 단락이 발생할 수 있어, 상기 갭필 절연막 이러한 문제를 미리 방지할 수 있다. 자세한 설명은 후술한다.
상기 갭필 절연막(133) 상에 저항막을 형성할 수 있다. 상기 저항막은 폴리실리콘막일 수 있다. 상기 폴리실리콘막은 저항 소자의 특성에 알맞은 저항율을 갖도록 불순물이 도핑될 수 있다. 상기 저항막을 식각하여, 상기 저항 영역(b2)에서 상기 소자분리 절연막(104) 상에 상기 예비 게이트 패턴(123)으로부터 이격된 저항 패턴(120)을 형성할 수 있다. 전술한 바와 같이 상기 갭필 절연막(133)의 존재에 의하여, 상기 넓은 간격을 갖는 상기 주변 게이트 라인들(GL) 사이의 공간에 상기 저항막의 잔류물이 생성되지 않고 완전히 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 예비 게이트 패턴들(123, 123a)과 상기 예비 게이트 패턴들에 인접한 다른 예비 게이트 패턴들(123, 123a) 사이에, 보호 절연막(126)이 형성될 수 있다. 상기 보호 절연막(126)은 실리콘 산화막일 수 있다. 이를 위하여, 상기 식각 저지막(125)을 덮도록 상기 보호 절연막을 형성하고, 상기 식각 저지막(125)이 노출될 때까지 상기 보호 절연막을 평탄화할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정 또는 건식 식각 공정일 수 있다. 상기 화학적 기계적 연마 공정을 사용하는 평탄화 공정 동안, 상기 저항 패턴(120)에 인접한 상기 예비 게이트 패턴(123)은 디싱을 방지할 수 있는 더미 패턴으로 기능할 수 있다. 상기 저항 영역(b2)에서, 상기 보호 절연막(126)은 상기 저항 패턴(120) 상의 상기 식각 저지막(125)을 덮고, 상기 제 2 예비 게이트 패턴(123) 상의 식각 저지막(125)을 노출할 수 있다.
도 19a 및 도 19b를 참조하면, 상기 예비 제어 게이트(119)의 상부면을 노출한다. 이를 위하여, 상기 보호 절연막(126), 상기 식각 저지막(125) 및 상기 마스크 패턴(118)을 선택적으로 식각하는 식각 공정, 예를 들면 화학적 기계적 평탄화 공정 또는 건식 식각 공정이 수행될 수 있다. 상기 화학적 기계적 평탄화 공정에서, 상기 예비 제어 게이트(119)가 식각 정지막으로 사용될 수 있다. 상기 보호 절연막(126), 상기 식각 저지막(125) 및 상기 절연 스페이서(124)가 추가적으로 식각되어, 상기 예비 제어 게이트(119)의 측면이 노출될 수 있다. 상기 추가적 식각은 건식 식각 공정에 의하여 수행될 수 있다.
도 20a 및 도 20b를 참조하면, 상기 예비 제어 게이트 상에 금속성 막이 형성될 수 있다. 상기 저항 패턴(120)은 상기 보호 절연막(126)에 의하여 덮여져 있기 때문에, 상기 금속성 막은 상기 저항 패턴(120)에 형성되지 않을 수 있다. 상기 금속성 막은 금속실리사이드막일 수 있다. 상기 노출된 예비 제어 게이트의 상부면 및 측면에 상기 금속실리사이드막(127)이 선택적으로 형성되어, 제어 게이트(128)를 형성할 수 있다. 상기 제어 게이트(128)는 상기 제 2 도전막(117)을 구성하는 물질 및 상기 금속실리사이드막(127)으로 구성될 수 있다. 상기 금속실리사이드막(127)을 형성하는 것은 반도체 기판 상에 금속막을 형성하고 열처리하여 상기 금속막과 상기 예비 제어 게이트(119)를 반응시키는 것과, 상기 보호 절연막(126) 상의 미반응 금속막을 제거하는 것을 포함할 수 있다. 상기 금속막은 텅스텐, 코발트, 니켈 등일 수 있다.
이에 따라, 상기 셀 영역(a)에서, 상기 전하저장 패턴(122), 유전 패턴(121), 상기 제어 게이트(128)를 포함하는 셀 게이트 패턴(130)이 형성될 수 있다. 상기 주변회로 트랜지스터 영역(b1)에서, 상기 전하저장 패턴(122) 및 상기 제어 게이트(128)를 포함하는 주변 게이트 패턴(131)이 형성될 수 있다. 상기 저항 영역(b2)에서, 상기 전하저장 패턴(122), 유전 패턴(121) 및 상기 제어 게이트(128)를 포함하는 더미 게이트 패턴(132)이 형성될 수 있다.
한편, 상기 저항 패턴(120)은 상기 보호 절연막(126)에 의하여 덮여져 있으므로, 상기 금속실리사이드막(127)은 상기 게이트 패턴들(130, 131, 132)에만 형성되고, 상기 저항 패턴(120)에서는 형성되지 않을 수 있다. 따라서, 게이트 패턴 들(130, 131, 132)의 게이트 저항을 충분히 줄일 수 있음과 동시에, 상기 저항 패턴(120)의 저항을 충분히 크고 안정되도록 유지할 수 있다. 이후, 도 10a 및 도 10b와 동일한 공정으로 비트 라인 콘택(BC) 및 저항 콘택(RC)이 형성될 수 있다.
도 14a 내지 도 20a 및 도 14b 내지 도 20b를 참조하여 형성된 본 발명의 또 다른 실시예에 따른 메모리 장치의 구조가 설명된다. 도 1, 도 10a 및 도 10b를 참조하여 설명된 본 발명의 일 실시예에 다른 메모리 장치와 동일한 구성에 대한 설명은 생략되고, 다른 구성 요소 만이 설명된다.
도 1, 도 20a 및 도 20b를 참조하면, 상기 저항 패턴(120)과 상기 소자분리 절연막(104) 사이에, 상기 절연 스페이서(124)를 덮는 식각 저지막(125)이 있다. 갭필 절연막(133)이 상기 식각 저지막을 덮고, 상기 식각 저지막과 상기 저항 패턴 사이에 개재될 수 있다. 상기 식각 저지막은 상기 갭필 절연막과 식각 선택비를 갖는 물질, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 갭필 절연막(133)은 갭필 특성이 좋은 절연막으로, 예를 들면, 고밀도 플라즈마 CVD 산화막, USG 산화막 또는 SOG 산화막일 수 있다.
도 21a 내지 도 23a 및 도 21b 내지 도 23b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 2a 내지 도 10a 및 도 2b 내지 도 10b를 참조하여 설명된 일 실시예와 동일한 구성은 동일한 도면 부호가 사용될 수 있다. 도 21a 내지 도 23a는 도 1의 I-I'선 및 II-II'선, 도 21b 내지 도 23b는 도 1 의 III-III'선 및 IV-IV'선에 대한 공정 단계별 단면도들이다.
도 21a 및 도 21b를 참조하면, 도 18a 및 도 18b를 참조하여 설명된 공정 이 후의 공정이 설명된다. 상기 예비 제어 게이트(119)의 상부면을 노출한다. 이를 위하여, 상기 보호 절연막(126), 상기 식각 저지막(125) 및 상기 마스크 패턴(118)을 선택적으로 식각하는 식각 공정, 예를 들면 화학적 기계적 평탄화 공정 또는 건식 식각 공정이 수행될 수 있다. 상기 화학적 기계적 평탄화 공정에서, 상기 예비 제어 게이트(119)가 식각 정지막으로 사용될 수 있다.
도 22a 및 도 22b를 참조하면, 상기 예비 제어 게이트(119)가 리세스될 수 있다. 상기 리세스 공정은 상기 예비 제어 게이트를 구성하는 물질, 예를 들면 폴리실리콘에 선택성을 갖는 식각 공정일 수 있다.
도 23a 및 도 23b를 참조하면, 상기 리세스된 예비 제어 게이트(119) 및 상기 보호 절연막(126) 상에 금속성 막(129)이 형성될 수 있다. 상기 금속성 막은 배리어 금속막(129a) 및 상기 배리어 금속막 상의 금속막(129b)을 포함할 수 있다. 상기 배리어 금속막(129a)은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있다. 상기 금속막은 텅스텐일 수 있다. 상기 보호 절연막(126)이 노출될 때까지 상기 금속성 막을 식각하는 공정이 수행될 수 있다. 상기 금속성 막의 식각 공정은 화학적 기계적 평탄화 공정 또는 건식 식각 공정일 수 있다. 이러한 금속 다마신 공정에 의하여, 상기 금속성 막은 상기 예비 제어 게이트 상에만 형성되고, 상기 저항 패턴(120) 상에는 형성되지 않을 수 있다. 이후, 도 10a 및 도 10b와 동일한 공정으로 비트 라인 콘택(BC) 및 저항 콘택(RC)이 형성될 수 있다.
도 21a 내지 도 23a 및 도 21b 내지 도 23b를 참조하여 형성된 본 발명의 다른 실시예에 따른 메모리 장치의 구조가 설명된다. 도 1, 도 10a 및 도 10b를 참조 하여 설명된 본 발명의 일 실시예에 다른 메모리 장치와 동일한 구성에 대한 설명은 생략되고, 다른 구성 요소 만이 설명된다.
도 1, 도 23a 및 도 23b를 참조하면, 상기 셀 게이트 패턴(130) 및 상기 더미 게이트 패턴(132)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 제어 게이트 패턴(128), 및 상기 전하저장막과 상기 제어 게이트 패턴 사이의 유전 패턴(121)을 포함할 수 있다. 상기 제어 게이트 패턴(128)은 상기 물질층(119) 및 상기 물질층 상의 상기 금속성 막(metallic layer, 129)을 포함할 수 있다. 상기 금속성 막은 금속실리사이드막이 아닐 수 있다. 상기 금속성 막은 배리어 금속막(129a) 및 상기 배리어 금속막 상의 금속막(129b)을 포함할 수 있다. 상기 배리어 금속막(129a)은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막일 수 있다. 상기 배리어 금속막은 상기 물질층(119)을 구성하는 도핑된 폴리실리콘막과 접촉하여, 상기 금속막(129b)과 상기 폴리실리콘막이 반응하는 것을 방지할 수 있다. 한편, 상기 주변 게이트 패턴(131)은, 상기 활성 영역(102) 상에 터널 절연막(111)을 개재하여 제공되며, 전하저장 패턴(122), 및 상기 제어 게이트 패턴(128)을 포함할 수 있다.
도 24를 참조하여 본 발명의 실시예들에 따른 메모리 장치(100)를 포함하는 반도체 장치(200)의 개략적인 블록 다이어그램이 설명된다. 상기 메모리 장치(100)는 상기 메모리 셀(100a), 어드레스 디코더(100b), 로우 디코더(100c), 컬럼 디코더(100d), 제어 회로(100e), 및 입/출력 회로(100e)를 포함할 수 있다. 전술한 상기 셀 영역(a)은 상기 메모리 셀(100a)로 이해될 수 있고, 상기 주변회로 영역(b) 은 어드레스 디코더(100b), 로우 디코더(100c), 컬럼 디코더(100d), 제어 회로(100e), 및 입/출력 회로(100f)를 포함하는 것으로 이해될 수 있다. 한편, 상기 메모리 장치(100)은 외부 마이크로 프로세서(202), 메모리 콘트롤러에 연결될 수 있다. 상기 메모리 장치(100)는 상기 마이크로 프로세서(202)로 부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리 장치는 I/O 라인을 통하여 억세서되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진자에게 자명할 것이다.
도 25를 참조하여, 본 발명의 실시예들에 따른 메모리 장치(100)를 포함하는 전자 장치(300)의 개략적인 블록 다이어그램이 설명된다. 상기 전자 장치(300)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(300)는 프로세서(302) 및 메모리 장치(100)를 포함할 수 있다. 상기 메모리 장치(100)는 컴퓨터 유닛(310) 내에 수납될 수 있다. 상기 프로세서(302)는, 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 상기 메모리 장치(100)는, 예를 들어, 상기 프로세서(302)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 상기 메모리 장치(100)는 사용자 데이터를 저장하는 데 사용될 수 있다. 상기 메모리 장치(100)는 본 발명에 따른 메모리 장치 이외에, 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 상기 전자 장치(300)는 선택적으로 유저 인터페이서 장치를 더 포함할 수 있다. 상기 전자 장치(300)는 입출력 장치(312, 314) 및 저장 장치(316)를 포함할 수 있다. 상기 입출력 장치(312, 314)는, 예를 들어, 키패드, 키보드, 화면(display)를 포함할 수 있다. 모뎀, 드라이브 카드, 추가적인 저장 장치 등의 다른 장치들이 상기 전자 장치(300)에 결합 될 수도 있을 것이다.
나아가, 상기 프로세서(302) 및 상기 메모리 장치(100)는 단일 집적회로 상에 만들어 질 수 있다. 이렇게 단일 페키지화하여 만드는 것은 상기 프로세서와 상기 메모리 장치 사이의 통신 시간을 줄일 수 있을 것이다.
본 발명의 실시예들에 따른 전자 장치(300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃을 도시한다.
도 2a 내지 도 10a 및 도 2b 내지 도 10b는 본 발명의 일 실시예에 따른 메모리 장치의 형성방법을 도시한다.
도 11a 내지 도 13a 및 도 11b 내지 도 13b는 본 발명의 다른 실시예에 따른 메모리 장치의 형성방법을 도시한다.
도 14a 내지 도 20a 및 도 14b 내지 도 20b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 형성방법을 도시한다.
도 21a 내지 도 23a 및 도 21b 내지 도 23b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 형성방법을 도시한다.
도 24는 본 발명의 실시에들에 따른 메모리 장치를 포함하는 반도체 장치의 개략적인 블록 다이어그램을 도시한다.
도 25는 본 발명의 실시에들에 따른 메모리 장치를 포함하는 전자 장치의 개략적인 블록 다이어그램을 도시한다.

Claims (35)

  1. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 제 1 영역 상에 제공되고, 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 상기 전하 저장막 상의 제 1 게이트 전극층, 및 상기 제 1 게이트 전극층 상의 제 2 게이트 전극층을 포함하는 적어도 하나의 제 1 게이트 구조체;
    상기 제 2 영역의 기판 내에 제공되는 적어도 하나의 소자 분리 구조체; 및
    상기 적어도 하나의 소자 분리 구조체 상의 적어도 하나의 저항 패턴을 포함하고,
    상기 적어도 하나의 저항 패턴의 하면은 상기 기판의 상면보다 낮고,
    상기 적어도 하나의 제 1 게이트 구조체는 그 상부에 실리사이드 영역을 더 포함하고,
    상기 제 2 게이트 전극층과 상기 적어도 하나의 저항 패턴은 동시에 형성된 동일한 물질을 포함하고,
    상기 적어도 하나의 저항 패턴의 최상면은 상기 실리사이드 영역의 하면보다 낮은 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 동일한 물질의 층은 폴리 실리콘층인 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제 1 영역은 상기 반도체 장치의 셀 영역을 포함하고,
    상기 적어도 하나의 제 1 게이트 구조체는 적어도 하나의 셀 게이트 구조체를 포함하고,
    상기 제 2 영역은 상기 반도체 장치의 주변 회로 영역을 포함하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 적어도 하나의 제 1 게이트 구조체는 복수의 제 1 게이트 구조체들을 포함하고,
    상기 복수의 제 1 게이트 구조체들에서, 상기 제 1 게이트 전극층과 상기 전하 저장층은 전기적으로 직접 접하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 실리사이드 영역은 상기 제1 게이트 구조체와 상기 저항 패턴 중 상기 제 1 게이트 구조체의 상부에 한정되어 제공되는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 적어도 하나의 제 1 게이트 구조체는 그 상부에 금속층을 포함하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 적어도 하나의 저항 패턴 상에는 상기 금속층이 제공되지 않는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 제 2 영역의 기판 내에 제공되는 적어도 하나의 소자 분리 구조체의 상면은 상기 기판의 상면보다 낮은 반도체 장치.
  10. 청구항 1에 있어서,
    상기 소자 분리 구조체에 가장 인접한 상기 적어도 하나의 제 1 게이트 구조체의 측벽에, 상기 소자 분리 구조체의 상부면으로 연장하는 절연 스페이서를 더 포함하는 반도체 장치.
  11. 청구항 10에 있어서,
    상기 절연 스페이서의 상면은 상기 실리사이드 영역의 상면보다 낮은 반도체 장치.
  12. 청구항 10에 있어서,
    상기 저항 패턴 및 상기 절연 스페이서를 덮는 식각 저지막을 더 포함하는 반도체 장치.
  13. 청구항 12에 있어서,
    상기 식각 저지막은 상기 실리사이드 영역을 노출하는 반도체 장치.
  14. 청구항 12에 있어서,
    상기 식각 저지막 상에 보호 절연막을 더 포함하는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 식각 저지막은 상기 보호 절연막과 식각 선택비를 갖는 반도체 장치.
  16. 청구항 1에 있어서,
    상기 저항 패턴과 상기 소자 분리 구조체 사이에 절연막을 더 포함하는 반도체 장치.
  17. 청구항 1에 있어서,
    상기 저항 패턴의 상면은 상기 기판의 상면보다 높은 반도체 장치.
  18. 청구항 1에 있어서,
    상기 제 1 게이트 구조체의 측벽에 제공되고 상기 실리사이드 영역을 노출하는 보호 절연막을 더 포함하고,
    상기 보호 절연막은 상기 소자 분리 구조체의 상면을 덮는 반도체 장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
KR1020070085013A 2007-08-23 2007-08-23 저항 소자를 갖는 반도체 장치 및 그 형성방법 Active KR101374317B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020070085013A KR101374317B1 (ko) 2007-08-23 2007-08-23 저항 소자를 갖는 반도체 장치 및 그 형성방법
US12/077,379 US8154104B2 (en) 2007-08-23 2008-03-19 Semiconductor device having a resistor and methods of forming the same
TW097127653A TW200913232A (en) 2007-08-23 2008-07-21 Semiconductor device having a resistor and methods of forming the same
JP2008214470A JP2009055029A (ja) 2007-08-23 2008-08-22 抵抗素子を有する半導体装置及びその形成方法
CN2008101445666A CN101373765B (zh) 2007-08-23 2008-08-22 具有电阻器的半导体器件及其形成方法
US13/412,700 US8610218B2 (en) 2007-08-23 2012-03-06 Semiconductor device having a stable resistor and methods of forming the same
US14/089,075 US9379115B2 (en) 2007-08-23 2013-11-25 Semiconductor device having a resistor and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070085013A KR101374317B1 (ko) 2007-08-23 2007-08-23 저항 소자를 갖는 반도체 장치 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20090020329A KR20090020329A (ko) 2009-02-26
KR101374317B1 true KR101374317B1 (ko) 2014-03-14

Family

ID=40381387

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070085013A Active KR101374317B1 (ko) 2007-08-23 2007-08-23 저항 소자를 갖는 반도체 장치 및 그 형성방법

Country Status (5)

Country Link
US (3) US8154104B2 (ko)
JP (1) JP2009055029A (ko)
KR (1) KR101374317B1 (ko)
CN (1) CN101373765B (ko)
TW (1) TW200913232A (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977754B2 (en) 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
TWI484592B (zh) * 2009-06-18 2015-05-11 United Microelectronics Corp 具有金屬閘極電晶體與電阻結構之半導體元件及其製作方法之方法
KR101616972B1 (ko) * 2009-09-15 2016-04-29 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성 방법
JP2011071332A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 不揮発性半導体記憶装置
US8329521B2 (en) * 2010-07-02 2012-12-11 Taiwan Semiconductor Manufacturing Company. Ltd. Method and device with gate structure formed over the recessed top portion of the isolation structure
KR101737490B1 (ko) * 2010-11-11 2017-05-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2602817A1 (en) * 2011-12-05 2013-06-12 Nxp B.V. Integrated circuit and IC manufacturing method
KR101949981B1 (ko) * 2012-08-31 2019-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102021885B1 (ko) 2012-12-13 2019-09-17 삼성전자주식회사 금속성 저항 구조체를 갖는 반도체 소자
US9431287B2 (en) * 2012-12-13 2016-08-30 Macronix International Co., Ltd. Chemical mechanical planarization process and structures
US8940612B2 (en) * 2012-12-28 2015-01-27 Texas Instruments Incorporated Poly resistor for metal gate integrated circuits
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102078187B1 (ko) 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9595444B2 (en) * 2015-05-14 2017-03-14 Sandisk Technologies Llc Floating gate separation in NAND flash memory
CN106610561B (zh) * 2015-10-20 2020-03-24 无锡华润上华科技有限公司 光刻版的形成方法
US9773731B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN108461482B (zh) * 2017-02-17 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102240021B1 (ko) * 2017-03-03 2021-04-14 삼성전자주식회사 저항을 포함하는 반도체 소자
CN108878419B (zh) * 2017-05-09 2020-10-09 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN109390287B (zh) * 2017-08-03 2021-09-21 联华电子股份有限公司 半导体元件结构及其制造方法
CN109411465B (zh) * 2017-08-17 2022-04-15 联华电子股份有限公司 半导体结构及虚拟图案布局的设计方法
US10546853B2 (en) * 2018-06-22 2020-01-28 Globalfoundries Inc. Metal resistors integrated into poly-open-chemical-mechanical-polishing (POC) module and method of production thereof
KR102632497B1 (ko) * 2018-08-08 2024-02-02 삼성전자주식회사 저항 구조물을 구비하는 반도체 소자
CN110416409A (zh) * 2019-08-08 2019-11-05 广东工业大学 一种钙钛矿氧化物薄膜器件及其制备方法和应用
US11233117B2 (en) * 2019-10-31 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structure for film resistor
CN114420640B (zh) * 2020-10-28 2024-10-18 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
TWI765643B (zh) 2021-04-06 2022-05-21 華邦電子股份有限公司 記憶體元件及其製造方法
CN113363254B (zh) * 2021-06-02 2024-06-18 厦门市三安集成电路有限公司 一种半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
JP2001257272A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20060054953A1 (en) 2004-09-15 2006-03-16 Suk-Joon Son Memory devices having a resistance pattern and methods of forming the same
KR100672939B1 (ko) * 2004-07-29 2007-01-24 삼성전자주식회사 저항 소자를 구비하는 반도체 소자 및 그 형성 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211253A (en) * 1981-06-22 1982-12-25 Seiko Epson Corp Semiconductor device
JPS6387762A (ja) * 1986-09-30 1988-04-19 Nec Corp 半導体装置の製造方法
US4933739A (en) * 1988-04-26 1990-06-12 Eliyahou Harari Trench resistor structures for compact semiconductor memory and logic devices
JPH07321327A (ja) * 1994-05-25 1995-12-08 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH09289285A (ja) * 1996-04-19 1997-11-04 Nec Corp 半導体装置およびその製造方法
JP3000524B2 (ja) * 1998-01-30 2000-01-17 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JP3070574B2 (ja) * 1998-04-01 2000-07-31 日本電気株式会社 半導体記憶装置及びその製作方法
KR100286100B1 (ko) 1998-06-05 2001-05-02 윤종용 반도체 소자 및 그 제조방법
KR100275741B1 (ko) * 1998-08-31 2000-12-15 윤종용 비휘발성 기억소자의 제조방법
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP4313941B2 (ja) 2000-09-29 2009-08-12 株式会社東芝 半導体記憶装置
KR20020043125A (ko) 2000-12-01 2002-06-08 윤종용 불휘발성 메모리 소자의 게이트 제조방법
US6383903B1 (en) 2001-08-01 2002-05-07 Macronix International Co., Ltd. Method for forming the partial salicide
KR100456700B1 (ko) 2002-10-09 2004-11-10 삼성전자주식회사 저항 패턴을 가지는 반도체 장치 및 그 제조방법
KR100481863B1 (ko) 2002-10-11 2005-04-11 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7160773B2 (en) * 2004-05-05 2007-01-09 Spansion Llc Methods and apparatus for wordline protection in flash memory devices
US7084483B2 (en) * 2004-05-25 2006-08-01 International Business Machines Corporation Trench type buried on-chip precision programmable resistor
KR100632645B1 (ko) * 2005-08-03 2006-10-11 주식회사 하이닉스반도체 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의형성방법
KR100684886B1 (ko) * 2005-11-03 2007-02-20 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
KR100712597B1 (ko) * 2006-02-07 2007-05-02 삼성전자주식회사 비휘발성 기억 소자의 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
JP2001257272A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100672939B1 (ko) * 2004-07-29 2007-01-24 삼성전자주식회사 저항 소자를 구비하는 반도체 소자 및 그 형성 방법
US20060054953A1 (en) 2004-09-15 2006-03-16 Suk-Joon Son Memory devices having a resistance pattern and methods of forming the same

Also Published As

Publication number Publication date
US9379115B2 (en) 2016-06-28
TW200913232A (en) 2009-03-16
US8610218B2 (en) 2013-12-17
CN101373765A (zh) 2009-02-25
US8154104B2 (en) 2012-04-10
KR20090020329A (ko) 2009-02-26
CN101373765B (zh) 2012-03-21
US20090051008A1 (en) 2009-02-26
US20140080278A1 (en) 2014-03-20
US20120168871A1 (en) 2012-07-05
JP2009055029A (ja) 2009-03-12

Similar Documents

Publication Publication Date Title
KR101374317B1 (ko) 저항 소자를 갖는 반도체 장치 및 그 형성방법
US6936885B2 (en) NAND-type flash memory devices and methods of fabricating the same
KR102059873B1 (ko) 반도체 장치 및 그의 형성방법
KR20170035649A (ko) 반도체 소자 및 그 제조방법
JP5172071B2 (ja) 寄生キャパシタンスの減少した半導体メモリ素子及びその製造方法
US20110227231A1 (en) Semiconductor device and methods of manufacturing the same
US8642438B2 (en) Method of manufacturing an integrated circuit device
CN101794782A (zh) 包括具有位线肩部侵蚀保护的隐埋栅电极的半导体器件及形成这样的半导体器件的方法
KR20080024969A (ko) 반도체 메모리 장치 및 그 형성 방법
JP4773073B2 (ja) 半導体装置の製造方法
US20090026525A1 (en) Memory and method for fabricating the same
US20110032763A1 (en) Semiconductor devices including first and second bit lines
JP2008294103A (ja) 抵抗変化メモリ及びその製造方法
US20090127633A1 (en) Non-volatile memory devices and methods of forming the same
US8450170B2 (en) Semiconductor memory device and method of forming the same
KR100634371B1 (ko) 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
US7736989B2 (en) Method of forming semiconductor device
KR101386433B1 (ko) 반도체 소자 및 그 제조방법
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
US6642104B2 (en) Method of forming floating gate of flash memory
US7948053B2 (en) Semiconductor device and method of fabricating the same
JP2005079575A (ja) フラッシュメモリ素子の製造方法
US9754944B2 (en) Method of manufacturing semiconductor device
KR20080002057A (ko) 플래시 메모리 소자의 콘택 플러그 형성 방법
US20080057694A1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070823

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120822

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20070823

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130927

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140129

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140307

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140310

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20170228

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180228

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190228

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 12

End annual number: 12