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KR102632497B1 - 저항 구조물을 구비하는 반도체 소자 - Google Patents

저항 구조물을 구비하는 반도체 소자 Download PDF

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KR102632497B1
KR102632497B1 KR1020180092292A KR20180092292A KR102632497B1 KR 102632497 B1 KR102632497 B1 KR 102632497B1 KR 1020180092292 A KR1020180092292 A KR 1020180092292A KR 20180092292 A KR20180092292 A KR 20180092292A KR 102632497 B1 KR102632497 B1 KR 102632497B1
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Abstract

반도체 소자는, 저항 형성 영역을 포함하는 기판, 상기 저항 형성 영역 상에 구비되고, 절연 물질을 포함하고, 상기 기판과 평행한 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치되는 복수의 하부 패턴들 및 상기 하부 패턴들 및 저항 형성 영역의 표면 상에서 구비되고, 상기 제2 방향으로 연장되고, 상기 하부 패턴들 상에 위치하는 부위에서 상기 기판 표면과 수직한 제3 방향으로 돌출된 상부면 및 하부면을 갖는 저항 라인 패턴을 포함한다. 상기 저항 라인 패턴의 상부면 길이가 길어짐에 따라, 저항 구조물을 형성하기 위하여 필요한 기판의 면적이 감소될 수 있다.

Description

저항 구조물을 구비하는 반도체 소자{Semiconductor devices having a resistor structure}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는, 저항 구조물을 포함하는 고집적화된 반도체 소자에 관한 것이다.
반도체 소자는 메인 셀 영역 및 메인 셀들을 구동하기 위한 주변 영역들을 포함할 수 있다. 상기 주변 영역에는 트랜지스터, 저항 구조물, 커패시터, 인덕터 등과 같은 다양한 소자들이 구비되어 주변 회로들을 구현할 수 있다. 그런데, 상기 주변 회로에 포함되는 저항 구조물이 목표한 저항을 갖도록 하기 위하여, 상기 저항 구조물을 형성하기 위하여 필요한 기판의 면적이 매우 크다. 때문에, 반도체 소자를 고집적화하기 위하여, 상기 저항 구조물이 차지하는 기판의 면적을 감소시키는 것이 요구될 수 있다.
본 발명은 저항 구조물을 포함하는 고집적화된 반도체 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 저항 형성 영역을 포함하는 기판이 구비된다. 상기 저항 형성 영역 상에, 절연 물질을 포함하고, 상기 기판과 평행한 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치되는 복수의 하부 패턴들이 구비된다. 상기 하부 패턴들 및 저항 형성 영역의 표면 상에서 구비되고, 상기 제2 방향으로 연장되고, 상기 하부 패턴들 상에 위치하는 부위에서 상기 기판 표면과 수직한 제3 방향으로 돌출된 상부면 및 하부면을 갖는 저항 라인 패턴이 구비된다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 셀 영역 및 저항 형성 영역을 포함하는 기판이 구비된다. 상기 저항 형성 영역 상에, 절연 물질을 포함하고, 상기 기판과 평행한 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치되는 복수의 하부 패턴들이 구비된다. 상기 하부 패턴들 및 저항 형성 영역의 표면 상에서 상기 제2 방향으로 연장되고, 상기 하부 패턴들의 표면 상에 위치하는 부위에서 상기 기판 표면과 수직한 제3 방향으로 돌출된 상부면 및 하부면을 갖고, 상기 제1 방향으로 서로 이격되면서 복수개가 배치되는 저항 라인 패턴들이 구비된다. 상기 셀 영역 상에 상기 하부 패턴과 동일한 물질을 포함하고, 상기 하부 패턴과 동일한 적층 구조를 갖는 셀 패턴이 구비된다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 셀 영역, 트랜지스터 영역 및 저항 형성 영역을 포함하는 기판이 구비된다. 상기 저항 형성 영역 상에, 절연 물질을 포함하고, 상기 기판과 평행한 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치되는 복수의 하부 패턴들이 구비된다. 상기 하부 패턴들 및 저항 형성 영역의 표면 상에서 상기 제2 방향으로 연장되고, 상기 하부 패턴들의 표면 상에 위치하는 부위에서 상기 기판 표면과 수직한 제3 방향으로 돌출된 상부면 및 하부면을 갖고, 상기 제1 방향으로 서로 이격되면서 복수개가 배치되는 저항 라인 패턴들이 구비된다. 상기 셀 영역 상에 상기 하부 패턴과 동일한 물질을 포함하고 동일한 적층 구조를 갖는 셀 패턴이 구비된다. 상기 트랜지스터 영역 상에, 트랜지스터들을 포함된다.
본 발명에 의한 반도체 소자에서, 저항 라인 구조물에 포함되는 저항 라인 패턴들의 상부면 및 하부면이 요철을 가지면서 연장될 수 있다. 따라서, 상기 저항 라인 패턴의 상부면의 제1 방향의 길이는 상기 저항 구조물이 형성되기 위한 영역인 저항 영역의 제1 방향의 길이보다 더 길 수 있다. 상기 요철에 의해 상기 저항 라인 패턴의 상부면 길이가 증가됨에 따라, 상기 저항 영역에 형성되는 저항 구조물의 저항이 증가될 수 있다. 또한, 목표한 저항을 갖는 저항 구조물을 형성하기 위하여 요구되는 저항 형성 영역의 면적이 감소될 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 평면도이다.
도 2 내지 4는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 단면도들이다.
도 5 내지 도 12는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물의 형성 방법을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시예에 의한 반도체 소지의 저항 구조물을 나타내는 단면도이다.
도 14는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 단면도이다.
도 15는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물의 형성 방법을 나타내는 단면도이다.
도 16은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 17 내지 도 25는 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 평면도이다. 도 2 내지 4는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 단면도들이다.
도 2는 도 1의 저항 구조물의 A-A' 부위를 절단한 단면도. 도 3은 도 1의 저항 구조물의 B-B' 부위를 절단한 단면도이다. 도 4는 도 1의 저항 구조물의 C-C' 부위를 절단한 단면도이다.
이하에서, 기판 표면과 평행하는 일 방향을 제1 방향이라 하고, 상기 기판 표면과 평행하고 제1 방향과 수직한 방향을 제2 방향이라 한다. 상기 기판 표면과 수직한 방향을 제3 방향이라고 한다. 상기 제1 방향은 하부 패턴이 연장되는 방향일 수 있다.
도 1 내지 도 4를 참조하면, 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물은 저항 형성 영역에 해당하는 기판(100) 상에 형성될 수 있다. 상기 저항 구조물은 하부 패턴들(106), 상기 하부 패턴들(106) 및 소자 분리 패턴(104) 상에 구비되고 상부면 및 하부면에 요철을 갖는 저항 라인 패턴들(116)을 포함할 수 있다. 상기 저항 라인 패턴(116) 상에는 마스크 패턴(114)이 구비될 수 있다.
상기 저항 라인 패턴들(116), 하부 패턴들(106), 소자 분리 패턴(104) 및 상기 마스크 패턴(114)을 덮는 층간 절연막(120)이 구비될 수 있다. 상기 층간 절연막(120) 및 상기 마스크 패턴(114)을 관통하여 각각의 상기 저항 라인 패턴들(116)과 전기적으로 연결되는 콘택 플러그(124)가 구비될 수 있다.
상기 기판(100)은 실리콘 기판, 갈륨비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판을 포함할 수 있다. 또한, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI) 기판일 수도 있다.
상기 기판(100)은 셀 영역 및 코아 페리 영역으로 구분될 수 있다. 상기 저항 구조물은 코아 페리 영역 내에 형성될 수 있다.
상기 저항 형성 영역에 해당하는 기판(100) 부위에는 트렌치(102)가 형성될 수 있다. 상기 트렌치(102) 내부에 상기 소자 분리 패턴(104)이 구비될 수 있다. 상기 소자 분리 패턴(104)은 절연 물질이 포함될 수 있고, 예를들어 실리콘 산화물이 포함될 수 있다. 상기 소자 분리 패턴(104)은 평탄한 상부면을 가질 수 있다. 상기 소자 분리 패턴(104) 부위는 필드 영역으로 제공되고, 상기 소자 분리 패턴(104)이 형성되지 않은 기판(100)의 상부는 액티브 영역으로 제공될 수 있다.
일부 실시예에서, 상기 기판(100) 상에 하부 구조물 및 하부 구조물을 덮는 층간 절연막이 구비되고, 상기 층간 절연막 상에 상기 저항 구조물이 형성될 수도 있다. 이 경우, 상기 저항 형성 영역은 상기 기판(100) 상에 형성되는 층간 절연막을 포함할 수 있다. 또한, 상기 저항 구조물은 상기 기판(100) 상부면과 이격된 부위에 형성될 수 있다.
예시적인 실시예에서, 상기 저항 형성 영역과 접하는 액티브 영역(103)에는 가드링(118)이 구비될 수 있다. 상기 가드링(118)은 상기 저항 형성 영역을 구획하기 위하여 제공될 수 있다. 따라서, 상기 가드링(118)은 상기 저항 형성 영역의 외부를 둘러싸는 형상을 가질 수 있다. 상기 가드링(118)에 포함되는 물질은 상기 저항 라인 패턴들(116)에 포함되는 물질과 동일할 수 있다. 일부 실시예에서, 상기 가드링(118)은 형성되지 않을 수도 있다.
상기 하부 패턴들(106)은 상기 저항 형성 영역 상에 구비되며, 상기 제1 방향으로 연장될 수 있다. 상기 하부 패턴들(106)은 상기 제2 방향으로 서로 이격되게 배치될 수 있다. 예시적인 실시예에서, 상기 하부 패턴(106)은 실리콘 질화물 및/또는 실리콘 산화물을 포함하는 절연 물질을 포함할 수 있다. 상기 하부 패턴(106)은 한 층으로 이루어지거나 또는 다층으로 적층된 구조를 가질 수 있다. 일 예로, 상기 하부 패턴(106)은 실리콘 질화막 패턴으로 형성될 수 있다. 일 예로, 상기 하부 패턴(106)은 실리콘 질화막 패턴 및 실리콘 산화막 패턴의 적층 구조를 가질 수 있다. 일 예로, 상기 하부 패턴(106)은 실리콘 산화막 패턴, 실리콘 질화막 패턴 및 실리콘 산화막 패턴의 적층 구조를 가질 수 있다.
각각의 하부 패턴들(106)은 제1 높이를 갖고, 제2 방향으로의 제1 폭을 가질 수 있다. 상기 하부 패턴들(106)은 상기 제2 방향으로 제1 간격으로 서로 이격될 수 있다. 또한, 상기 각각의 하부 패턴들(106)의 상기 제2 방향의 양 측벽은 상기 기판(100) 표면에 대해 경사를 가질 수 있다.
상기 하부 패턴들(106)의 측벽 경사가 90도에 가까울수록 저항 라인 패턴의 길이가 증가되어 저항 구조물의 저항이 더 커질 수 있다. 일 예로, 상기 하부 패턴들(106)의 측벽 경사는 상기 기판(100) 표면에 대해 30 내지 90도 일 수 있으나, 이에 한정되지는 않는다.
상기 하부 패턴들(106)은 상부에 형성되는 각 저항 라인 패턴(116)의 형상을 결정할 수 있다. 예를들어, 상기 하부 패턴(106)의 제1 높이가 증가되면, 상기 저항 라인 패턴(116)에서 돌출되는 부위의 높이가 증가될 수 있다. 상기 하부 패턴(106)의 제1 폭이 증가되면, 상기 저항 라인 패턴(116)의 돌출되는 부위의 폭이 증가될 수 있다. 상기 하부 패턴들(106) 간의 제1 간격이 증가되면 상기 저항 라인 패턴(116)의 돌출부 사이의 요부의 폭이 증가될 수 있다. 또한, 상기 하부 패턴(106)의 제2 방향의 양 측벽의 경사에 따라 상기 저항 라인 패턴(116)의 돌출부의 경사가 달라질 수 있다.
상기 저항 라인 패턴들(116)은 상기 저항 형성 영역 내에 구비되며, 상기 제2 방향으로 연장될 수 있다. 또한, 상기 저항 라인 패턴들(116)은 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 따라서, 상기 저항 라인 패턴들(116)은 라인 앤드 스페이스(line and space)가 반복되는 형상을 가질 수 있다.
상기 저항 라인 패턴(116)에서, 상기 하부 패턴(106)의 표면 상에 형성되는 부위는 상대적으로 상기 제3 방향으로 돌출될 수 있다. 또한, 상기 저항 라인 패턴(116)에서, 상기 하부 패턴들(106) 사이의 소자 분리 패턴(104) 상에 형성되는 부위는 상대적으로 낮은 상부면 및 하부면을 가질 수 있다.
상기 저항 라인 패턴(116)은 상부면 및 하부면의 높이가 낮은 제1 부분(a) 및 상부면 및 하부면의 높이가 높은 제3 부분(c)을 포함하고, 상기 제1 및 제3 부분(a,c) 사이에서는 상기 제1 및 제3 부분(a, c)을 연결하고 상, 하부면이 경사를 갖는 제2 부분(b)을 포함할 수 있다. 상기 저항 라인 패턴(116)의 상, 하부면이 요철을 가짐에 따라, 저항 라인 패턴의 상부면이 평탄한 경우보다 상기 저항 라인 패턴(116)의 상부면의 제2 방향의 길이가 더 길 수 있다. 이와같이, 상기 저항 라인 패턴(116)의 상부면의 길이가 길어짐에 따라, 상기 저항 형성 영역에 형성되는 저항 구조물의 저항이 증가될 수 있다. 또한, 목표한 저항을 갖는 저항 구조물을 형성하기 위하여 요구되는 저항 형성 영역의 면적이 감소될 수 있다. 따라서, 상기 저항체를 포함하는 반도체 소자가 더욱 집적화될 수 있다.
예시적인 실시예에서, 상기 저항 라인 패턴(116)은 목표한 저항을 갖도록 하기 위한 저항 물질, 예를들어, 금속, 금속 실리사이드, 금속 질화물, 반도체 물질 등을 포함할 수 있다. 일 예로, 상기 저항 라인 패턴(116)은 텅스텐, 텅스텐 실리사이드, 텅스텐 질화물, 티타늄, 티타늄 실리사이드, 티타늄 질화물, 탄탈륨, 탄탈륨 실리사이드, 탄탈륨 질화물, 폴리실리콘 등을 포함할 수 있다. 이들은 1층으로 형성되거나 또는 2층 이상으로 적층될 수 있다.
도시된 것과 같이, 상기 저항 라인 패턴(116)은 하부 저항 패턴 및 상부 저항 패턴이 적층되는 구조를 가질 수 있다. 일 예로, 상기 저항 라인 패턴은 폴리실리콘 패턴(108a) 및 텅스텐 실리사이드 패턴(110a)이 적층된 구조를 가질 수 있다.
상기 저항 형성 영역 내에서, 상기 저항 라인 패턴(116)의 상기 제2 방향의 적어도 일 단부와 인접한 부위는 콘택 플러그(124)를 형성하기 위한 콘택 형성 영역(P)으로 제공될 수 있다.
예시적인 실시예에서, 상기 콘택 형성 영역(P)에서는 이웃하는 저항 라인 패턴들(116)이 하나로 병합되어 상기 제1 방향으로 폭이 증가된 형상을 갖는 병합된 저항 라인(116a)이 구비될 수 있다. 상기 저항 라인 패턴(116)의 폭이 좁아서 상기 저항 라인 패턴(116) 상에 콘택 플러그(124)를 직접 형성하기에 어려울 경우에 상기 병합된 저항 라인(116a)이 구비될 수 있다. 그리고, 상기 병합된 저항 라인(116a) 상에 상기 콘택 플러그(124)가 구비될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 저항 라인 패턴(116)이 병합된 저항 라인(116a)이 구비되지 않을 수도 있다. 즉, 상기 저항 라인 패턴(116)은 상기 저항 형성 영역의 단부와 인접한 부위까지 연장될 수 있다. 이 경우, 상기 저항 라인 패턴(116) 상에 콘택 플러그(124)가 구비될 수 있다.
상기 저항 라인 패턴(116) 상의 상기 마스크 패턴(114)은 절연 물질을 포함할 수 있다.
상기 층간 절연막(120)은 상기 마스크 패턴(114), 저항 라인 패턴들(116), 하부 패턴들(106), 소자 분리 패턴(104) 및 가드링(118)을 덮을 수 있다. 상기 층간 절연막(120)은 상기 저항 라인 패턴(116)의 상부면보다 높은 상부면을 가질 수 있다. 상기 층간 절연막(120)은 평탄한 상부면을 가질 수 있다. 상기 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다.
상기 콘택 플러그(124)는 상기 콘택 형성 영역(P)에 위치하는 저항 라인 패턴(116) 또는 병합된 저항 라인(116a)의 상부면과 접촉할 수 있다. 이하에서는, 상기 콘택 형성 영역(P)에 병합된 저항 라인(116a) 상에 상기 콘택 플러그가 형성되는 것으로 설명한다.
예시적인 실시예에서, 상기 병합된 저항 라인(116a) 아래에도 상기 하부 패턴들(106)이 구비될 수 있다. 이 경우, 상기 병합된 저항 라인(116a)의 상, 하부면이 요철부를 가질 수 있다. 즉, 상기 병합된 저항 라인(116a)은 상기 제2 방향으로 상부면 및 하부면의 높이가 낮은 제1 부분(A) 및 상부면 및 하부면의 높이가 높은 제3 부분(C)을 포함하고, 상기 제1 및 제3 부분(A,C) 사이에서는 상기 제1 및 제3 부분(A,C)을 연결하고 상, 하부면이 경사를 갖는 제2 부분(B)을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 플러그(124)는 상기 병합된 저항 라인(116a)의 제2 부분(B)과 접촉하도록 배치될 수 있다. 상기 콘택 플러그(124)의 저면은 상기 병합된 저항 라인(116a)의 경사진 표면과 접촉되기 때문에, 상기 콘택 플러그(124)의 저면은 평탄하지 않고 경사를 가질 수 있다. 따라서, 상기 콘택 플러그(124)의 저면의 면적이 증가될 수 있다. 이와같이, 상기 콘택 플러그(124)의 저면의 면적이 증가됨에 따라 상기 콘택 플러그(124)의 접촉 저항이 감소될 수 있다.
상기 병합된 저항 라인(116a)의 제2 부분(B)의 경사가 90도일 경우, 상기 제2 부분(B)을 노출하는 콘택 플러그(124)가 형성되기 어려울 수 있다. 따라서, 상기 병합된 저항 라인(116a)의 제2 부분(B)의 경사는 90도 보다 작을 수 있으며, 바람직하게는 30 내지 80도 범위 내에 있을 수 있다.
일부 실시예에서, 도시하지는 않았지만, 적어도 일부의 콘택 플러그(124)는 상기 병합된 저항 라인(116a)의 제1 부분(A) 또는 제3 부분(C)과 접촉할 수도 있다. 즉, 적어도 일부의 상기 콘택 플러그(124)는 상기 병합된 저항 라인(116a)의 평탄한 부위 상에 형성될 수도 있다.
도 5 내지 도 12는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물의 형성 방법을 나타내는 단면도들이다.
도 5, 7, 9 및 11은 도 1에 도시된 반도체 소자에서 A-A'부위의 단면도이고, 도 6, 8, 10 및 12는 도 1에 도시된 반도체 소자에서 B-B'부위의 단면도들이다.
도 5 및 6을 참조하면, 기판(100)에 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 소자 분리 공정은 셀로우 트렌치 분리(STI)공정을 포함할 수 있다. 즉, 상기 소자 분리 영역의 기판(100에 트렌치(102)를 형성하고, 상기 트렌치(102) 내부에 소자 분리 패턴(104)을 형성할 수 있다.
예시적인 실시예에서, 상기 기판(100)에서 저항 구조물들이 형성되기 위한 저항 형성 영역에는 소자 분리 패턴(104)이 형성될 수 있다. 즉, 상기 저항 구조물은 상기 소자 분리 패턴(104) 상에 형성될 수 있다. 상기 소자 분리 패턴(104)은 절연 물질을 포함하고, 예를들어 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 소자 분리 패턴(104)은 평탄한 상부면을 가질 수 있다.
일부 실시예에서, 상기 기판(100)에 하부 구조물들 및 상기 하부 구조물을 덮는 층간 절연막이 구비되고, 상기 층간 절연막 상에 상기 저항 구조물들이 형성될 수도 있다. 이 경우에도, 상기 층간 절연막 상에 이하에서 설명하는 공정과 동일한 공정을 수행하여 상기 저항 구조물을 형성할 수 있다.
상기 기판(100) 및 소자 분리 패턴(104) 상에 하부막을 형성하고, 상기 하부막을 패터닝한다. 따라서, 상기 저항 형성 영역의 소자 분리 패턴(104) 상에 하부 패턴들(106)을 형성한다.
상기 하부막은 실리콘 질화물 및/또는 실리콘 산화물을 포함하는 절연 물질을 포함할 수 있다. 상기 하부막은 1층으로 형성되거나 또는 다층으로 적층될 수 있다. 따라서, 상기 하부 패턴(106)은 하나의 패턴 또는 다층으로 적층되는 패턴 구조를 가질 수 있다.
상기 하부 패턴들(106)은 상기 제1 방향으로 연장되는 형상을 갖고 상기 제2 방향으로 서로 이격되게 배치될 수 있다.
상기 하부 패턴들(106)은 후속 공정에서 형성되는 저항 라인 패턴(도 9, 116)에 요철을 형성하기 위하여 제공될 수 있다. 따라서, 목표한 저항 라인 패턴(도 9, 116)의 형상에 따라, 상기 하부 패턴들(106)의 높이, 폭, 간격 및 측벽 경사가 달라질 수 있다.
예시적인 실시예에서, 상기 각각의 하부 패턴들(106)은 상기 제2 방향의 측벽이 경사를 가질 수 있다. 상기 각각의 하부 패턴들(106)의 양 측의 측벽 경사는 상기 제3 방향의 그 것의 중심선을 기준으로 서로 대칭될 수 있다.
상기 하부 패턴들(106)의 측벽 경사가 90도에 가까울수록 저항 라인 패턴(도 9, 116)의 길이가 더 증가되어 저항 구조물의 저항이 더 커질 수 있다. 일 예로, 상기 측벽 경사는 상기 기판 표면에 대해 30 내지 80도 일 수 있으나, 이에 한정되지는 않는다.
예시적인 실시예에서, 상기 하부 패턴들(106)은 상기 저항 형성 영역 내에 포함되는 콘택 형성 영역(P) 상에도 동일하게 형성될 수 있다. 이 경우, 후속 공정을 통해 도 1 내지 도 4를 참조로 설명한 반도체 소자가 형성될 수 있다.
도 7 및 도 8을 참조하면, 상기 소자 분리 패턴(104), 하부 패턴들(106) 및 기판(100) 상에 저항막(112)을 형성할 수 있다.
상기 저항 형성 영역 내에서, 상기 저항막(112)은 소자 분리 패턴(104) 및 하부 패턴(106)의 표면을 따라 컨포멀하게 형성될 수 있다. 그러므로, 상기 하부 패턴(106) 상에 형성되는 저항막(112)은 상, 하부면이 상대적으로 상기 제3 방향으로 돌출되는 형상을 가지게 되고, 상기 하부 패턴들(106) 사이의 소자 분리 패턴(104) 상에 형성되는 저항막(112)은 상, 하부면이 상대적으로 낮은 형상을 가질 수 있다. 따라서, 상기 저항막(112)의 상부면은 요철을 가질 수 있다.
예시적인 실시예에서, 상기 저항막(112)은 목표한 저항을 형성하기 위한 물질, 예를들어, 금속, 금속 실리사이드, 금속 질화물, 반도체 물질 등을 포함할 수 있다. 이들은 1층으로 형성되거나 또는 다층으로 적층될 수 있다. 일 예로, 상기 저항막(112)은 폴리실리콘막(108) 및 텅스텐 실리사이드막(110)을 적층하여 형성할 수 있다.
도 9 및 도 10을 참조하면, 상기 저항막(112) 상에 마스크 패턴(114)을 형성하고, 상기 마스크 패턴(114)을 식각 마스크로 이용하여 상기 저항막(112)을 패터닝함으로써 상기 제2 방향으로 연장되는 저항 라인 패턴(116)을 형성한다. 또한, 상기 저항 형성 영역과 인접하는 기판의 액티브 영역 상에 형성되는 저항막(112)을 패터닝함으로써 상기 저항 형성 영역을 둘러싸는 가드링(118)을 형성한다. 따라서, 상기 저항 라인 패턴(116) 및 가드링(118)은 동일한 물질을 포함하며, 동일한 적층 구조를 가질 수 있다.
예시적인 실시예에서, 상기 저항 라인 패턴(116) 및 가드링(118)은 폴리실리콘 패턴(108a) 및 텅스텐 실리사이드 패턴(110a)이 적층된 구조를 가질 수 있다.
상기 저항 영역 내에는 복수의 저항 라인 패턴들(116)이 형성될 수 있으며, 상기 복수의 저항 라인 패턴들(116)은 서로 제1 방향으로 이격되게 배치될 수 있다. 따라서, 상기 저항 라인 패턴들(116)은 라인 앤드 스페이스(line and space)가 반복되는 형상을 가질 수 있다.
상기 저항 라인 패턴(116)은 상기 제2 방향으로 상부면 및 하부면의 높이가 낮은 제1 부분(a) 및 상부면 및 하부면의 높이가 높은 제3 부분(c)을 포함하고, 상기 제1 및 제3 부분(a, c) 사이에서 상기 제1 및 제3 부분(a,c)을 연결하고 상, 하부면이 경사를 갖는 제2 부분(b)을 포함할 수 있다.
예시적인 실시예에서, 도 1에 도시된 것과 같이, 상기 콘택 형성 영역(P)에서는 이웃하는 저항 라인 패턴들(116)이 하나로 병합되어 상기 제1 방향으로 폭이 증가된 병합된 저항 라인(도 1, 116a)이 형성될 수 있다. 일부 실시예에서, 병합된 저항 라인(도 1, 116a)이 구비되지 않고 상기 저항 라인 패턴들(116)이 상기 저항 형성 영역의 단부와 인접한 부위까지 연장될 수 있다.
도 11 및 도 12를 참조하면, 상기 마스크 패턴(114), 저항 라인 패턴(116), 하부 패턴들(106), 소자 분리 패턴(104) 및 가드링(118)을 덮는 층간 절연막(120)을 형성한다. 상기 층간 절연막(120) 및 마스크 패턴(114)을 관통하여 상기 저항 라인 패턴(116)과 전기적으로 연결되는 콘택 플러그(124)를 형성한다.
상기 층간 절연막(120)은 실리콘 산화물을 증착한 후 상부면을 평탄화할 수 있다. 상기 평탄화는 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
상기 콘택 플러그(124)를 형성하기 위하여, 상기 층간 절연막(120)의 일부분을 식각하여 콘택홀을 형성한다. 예시적인 실시예에서, 상기 콘택홀의 저면은 상기 저항 라인 패턴(116)의 제2 부분(도 9, b)의 경사진 상부면 또는 병합된 저항 라인(116a)에서 상부면 경사를 갖는 제2 부분(도 2,B)의 상부면을 노출할 수 있다. 이 때, 상기 저항 라인 패턴(116)의 제2 부분(도 9, b)의 경사 또는 병합된 저항 라인(116a)의 제2 부분(도 2, B)의 경사가 90도일 경우, 상기 제2 부분(도 2, B 또는 도 9, b)을 노출하는 콘택홀이 형성되기 어려울 수 있다. 따라서, 상기 저항 라인 패턴(116)의 제2 부분(b) 또는 병합된 저항 라인(116a)의 제2 부분(도 2, B)의 경사는 90도보다 작을 수 있으며, 바람직하게는 30 내지 80도 범위 내에 있을 수 있다.
상기 콘택 플러그(124)는 금속 물질을 포함할 수 있다. 예를들어, 상기 콘택 플러그(124)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
상기 콘택 플러그(124)의 저면이 상기 저항 라인 패턴(116) 또는 병합된 저항 라인(116a)의 경사진 상부면과 접촉되기 때문에, 상기 콘택 플러그(124)의 저면과 하지막의 접촉 면적이 증가될 수 있다. 이에 따라, 상기 콘택 플러그(124)의 접촉 저항이 감소될 수 있다.
예시적인 실시예들에 따른 반도체 소자의 저항 구조물은 하부 패턴들의 형상에 따라 다양한 구조를 가질 수 있다. 이하에서는 하부 패턴들의 형상에 따라 달라지는 저항 구조물들을 예시한다.
도 13은 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 단면도이다.
도 13에 도시된 반도체 소자는 콘택 형성 영역(P) 부위를 제외하고는 도 1 내지 4에 도시된 반도체 소자와 동일하다.
도 13을 참조하면, 상기 콘택 형성 영역(P) 상에는 상기 하부 패턴(106)이 구비되지 않을 수 있다. 따라서, 상기 콘택 형성 영역(P) 상에 구비되는 병합된 저항 라인(116b)은 평탄한 상부면을 갖는 소자 분리 패턴 상에 형성될 수 있다. 그러므로, 상기 병합된 저항 라인(116b)의 상부면 및 하부면은 요철 부위를 갖지 않고 평탄할 수 있다. 상기 콘택 플러그(124)는 상기 병합된 저항 라인(116b)의 상부면과 접촉할 수 있다.
도 13에 도시된 반도체 소자의 저항 구조물은 도 5 내지 도 12를 참조로 설명한 것과 동일한 공정들을 수행함으로써 형성할 수 있다. 다만, 도 5 및 도 6을 참조로 설명한 공정을 수행할 때, 상기 저항 형성 영역 내의 콘택 형성 영역(P) 상에는 상기 하부 패턴들을 형성하지 않을 수 있다. 따라서, 평탄한 상, 하부면을 갖는 병합된 저항 라인(116b)을 형성할 수 있고, 평탄한 저면을 갖는 콘택 플러그(124)를 형성할 수 있다.
도 14는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물을 나타내는 단면도이다.
도 14에 도시된 저항 구조물은 하부 패턴들 및 저항 라인 패턴의 형상을 제외하고는 도 1 내지 도 4에 도시된 반도체 소자의 저항 구조물과 실질적으로 동일할 수 있다.
도 14를 참조하면, 상기 저항 형성 영역 내에서 콘택 형성 영역(P)을 제외한 영역에는 제1 하부 패턴들(106a)이 구비되고, 콘택 형성 영역(P) 내에는 제2 하부 패턴들(106b)이 구비될 수 있다. 상기 제1 및 제2 하부 패턴들(106a, 106b)은 동일한 물질을 포함할 수 있다. 상기 제1 및 제2 하부 패턴들(106a, 106b)은 서로 다른 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 하부 패턴(106a)의 제2 방향의 측벽은 제1 경사를 가질 수 있다. 상기 제2 하부 패턴(106b)의 제2 방향의 측벽은 상기 제1 경사보다 완만한 제2 경사를 가질 수 있다.
상기 제1 하부 패턴(106a)의 상부에 형성되는 저항 라인 패턴(116)은 돌출부를 포함하고, 상기 돌출부는 상기 제1 하부 패턴(106a)과 실질적으로 동일한 제1 경사를 가질 수 있다.
예시적인 실시예에서, 상기 제2 하부 패턴(106b) 상부에는 병합된 저항 라인(116c)이 구비될 수 있다. 상기 병합된 저항 라인(116c)에는 돌출부를 포함하고, 상기 병합된 저항 라인(116c)의 돌출부는 상기 제2 하부 패턴(106b)과 실질적으로 동일한 제2 경사를 가질 수 있다. 즉, 상기 병합된 저항 라인(116c)은 상기 저항 라인 패턴(116)보다 완만한 경사를 가질 수 있다.
일부 실시예에서, 상기 제2 하부 패턴(106b) 상부에 병합된 저항 라인이 구비되지 않고 상기 저항 라인 패턴(116)이 콘택 형성 영역(P)까지 연장될 수 있다. 이 경우, 상기 콘택 형성 영역(P) 상의 저항 라인 패턴(116) 부위의 돌출부는 상대적으로 완만한 경사를 가질 수 있다.
이와같이, 상기 콘택 형성 영역(P)에 위치하는 상기 저항 라인 패턴(116) 또는 병합된 저항 라인(116c)의 돌출부의 경사와 상기 콘택 형성 영역(P) 이외 부위의 저항 라인 패턴(116)의 돌출부의 경사는 서로 다를 수 있다.
도시하지는 않았지만, 일부 실시예에서, 상기 제1 하부 패턴들(106a) 사이의 간격과 상기 제2 하부 패턴들(106b) 사이의 간격이 서로 다를 수도 있다.
상기 마스크 패턴(114). 제1 하부 패턴(106a), 제2 하부 패턴(106b), 소자 분리 패턴(104), 저항 라인 패턴(116), 병합된 저항 라인(116c) 및 가드링(도 3, 118)을 덮는 층간 절연막(120)이 구비될 수 있다. 상기 층간 절연막(120) 및 마스크 패턴(114)을 관통하여, 상기 병합된 저항 라인(116c)의 경사진 표면 부위와 접촉하는 콘택 플러그(124)가 구비될 수 있다.
상기 제1 하부 패턴들(106a)이 제1 경사를 가짐으로써, 상기 저항 라인 패턴(116)의 상부면의 제2 방향으로의 길이가 증가될 수 있다. 또한, 상기 제2 하부 패턴들(106b)이 상기 제1 경사보다 완만한 제2 경사를 가짐으로써, 상기 병합된 라인 패턴(116c)의 경사진 표면 부위에 콘택 플러그(124)를 용이하게 형성할 수 있다.
도 15는 본 발명의 일실시예에 의한 반도체 소자의 저항 구조물의 형성 방법을 나타내는 단면도이다.
도 15를 참조하면, 기판(100)에 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 소자 분리 영역의 기판에는 트렌치가 형성되고, 상기 트렌치 내에는 소자 분리 패턴(104)이 형성될 수 있다. 상기 소자 분리 공정은 도 5 및 6을 참조로 설명한 것과 동일할 수 있다.
상기 기판(100) 상에 하부막을 형성한다. 상기 하부막을 패터닝하여 상기 기판(100)의 저항 형성 영역 내에 제1 하부 패턴들(106a) 및 제2 하부 패턴들(106b)을 형성한다. 상기 저항 형성 영역 내에서, 콘택 형성 영역(P)에는 상기 제2 하부 패턴들(106b)을 형성하고, 상기 콘택 형성 영역(P) 이외의 부위에는 상기 제1 하부 패턴들(106a)을 형성한다.
예시적인 실시예에서, 상기 저항 형성 영역 내의 하부막의 일부를 식각하여 예비 하부 패턴들을 형성하고, 상기 콘택 형성 영역(P)에 위치하는 예비 하부 패턴들의 측벽을 추가적으로 식각함으로써 상기 제1 및 제2 하부 패턴들(106a, 106b)을 각각 형성할 수 있다.
이 후, 도 7 내지 도 12를 참조로 설명한 것과 동일한 공정들을 수행함으로써 도 14에 도시된 반도체 소자의 저항 구조물을 형성할 수 있다.
도 16은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 16을 참조하면, 상기 반도체 소자는 제1 영역(C) 및 제2 영역(PCR)으로 구분되는 기판(200) 상에 형성될 수 있다. 상기 제1 영역(C)은 셀 영역이고, 상기 제2 영역(PCR)은 페리 회로 영역일 수 있다. 상기 제2 영역(PCR)은 고전압 트랜지스터 영역(HV), 저전압 트랜지스터 영역(LV) 및 저항 형성 영역(R)을 포함할 수 있다.
상기 제1 영역(C)에는 메모리 셀의 일부를 구성하는 셀 패턴(226a)이 구비될 수 있다.
상기 고전압 트랜지스터 영역(HV)에는 제1 게이트 절연막(202), 및 상기 제1 게이트 절연막(202) 상에, 제1 게이트 패턴 및 마스크 패턴(236a)이 적층되는 제1 게이트 구조물(240)이 구비될 수 있다. 상기 저전압 트랜지스터 영역(LV)에는 제2 게이트 절연막(204), 및 상기 제2 게이트 절연막(204) 상에, 제2 게이트 패턴 및 마스크 패턴(236a)이 적층되는 제2 게이트 구조물(242)이 구비될 수 있다.
상기 저항 형성 영역(R)에는 하부 패턴들(226b) 및 저항 라인 패턴들(244)이 구비될 수 있다. 상기 저항 라인 패턴들(244) 상에는 마스크 패턴(236a)이 구비될 수 있다. 상기 저항 라인 패턴들(244)은 상기 하부 패턴들(226b) 및 기판(200) 상에 구비되고 상부면 및 하부면에 요철을 가질 수 있다. 또한, 상기 마스크 패턴(236a), 하부 패턴들(226b), 셀 패턴(226a), 제1 및 제2 게이트 구조물들(240, 242)을 덮는 층간 절연막(250)이 구비될 수 있다. 상기 층간 절연막(250) 및 마스크 패턴(236a)을 관통하여 상기 저항 라인 패턴(244)과 전기적으로 연결되는 콘택 플러그(252)가 구비될 수 있다.
상기 기판(200)에는 소자 분리 트렌치(212)가 구비되고, 상기 소자 분리 트렌치 내부에 소자 분리 패턴(214)이 구비될 수 있다. 상기 소자 분리 패턴(214)에 의해 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분될 수 있다. 상기 소자 분리 패턴(214)은 상기 제1 및 제2 영역(C, PCR) 내의 소자 분리 영역에 각각 형성될 수 있다. 상기 소자 분리 패턴(214)이 형성되지 않는 기판(200)의 상부면은 액티브 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 영역(C) 및 고전압 트랜지스터 영역(HV)의 액티브 영역의 상부면은 상기 저전압 트랜지스터 영역(LV)의 액티브 영역의 상부면보다 낮게 배치될 수 있다. 즉, 상기 제1 영역 및 고전압 트랜지스터 영역(HV)에 해당하는 기판(200) 상부면은 상기 제2 영역의 저전압 트랜지스터 영역의 기판(200)의 상부면보다 낮을 수 있다.
예시적인 실시예에서, 상기 제2 영역(PCR)에서 상기 제1 게이트 구조물(240) 및 제2 게이트 구조물(242)은 액티브 영역 상에 형성될 수 있다. 상기 저항 형성 영역(R)은 상기 소자 분리 패턴(214) 상에 위치할 수 있다.
예시적인 실시예에서, 상기 저항 형성 영역(R)에 구비되는 하부 패턴들(226b) 및 저항 라인 패턴들(244)은 도 1 내지 4를 참조로 설명한 것과 동일하거나 유사할 수 있다. 일부 실시예에서, 상기 저항 형성 영역(R)에 구비되는 하부 패턴들(226b) 및 저항 라인 패턴들(244)은 도 13을 참조로 설명한 것과 동일하거나 유사할 수 있다. 일부 실시예에서, 상기 저항 형성 영역(R)에 구비되는 하부 패턴들(226b) 및 저항 라인 패턴들(244)은 도 14를 참조로 설명한 것과 동일하거나 유사할 수 있다.
즉, 상기 하부 패턴들(226b)은 상기 저항 형성 영역(R) 상에 구비되며, 제1 방향으로 연장되면서 상기 제2 방향으로 서로 이격되게 배치될 수 있다. 상기 하부 패턴들(226b)은 상기 셀 패턴(226a)에서 사용되는 절연막 또는 절연 패턴과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 패턴들(226b)은 상기 셀 패턴(226a)과 동일한 적층 구조를 가질 수 있다.
예시적인 실시예에서, 상기 하부 패턴들(226b)은 실리콘 질화물 및/또는 실리콘 산화물을 포함하는 절연 물질을 포함할 수 있다. 상기 하부 패턴(226b)은 1층 또는 다층으로 적층된 구조를 가질 수 있다. 예를들어, 상기 하부 패턴(226b)은 하부 산화물 패턴(220a), 질화물 패턴(222a) 및 상부 산화물 패턴(224a)을 포함할 수 있다.
상기 저항 라인 패턴들(244)은 상기 저항 형성 영역(R) 내의 소자 분리 패턴(214) 및 하부 패턴들(226b) 상에 구비되며, 상기 제2 방향으로 연장되면서 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 상기 저항 라인 패턴(244)에서, 상기 하부 패턴(226b)의 표면 상에 형성되는 부위는 상대적으로 상기 제3 방향으로 돌출될 수 있다. 또한, 상기 하부 패턴들(226b) 사이의 소자 분리 패턴(214) 상에 형성되는 부위는 상대적으로 낮은 상부면 및 하부면을 가질 수 있다.
상기 저항 라인 패턴(244)은 목표한 저항을 갖는 저항 구조물을 형성하기에 적합한 물질, 예를들어, 금속, 금속 실리사이드, 금속 질화물, 반도체 물질 등을 포함할 수 있다. 도시된 것과 같이, 상기 저항 라인 패턴(244)은 하부 저항 패턴 및 상부 저항 패턴이 적층되는 구조를 가질 수 있다. 일 예로, 상기 저항 라인 패턴(244)은 폴리실리콘 패턴(230a) 및 텅스텐 실리사이드 패턴(232a)이 적층되는 구조를 가질 수 있다.
상기 제1 게이트 구조물(240)의 폭은 상기 제2 게이트 구조물(242)의 폭보다 더 넓을 수 있다.
상기 제1 게이트 구조물(240) 하부의 제1 게이트 절연막(202)의 두께는 상기 제2 게이트 구조물(242) 하부의 제2 게이트 절연막(204)의 두께보다 더 두꺼울 수 있다. 상기 제1 게이트 패턴 및 제2 게이트 패턴은 동일한 적층 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 게이트 패턴에는 상기 저항 라인 패턴(244)에 포함되는 물질이 포함될 수 있다. 일 예로, 상기 제1 및 제2 게이트 패턴은 하부 폴리실리콘 패턴(208a) 상에 상기 저항 라인 패턴(244)에 포함되는 물질이 적층되는 구조를 가질 수 있다. 상기 저항 라인 패턴(244)이 폴리실리콘 패턴(230a) 및 텅스텐 실리사이드 패턴(232a)이 적층되는 구조를 갖는 경우, 상기 제1 및 제2 게이트 패턴들은 하부 폴리실리콘 패턴(208a), 폴리실리콘 패턴(230a) 및 텅스텐 실리사이드 패턴(232a)이 적층되는 구조를 가질 수 있다.
상기 제1 및 제2 게이트 구조물들(240, 242)에 포함되는 마스크 패턴(236a)은 상기 저항 라인 패턴(244) 상에 구비되는 마스크 패턴(236a)과 동일한 물질을 포함할 수 있다.
상기 제2 영역(PCR)에서 상기 저항 형성 영역(R)을 제외한 나머지 영역에는 상기 하부 패턴(226b)과 동일한 구조물이 구비되지 않을 수 있다. 예를들어, 상기 고전압 트랜지스터 영역(HV) 및 저전압 트랜지스터 영역(LV)에는 상기 하부 패턴(226b)과 동일한 적층물이 구비되지 않을 수 있다.
상기 반도체 소자는 예를들어, 수직 낸드 플래시 메모리 소자, 플레너형 플래시 메모리 소자, 디램 소자, 에스램 소자와 같은 메모리 소자일 수 있다. 상기 반도체 소자에 따라, 상기 제1 영역(C), 즉, 셀 영역에 형성되는 상기 셀 패턴(226a)의 적층 구조가 변경될 수 있다. 이에 따라, 상기 하부 패턴(226b)의 적층 구조도 함께 변경될 수 있다.
도 17 내지 도 25는 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 17을 참조하면, 제1 영역(C) 및 고전압 트랜지스터 영역(HV)에 해당하는 기판(200)의 상부면이 저전압 트랜지스터 영역(LV) 및 저항 형성 영역(R)의 기판(200) 상부면보다 낮게 되도록, 상기 제1 영역(C) 및 고전압 트랜지스터 영역(HV)에 해당하는 기판(200) 상부면을 식각한다.
상기 기판(200) 상에 각 영역별로 다른 두께를 갖는 절연막을 형성한다. 상기 고전압 트랜지스터 영역(HV)에는 제1 두께를 갖는 제1 게이트 절연막(202)을 형성하고, 상기 저전압 트랜지스터 영역(LV) 및 저항 형성 영역(R)에는 상기 제1 두께보다 얇은 제2 게이트 절연막(204)을 형성한다. 또한, 상기 제1 영역(C)에는 상기 제1 게이트 절연막(202)보다 얇은 두께를 갖는 제3 절연막(206)을 형성한다.
상기 고전압 트랜지스터 영역(HV)에 형성된 제1 게이트 절연막(202) 및 저전압 트랜지스터 영역(LV)에 형성된 제2 게이트 절연막(204)은 후속 공정을 통해 각각 트랜지스터의 게이트 절연막으로 제공될 수 있다.
상기 절연막(즉, 제1 내지 제2 게이트 절연막들(202, 204), 및 제3 절연막(206)) 상에 제1 폴리실리콘 패턴(208) 및 캡핑 패턴(210)이 적층된 구조물을 형성할 수 있다. 상기 캡핑 패턴(210)은 절연 물질을 포함할 수 있으며, 예를들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 상기 제1 폴리실리콘 패턴(208) 및 캡핑 패턴(210)은 소자 분리용 트렌치를 형성하기 위한 마스크 패턴으로 사용될 수 있다. 따라서, 상기 제1 폴리실리콘 패턴(208) 및 캡핑 패턴(210)은 액티브 영역에 해당하는 부위를 덮도록 형성될 수 있다. 상기 저항 형성 영역(R)은 소자 분리 영역에 해당될 수 있으므로, 상기 저항 형성 영역(R)에는 상기 제1 폴리실리콘 패턴(208) 및 캡핑 패턴(210)이 형성되지 않을 수 있다. 예시적인 실시예에서, 상기 제1 폴리실리콘 패턴(208)은 상기 고전압 트랜지스터 및 저전압 트랜지스터의 게이트의 일부로 제공될 수 있다.
도 18을 참조하면, 상기 제1 폴리실리콘 패턴(208) 및 캡핑 패턴(210)이 적층된 구조물을 식각 마스크로 사용하여 상기 절연막(즉, 제1 및 제2 게이트 절연막들(202, 204)) 및 기판(200)을 식각함으로써 소자 분리용 트렌치(212)를 형성한다. 상기 저항 형성 영역(R)에는 소자 분리용 트렌치(212)가 형성될 수 있다. 상기 식각 공정을 수행하는 동안 상기 캡핑 패턴(210)이 일부 식각될 수 있다.
도 19를 참조하면, 상기 소자 분리용 트렌치(212) 내부를 채우면서 상기 캡핑 패턴(210) 상에 절연막을 형성할 수 있다. 상기 제1 폴리실리콘 패턴(208)이 노출되도록 평탄화 공정을 수행함으로써 상기 소자 분리용 트렌치(212) 내부에 소자 분리 패턴(214)을 형성할 수 있다.
상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 평탄화 공정을 수행하고 난 후, 소자 분리 패턴(214) 및 제1 폴리실리콘 패턴(208)의 상부면은 실질적으로 동일 평면 상에 위치할 수 있다.
상기 평탄화 공정을 수행하는 동안 제2 영역(PCR)에 형성된 상기 캡핑 패턴(210)은 제거될 수 있다. 예시적인 실시예에서, 상기 제1 영역(C)의 기판(200)의 상부면이 상대적으로 낮으므로, 상기 제1 영역(C)의 기판(200) 상에는 상기 캡핑 패턴(210) 및 절연 패턴(214a)이 부분적으로 남아있을 수 있다.
도 20을 참조하면, 상기 소자 분리 패턴(214), 제1 폴리실리콘 패턴(208), 캡핑 패턴(210) 및 절연 패턴(214a) 상에 셀 패턴용 절연막(226)을 형성한다. 상기 셀 패턴용 절연막(226)은 상기 제1 및 제2 영역(C, PCR)에 형성된 구조물의 상부면 전체를 덮도록 형성될 수 있다.
상기 셀 패턴용 절연막(226)은 상기 제1 영역(C) 상에 셀들을 형성하기 위하여 사용되는 절연막일 수 있다. 따라서, 목표한 셀 패턴의 구조에 따라 사용되는 셀 패턴용 절연막(226)이 달라질 수 있다. 상기 셀 패턴용 절연막(226)은 산화물 및/또는 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 셀 패턴용 절연막(226)은 하부 산화막(220), 질화막(222) 및 상부 산화막(224)의 적층 구조를 가질 수 있다. 상기 하부 산화막(220)은 하지막과 질화막(222)간의 접촉을 위한 패드 산화막으로 제공될 수 있다. 상기 질화막(222)은 식각 저지막, 희생막 또는 하드 마스크막 등으로 사용될 수 있다. 상기 상부 산화막(224)은 상기 질화막(222)을 덮는 층간 절연막 또는 버퍼막 등으로 사용될 수 있다.
도 21을 참조하면, 상기 셀 패턴용 절연막(226) 상에 제1 식각 마스크(228)를 형성하고 상기 제1 식각 마스크(228)를 이용하여 상기 셀 패턴용 절연막(226)을 패터닝한다. 따라서, 상기 제1 영역(C) 상에는 셀 패턴(226a)을 형성하고, 상기 저항 형성 영역(R)에는 하부 패턴들(226b)을 형성한다. 상기 제1 식각 마스크(228)는 포토레지스트 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 영역(C)에 형성되는 셀 패턴용 절연막(226)을 남겨두기 위하여, 상기 제1 식각 마스크(228)는 상기 제1 영역(C)을 모두 덮을 수 있다. 상기 저항 형성 영역(R)을 제외한 상기 제2 영역(PCR)에는 상기 셀 패턴용 절연막(226)이 형성되지 않을 수 있다. 따라서, 상기 제1 식각 마스크(228)는 상기 저항 형성 영역(R)을 제외한 상기 제2 영역(PCR)을 모두 노출할 수 있다. 예를들어, 고전압 트랜지스터 및 저전압 트랜지스터에는 상기 셀 패턴용 절연막이 포함되지 않기 때문에, 상기 제1 식각 마스크(228)는 고전압 트랜지스터 영역(HV) 및 저전압 트랜지스터 영역(LV)을 노출할 수 있다. 또한, 상기 저항 형성 영역(R)에 상기 하부 패턴들(226b)을 형성하기 위하여, 상기 제1 식각 마스크(228)는 상기 저항 형성 영역(R)에서 상기 제1 방향으로 연장되고, 서로 이격되면서 제2 방향으로 배열되는 복수의 라인 형상을 가질 수 있다.
상기 제1 식각 마스크(228)를 이용하여 상기 셀 패턴용 절연막(226)을 패터닝하면, 상기 저항 형성 영역(R)을 제외한 상기 제2 영역(PCR) 상에 형성되는 셀 패턴용 절연막(226)은 모두 제거될 수 있다. 따라서, 상기 고전압 트랜지스터 영역(HV) 및 저전압 트랜지스터 영역(LV)에는 소자 분리 패턴(214) 및 제1 폴리실리콘 패턴(208)의 상부면이 노출될 수 있다. 이 때, 상기 소자 분리 패턴(214)의 상부면이 일부 식각될 수도 있다.
반면에, 상기 저항 형성 영역(R)에는 상기 제1 방향으로 연장되는 하부 패턴들(226b)이 형성될 수 있다. 상기 하부 패턴들(226b)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 이와같이, 상기 하부 패턴들(226b)을 형성하는 공정을 별도로 수행하지 않고, 상기 셀 패턴(226a)을 형성하는 공정에서 함께 형성할 수 있다.
상기 하부 패턴들(226b)의 형상은 도 1 내지 도 4를 참조로 설명한 것과 동일할 수 있다. 일부 실시예에서, 상기 하부 패턴들(226b)의 형상은 도 13을 참조로 설명한 것과 동일할 수 있다. 일부 실시예에서, 상기 하부 패턴들(226b)의 형상은 도 14를 참조로 설명한 것과 동일할 수 있다.
상기 식각 공정을 수행한 이 후에 상기 제1 식각 마스크(228)를 제거할 수 있다.
도 22를 참조하면, 상기 하부 패턴들(226b), 소자 분리 패턴(214) 및 셀 패턴(226a) 상에 컨포멀하게 저항막(234)을 형성한다. 상기 저항막(234)은 상기 제1 및 제2 영역(C, PCR)에 형성된 구조물의 상부면 전체를 덮을 수 있다.
상기 하부 패턴들(226b) 표면 상에 형성되는 저항막(234)은 상, 하부면이 상대적으로 상기 제3 방향으로 돌출되는 형상을 가지게 되고, 상기 하부 패턴들(226b) 사이에 형성되는 저항막(234)은 상, 하부면이 상대적으로 낮은 형상을 가질 수 있다.
예시적인 실시예에서, 상기 저항막(234)은 목표한 저항 구조물을 형성하기 위한 물질, 예를들어, 금속, 금속 실리사이드, 금속 질화물, 반도체 물질 등을 포함할 수 있다. 일 예로, 상기 저항막(234)은 폴리실리콘막(230) 및 텅스텐 실리사이드막(232)을 적층하여 형성할 수 있다.
도 23을 참조하면, 상기 저항막(234)을 덮는 마스크막(236)을 형성한다. 상기 마스크막(236) 상에 제2 식각 마스크(238)를 형성한다. 상기 제2 식각 마스크(238)는 저항 라인 패턴, 제1 및 제2 게이트 구조물들을 형성하기 위하여 제공될 수 있다.
예시적인 실시예에서, 상기 마스크막(236)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제2 식각 마스크(238)는 포토레지스트를 포함할 수 있다.
상기 제2 식각 마스크(238)는 상기 제1 영역(C)에 형성되는 마스크막(236)을 노출할 수 있다. 상기 제2 식각 마스크(238)는 상기 고전압 트랜지스터 영역(HV) 및 저전압 트랜지스터 영역(LV)의 각각의 구조물의 일부를 덮을 수 있다. 또한, 상기 저항 형성 영역(R) 상의 제2 식각 마스크(238)는 제2 방향으로 연장되는 복수의 라인 형상을 갖고, 상기 라인들은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다.
도 24를 참조하면, 상기 제2 식각 마스크(238)를 이용하여 상기 마스크막(236)을 식각함으로써 마스크 패턴(236a)을 형성할 수 있다. 상기 마스크 패턴(236a)을 이용하여 상기 저항막(234) 및 제1 폴리실리콘 패턴(208)을 식각할 수 있다.
상기 식각 공정에 의해, 상기 제1 영역(C)에 형성된 상기 저항막(234)이 제거됨으로써 셀 패턴(226a)이 노출될 수 있다.
상기 고전압 트랜지스터 영역(HV)의 제1 폴리실리콘 패턴(208) 및 저항막(234)이 패터닝됨으로써, 상기 제1 게이트 절연막(202) 상에 하부 폴리실리콘 패턴(208a), 저항막 패턴 및 마스크 패턴(236a)이 적층되는 제1 게이트 구조물(240)이 형성될 수 있다. 예를들어, 상기 저항막(234)이 폴리실리콘막 및 텅스텐 실리사이드막을 포함하는 경우, 상기 제1 게이트 구조물(240)은 제1 게이트 절연막(202) 상에 하부 폴리실리콘 패턴(208a), 폴리실리콘 패턴(230a), 텅스텐 실리사이드 패턴(232a) 및 마스크 패턴(236a)이 적층된 구조를 가질 수 있다.
상기 저전압 트랜지스터 영역(LV)의 제1 폴리실리콘 패턴(208) 및 저항막(234)이 패터닝됨으로써, 제2 게이트 절연막(204) 상에 하부 폴리실리콘 패턴(208a), 저항막 패턴 및 마스크 패턴(236a)이 적층되는 제2 게이트 구조물(242)이 형성될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 게이트 구조물(240, 242) 내에는 저항 라인 패턴(244)과 동일한 물질을 포함할 수 있다.
상기 저항 형성 영역(R)에는 상기 제2 방향으로 연장되는 저항 라인 패턴(244)이 형성될 수 있다. 이 때, 도시하지는 않았지만, 상기 저항 형성 영역(R)과 접하는 액티브 영역 상에는 가드링(도 1, 118)과 동일한 가드링도 함께 형성될 수 있다.
상기 저항 라인 패턴(244)은 도 1 내지 도 4를 참조로 설명한 것과 동일한 형상을 가질 수 있다. 일부 실시예에서, 상기 저항 라인 패턴(244)은 도 13을 참조로 설명한 것과 동일한 형상을 가질 수 있다. 일부 실시예에서, 상기 저항 라인 패턴(244)은 도 14를 참조로 설명한 것과 동일한 형상을 가질 수 있다. 상기 저항 라인 패턴(244) 상에도 상기 마스크 패턴(236a)이 구비될 수 있다.
도 25를 참조하면, 상기 셀 패턴(226a), 제1 및 제2 게이트 구조물들(240, 242), 소자 분리 패턴(214), 마스크 패턴(236a),), 하부 패턴들(226b) 및 가드링을 덮는 층간 절연막(250)을 형성한다.
상기 층간 절연막(250)은 실리콘 산화물을 증착한 후 상부면을 평탄화할 수 있다. 상기 평탄화는 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
상기 층간 절연막(250) 및 마스크 패턴(236a)의 일부를 식각하여 상기 저항 라인 패턴(244)의 상부면을 노출하는 콘택홀을 형성하고, 상기 콘택홀 내부에 도전 물질을 형성하여 콘택 플러그(252)를 형성한다. 상기 콘택 플러그(252)는 금속 물질을 포함할 수 있다. 예를들어, 상기 콘택 플러그(252)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 콘택 플러그(252)는 상기 저항 라인 패턴(244)의 경사진 상부면, 즉, 도 2를 참조로 설명한 병합된 저항 라인(116a)의 제2 부분(B)과 동일한 형상을 가지는 상기 저항 라인 패턴(244)의 제2 부분과 접촉할 수 있다.
일부 실시예에서, 상기 콘택 플러그들(252) 중 적어도 일부는 상기 저항 라인 패턴(244)의 평탄한 상부면, 즉, 도 2를 참조로 설명한 병합된 저항 라인(116a)의 제1 부분(A) 또는 제3 부분(C)과 동일한 형상을 가지는 상기 저항 라인 패턴(244)의 제1 부분 또는 제3 부분과 접촉할 수 있다.
일부 실시예에서, 콘택 형성 영역(P)에는 상기 하부 패턴들(226b)이 형성되지 않을 수 있다. 이 경우, 상기 콘택 형성 영역(P) 상의 저항 라인 패턴(244)은 평탄한 상부면을 가질 수 있고 상기 콘택 플러그(252)는 저항 라인 패턴(244)의 평탄한 상부면 상에 형성될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
104, 214 : 소자 분리 패턴 106, 226b : 하부 패턴들
112, 234 : 저항막 116, 244 : 저항 라인 패턴
118 : 가드링 120, 250 : 층간 절연막
124, 252 : 콘택 플러그 226 : 셀 패턴용 절연막
226a :　셀 패턴 　　　　　 240 : 제1 게이트 구조물
242 : 제2 게이트 구조물

Claims (10)

  1. 절연 물질을 포함하고 평탄한 상부면을 가지는 저항 형성 영역을 포함하는 기판;
    상기 저항 형성 영역 상에 구비되고, 절연 물질을 포함하고, 상기 기판과 평행한 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치되는 복수의 하부 패턴들; 및
    상기 하부 패턴들 및 저항 형성 영역의 표면 상에 컨포멀하게 구비되고, 하부면이 절연 물질과 접촉하고, 상기 제2 방향으로 연장되고, 상기 하부 패턴들의 상부면과 접하는 부위에서는 상기 기판 표면과 수직한 제3 방향으로 돌출된 상부면 및 하부면을 갖는 저항 라인 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 저항 형성 영역은 기판의 트렌치 내에 형성되는 소자 분리 패턴 부위 또는 층간 절연막 부위를 포함하는 반도체 소자.
  3. 제1항에 있어서, 각각의 상기 하부 패턴들은 복수의 절연 물질이 적층되는 구조를 갖는 반도체 소자.
  4. 제1항에 있어서, 각각의 상기 하부 패턴들의 상부면은 평탄하고, 상기 각각의 하부 패턴들의 제2 방향의 측벽은 경사를 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 저항 라인 패턴은 복수개가 구비되고, 상기 저항 라인 패턴들은 상기 제1 방향으로 이격되게 배치되는 반도체 소자.
  6. 제1항에 있어서, 상기 저항 라인 패턴은 상부면 및 하부면의 높이가 낮은 제1 부분과 상부면 및 하부면의 높이가 높은 제3 부분과, 상기 제1 및 제3 부분 사이에서 상기 제1 및 제3 부분을 연결하고 상, 하부면이 경사를 갖는 제2 부분을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 저항 라인 패턴을 덮는 층간 절연막 및
    상기 층간 절연막을 관통하여 상기 저항 라인 패턴의 제2 부분의 상부면과 접촉하는 콘택 플러그를 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 하부 패턴들의 각각의 형상은 상기 저항 형성 영역 내에서 각 위치에 따라 동일하거나 또는 다른 반도체 소자.
  9. 제1항에 있어서, 상기 하부 패턴들 각각은 상기 저항 형성 영역의 적어도 일부 영역에 구비되는 반도체 소자.
  10. 제1항에 있어서, 상기 기판에는 셀 영역이 더 포함되고, 상기 셀 영역 상에 상기 하부 패턴과 동일한 물질을 포함하고 상기 하부 패턴과 동일한 적층 구조를 갖는 셀 패턴이 형성되는 반도체 소자.
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