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KR101399099B1 - 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법 - Google Patents

콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법 Download PDF

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KR101399099B1
KR101399099B1 KR1020080051637A KR20080051637A KR101399099B1 KR 101399099 B1 KR101399099 B1 KR 101399099B1 KR 1020080051637 A KR1020080051637 A KR 1020080051637A KR 20080051637 A KR20080051637 A KR 20080051637A KR 101399099 B1 KR101399099 B1 KR 101399099B1
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drain
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김용일
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삼성전자주식회사
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Abstract

콘택 구조체를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 게이트 패턴이 활성영역을 가로지르고 소자분리 패턴 상에 배치된다. 제1 소오스/드레인 및 제2 소오스/드레인이 게이트 패턴 양측에 인접한 활성영역내에 각각 형성된다. 게이트 스페이서가 게이트 패턴의 양측벽 상에 형성되고, 층간 절연막이 게이트 스페이서와 옆으로 이격되고 기판 상에 배치된다. 콘택 구조체가 게이트 스페이서 및 층간 절연막에 의해 정의된 그루브 내에 배치되어 제1 소오스/드레인과 접촉된다. 콘택 구조체는 게이트 패턴의 길이방향으로 연장된 바 형태(bar-shaped)이다.

Description

콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES INCLUDING A CONTACT STRUCTURE AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자들은 기억 소자 및 논리 소자등으로 구분될 수 있다. 기억 소자는 데이터를 저장하는 소자이다. 기억 소자는 데이터를 저장하는 방식에 따라 휘발성 기억 소자 및 비휘발성 기억 소자로 구분될 수 있다. 휘발성 기억 소자는 전원공급이 중단되는 경우에 저장된 데이터들을 잃어버린다. 디램 소자 및 에스램 소자등은 대표적인 휘발성 기억 소자라 할 수 있다. 비휘발성 기억 소자는 전원공급이 중단될지라도 저장된 데이터들을 그대로 유지한다. 플래쉬 기억 소자, 상변화 기억 소자 또는 자기 기억 소자등은 대표적인 비휘발성 기억 소자라 할 수 있다. 논리 소자는 데이터를 연산처리하거나 소정의 명령어들을 처리하는 것등의 기능을 수행할 수 있다.
반도체 소자들은 소형화, 다기능화 및/또는 고속화등의 특성등으로 인하여, 전자 산업에서 중요한 요소로서 작용되고 있다. 따라서, 전자 산업이 발전할수록, 반도체 소자의 고집적화, 다기능화, 고속화, 재현성 및/또는 신뢰성등에 대한 요구들이 점점 증가되고 있다. 하지만, 통상적으로, 상술한 요구 특성들은 서로 트레이오프(trade off)의 관계를 가질 수 있다. 이에 따라, 상술한 여러 요구 특성들을 동시에 충족시키는 것이 점점 어려워지고 있다. 예컨대, 반도체 소자들을 구성하는 반도체 패턴들의 선폭 및/또는 간격이 감소될수록, 반도체 소자들의 동작 속도를 증가시키는 것이 어려워질 수 있다. 또한, 반도체 패턴들의 선폭 및/또는 간격이 감소될수록, 반도체 소자의 신뢰성 및/또는 재현성을 확보하는 것이 어려워질 수 있다. 현재, 전자 산업은 고도로 발전되고 있다. 이로써, 반도체 소자의 여러 요구 특성을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화와 더불어, 고속화, 신뢰성 및/또는 재현성을 충족시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 모스 트랜지스터의 턴온 전류량을 증가시킬 수 있는 고집적화된 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리 패턴; 상기 활성영역 상을 가로지르고 상기 소자분리 패턴 상에 배치된 게이트 패턴; 상기 게이트 패턴 양측에 인접한 상기 활성영역내에 각각 형성된 제1 소오스/드레인 및 제2 소오스/드레인; 상기 게이트 패턴의 양측벽 상에 형성된 게이트 스페이서; 상기 게이트 스페이서와 옆으로 이격되고 상기 기판 상에 배치된 층간 절연막; 및 상기 게이트 스페이서 및 층간 절연막에 의해 정의된 그루브 내에 배치되어 상기 제1 소오스/드레인과 접촉된 콘택 구조체를 포함한다. 상기 콘택 구조체는 상기 게이트 패턴의 길이방향으로 연장된 바 형태(bar-shaped)이다.
일 실시예에 따르면, 상기 소자는 상기 소자분리 패턴 상에 위치한 상기 게이트 스페이서와 상기 층간 절연막 사이에 개재된 희생 스페이서를 더 포함할 수 있다. 상기 희생 스페이서는 상기 게이트 스페이서 및 상기 층간 절연막에 대하여 식각선택비를 갖는 절연물질을 포함하고, 상기 그루브는 상기 게이트 스페이서, 희생 스페이서 및 층간 절연막에 의하여 둘러싸인다.
일 실시예에 따르면, 상기 콘택 구조체의 상기 길이방향의 폭은 적어도 상기 제1 소오스/드레인이 형성된 상기 활성영역의 상기 길이방향의 폭의 크기일 수 있다.
일 실시예에 따르면, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 캐핑 절연 패턴을 포함할 수 있다. 이때, 상기 희생 스페이서는 상기 캐핑 절연 패턴, 게이트 스페이서 및 층간 절연막에 대하여 식각선택비를 갖는 절연 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제2 소오스/드레인에 인접한 상기 게이트 스페이서, 희생 스페이서 및 층간 절연막에 의하여 정의되고 상기 제2 소오스/드레인을 노출시키는 제2 그루브내에 배치된 제2 콘택 구조체를 더 포함할 수 있다. 상기 제2 콘택 구조체의 상기 길이방향의 폭은 적어도 상기 제2 소오스/드레인이 형성된 상기 활성영역의 상기 길이방향의 폭의 크기일 수 있다.
일 실시예에 따르면, 상기 제2 소오스/드레인에 인접한 상기 희생 스페이서는 연장되어 상기 제2 소오스/드레인에 인접한 상기 층간 절연막 및 게이트 스페이서 사이에 개재되고 상기 제2 소오스/드레인 상을 가로지를 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 활성영역을 정의하는 소자분리 패턴을 갖는 기판 상에 상기 활성영역을 가로지르고 상기 소자분리 패턴 상에 배치되는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 양측에 인접한 상기 활성영역에 각각 제1 소오스/드레인 및 제2 소오스/드레인을 형성하는 단계; 상기 게이트 패턴 양측벽 상에 차례로 적층된 게이트 스페이서 및 희생 스페이서를 형성하는 단계; 상기 기판 전면 상에 층간 절연막을 형성하는 단계; 상기 게이트 스페이서 및 희생 스페이서가 노출되도록 상기 층간 절연막을 평탄화하는 단계; 상기 희생 스페이서의 일부분을 제거하여 상기 제1 소오스/드레인을 노출시키는 그루브를 형성하는 단계; 및 상기 그루브 내에 콘택 구조체를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 그루브를 형성하는 단계는, 상기 제1 소오스/드레 인 상에 위치한 상기 희생 스페이서의 일부분을 노출시키는 개구부를 갖고, 상기 소자분리 패턴 상에 위치한 상기 희생 스페이서의 다른 부분을 덮는 마스크 패턴을 상기 기판 상에 형성하는 단계; 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 희생 스페이서의 노출된 부분을 제거하는 단계를 포함할 수 있다. 상기 게이트 패턴의 길이방향으로 상기 개구부의 제1 폭은 상기 제1 소오스/드레인이 형성된 상기 활성영역의 제1 폭과 동일할 수 있다. 상기 게이트 패턴의 길이방향에 수직한 상기 게이트 패턴의 폭방향으로 상기 개구부의 제2 폭은 상기 희생 스페이서의 제2 폭 보다 클 수 있다. 이 경우에, 상기 개구부는 상기 희생 스페이서의 노출된 일부분 양측에 인접한 상기 게이트 스페이서의 일부 및 상기 평탄화된 층간 절연막의 일부를 더 노출시킬 수 있다. 상기 마스크 패턴은 상기 제2 소오스/드레인 상에 위치한 상기 희생 스페이서의 또 다른 부분을 덮는 것이 바람직하다.
일 실시예에 따르면, 상기 방법은 상기 제2 소오스/드레인 상에 위치한 상기 희생 스페이서의 다른 부분을 제거하여 상기 제2 소오스/드레인을 노출시키는 제2 그루브를 형성하는 단계; 및 상기 제2 그루브 내에 제2 콘택 구조체를 형성하는 단계를 더 포함할 수 있다. 상기 제1 소오스/드레인을 노출시키는 그루브, 및 상기 제2 소오스/드레인을 노출시키는 제2 그루브를 형성하는 단계는, 상기 제1 및 제2 소오스/드레인들 상에 각각 위치한 상기 희생 스페이서의 일부분 및 다른 일부분을 노출시키는 개구부를 갖고, 상기 소자분리 패턴 상에 위치한 상기 희생 스페이서의 또 다른 부분을 덮는 마스크 패턴을 기판 상에 형성하는 단계; 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 희생 스페이서의 노출된 일부분 및 노출된 다른 부분을 제거하는 단계를 포함할 수 있다. 상기 게이트 패턴의 길이방향으로 상기 개구부의 제1 폭은 상기 활성영역의 제1 폭과 동일할 수 있다. 상기 게이트 패턴의 길이방향에 수직한 상기 게이트 패턴의 폭방향으로 상기 개구부의 제2 폭은 상기 활성영역의 제2 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 희생 스페이서는 상기 게이트 스페이서 및 상기 층간 절연막에 대하여 식각선택비를 갖는 절연물질을 포함하는 것이 바람직하다.
일 실시예에 따르면, 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 캐핑 절연 패턴을 포함할 수 있다. 상기 층간 절연막을 평탄화할때, 상기 게이트 스페이서의 윗부분, 상기 희생 스페이서의 윗부분 및 상기 캐핑 절연 패턴의 윗부분을 평탄화될 수 있다. 상기 희생 스페이서는 상기 게이트 스페이서, 상기 층간 절연막 및 상기 캐핑 절연 패턴에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 희생 스페이서를 형성하기 전에, 상기 제1 및 제2 소오스/드레인들 상에 버퍼절연막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 그루브를 형성하는 단계는, 상기 희생 스페이서의 제거된 일부분 아래의 상기 버퍼 절연막을 제거하는 단계를 더 포함할 수 있다.
상술한 본 발명에 따르면, 제1 소오스/드레인과 접촉된 콘택 구조체는 게이트 스페이서 및 층간 절연막에 의해 정의된 그루브내에 배치되고, 게이트 패턴의 길이방향으로 연장된 바 형태(bar-shaped)를 갖는다. 이로써, 상기 게이트 패턴 아 래에 정의된 채널 영역 및 콘택 구조체간 위치에 따른 거리 변동(distance variation)을 최소화할 수 있다. 즉, 상기 콘택 구조체가 상기 게이트 길이방향으로 연장된 바 형태임으로, 상기 소자분리 패턴에 인접한 상기 채널 영역의 가장자리 및 콘택 구조체간 거리를 최소화할 수 있다. 이로써, 상기 채널 영역의 가장자리 및 콘택 구조체간 거리와, 상기 채널 영역의 중앙부 및 콘택 구조체간 거리의 차이를 최소화할 수 있다. 그 결과, 상기 채널 영역과 콘택 구조체간 저항을 감소시켜 모스 트랜지스터의 턴온 전류량을 증가시켜 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
또한, 상기 콘택 구조체 및 상기 게이트 패턴간 간격은 상기 게이트 스페이서에 의하여 결정된다. 즉, 상기 콘택 구조체는 상기 게이트 스페이서에 자기정렬되어 있다. 이로써, 상기 콘택 구조체 및 상기 채널 영역간 간격은 재현성 있게 구현될 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 그루브를 형성하는 방법은 게이트 패턴 측벽 상에 게이트 스페이서 및 희생 스페이서를 차례로 형성하는 것 및 상기 희생 스페이서의 일부분을 제거하는 것을 포함한다. 따라서, 상기 그루브내에 형성되는 콘택 구조체와 상기 게이트 패턴간 간격은 자기정렬적으로 형성된다. 이에 따라, 고집적화에 최적화된 반도체 소자를 재현성 있게 구현할 수 있다.
더 나아가서, 본 발명의 일 실시예에 따르면, 상기 게이트 패턴의 길이방향으로, 상기 콘택 구조체의 폭은 적어도 상기 제1 소오스/드레인이 형성된 활성영역의 폭일 수 있다. 이 경우에, 상기 콘택 구조체는 상기 게이트 패턴의 길이방향으 로 상기 제1 소오스/드레인의 폭 전체와 접촉될 수 있다. 이로써, 상기 채널 영역의 가장자리 및 콘택 구조체간 거리와 상기 채널 영역의 중앙부 및 콘택 구조체간 거리는 동일할 수 있다. 그 결과, 턴온 전류는 실질적으로 상기 채널 영역의 채널 폭 전체 및 콘택 구조체를 통하여 출력될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 1b는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 1c는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100, 이하, 기판이라 함)에 활성영역(104)을 한정하는 소자분리 패턴(102)이 배치된다. 상기 활성영역(104)은 제1 방향으로 제1 폭(Wa1)을 가지고, 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 제2 폭(Wa2)을 갖는다. 상기 제1 방향은 도 1a의 y축에 해당하고, 상기 제2 방향은 도 1a의 x축에 해당한다. 상기 제1 및 제2 방향들은 상기 기판(100)의 상부면과 평행한다. 상기 소자분리 패턴(102)은 트렌치형 소자분리 패턴일 수 있다.
게이트 패턴(112a')이 상기 제1 방향(y축방향)으로 연장되어 상기 활성영역(104)을 가로지르고, 상기 소자분리 패턴(102) 상에도 배치된다. 즉, 상기 게이트 패턴(112a')은 상기 제1 방향(y축방향)으로 연장되어 상기 활성영역(104) 및 상기 소자분리 패턴(102) 상에 배치된다. 상기 게이트 패턴(112a')의 길이방향(longitudinal direction)은 상기 제1 방향(y축방향)에 해당하고, 상기 게이트 패턴(112a')의 길이방향에 수직한 상기 게이트 패턴(112a')의 폭 방향(width direction)은 상기 제2 방향(x축방향)에 해당한다. 상기 게이트 패턴(112a') 아래의 상기 활성영역(104)에 채널 영역이 정의된다. 상기 채널 영역은 상기 게이트 패턴(112a')의 길이방향으로 채널 폭을 가지고, 상기 게이트 패턴(112a')의 폭방향으로 채널길이를 갖는다. 상기 게이트 패턴(112a')은 차례로 적층된 게이트 전극(108a) 및 캐핑 절연 패턴(110a')을 포함한다. 또한, 상기 게이트 패턴(112a')은 상기 게이트 전극(108a) 및 상기 활성영역(104) 사이에 개재된 게이트 절연막(106a)을 더 포함한다. 상기 게이트 절연막(106a)은 산화물, 질화물 및/또는 산화질화물등의 절연물질을 포함할 수 있다. 상기 게이트 전극(108a)은 도핑된 반도체, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐 실리사이드 또는 코발트 실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(112a') 양측에 인접한 상기 활성영역(104)내에 제1 소오스/드레인(118a) 및 제2 소오스/드레인(118b)이 각각 배치된다. 즉, 상기 활성영역(104) 내에 상기 제1 및 제2 소오스/드레인들(118a,118b)이 서로 이격되어 배치되고, 상기 게이트 패턴(112a')은 상기 제1 및 제2 소오스/드레인들(118a,118b) 사이의 상기 활성영역(104) 상을 지난다. 상기 제1 소오스/드레인(118a)은 제1 저농도 영역(114a) 및 제1 고농도 영역(117a)을 포함하는 엘디디 구조일 수 있다. 이와는 달리, 상기 제1 저농도 영역(114a)이 생략되고, 상기 제1 소오스/드레인(118a)은 상기 제1 고농도 영역(117a)만으로 구성될 수도 있다. 이와 마찬가지로, 상기 제2 소오스/드레인(118b)은 제2 저농도 영역(114b) 및 제2 고농도 영역(117b)을 포함하거나, 상기 제2 소오스/드레인(118b)은 상기 제2 고농도 영역(117b)만으로 구성될 수 있다. 상기 제1 및 제2 소오스/드레인들(118a,118b) 상에 버퍼 절연막(106')이 배치될 수 있다. 상기 버퍼 절연막(106')은 상기 게이트 절연막(106a)과 동일한 절연물질을 포함할 수 있다.
상기 게이트 패턴(112a')의 양측벽 상에 게이트 스페이서(116a)가 배치된다. 층간 절연막(125a)이 상기 게이트 스페이서(116a)와 옆으로 이격되어 상기 기판(100) 상에 배치된다. 물론, 상기 층간 절연막(125a)은 상기 게이트 패턴(112a')과도 이격된다. 상기 게이트 패턴(112a')과 상기 층간 절연막(125a) 사이에 상기 게이트 스페이서(116a)가 배치된다. 상기 제1 소오스/드레인(118a)에 인 접한 상기 게이트 스페이서(116a)는 상기 게이트 패턴(112a')에 인접한 상기 제1 소오스/드레인(118a)의 상부면의 일부를 덮는다. 또한, 상기 제2 소오스/드레인(118b)에 인접한 상기 게이트 스페이서(116a)는 상기 게이트 패턴(112a')에 인접한 상기 제2 소오스/드레인(118b)의 상부면의 일부를 덮는다. 상기 층간 절연막(125a)도 상기 제1 및 제2 소오스/드레인들(118a,118b)의 일부분들을 덮을 수 있다.
상기 제1 소오스/드레인(118a)이 상기 제1 저농도 및 고농도 영역들(114a,117a)을 포함하는 경우에, 상기 제1 소오스/드레인(118a)에 인접한 상기 게이트 스페이서(116a)는 상기 제1 저농도 영역(114a)의 상부면 및 이(114a)에 인접한 상기 제1 고농도 영역(117a)의 상부면의 일부를 덮을 수 있다. 이와는 달리, 상기 제1 소오스/드레인(118a)이 상기 제1 고농도 영역(117a)만으로 구성되는 경우에, 상기 제1 소오스/드레인(118a)에 인접한 상기 게이트 스페이서(116a)는 상기 제1 고농도 영역(117a)의 상부면의 가장자리를 덮는 것이 바람직하다. 이와 마찬가지로, 상기 제2 소오스/드레인(118b)이 상기 제2 저농도 및 고농도 영역들(114b,117b)을 포함하는 경우에, 상기 제2 소오스/드레인(118b)에 인접한 상기 게이트 스페이서(116a)는 상기 제2 저농도 영역(114b)의 상부면 및 이(114b)에 인접한 상기 제2 고농도 영역(117b)의 상부면의 일부를 덮을 수 있다. 이와는 달리, 상기 제2 소오스/드레인(118b)이 상기 제2 고농도 영역(117b)만으로 구성되는 경우에, 상기 제2 소오스/드레인(118b)에 인접한 상기 게이트 스페이서(116a)는 상기 제2 고농도 영역(117b)의 상부면의 가장자리를 덮는 것이 바람직하다.
상술한 바와 같이, 상기 게이트 스페이서(116a) 및 층간 절연막(125a)은 서로 이격되어 있다. 이때, 상기 제1 소오스/드레인(118a)과 인접한 상기 게이트 스페이서(116a) 및 층간 절연막(125a)은 제1 그루브(135a')를 정의한다. 상기 제1 그루브(135a')는 상기 제1 소오스/드레인(118a)의 일부를 노출시킨다. 즉, 상기 제1 그루브(135a')의 일측벽은 상기 게이트 스페이서(116a)으로 이루어지고, 상기 제1 그루브(135a')의 타측벽은 상기 층간 절연막(125a)으로 이루어지며, 상기 제1 그루브(135a')의 바닥면은 상기 제1 소오스/드레인(118a)의 상부면의 일부분으로 이루어진다. 상기 제1 그루브(135a')는 상기 제1 방향(y축방향, 게이트 패턴(112a')의 길이방향)을 따라 연장된다. 상기 제1 소오스/드레인(118a)의 상부면은 상기 게이트 스페이서(118a)에 의해 덮힌 제1 부분, 상기 제1 그루브(135a')에 의해 노출된 제2 부분, 및 상기 층간 절연막(125a)에 의해 덮힌 제3 부분을 포함한다. 상술된 바와 같이, 상기 버퍼 절연막(106')이 상기 제1 및 제2 소오스/드레인들(118a,118b) 상에 배치되는 경우에, 상기 제1 그루브(135a')는 상기 제1 소오스/드레인(118a) 상의 버퍼 절연막(106')을 관통하여 상기 제1 소오스/드레인(118a)의 일부를 노출시킨다.
상기 소자분리 패턴(102) 상에 위치한 상기 게이트 스페이서(116a) 및 층간 절연막(125a) 사이에 희생 스페이서(120a)가 배치된다. 상기 희생 스페이서(120a)는 상기 소자분리 패턴(102) 상에 위치한 상기 게이트 패턴(112a')의 양측에 배치된다. 상기 제1 그루브(135a')는 상기 게이트 스페이서(116a), 희생 스페이서(120a) 및 층간 절연막(125a)에 의하여 정의된다. 즉, 상기 제1 그루브(135a')는 상기 게이트 스페이서(116a), 희생 스페이서(120a) 및 층간 절연막(125a)에 의해 둘러싸인 공간을 포함한다. 상기 희생 스페이서(120a)는 상기 게이트 스페이서(116a) 및 층간 절연막(125a)에 대하여 식각선택비를 갖는 절연물질을 포함한다. 또한, 상기 희생 스페이서(120a)는 상기 캐핑 절연 패턴(110a')에 대하여도 식각선택비를 갖는 절연물질을 포함할 수 있다. 이에 더하여, 상기 버퍼 절연막(106')이 배치되는 경우에, 상기 희생 스페이서(120a)는 상기 버퍼 절연막(106')에 대해서도 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 희생 스페이서(120a)는 질화물 및 산화질화물 중에서 적어도 하나를 포함하고, 상기 게이트 스페이서(116a), 층간 절연막(125a), 캐핑 절연 패턴(110a') 및 버퍼 절연막(106')은 산화물을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 게이트 스페이서(116a), 층간 절연막(125a), 캐핑 절연 패턴(110a') 및 버퍼 절연막(106')은 다른 절연물질을 포함하고, 상기 희생 스페이서(120a)는 상기 게이트 스페이서(116a), 층간 절연막(125a), 캐핑 절연 패턴(110a') 및 버퍼 절연막(106')에 대하여 식각선택비를 갖는 다른 절연물질을 포함할 수 있다.
제1 콘택 구조체(140a)가 상기 제1 그루브(135a')를 채운다. 상기 제1 콘택 구조체(140a)는 상기 제1 그루브(135a')에 의하여 상기 제1 방향(y방향)으로 연장된 바 형태(bar-shaped)를 갖는다. 상기 제1 콘택 구조체(140a)는 상기 제1 소오스/드레인(118a)과 접촉한다. 특히, 상기 제1 콘택 구조체(140a)는 상기 제1 소오스/드레인(118a)의 제1 고농도 영역(117a)과 접촉될 수 있다. 상기 제1 콘택 구조체(140a)는 상기 제1 방향(y방향)으로 제1 폭(Wc11)을 갖고, 상기 제2 방향(x축방향)으로 제2 폭(Wc12)를 갖는다. 이때, 상기 제1 콘택 구조체(140a)의 제1 폭(Wc11)은 적어도 상기 제1 소오스/드레인(118a)이 형성된 활성영역(104)의 제1 폭(Wa1)의 크기인 것이 바람직하다. 즉, 상기 제1 콘택 구조체(140a)의 제1 폭(Wc11)은 상기 활성영역(104)의 제1 폭(Wa1)과 같거나 클 수 있다. 상기 제1 콘택 구조체(140a)의 제2 폭(Wc12)은 상기 제1 폭(Wc11)에 비하여 적을 수 있다. 상기 제1 콘택 구조체(140a)는 도전물질로 형성된다. 특히, 상기 제1 콘택 구조체(140a)는 상기 제1 소오스/드레인(118a)의 비저항에 비하여 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 예컨대, 상기 제1 콘택 구조체(140a)는 도전성 질화금속(ex, 질화티타늄, 질화탄탈늄 또는 질화텅스텐등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄등) 중에서 선택된 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 콘택 구조체(140a)는 도핑된 반도체를 포함할 수도 있다. 이 경우에, 상기 제1 콘택 구조체(140a)에 포함된 도핑된 반도체는 상기 제1 소오스/드레인(118a)의 도펀트 농도보다 높은 도펀트 농도를 가질 수 있다.
상기 제2 소오스/드레인(118b)과 인접한 상기 게이트 스페이서(116a) 및 층간 절연막(125a)이 상기 제2 소오스/드레인(118b)의 상부면의 일부를 노출시키는 제2 그루브(135b')를 정의할 수 있다. 이에 더하여, 상기 제2 그루브(135b')는 상기 제2 소오스/드레인(118b)에 인접하고 상기 소자분리 패턴(102) 상에 위치한 상기 희생 스페이서(112a)에 의하여 정의된다. 즉, 상기 제2 그루브(135b')는 상기 제2 소오스/드레인(118b)에 인접한 게이트 스페이서(116a), 층간 절연막(125a) 및 희생 스페이서(120a)에 의하여 둘러싸인 공간을 포함한다. 상기 제1 그루브(135a')와 마찬가지로, 상기 제2 그루브(135b')는 상기 제2 소오스/드레인(118b) 상의 버퍼 절연막(106')을 관통하여 상기 제2 소오스/드레인(118b)을 노출시킬 수 있다. 상기 제2 소오스/드레인(118b)의 상부면도 상기 게이트 스페이서(116a)에 의해 덮힌 제1 부분, 상기 제2 그루브(135b')에 노출된 제2 부분, 및 상기 층간 절연막(125a)에 의해 덮힌 제3 부분을 포함할 수 있다. 상기 제2 그루브(135b')도 상기 제1 방향(y축방향)을 따라 연장된다.
제2 콘택 구조체(140b)가 상기 제2 그루브(135b')를 채운다. 상기 제1 콘택 구조체(140a)와 마찬가지로, 상기 제2 콘택 구조체(140b)는 상기 제2 그루브(135b')에 의하여 상기 제1 방향(y방향)으로 연장된 바 형태(bar-shaped)를 갖는다. 상기 제2 콘택 구조체(140b)는 상기 제2 소오스/드레인(118b)과 접촉한다. 특히, 상기 제2 콘택 구조체(140b)는 상기 제2 소오스/드레인(118b)의 제2 고농도 영역(117b)과 접촉될 수 있다. 상기 제2 콘택 구조체(140b)는 상기 제1 방향(y방향)으로 제1 폭(Wc21)을 갖고, 상기 제2 방향(x축방향)으로 제2 폭(Wc22)를 갖는다. 상기 제2 콘택 구조체(140b)의 제1 폭(Wc21)은 적어도 상기 제2 소오스/드레인(118b)이 형성된 활성영역(104)의 제1 폭(Wa1)의 크기일 수 있다. 상기 제2 콘택 구조체(140b)의 제1 폭(Wc21)은 상기 제1 콘택 구조체(140a)의 제1 폭(Wc11)과 동일할 수 있다. 상기 제2 콘택 구조체(140b)의 제2 폭(Wc22)은 상기 제1 콘택 구조체(140a)의 제2 폭(Wc12)과 동일할 수 있다. 상기 제2 콘택 구조체(140b)는 상 기 제1 콘택 구조체(140a)와 동일한 도전물질로 형성될 수 있다.
상기 콘택 구조체들(140a,140b)의 상부면들은 상기 층간 절연막(125a)의 상부면과 공면(coplanar)을 이룰 수 있다. 상기 게이트 스페이서(116a)는 상기 콘택 구조체들(140a,140b)의 상부면들과 공면을 이루는 평탄한 상부면을 포함할 수 있다. 또한, 상기 희생 스페이서(120a)도 상기 콘택 구조체들(140a,140b)의 상부면들과 공면을 이루는 평탄한 상부면을 포함할 수 있다. 일 실시예에 따르면, 상기 콘택 구조체들(140a,140b), 층간 절연막(125a), 게이트 스페이서(116a) 및 희생 스페이서(120a)의 상부면들은 하나의 공면을 이룰 수 있다.
상기 게이트 전극(108a), 제1 소오스/드레인(118a) 및 제2 소오스/드레인(118b)은 모스 트랜지스터를 구성한다. 상기 모스 트랜지스터는 반도체 기억 소자의 주변회로를 구성하는 모스 트랜지스터일 수 있다. 이와는 달리, 상기 모스 트랜지스터는 논리회로를 구성하는 모스 트랜지스터일 수도 있다.
제1 상부 도전체(142a)가 상기 층간 절연막(125a) 상에 배치되어 상기 제1 콘택 구조체(140a)와 접속되고, 제2 상부 도전체(142b)가 상기 층간 절연막(125a) 상에 배치되어 제2 콘택 구조체(140b)와 접속된다. 상기 제1 및 제2 상부 도전체들(142a,142b)은 서로 옆으로 이격될 수 있다. 상기 제1 상부 도전체(142a)와 상기 제1 콘택 구조체(140a)간 정렬 마진에 의하여, 상기 제1 상부 도전체(142a)는 연장되어 상기 제1 콘택 구조체(140a)에 인접한 상기 게이트 스페이서(116a)상에도 배치될 수도 있다. 이와 마찬가지로, 정렬 마진에 의하여 상기 제2 상부 도전체(142b)는 연장되어 상기 제2 콘택 구조체(140b)에 인접한 상기 게 이트 스페이서(116a) 상에도 배치될 수 있다.
상기 제1 및 제2 상부 도전체들(142a,142b)은 배선형태일 수 있다. 이와는 달리, 상기 제1 및 제2 상부 도전체들(142a,142b)의 각각은 상기 층간 절연막(125a) 상에 배치된 다른 층간 절연막(미도시함)내에 배치된 필라 형태(pillar-shaped)일 수도 있다. 상기 제1 및 제2 상부 도전체들(142a,142b)이 필라 형태들인 경우에, 상기 다른 층간 절연막 상에 상기 제1 및 제2 상부 도전체들(142a,142b)과 연결된 배선들이 배치될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소오스/드레인들(118a,118b)에 동일한 전압이 인가되는 경우에, 상기 제1 및 제2 상부 도전체들(142a,142b)은 옆으로 연장되어 서로 연결될 수 있다.
상술한 반도체 소자에 따르면, 상기 제1 콘택 구조체(140a)는 상기 제1 방향(y축방향), 즉, 상기 게이트 패턴(112a')의 길이방향으로 연장된 바 형태를 갖는다. 이로써, 상기 채널 영역 및 상기 제1 콘택 구조체(140a)간 위치에 따른 거리 변동(distance variation)을 최소화할 수 있다. 구체적으로, 상기 채널 영역의 중앙부와 상기 제1 콘택 구조체(140a)간 최단 거리를 제1 최단 거리로 정의하고, 상기 채널 영역의 상기 소자분리 패턴(102)에 인접한 가장자리와 상기 제1 콘택 구조체간(140a)간 최단 거리를 제2 최단 거리로 정의한다. 상기 제1 콘택 구조체(140a)가 상기 게이트 패턴(112a')의 길이방향으로 연장된 바 형태를 가짐으로써, 상기 제1 최단 거리 및 제2 최단 거리간의 차이가 최소화될 수 있다.
만약, 원기둥 형태의 콘택 플러그가 상기 제1 소오스/드레인(118a) 상에 접 촉되면, 상기 채널 영역의 중앙부와 상기 콘택 플러그간 최단 거리가 상기 채널 영역의 가장자리와 상기 콘택 플러그간 최단 거리보다 짧아질 수 있다. 이에 따라, 상기 채널 영역의 가장자리와 상기 콘택 플러그 사이의 저항값이 상기 채널 영역의 중앙부와 상기 콘택 플러그 사이의 저항값 보다 크다. 그 결과, 상기 채널 영역의 가장자리를 통하는 흐르는 턴온 전류량이 감소되어, 모스 트랜지스터의 전체 턴온 전류량이 감소될 수 있다.
이와는 달리, 본 발명에 따른 상기 제1 콘택 구조체(140a)는 상기 게이트 패턴(112a')의 길이방향으로 연장된 바 형태를 가짐으로써, 상기 제2 최단 거리(즉, 채널 영역의 가장자리 및 상기 제1 콘택 구조체(140a)간 최단 거리)를 감소시킬 수 있다. 이로서, 상기 채널 영역의 가장자리를 통한 턴온 전류량을 증가시킬 수 있다. 그 결과, 상기 제1 및 제2 소오스/드레인들(118a,118b) 및 게이트 패턴(112a')을 포함하는 모스 트랜지스터의 턴온 전류량을 증가시켜, 고집적화에 최적화된 반도체 소자를 구현할 수 있다. 또한, 턴온 전류량이 증가됨으로써, 상기 모스 트랜지스터의 동작 속도가 증가되어 고속으로 동작하는 반도체 소자를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제1 콘택 구조체(140a)의 제1 폭(Wc11)은 적어도 상기 제1 소오스/드레인(118a)이 형성된 상기 활성영역(102)의 제1 폭(Wa1)의 크기일 수 있다. 이로써, 상기 제1 콘택 구조체(140a)는 상기 제1 소오스/드레인(118a)의 상기 제1 방향(y축방향)으로의 전체 폭과 실질적으로 접촉될 수 있다. 그 결과, 상기 제1 최단 거리 및 제2 최단 거리는 실질적으로 동일할 수 있으며, 상기 채널 영역의 채널 폭 전체에서 상기 턴온 전류량은 균일하게 출력될 수 있다.
이에 더하여, 상기 제1 콘택 구조체(140a)는 상기 게이트 스페이서(116a), 층간 절연막(125a) 및 희생 스페이서(120a)에 의해 정의된 상기 제1 그루브(135a')를 채운다. 즉, 상기 제1 콘택 구조체(140a)는 상기 게이트 스페이서(116a)에 자기 정렬된다. 이로써, 상기 제1 콘택 구조체(140a)와 상기 게이트 패턴(112a', 즉, 상기 채널 영역)간 간격은 상기 게이트 스페이서(116a)에 의하여 결정된다. 그 결과, 상기 제1 콘택 구조체(140a)와 상기 게이트 패턴(112a', 즉, 채널 영역)간 거리는 재현성 있게 구현될 수 있다. 이로써, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제2 소오스/드레인(118b)은 상기 제1 콘택 구조체(140a)와 동일한 형태인 제2 콘택 구조체(140b)와 접촉될 수 있다. 이로써, 상기 모스 트랜지스터의 증가된 턴온 전류량은 상기 제2 콘택 구조체(140b)를 통하여 출력되거나 입력될 수 있다.
한편, 상기 제2 소오스/드레인(118b) 상에는 상기 제2 콘택 구조체(140b)가 생략될 수도 있다. 이 경우에, 상기 모스 트랜지스터는 다른 트랜지스터와 직렬로 연결될 수 있다. 이러한 본 발명의 실시예에 다른 반도체 소자의 일 변형예를 도면을 참조하여 설명한다. 본 변형예에서, 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자와 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 2a는 본 발명의 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면 도이고, 도 2b는 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(100)에 활성영역(104a)을 정의하는 소자분리 패턴(102)이 배치된다. 상기 활성영역(104a)은 제1 방향(y축방향)으로 제1 폭(Wa1)을 갖고, 상기 제1 방향(y축방향)에 수직한 제2 방향(x축방향)으로 제2 폭(Wa2')을 갖는다. 제1 게이트 패턴(112a') 및 제2 게이트 패턴(112b')이 상기 활성영역(104a)을 나란히 가로지른다. 상기 제1 및 제2 게이트 패턴들(112a',112b')은 상기 제1 방향(y축방향)으로 연장되어 상기 활성영역(104a) 및 상기 소자분리 패턴(102) 상에 배치된다. 상기 제1 방향(y축방향)은 상기 제1 및 제2 게이트 패턴들(112a',112b')의 길이방향에 해당하고, 상기 제2 방향(x축방향)은 상기 제1 및 제2 게이트 패턴들(112a',112b')의 폭방향에 해당한다.
상기 제1 게이트 패턴(112a')은 차례로 적층된 제1 게이트 절연막(106a), 제1 게이트 전극(108a) 및 제1 캐핑 절연 패턴(110a')을 포함할 수 있다. 상기 제2 게이트 패턴(112b')은 차례로 적층된 제2 게이트 절연막(106b), 제2 게이트 전극(108b) 및 제2 캐핑 절연 패턴(110b')을 포함할 수 있다. 상기 제2 게이트 절연막(106b), 제2 게이트 전극(108b) 및 제2 캐핑 절연 패턴(110b')은 각각 상기 제1 게이트 절연막(106a), 제1 게이트 전극(108a) 및 제1 캐핑 절연 패턴(110a')과 동일한 물질로 형성될 수 있다.
상기 제1 게이트 패턴(112a')의 인접한 일측의 활성영역(104a)내에 제1 소오스/드레인(118a)이 배치되고, 상기 제1 및 제2 게이트 패턴들(112a',112b') 사이의 상기 활성영역(104a)내에 제2 소오스/드레인(118b)이 배치되며, 상기 제2 게이트 패턴(112b')의 인접한 일측의 활성영역(104a)내에 제3 소오스/드레인(118c)이 배치된다. 다시 말해서, 상기 제1, 제2 및 제3 소오스/드레인들(118a,118b,118c)은 상기 활성영역(104a) 내에 상기 제2 방향(x축방향)으로 순차적으로 배열된다. 이때, 상기 제1, 제2 및 제3 소오스/드레인들(118a,118b,118c)은 서로 이격된다. 상기 제1 및 제2 소오스/드레인들(118a,118b) 사이의 상기 활성영역(104a) 상에 상기 제1 게이트 패턴(112a')이 배치되고, 상기 제2 및 제3 소오스/드레인들(118b,118c) 사이의 상기 활성영역(104a) 상에 상기 제2 게이트 패턴(112b')이 배치된다.
도 1a, 도 1b 및 도 1c를 참조하여 설명한 상기 제1 및 제2 소오스/드레인들(118a,118b)과 같이, 상기 제3 소오스/드레인(118c)도 제3 저농도 영역(114c) 및 제3 고농도 영역(117c)을 포함하는 엘디디 구조일 수 있다. 이와는 달리, 상기 제3 소오스/드레인(118c)도 상기 제3 고농도 영역(117c)만으로 구성될 수도 있다. 상기 제1, 제2 및 제3 소오스/드레인들(118a,118b,118c)은 서로 동일한 도펀트 농도를 가질 수 있다. 상기 제1, 제2 및 제3 소오스/드레인들(118a,118b,118c) 상에 버퍼 절연막(106')이 배치될 수 있다. 상기 버퍼 절연막(106')은 상기 제1 및 제2 게이트 절연막들(106a,106b)과 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 게이트 패턴들(112a',112b)의 양측벽들 상에 게이트 스페이서(116a)가 배치되고, 상기 게이트 스페이서(116a)과 옆으로 이격된 층간 절연막(125a)이 상기 기판(100) 상에 배치된다. 상기 층간 절연막(125a)은 상기 활성영역(104a)의 일부 및 상기 소자분리 패턴(102)을 덮을 수 있다. 상기 소자분리 패턴(102) 상에 위치한 상기 게이트 스페이서(116a)와 상기 층간 절연막(125a) 사이에 희생 스페이서(120a)가 배치된다. 상기 제1 소오스/드레인(118a)에 인접한 상기 희생 스페이서(120a), 층간 절연막(125a) 및 게이트 스페이서(116a)는 제1 그루브(135a')를 정의하고, 제1 콘택 구조체(140a)가 상기 제1 그루브(135a')를 채운다. 상기 제1 콘택 구조체(140a)는 상기 제1 소오스/드레인(118a)과 접촉된다. 상기 제1 소오스/드레인(118a) 상에 상기 버퍼 절연막(106')이 배치되는 경우에, 상기 제1 그루브(135a')는 상기 제1 버퍼 절연막(106')을 관통한다. 상기 제1 콘택 구조체(140a)는 상기 제1 게이트 패턴(112a')의 길이방향으로 연장된 바 형태(bar-shaped)인 것이 바람직하다. 상기 제1 콘택 구조체(140a)는 상기 제1 방향(y축방향)으로 제1 폭(Wc11)을 가지고, 상기 제2 방향(x축방향)으로 제2 폭(Wc12)을 갖는다. 이때, 상기 제1 콘택 구조체(140a)의 제1 폭(Wc11)은 적어도 상기 활성영역(104a)의 제1 폭(W1a)의 크기일 수 있다.
상기 제2 소오스/드레인(118b)에 인접하고 상기 제1 및 제2 게이트 패턴들(112a',112b')의 일측벽들 상에 배치된 희생 스페이서들(120a)은 상기 제1 방향(y축방향)으로 연장되어 상기 제2 소오스/드레인(118b) 상부를 가로지를 수 있다. 상기 희생 스페이서들(120a)의 연장된 부분들은 상기 제2 소오스/드레인(118b) 상에 배치된다. 또한, 상기 희생 스페이서들(120a)의 연장된 부분들은 상기 제1 게이트 패턴(112a') 측벽 상의 게이트 스페이서(116a) 및 층간 절연막 사이, 및 상기 제2 게이트 패턴(112b') 측벽 상의 게이트 스페이서(116a) 및 층간 절연막(125a) 사이에 각각 배치된다.
상기 제3 소오스/드레인(118c)에 인접한 상기 게이트 스페이서(116a), 층간 절연막(125a) 및 희생 스페이서(120a)은 제2 그루브(135c')를 정의한다. 상기 제2 그루브(135c')는 상기 제3 소오스/드레인(118c)을 노출시킨다. 상기 제3 소오스/드레인(118c) 상에 상기 버퍼 절연막(106')이 배치되는 경우에, 상기 제2 그루브(135c')는 상기 버퍼 절연막(106')을 관통한다. 제2 콘택 구조체(140c)가 상기 제2 그루브(135c')를 채워 상기 제3 소오스/드레인(118c)과 접촉한다. 상기 제2 콘택 구조체(140c)는 상기 제1 방향(y축방향, 즉, 상기 제2 게이트 패턴(112b')의 길이방향)으로 연장된 바 형태(bar-shaped)인 것이 바람직하다. 상기 제2 콘택 구조체(140c)는 상기 제1 방향(y축방향)으로 제1 폭(Wc31)을 갖고, 상기 제2 방향(x축방향)으로 제2 폭(Wc32)을 갖는다. 이때, 상기 제2 콘택 구조체(140c)의 상기 제1 폭(Wc31)은 적어도 상기 제3 소오스/드레인(118c)이 형성된 상기 활성영역(104a)의 제1 폭(Wa1)의 크기인 것이 바람직하다. 상기 제2 콘택 구조체(140c)의 상기 제2 폭(Wc32)은 상기 제1 콘택 구조체(140a)의 상기 제2 폭(Wc12)과 동일할 수 있다.
상기 제1 및 제2 콘택 구조체들(140a,140c), 층간 절연막(125a), 게이트 스페이서(116a) 및 희생 스페이서(120a)의 상부면들은 하나의 공면을 이룰 수 있다. 제1 상부 도전체(142a)가 상기 층간 절연막(125a) 상에 배치되어 상기 제1 콘택 구조체(140a)와 접속되고, 제2 상부 도전체(142c)가 상기 층간 절연막(125a) 상에 배치되어 상기 제2 콘택 구조체(140c)와 접속된다. 상기 제2 상부 도전체(142c)는 상기 제1 상부 도전체(142a)와 동일한 물질로 형성될 수 있다. 도 1a, 도 1b 및 도 1c를 참조하여 설명한 상기 제1 상부 도전체(142a)의 형태와 같이, 상기 제2 상부 도전체(142c)는 배선 형태 또는 필라 형태일 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 및 제3 소오스/드레인 영역(118a,118c)에 동일한 동작전압이 인가되는 경우에, 상기 제1 및 제2 상부 도전체들(142a,142c)들은 상기 제2 방향(x축방향)으로 연장되어 서로 접속될 수도 있다.
상기 제1 및 제2 소오스/드레인들(118a,118b) 및 상기 제1 게이트 패턴(112a')은 제1 모스 트랜지스터를 구성하고, 상기 제2 및 제3 소오스/드레인들(118b,118c) 및 제2 게이트 패턴(112b')은 제2 모스 트랜지스터를 구성한다. 상기 제1 및 제2 모스 트랜지스터들은 서로 직렬로 연결될 수 있으며, 또한, 상기 제1 및 제2 모스 트랜지스터들이 공유하는 상기 제2 소오스/드레인(118b)에는 다른 동작전압이 인가되지 않을 수 있다. 이 경우에, 상기 희생 스페이서(120a)가 상기 게이트 패턴들(112a',112b')의 길이방향으로 연장되어 상기 제2 소오스/드레인(118b) 상부를 지날 수 있다. 즉, 상기 제2 소오스/드레인(118a) 상에는 상기 게이트 스페이서(116a), 희생 스페이서(120a) 및 층간 절연막(125a)이 배치될 수 있다. 상기 제1 및 제2 모스 트랜지스터들은 반도체 기억 소자의 주변회로를 구성하는 트랜지스터일 수 있다. 이와는 달리, 상기 제1 및 제2 모스 트랜지스터들은 반도체 논리 소자의 논리회로를 구성하는 트랜지스터들일 수도 있다. 본 변형예에서는 한쌍의 모스 트랜지스터들이 직렬로 연결된 형태를 개시한다. 하지만, 본 발명은 여기에 한정되지 않는다. 주변회로의 구성 및 논리회로의 구성에 따라, 3개 이상의 모스 트랜지스터들이 직렬 및/또는 병렬로 연결되고, 이들 3개 이상의 모스 트랜지스터들 중에서 적어도 하나에 포함된 적어도 하나의 소오스/드레인은 본 발명의 실시예에 다른 콘택 구조체가 접속될 수 있다.
한편, 소자분리 패턴(102) 상에 배치되고 상기 게이트 패턴(112a') 양측벽에 각각 배치된 희생 스페이서들(120a)은 상기 게이트 패턴(112a')의 상기 제1 방향(y축방향)으로의 끝단들의 측벽을 따라 연장되어 서로 연결될 수 있다. 이 경우에, 상기 게이트 패턴(112a')은 핑거 형태(finger-shaped)일 수 있다. 이를 도 3을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도이다.
도 3을 참조하면, 게이트 패턴(112a')이 제1 방향(y축방향)으로 연장되어 활성영역(104)을 가로지르고 소자분리 패턴 상에 배치된다. 이때, 상기 게이트 패턴(112a')은 핑거 형태일 수 있다. 게이트 패턴(112a') 양측의 상기 활성영역(104)내에 각각 제1 소오스/드레인(118a) 및 제2 소오스/드레인(118b)이 배치된다. 게이트 스페이서(116a)가 상기 게이트 패턴(112a')의 측벽 상에 배치된다. 구체적으로, 상기 게이트 스페이서(116a)는 상기 활성영역(104) 상에 위치한 상기 게이트 패턴(112a')의 중앙부의 양측벽, 및 소자분리 패턴 상에 위치한 상기 게이트 패턴(112a')의 양끝단의 측벽들 상에 배치된다. 상기 게이트 패턴(112a')의 끝단은 제1 측벽, 제2 측벽 및 제3 측벽을 포함할 수 있다. 상기 끝단의 제1 측벽은 제1 소오스/드레인(118a)에 인접하고 제1 방향(y축방향, 즉, 게이트 패턴(112a')의 길이방향)으로 연장된다. 상기 끝단의 제2 측벽은 상기 제2 소오스/ 드레인(118a)에 인접하고 상기 제1 방향(y축방향)으로 연장된다. 상기 끝단의 제3 측벽은 제2 방향(x축방향)으로 연장되며, 상기 제1 측벽 및 제2 측벽에 연결되어 있다. 즉, 상기 게이트 패턴(112a')의 상기 소자분리 패턴 상에 위치한 끝단은 상기 상기 제1 측벽으로부터 제3 측벽을 경유하여 제3 측벽으로 연속적인 측벽을 갖는다. 이에 따라, 상기 게이트 스페이서(116a)는 상기 게이트 패턴(112a')의 전체 측벽을 따라 끊김없이 연속적으로 배치될 수 있다. 평면적 관점에서, 상기 게이트 스페이서(116a)는 폐루프(closed loop) 형상의 상부면을 가질 수 있다. 상기 게이트 패턴(112a')의 끝단의 측벽에 포함된 상기 제2 부분은 곡면일 수 있다.
층간 절연막(125a)이 상기 게이트 스페이서(116a)와 옆으로 이격되어 기판 상에 배치된다. 소자분리 패턴 상에 배치된 상기 게이트 스페이서(116a)와 상기 층간 절연막(125a) 사이에 희생 스페이서(120a)가 배치된다. 상술한 바와 같이, 상기 소자분리 패턴 상의 상기 게이트 패턴(112a')의 끝단이 연속적인 측벽을 갖는 것에 의하여, 상기 소자분리 패턴 상의 상기 게이트 스페이서(116a)의 끝단은 연속적인 측벽을 갖는다. 이에 따라, 상기 소자분리 패턴 상의 상기 게이트 스페이서(116a) 및 층간 절연막(125a) 사이에 배치된 상기 희생 스페이서(120a)도 연속적인 형태를 갖는다. 즉, 상기 희생 스페이서(120a)는 상기 게이트 패턴(112a')의 끝단의 제1, 제2 및 제3 측벽들을 따라 연장되어 연속적인 형태를 갖는다. 제1 및 제2 콘택 구조체들(140a,140b)은 도 1a, 도 1b 및 도 1c을 참조하여 설명하였음으로, 이에 대한 설명은 생략한다.
도 4a 내지 도 10a는 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 4b 내지 도 10b는 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100)에 소자분리 패턴(102)을 형성하여 활성영역(104)을 정의한다. 상기 활성영역(104)을 가로지르고 상기 소자분리 패턴(102) 상에도 배치되는 게이트 패턴(112a)을 형성한다. 상기 활성영역(104)은 상기 게이트 패턴(112a)의 길이방향(도 1a의 y축방향)으로 제1 폭(Wa1)을 가지고, 상기 게이트 패턴(112a)의 길이방향에 수직한 폭방향(도 1a의 x축방향)으로 제2 폭(Wa2)을 갖는다. 상기 게이트 패턴(112a)은 차례로 적층된 게이트 절연막(106a), 게이트 전극(108a) 및 캐핑 절연 패턴(110a)을 포함한다. 상기 게이트 패턴(112a) 양측의 상기 활성영역(104) 상에 버퍼 절연막(106')을 형성할 수 있다. 상기 버퍼 절연막(106')은 상기 게이트 절연막(106a)과 동일한 물질을 포함할 수 있다. 예컨대, 상기 기판(100) 전면 상에 게이트 절연막, 게이트 도전막 및 캐핑 절연막을 차례로 형성하고, 상기 캐핑 절연막, 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 게이트 패턴(112a)을 형성할 수 있다. 상기 패터닝 공정 후에, 상기 게이트 패턴(112a) 양측에 상기 게이트 절연막이 잔존될 수 있다. 상기 버퍼 절연막(106')은 상기 게이트 패턴(112a) 양측의 상기 활성영역(104) 상에 잔존하는 상기 게이트 절연막을 포함할 수 있다. 상기 게이트 패턴(112a)을 위한 상기 패터닝 공정을 수행한 후에, 게이트 산화 공정을 수행할 수 있다. 이 경우에, 상기 게이트 패턴(112a)의 양측벽에 게이트 산화 공정에 의한 산화막이 형성될 수도 있다. 또한, 상기 게이트 패턴(112a) 양측의 상기 활성영역(104) 상에도 상기 게이트 산화 공정에 의한 산화막이 형성될 수도 있다. 이 경우에, 상기 버퍼 절연막(106')은 상기 게이트 산화 공정에 의한 산화막을 포함할 수도 있다. 다른 실시예에서, 상기 패터닝 공정을 수행한 후에, 상기 게이트 패턴(112a) 양측의 상기 활성영역(104) 상에 잔존하는 게이트 절연막을 습식 세정등으로 제거하고, 상기 게이트 산화 공정을 수행할 수 있다. 이 경우에, 상기 버퍼 절연막(106')은 상기 게이트 산화 공정에 의한 산화막만으로 구성될 수도 있다. 또 다른 실시예에서, 상기 게이트 산화 공정을 생략할 수 있다. 결과적으로, 상기 버퍼 절연막(106')은 상기 게이트 패턴(112a) 양측의 상기 활성영역(104) 상에 잔존하는 게이트 절연막 및 상기 게이트 산화 공정에 의한 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(112a)을 마스크로 사용하여 제1 이온 주입 공정을 수행할 수 있다. 이로써, 상기 게이트 패턴(112a) 양측의 상기 활성영역(102)에 제1 저농도 영역(114a) 및 제2 저농도 영역(114b)이 각각 형성될 수 있다. 상기 버퍼 절연막(106')은 상기 제1 이온 주입 공정시에, 이온 주입 버퍼로 사용될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 기판(100) 전면 상에 제1 스페이서막을 콘포말하게 형성하고, 상기 제1 스페이서막을 전면 이방성 식각하여 상기 게이트 패턴(112a) 양측벽에 게이트 스페이서(116)를 형성한다.
이어서, 상기 게이트 패턴(112a) 및 게이트 스페이서(116)를 마스크로 사용하여 상기 활성영역(104)에 제2 이온 주입 공정을 수행하여 제1 고농도 영역(117a) 및 제2 고농도 영역(117b)을 형성한다. 상기 제2 이온 주입 공정은 상기 제1 이온 주입 공정의 도즈량 보다 높을 수 있다. 상기 제2 이온 주입 공정은 경사 주입을 포함할 수 있다. 이로써, 상기 제1 및 제2 고농도 영역들(117a,117b)는 상기 게이트 스페이서(116) 아래에도 형성될 수 있다. 상기 제1 저농도 및 제1 고농도 영역들(114a,117a)은 제1 소오스/드레인(118a)을 구성할 수 있으며, 상기 제2 저농도 및 제2 고농도 영역들(114b,117b)은 제2 소오스/드레인(118a)을 구성할 수 있다. 상기 제1 이온 주입 공정은 생략될 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 및 제2 소오스/드레인들(118a,118b)을 갖는 기판(100) 전면 상에 제2 스페이서막을 콘포말하게 형성하고, 상기 제2 스페이서막을 전면 이방성 식각하여 상기 게이트 패턴(112a)의 양측벽 상에 희생 스페이서(120)를 형성한다. 상기 희생 스페이서(120)를 갖는 기판(100) 전면 상에 층간 절연막(125)을 형성한다. 상기 희생 스페이서(120)는 상기 게이트 스페이서(116) 및 층간 절연막(125)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 이에 더하여, 상기 희생 스페이서(120)는 상기 캐핑 절연 패턴(110a)에 대해서도 식각선택비를 가질 수도 있다. 예컨대, 상기 희생 스페이서(120)는 산화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있으며, 상기 게이트 스페이서(116), 층간 절연막(125) 및 캐핑 절연 패턴(110a)은 산화물을 포함할 수 있다. 물론, 본 발명은 여기에 한정되지 않는다.
도 7a 및 도 7b를 참조하면, 상기 희생 스페이서(120)가 노출될때까지 상기 층간 절연막(125)을 평탄화시킨다. 상기 층간 절연막(125)을 평탄화할 때, 상기 캐핑 절연 패턴(110a)의 윗부분, 게이트 스페이서(116)의 윗부분 및 스페이서(120)의 윗부분을 더 평탄화할 수 있다. 이에 따라, 상기 평탄화된 희생 스페이서(120a), 게이트 스페이서(116a), 캐핑 절연 패턴(110a') 및 층간 절연막(125a)은 평탄화된 상부면들을 가질 수 있다. 도면에서 참조부호 112a' 은 상기 평탄화된 절연 패턴(110a')을 포함하는 게이트 패턴(112a')을 나타낸다. 상기 평탄화 공정은 화학적기계적 연마 공정으로 수행할 수 있다. 이와는 달리, 상기 평탄화 공정은 상기 층간 절연막(125)에 대한 전면 이방성 식각 및 화학적기계적 연마 공정을 순차적으로 진행할 수도 있다.
상기 평탄화 공정을 수행한 후에, 상기 기판(100) 상에 개구부(132)를 갖는 마스크 패턴(130)을 형성한다. 상기 개구부(132)는 상기 제1 소오스/드레인(118a) 상에 위치한 상기 희생 스페이서(120a)의 제1 부분을 노출시킨다. 또한, 상기 개구부(132)는 상기 제2 소오스/드레인(118b) 상에 위치한 상기 희생 스페이서(120a)의 제2 부분을 노출시킬 수 있다. 이에 더하여, 상기 개구부(132)는 상기 희생 스페이서(120a)의 제1 및 제2 부분들에 인접한 게이트 스페이서(116a) 및 층간 절연막(125a)을 더 노출시킬 수 있다. 상기 마스크 패턴(130)은 상기 소자분리 패턴(102) 상에 위치한 상기 희생 스페이서(120a)의 제3 부분을 덮는 것이 바람직하다.
상기 개구부(132)는 상기 게이트 패턴(112a')의 상기 길이방향으로 제1 폭(Wo1)을 가지고, 상기 게이트 패턴(112a')의 상기 폭방향으로 제2 폭(Wo2)을 갖는다. 이때, 상기 개구부(132)의 제1 폭(Wo1)은 상기 활성영역(104)의 제1 폭(Wa1)과 동일한 것이 바람직하다. 이에 따라, 상기 개구부(132)에 노출된 상기 희생 스 페이서(120a)의 제1 및 제2 부분들의 상기 게이트 패턴(112a')의 상기 길이방향의 폭은 상기 활성영역(104)의 제1 폭(Wa1)과 동일할 수 있다. 상기 개구부(132)는 상기 활성영역(104) 상에 정렬될 수 있다. 특히, 상기 개구부(132)는 상기 개구부(132) 및 활성영역(104) 사이의 포토리소그라피 공정의 정렬 마진 내에서 상기 활성영역(104) 상에 정렬될 수 있다. 예컨대, 상기 개구부(132) 및 상기 활성영역(104)간 상기 정렬 마진 내에서, 상기 개구부(132)는 상기 활성영역(104)으로부터 상기 게이트 패턴(112a')의 길이 방향 및/또는 폭방향으로 이동될 수도 있다.
상기 개구부(132)의 상기 제2 폭(Wo2)은 상기 활성영역(104)의 제2 폭(Wa2)과 동일할 수 있다. 이 경우에, 상기 개구부(132)가 노출시키는 면적은 상기 활성영역(104)의 면적과 동일할 수 있다. 이 경우에, 상기 개구부(132)는 상기 희생 스페이서(120a)의 제1 및 제2 부분들 사이의 상기 캐핑 절연 패턴(110a')을 더 노출시킬 수 있다. 상기 개구부(132)의 면적과 상기 활성영역(104)의 면적이 동일한 경우에, 상기 활성영역(104)을 정의하는 레디컬 패턴(reticle pattern)에 대해 역상인 레디컬 패턴을 이용하여 상기 개구부(132)를 정의할 수 있다. 이와는 달리, 상기 활성영역(104)을 정의하는 레디컬 패턴과 네가티브 감광막(negative photoresist)를 이용하여 상기 개구부(132)를 정의할 수도 있다. 상기 네가티브 감광막은 노광된 부분이 잔존하고 노광되지 않은 부분이 제거되는 감광막일 수 있다.
도 8a 및 도 8b를 참조하면, 상기 마스크 패턴(130)을 식각마스크로 사용하여 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들을 제거하여 각각 제1 그루브(135a) 및 제2 그루브(135b)를 형성한다. 상기 희생 스페이서(120a)는 상기 게 이트 스페이서(116a), 층간 절연막(125a) 및 캐핑 절연 패턴(110a')에 대하여 식각선택비를 가짐으로써, 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들은 선택적으로 제거될 수 있다. 이때, 상기 소자분리 패턴(102) 상의 희생 스페이서(120a)의 제3 부분은 잔존된다. 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들은 이방성 식각으로 제거될 수 있다. 이 경우에, 상기 제1 및 제2 그루브들(135a,135b)의 상기 게이트 패턴(112a')의 길이방향의 폭은 상기 활성영역(104)의 제1 폭(Wa1)과 동일할 수 있다.
이와는 달리, 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들은 등방성 식각으로 제거될 수도 있다. 이 경우에, 상기 제1 및 제2 그루브들(135a,135b)의 상기 게이트 패턴(112a')의 길이방향으로의 폭은 상기 활성영역(104)의 제1 폭(Wa1) 보다 클 수 있다. 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들을 등방성 식각으로 제거하는 경우에, 상기 소자분리 패턴(102) 상의 상기 희생 스페이서(120a)의 제3 부분의 적어도 일부는 잔존시킨다. 이와는 또 다르게, 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들은 순차적으로 진행되는 이방성 식각 및 등방성 식각에 의하여 제거될 수도 있다.
상기 제1 및 제2 소오스/드레인들(118a,118b) 상의 상기 버퍼 절연막(106')이 생략되는 경우에, 상기 제1 및 제2 그루브들(135a,135b)은 각각 상기 제1 및 제2 소오스/드레인들(118a,118b)을 노출시킬 수 있다.
이와는 달리, 상기 버퍼 절연막(106')이 형성된 경우에, 상기 제1 그루브(135a)는 상기 제1 소오스/드레인(118a) 상의 버퍼 절연막(106')을 노출시키 고, 상기 제2 그루브(135b)는 상기 제2 소오스/드레인(118b) 상의 버퍼 절연막(106')을 노출시킨다. 상기 희생 스페이서(120a)의 노출된 제1 및 제2 부분들을 제거할때, 상기 버퍼 절연막(106')은 상기 제1 및 제2 소오스/드레인들(118a,118b)을 보호하는 역할을 수행할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 및 제2 그루브들(135a,135b)이 상기 버퍼 절연막(106')을 노출시키는 경우에, 상기 노출된 버퍼 절연막(106')을 제거한다. 이로써, 상기 버퍼 절연막(106')을 관통한 제1 그루브(135a')는 상기 제1 소오스/드레인(118a)을 노출시키고, 상기 버퍼 절연막(106')을 관통한 상기 제2 그루브(135b')는 상기 제2 소오스/드레인(118b)을 노출시킨다. 상기 제1 및 제2 소오스/드레인들(118a,118b)을 보호하기 위하여, 상기 노출된 버퍼 절연막(106')은 상기 습식식각으로 제거될 수 있다. 이때, 상기 게이트 스페이서(116a) 및 층간 절연막(125a)이 산화물을 포함하는 경우에, 상기 게이트 스페이서(116a) 및 층간 절연막(125a)의 일부도 식각될 수 있다. 이로써, 상기 게이트 패턴(112a')의 폭방향으로 상기 제1 및 제2 그루브들(135a',135b')의 폭들이 증가될 수 있다.
상기 마스크 패턴(130)을 제거한다. 상기 마스크 패턴(130)은 상기 노출된 버퍼 절연막(106')의 제거 전 또는 제거 후에 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 및 제2 그루브들(135a',135b')을 채우는 도전막을 상기 기판(100) 전면 상에 형성한다. 상기 도전막을 상기 게이트 스페이서(116a), 층간 절연막(125a) 및 캐핑 절연 패턴(110a')이 노출될때까지 평탄화시킨다. 이로써, 상기 제1 그루브(135a')를 채우는 제1 콘택 구조체(140a) 및 상 기 제2 그루브(135b')를 채우는 제2 콘택 구조체(140b)가 형성된다. 상기 도전막을 평탄화할 때, 상기 캐핑 절연 패턴(110a'), 층간 절연막(125a) 및 게이트 스페이서(116a)의 윗부분들도 평탄화될 수 있다. 이로써, 상기 제1 및 제2 콘택 구조체들(140a,140b), 게이트 스페이서(116a), 층간 절연막(125a) 및 캐핑 절연 패턴(110a')의 상부면들은 하나의 공면(coplanar)을 이룰 수 있다. 상기 도전막의 평탄화 공정은 화학적기계적 연마 공정 및 전면 이방성 식각 중에서 적어도 하나로 수행할 수 있다.
이어서, 도 1a, 도 1b 및 도 1c에 개시된 제1 및 제2 상부 도전체들(142a,142b)를 형성한다. 이로써, 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 제1 및 제2 그루브들(135a',135b')은 상기 게이트 스페이서(116a) 및 층간 절연막(125a)에 대하여 식각선택비를 갖는 상기 희생 스페이서(120a)의 일부분들을 선택적으로 제거하여 형성된다. 이로써, 상기 제1 및 제2 그루브들(135a',135b')은 상기 게이트 스페이서(116a)에 자기정렬되도록 형성된다. 그 결과, 상기 제1 및 제2 콘택 구조체들(140a,140b)과 상기 게이트 패턴(112a')간 간격은 재현성 있게 형성될 수 있다. 이로써, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
또한, 상기 제1 및 제2 콘택 구조체들(140a,140b)은 상기 게이트 패턴(112a')의 길이방향으로 연장된 바 형태들을 갖는다. 이에 따라, 상기 게이트 패턴(112a') 아래의 채널 영역과 상기 콘택 구조체들(140a,140b)사이의 위치에 따 른 거리 변동을 최소화시킬 수 있다. 그 결과, 턴온전류량이 증가된 모스 트랜지스터를 구현하여 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 제1 및 제2 그루브들(135a',135b')은 상기 활성영역(104)의 제1 폭(Wa1)과 동일한 제1 폭(Wo1)을 갖는 상기 개구부(132)를 이용하여 형성된다. 이로써, 상기 게이트 패턴(112a')의 길이방향으로, 상기 제1 및 제2 콘택 구조체들(140a,140b)의 폭들은 적어도 상기 활성영역(104)의 제1 폭(Wa1)의 크기를 갖는다. 이에 따라, 상기 제1 및 제2 콘택 구조체들(140a,140b)과 채널 영역간의 간격은 채널 폭 전체에 걸쳐 실질적으로 균일할 수 있다. 그 결과, 더욱 증가된 턴온 전류량의 모스 트랜지스터를 포함하는 반도체 소자를 구현할 수 있다.
다음으로, 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 상술한 방법과 유사하다.
도 11a 내지 도 13a는 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 11b 내지 도 13b는 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 2a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11a 및 도 11b를 참조하면, 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법은 도 4a 내지 도 7a 및 도 4b 내지 도 7b를 참조하여 설명한 소자분리 패턴(102)을 형성하는 것 내지 평탄화된 층간 절연막(125a)을 형성하는 것을 포함할 수 있다. 차이점으로서, 제1 및 제2 게이트 패턴들(112a',112b)이 상기 소자분리 패턴(102)이 정의하는 활성영역(104a)을 나란히 가로지르고, 상기 소자분리 패 턴(102) 상에도 배치된다. 상기 활성영역(104a)은 상기 게이트 패턴들(112a',112b')의 길이방향으로 제1 폭(Wa1)을 갖고, 상기 게이트 패턴(112a',112b')의 폭방향으로 제2 폭(Wa2')을 갖는다. 제1 소오스/드레인(118a)은 상기 제1 게이트 패턴(112a') 일측의 활성영역(104a)내에 형성되고, 제2 소오스/드레인(118b)은 상기 제1 및 제2 게이트 패턴들(112a',112b') 사이의 활성영역(104a)내에 형성되며, 제3 소오스/드레인(118c)은 상기 제2 게이트 패턴(112b') 일측의 활성영역(104a)내에 형성된다. 게이트 스페이서(116a) 및 희생 스페이서(120a) 는 상기 제1 및 제2 게이트 패턴들(112a',112b') 양측벽들 상에 차례로 적층된다.
층간 절연막을 평탄화할때, 상기 게이트 스페이서(116a), 희생 스페이서(120a)와 상기 제1 및 제2 게이트 패턴들(112a',112b')에 포함된 제1 및 제2 캐핑 절연 패턴들(110a',110b')의 윗부분들이 평탄화될 수 있다.
상기 평탄화된 층간 절연막(125a) 상에 제1 개구부(132a) 및 제2 개구부(132b)을 갖는 마스크 패턴(130a)을 형성한다. 상기 마스크 패턴(130a)은 감광막(photoresist)으로 형성될 수 있다. 상기 제1 개구부(132a)는 상기 제1 소오스/드레인(118a) 상에 위치한 상기 희생 스페이서(120a)의 제1 부분을 노출시킨다. 상기 마스크 패턴(130a)은 상기 제2 소오스/드레인(118b) 상에 배치된 상기 희생 스페이서(120a)의 제2 부분들을 덮을 수 있다. 상기 희생 스페이서(120a)의 제2 부분들은 상기 제2 소오스/드레인(118a)에 인접한 상기 제1 및 제2 게이트 패턴들(112a',112b')의 일측벽들 상에 각각 배치될 수 있다. 상기 제2 개구부(132b) 는 상기 제3 소오스/드레인(118c) 상에 위치한 상기 희생 스페이서(120a)의 제3 부분을 노출시킨다. 상기 마스크 패턴(130a)은 상기 소자분리 패턴(102) 상에 위치한 상기 희생 스페이서(120a)의 제4 부분을 덮는다.
상기 제1 개구부(132a)는 상기 제1 게이트 패턴(112a')의 길이방향으로 제1 폭(Wo11)을 갖고, 상기 제1 게이트 패턴(112a')의 폭방향으로 제2 폭(Wo12)을 갖는다. 상술된 바와 같이, 상기 제1 게이트 패턴(112a')의 폭방향은 상기 제1 게이트 패턴(112a')의 길이방향에 수직하다. 상기 제1 개구부(132a)의 제1 폭(Wo11)은 상기 활성영역(104a)의 제1 폭(Wa1)과 동일한 것이 바람직하다. 상기 제1 게이트 패턴(112a')의 폭방향으로, 상기 제1 개구부(132a)의 제2 폭(Wo12)은 상기 희생 스페이서(120a)의 노출된 제1 부분의 폭 보다 클 수 있다. 이로써, 상기 제1 개구부(132a)는 상기 희생 스페이서(120a)의 노출된 제1 부분에 인접한 상기 게이트 스페이서(116a) 및 층간 절연막(125a)의 일부분들을 노출시킬 수 있다. 상기 제1 개구부(132a)는 상기 제1 개구부(132a) 및 활성영역(104a)간 포토리소그라피 공정의 정렬마진 내에서 상기 활성영역(104a) 상에 정렬될 수 있다.
이와 마찬가지로, 상기 제2 개구부(132b)는 상기 제2 게이트 패턴(112b')의 길이방향으로 제2 폭을 갖고, 상기 제2 게이트 패턴(112b')의 폭방향으로 제2 폭(Wo22)을 갖는다. 상기 제2 게이트 패턴(112b')의 길이방향 및 폭방향은 상기 제1 게이트 패턴(112a')의 길이방향 및 폭방향과 각각 동일할 수 있다. 상기 제2 개구부(132b)의 제1 폭은 상기 활성영역(104a)의 제1 폭(Wa1)과 동일할 수 있다. 상기 제2 게이트 패턴(112b')의 폭방향으로, 상기 제2 개구부(132b)의 제2 폭(Wo22)은 상기 희생 스페이서(120a)의 노출된 제2 부분의 폭 보다 클 수 있다. 이로써, 상기 제2 개구부(132b)도 상기 희생 스페이서(120a)의 노출된 제2 부분에 인접한 상기 게이트 스페이서(116a) 및 층간 절연막(125a)의 일부분들을 노출시킬 수 있다. 상기 제2 개구부(132b)는 상기 제2 개구부(132b) 및 활성영역(104a)간 포토리소그라피 공정의 정렬마진 내에서 상기 활성영역(104a) 상에 정렬될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 마스크 패턴(130a)을 식각 마스크로 사용하여 상기 희생 스페이서(120a)의 노출된 제1 및 제3 부분들을 제거하여 제1 그루브(135a') 및 제2 그루브(135c')를 형성할 수 있다. 상기 소오스/드레인들(118a,118b,118c) 상에 버퍼 절연막(106')이 존재하지 않는 경우에, 상기 희생 스페이서(120a)의 노출된 제1 및 제3 부분들을 제거함으로써, 상기 제1 및 제2 그루브들(135a',135c')은 상기 제1 및 제3 소오스/드레인들(118a,118c)을 각각 노출시킬 수 있다. 이와는 달리, 상기 소오스/드레인들(118a,118b,118c) 상에 버퍼 절연막(106')이 형성된 경우에, 상기 노출된 제1 및 제2 부분들을 제거한 후에 버퍼 절연막(106')을 제거함으로써, 상기 제1 및 제2 그루브들(135a',135c')은 상기 제1 및 제3 소오스/드레인들(118a,118c)을 각각 노출시킬 수 있다.
상기 제1 및 제2 그루브들(135a',135c')을 형성한 후에, 상기 희생 스페이서(120a)의 제2 및 제4 부분들은 잔존된다. 상기 희생 스페이서(120a)의 노출된 제1 및 제3 부분들은 이방성 식각 및 등방성 식각 중에서 적어도 하나를 사용하여 제거될 수 있다. 상기 버퍼 절연막(106')은 습식 식각으로 제거될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 및 제2 그루브들(135a',135c')을 채 우는 도전막을 기판(100) 전면 상에 형성하고, 상기 도전막을 상기 희생 스페이서(120a), 게이트 스페이서(116a), 층간 절연막(125a) 및 캐핑 절연 패턴들(110a',110b')이 노출될때까지 평탄화시킨다. 이에 따라, 상기 제1 및 제2 그루브들(135a',135c')을 각각 채우는 제1 및 제2 콘택 구조체들(140a,140c)을 형성한다. 상기 도전막을 평탄화할 때, 상기 희생 스페이서(120a), 게이트 스페이서(116a), 층간 절연막(125a) 및 캐핑 절연 패턴들(110a',110b')의 윗부분들이 평탄화될 수 있다. 이로써, 상기 희생 스페이서(120a), 게이트 스페이서(116a), 층간 절연막(125a), 캐핑 절연 패턴들(110a',110b') 및 콘택 구조체들(140a,140c)의 상부면들은 하나의 공면을 이룰 수 있다.
이어서, 도 2a 및 도 2b의 제1 및 제2 상부 도전체들(142a,142c)을 형성한다. 이로써, 도 2a 및 도 2b에 개시된 반도체 소자를 구현할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도.
도 1b는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 1c는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도.
도 2b는 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도.
도 4a 내지 도 10a는 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 4b 내지 도 10b는 도 1a, 도 1b 및 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 1a의 Ⅱ-Ⅱ'을 따라 취해진 단면도들.
도 11a 내지 도 13a는 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 단면도들.
도 11b 내지 도 13b는 도 2a 및 도 2b에 개시된 반도체 소자의 형성 방법을 설명하기 위하여 도 2a의 Ⅳ-Ⅳ'을 따라 취해진 단면도들.

Claims (20)

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  9. 활성영역을 정의하는 소자분리 패턴을 갖는 기판 상에 상기 활성영역을 가로지르고 상기 소자분리 패턴 상에 배치되는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측에 인접한 상기 활성영역에 각각 제1 소오스/드레인 및 제2 소오스/드레인을 형성하는 단계;
    상기 게이트 패턴 양측벽 상에 차례로 적층된 게이트 스페이서 및 희생 스페이서를 형성하는 단계;
    상기 기판 전면 상에 층간 절연막을 형성하는 단계;
    상기 게이트 스페이서 및 희생 스페이서가 노출되도록 상기 층간 절연막을 평탄화하는 단계;
    상기 희생 스페이서의 일부분을 제거하여 상기 제1 소오스/드레인을 노출시키는 그루브를 형성하는 단계; 및
    상기 그루브 내에 콘택 구조체를 형성하는 단계를 포함하되,
    상기 그루브를 형성하는 단계는,
    상기 제1 소오스/드레인 상에 위치한 상기 희생 스페이서의 일부분을 노출시키는 개구부를 갖고, 상기 소자분리 패턴 상에 위치한 상기 희생 스페이서의 다른 부분을 덮는 마스크 패턴을 상기 기판 상에 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 사용하여 상기 희생 스페이서의 노출된 부분을 제거하는 단계를 포함하는 반도체 소자의 형성 방법.
  10. 삭제
  11. 청구항 9항에 있어서,
    상기 게이트 패턴의 길이방향으로 상기 개구부의 제1 폭은 상기 제1 소오스/드레인이 형성된 상기 활성영역의 제1 폭과 동일한 반도체 소자의 형성 방법.
  12. 청구항 11항에 있어서,
    상기 게이트 패턴의 길이방향에 수직한 상기 게이트 패턴의 폭방향으로 상기 개구부의 제2 폭은 상기 희생 스페이서의 제2 폭 보다 크고,
    상기 개구부는 상기 희생 스페이서의 노출된 일부분 양측에 인접한 상기 게이트 스페이서의 일부 및 상기 평탄화된 층간 절연막의 일부를 더 노출시키는 반도 체 소자의 형성 방법.
  13. 청구항 11항에 있어서,
    상기 마스크 패턴은 상기 제2 소오스/드레인 상에 위치한 상기 희생 스페이서의 또 다른 부분을 덮는 반도체 소자의 형성 방법.
  14. 청구항 9항에 있어서,
    상기 제2 소오스/드레인 상에 위치한 상기 희생 스페이서의 다른 부분을 제거하여 상기 제2 소오스/드레인을 노출시키는 제2 그루브를 형성하는 단계; 및
    상기 제2 그루브 내에 제2 콘택 구조체를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  15. 청구항 14항에 있어서,
    상기 제1 소오스/드레인을 노출시키는 그루브, 및 상기 제2 소오스/드레인을 노출시키는 제2 그루브를 형성하는 단계는,
    상기 제1 및 제2 소오스/드레인들 상에 각각 위치한 상기 희생 스페이서의 일부분 및 다른 일부분을 노출시키는 개구부를 갖고, 상기 소자분리 패턴 상에 위치한 상기 희생 스페이서의 또 다른 부분을 덮는 마스크 패턴을 기판 상에 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 사용하여 상기 희생 스페이서의 노출된 일 부분 및 노출된 다른 부분을 제거하는 단계를 포함하는 반도체 소자의 형성 방법.
  16. 청구항 15항에 있어서,
    상기 게이트 패턴의 길이방향으로 상기 개구부의 제1 폭은 상기 활성영역의 제1 폭과 동일한 반도체 소자의 형성 방법.
  17. 청구항 16항에 있어서,
    상기 게이트 패턴의 길이방향에 수직한 상기 게이트 패턴의 폭방향으로 상기 개구부의 제2 폭은 상기 활성영역의 제2 폭과 동일한 반도체 소자의 형성 방법.
  18. 청구항 9항에 있어서,
    상기 희생 스페이서는 상기 게이트 스페이서 및 상기 층간 절연막에 대하여 식각선택비를 갖는 절연물질을 포함하는 반도체 소자의 형성 방법.
  19. 청구항 9항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 전극 및 캐핑 절연 패턴을 포함하고,
    상기 층간 절연막을 평탄화할때, 상기 게이트 스페이서의 윗부분, 상기 희생 스페이서의 윗부분 및 상기 캐핑 절연 패턴의 윗부분을 평탄화되고,
    상기 희생 스페이서는 상기 게이트 스페이서, 상기 층간 절연막 및 상기 캐 핑 절연 패턴에 대하여 식각선택비를 갖는 절연물질을 포함하는 반도체 소자의 형성 방법.
  20. 청구항 9항에서,
    상기 희생 스페이서를 형성하기 전에, 상기 제1 및 제2 소오스/드레인들 상에 버퍼절연막을 형성하는 단계를 더 포함하되,
    상기 그루브를 형성하는 단계는, 상기 희생 스페이서의 제거된 일부분 아래의 상기 버퍼 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 형성 방법.
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