[go: up one dir, main page]

JP2014154790A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2014154790A
JP2014154790A JP2013025007A JP2013025007A JP2014154790A JP 2014154790 A JP2014154790 A JP 2014154790A JP 2013025007 A JP2013025007 A JP 2013025007A JP 2013025007 A JP2013025007 A JP 2013025007A JP 2014154790 A JP2014154790 A JP 2014154790A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
film
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013025007A
Other languages
English (en)
Other versions
JP6026914B2 (ja
Inventor
Keisuke Tsukamoto
恵介 塚本
Tatsuyoshi Mihara
竜善 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013025007A priority Critical patent/JP6026914B2/ja
Priority to TW102144976A priority patent/TWI585903B/zh
Priority to US14/139,991 priority patent/US8951869B2/en
Priority to CN201410032835.5A priority patent/CN103985673B/zh
Publication of JP2014154790A publication Critical patent/JP2014154790A/ja
Priority to US14/594,141 priority patent/US9799667B2/en
Application granted granted Critical
Publication of JP6026914B2 publication Critical patent/JP6026914B2/ja
Priority to US15/691,136 priority patent/US10263005B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H10D30/0213—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation providing different silicide thicknesses on gate electrodes and on source regions or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体装置の性能や信頼性を向上させる。
【解決手段】半導体基板ＳＢのメモリセル領域１Ａに不揮発性メモリのメモリセル用の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成し、周辺回路領域１Ｂにダミーのゲート電極ＤＧを形成する。それから、メモリセル領域１Ａにメモリセルのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１，ＳＤ２を形成し、周辺回路領域１ＢにＭＩＳＦＥＴのソースまたはドレイン用のｎ＋型半導体領域ＳＤ３を形成する。それから、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１を形成するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には金属シリサイド層ＳＬ１を形成しない。その後、ゲート電極ＤＧを除去してＭＩＳＦＥＴ用のゲート電極に置き換えてから、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に金属シリサイド層を形成する。
【選択図】図２４

Description

本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００７−２８１０９２号公報（特許文献１）および特開２００８−２１１０１６号公報（特許文献２）には、不揮発性メモリを有する半導体装置に関する技術が記載されている。
特開２００７−２８１０９２号公報 特開２００８−２１１０１６号公報
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法である。まず、前記第１領域の前記半導体基板上に、前記メモリセル用の互いに隣合う第１ゲート電極および第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、前記ＭＩＳＦＥＴ用のダミーゲート電極を形成する。前記第１ゲート電極と前記半導体基板の間には第１ゲート絶縁膜が介在し、第２ゲート電極と前記半導体基板の間には、内部に電荷蓄積部を有する第２ゲート絶縁膜が介在している。それから、前記第１領域の前記半導体基板に、前記メモリセルのソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域を形成する。それから、前記第１半導体領域上と前記第２半導体領域上とに第１金属シリサイド層を形成するが、その際、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極上には前記第１金属シリサイド層を形成しない。それから、前記ダミーゲート電極を除去して前記ＭＩＳＦＥＴ用のゲート電極に置き換えた後、前記第１ゲート電極および前記第２ゲート電極上に第２金属シリサイド層を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。若しくはその両方を実現することができる。
一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の要部断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 検討例の半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図１〜図４は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図５〜図４２は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図５〜図４２の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。
なお、メモリセル領域１Ａは、半導体基板ＳＢにおいて、不揮発性メモリのメモリセルが形成される予定の領域であり、周辺回路領域１Ｂは、半導体基板ＳＢにおいて、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板ＳＢに存在している。メモリセル領域１Ａと周辺回路領域１Ｂとは隣合っていなくともよいが、理解を簡単にするために、図５〜図４２の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、この素子分離用の溝ＳＴＲ内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝ＳＴＲを形成した後、半導体基板ＳＢ上に、この素子分離用の溝ＳＴＲを埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝ＳＴＲの外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝ＳＴＲに埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
次に、図６に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ４）。
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＩを熱酸化法により形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＩを、メモリセル領域１Ａの絶縁膜ＧＩとは別の工程で形成することもできる。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。また、シリコン膜ＰＳ１は、後述のゲート電極ＤＧを形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧと後述のゲート電極ＤＧが形成される。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ６）。
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１，ＣＰ２を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜５０ｎｍ程度とすることができる。ステップＳ５，Ｓ６を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１とからなる。
次に、積層膜ＬＦを、すなわち絶縁膜ＩＬ１およびシリコン膜ＰＳ１を、フォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリセル領域１Ａに形成する（図１のステップＳ７）。
ステップＳ７は、次のようにして行うことができる。すなわち、まず、図７に示されるように、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、メモリセル領域１Ａにおける制御ゲート電極ＣＧ形成予定領域と、周辺回路領域１Ｂ全体とに形成される。それから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて、メモリセル領域１Ａにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦをエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンＰＲ１を除去する。これにより、図８に示されるように、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
また、他の形態として、積層体ＬＭ１を次のようにして形成することもできる。まず、絶縁膜ＩＬ１上にフォトレジストパターンＰＲ１を形成してから、このフォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、メモリセル領域１Ａに、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１を形成する。それから、このフォトレジストパターンＰＲ１を除去してから、キャップ絶縁膜ＣＰ１を含む絶縁膜ＩＬ１をエッチングマスク（ハードマスク）として用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。これにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＩを介して形成される。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
また、フォトレジストパターンＰＲ１は、メモリセル領域１Ａにおいては、制御ゲート電極ＣＧ形成予定領域に選択的に形成される。このため、ステップＳ７を行うと、メモリセル領域１Ａにおいては、積層体ＬＭ１となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、フォトレジストパターンＰＲ１は、周辺回路領域１Ｂにおいては、周辺回路領域１Ｂ全体に形成される。このため、ステップＳ７を行っても、周辺回路領域１Ｂにおいては、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜ＬＦは、除去されずに、従ってパターニングされずに、そのまま残存する。周辺回路領域１Ｂに残存する積層膜ＬＦを、符号ＬＦ１を付して積層膜ＬＦ１と称することとする。
積層膜ＬＦ１の側面（端部）ＥＧ１は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域１Ｂの活性領域（素子分離領域ＳＴで規定された活性領域）は、積層膜ＬＦ１で覆われることになる。こうすることで、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
メモリセル領域１Ａにおいて、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
メモリセル領域１Ａにおいて、積層体ＬＭ１で覆われた部分以外の絶縁膜ＧＩ、すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩは、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このように、ステップＳ４，Ｓ５，Ｓ６，Ｓ７により、半導体基板ＳＢ上に、ゲート絶縁膜としての絶縁膜ＧＩを介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体ＬＭ１が形成される。
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図９に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ８）。
周辺回路領域１Ｂでは、積層膜ＬＦ１が残存しているので、この積層膜ＬＦ１の表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、ステップＳ８において、絶縁膜ＭＺは、半導体基板ＳＢ上に、メモリセル領域１Ａの積層体ＬＭ１および周辺回路領域１Ｂの積層膜ＬＦ１を覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
なお、図面を見やすくするために、図９では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図９において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
次に、図１０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては積層体ＬＭ１を覆うように、周辺回路領域１Ｂにおいては積層膜ＬＦ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ９）。
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。メモリセル領域１Ａのシリコン膜ＰＳ２は、ｎ型不純物が導入されていることが好ましいが、周辺回路領域１Ｂのシリコン膜ＰＳ２は、後で除去するため、ｎ型不純物は導入されていても、導入されていなくてもよい。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ２上に、絶縁膜ＩＬ２を形成する（図１のステップＳ１０）。絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２の堆積膜厚は、例えば５〜１０ｎｍ程度とすることができる。
次に、異方性エッチング技術により、絶縁膜ＩＬ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図２のステップＳ１１）。
ステップＳ１１のエッチバック工程では、絶縁膜ＩＬ２の堆積膜厚の分だけ絶縁膜ＩＬ２を異方性エッチング（エッチバック）することにより、シリコン膜ＰＳ２の側面（側壁）ＰＳ２ａ，ＰＳ２ｂ上に絶縁膜ＩＬ２をサイドウォールスペーサ状に残し、他の領域の絶縁膜ＩＬ２を除去する。これにより、図１２に示されるように、シリコン膜ＰＳ２の側面ＰＳ２ａ，ＰＳ２ｂ上にサイドウォールスペーサ状に残存した絶縁膜ＩＬ２により、側壁絶縁膜ＳＺが形成される。
ここで、シリコン膜ＰＳ２は、積層体ＬＭ１を覆うように、積層体ＬＭ１に対してコンフォーマルに形成されている。このため、シリコン膜ＰＳ２は、積層体ＬＭ１の側壁（側面）に対応する側面（側壁）ＰＳ２ａを有している。シリコン膜ＰＳ２の側面ＰＳ２ａは、積層体ＬＭ１の側壁（側面）に対応する側面（側壁）である。すなわち、シリコン膜ＰＳ２が絶縁膜ＭＺを介して積層体ＬＭ１を覆うことにより、積層体ＬＭ１と積層体ＬＭ１を覆う部分の絶縁膜ＭＺおよびシリコン膜ＰＳ２とからなる凸部が形成され、この凸部の側面（側壁）が、シリコン膜ＰＳ２の側面（側壁）ＰＳ２ａに対応している。
また、シリコン膜ＰＳ２は、積層膜ＬＦ１を覆うように形成されるため、積層膜ＬＦ１に対してコンフォーマルに形成されている。このため、シリコン膜ＰＳ２は、積層膜ＬＦ１の側面に対応する側面（側壁）ＰＳ２ｂも有している。シリコン膜ＰＳ２の側面ＰＳ２ｂは、積層膜ＬＦ１の側面に対応する側面である。
つまり、ステップＳ９では、シリコン膜ＰＳ２の表面には、積層体ＬＭ１を反映した凸部と積層膜ＬＦ１を反映した凸部とが形成され、積層体ＬＭ１を反映した凸部の側壁（側面）が、側面ＰＳ２ａであり、積層膜ＬＦ１を反映した凸部の側壁（側面）が、側面ＰＳ２ｂである。
側壁絶縁膜ＳＺは、シリコン膜ＰＳ２の側面ＰＳ２ａ，ＰＳ２ｂ上に選択的に形成される。このため、積層体ＬＭ１の側壁（側面）上に、絶縁膜ＭＺおよびシリコン膜ＰＳ２を介して側壁絶縁膜ＳＺが形成され、また、積層膜ＬＦ１の側面上に、絶縁膜ＭＺおよびシリコン膜ＰＳ２を介して側壁絶縁膜ＳＺが形成された状態となっている。
ステップＳ１１のエッチバック工程を行った段階で、側壁絶縁膜ＳＺで覆われていない領域のシリコン膜ＰＳ２が露出される。例えば、積層体ＬＭ１の上方や積層膜ＬＦ１の上方においては、シリコン膜ＰＳ２の上面が露出される。側壁絶縁膜ＳＺと積層体ＬＭ１との間には、絶縁膜ＭＺおよびシリコン膜ＰＳ２が介在し、また、側壁絶縁膜ＳＺと積層膜ＬＦ１との間には、絶縁膜ＭＺおよびシリコン膜ＰＳ２が介在している。
次に、図１３に示されるように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図２のステップＳ１２）。
ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２に比べて側壁絶縁膜ＳＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２のエッチング速度に比べて側壁絶縁膜ＳＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程において、側壁絶縁膜ＳＺがエッチングされるのを抑制して側壁絶縁膜ＳＺをエッチング保護膜として機能させながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。
次に、図１４に示されるように、側壁絶縁膜ＳＺをエッチングにより除去する（図２のステップＳ１３）。ステップＳ１３のエッチング工程は、等方性のエッチングを用いることが好ましく、ウェットエッチングが特に好ましい。
ステップＳ１３の側壁絶縁膜ＳＺのエッチング工程では、側壁絶縁膜ＳＺに比べてシリコン膜ＰＳ２がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３の側壁絶縁膜ＳＺのエッチング工程では、側壁絶縁膜ＳＺのエッチング速度に比べてシリコン膜ＰＳ２のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、シリコン膜ＰＳ２がエッチングされるのを抑制しながら、側壁絶縁膜ＳＺを選択的にエッチングすることができる。
次に、図１５に示されるように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図２のステップＳ１４）。
ステップＳ１２のエッチバック工程とステップＳ１４のエッチバック工程とにより、シリコン膜ＰＳ２がエッチバックされることで、積層体ＬＭ１の両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残され、他の領域のシリコン膜ＰＳ２が除去される。これにより、図１５に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣合うように形成される。積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなるため、メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して制御ゲート電極ＣＧと隣合うように形成されることになる。
シリコンスペーサＳＰは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、積層体ＬＭ１の互いに反対側となる側壁上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させている積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
ステップＳ１２，Ｓ１４のシリコン膜ＰＳ２のエッチバック工程を行うことにより、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと積層体ＬＭ１との間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ９で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長、すなわちメモリゲート電極ＭＧのゲート長を調整することができる。
ステップＳ１２，Ｓ１４でシリコン膜ＰＳ２をエッチバックすることにより、メモリゲート電極ＭＧおよびシリコンスペーサＳＰが形成されるが、積層体ＬＭ１の両側壁上に形成されたメモリゲート電極ＭＧおよびシリコンスペーサＳＰのそれぞれの高さが、積層体ＬＭ１の高さよりも低くなるようにしている。すなわち、ステップＳ１４のシリコン膜ＰＳ２のエッチバック工程が終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さが、積層体ＬＭ１の高さよりも低くなるように、ステップＳ１２，Ｓ１４のシリコン膜ＰＳ２のエッチバック工程を行う。なお、シリコンスペーサＳＰは後で除去するため、メモリゲート電極ＭＧの高さが積層体ＬＭ１の高さよりも低くなるように、ステップＳ１２，Ｓ１４のシリコン膜ＰＳ２のエッチバック工程を行うことが重要である。
ここで、メモリゲート電極ＭＧの高さが、積層体ＬＭ１の高さよりも低いことは、メモリゲート電極ＭＧの最頂部（最上部）の高さ位置が、積層体ＬＭ１のキャップ絶縁膜ＣＰ１の上面の高さ位置よりも低いことを意味する。また、シリコンスペーサＳＰの高さが、積層体ＬＭ１の高さよりも低いことは、シリコンスペーサＳＰの最頂部（最上部）の高さ位置が、積層体ＬＭ１のキャップ絶縁膜ＣＰ１の上面の高さ位置よりも低いことを意味する。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程では、概ねシリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することが好ましい。すなわち、ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程では、積層体ＬＭ１の高さと概ね同程度の高さのメモリゲート電極ＭＧおよびシリコンスペーサＳＰが形成されるように、シリコン膜ＰＳ２をエッチバックすることが好ましい。そして、ステップＳ１３で側壁絶縁膜ＳＺを除去してから、ステップＳ１４でシリコン膜ＰＳ２（すなわちシリコン膜ＰＳ２により形成されたメモリゲート電極ＭＧおよびシリコンスペーサＳＰ）を更にエッチバックすることで、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さを低くすることが好ましい。
ステップＳ１４のエッチバック工程を終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さは、積層体ＬＭ１の高さよりも低いが、制御ゲート電極ＣＧの高さよりも高ければ、より好ましい。ここで、メモリゲート電極ＭＧの高さが、制御ゲート電極ＣＧの高さよりも高いことは、メモリゲート電極ＭＧの最頂部（最上部）の高さ位置が、積層体ＬＭ１を構成する制御ゲート電極ＣＧの上面の高さ位置よりも高いことを意味する。メモリゲート電極ＭＧの高さを、制御ゲート電極ＣＧの高さよりも高くしておくことで、後述のステップＳ２４の研磨工程において、メモリゲート電極ＭＧの上部を的確に露出させることができ、メモリゲート電極ＭＧの露出不良を防止しやすくなる。
本実施の形態では、ステップＳ１０，Ｓ１１により側壁絶縁膜ＳＺを形成してから、ステップＳ１２でシリコン膜ＰＳ２をエッチバックし、その後、ステップＳ１３で側壁絶縁膜ＳＺを除去してから、ステップＳ１４でシリコン膜ＰＳ２を更にエッチバックして、メモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成している。
他の形態として、ステップＳ１０（絶縁膜ＩＬ２形成工程）、ステップＳ１１（絶縁膜ＩＬ２エッチバック工程）およびステップＳ１３（側壁絶縁膜ＳＺ除去工程）を省略することもできる。ステップＳ１０，Ｓ１１，Ｓ１３を省略する場合、ステップＳ１２のシリコン膜ＰＳ２のシリコン膜ＰＳ２のエッチバック工程とステップＳ１４のシリコン膜ＰＳ２のエッチバック工程とは、一度のエッチバック工程として行うことができる。この場合、ステップＳ９でシリコン膜ＰＳ２を形成してから、異方性エッチング技術によりシリコン膜ＰＳ２をエッチバックすることにより、積層体ＬＭ１の両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残してメモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成し、他の領域のシリコン膜ＰＳ２を除去する。このシリコン膜ＰＳ２のエッチバック工程を終了した段階で、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの高さが、積層体ＬＭ１の高さよりも低くなるようにする。なお、この場合も、積層膜ＬＦ１の側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
但し、ステップＳ１０，Ｓ１１を省略せずに、本実施の形態で説明したように、側壁絶縁膜ＳＺを形成した状態で、ステップＳ１２のシリコン膜ＰＳ２のエッチバック工程を行う方が、より好ましい。側壁絶縁膜ＳＺは、シリコン膜ＰＳ２に対するエッチング（サイドエッチング）の保護膜として機能することができる。このため、シリコン膜ＰＳ２の側面ＰＳ２ａ，ＰＳ２ｂが側壁絶縁膜ＳＺで覆われた状態でステップＳ１２のシリコン膜ＰＳ２のエッチバック工程を行うことで、シリコン膜ＰＳ２の側面ＰＳ２ａ，ＰＳ２ｂがサイドエッチングされるのを防止することができる。このため、形成されたメモリゲート電極ＭＧおよびシリコンスペーサＳＰの断面形状（メモリゲート電極ＭＧの延在方向に略垂直な断面形状、すなわち図１５に示される断面の形状）を、長方形に近い形状にすることができる。これにより、後述のステップＳ１９でメモリゲート電極ＭＧ上に後述のサイドウォールスペーサＳＷをより的確に形成できるようになる。このため、メモリゲート電極ＭＧ上に形成されたサイドウォールスペーサＳＷにより、後述のステップＳ２２でメモリゲート電極ＭＧ上に後述の金属シリサイド層ＳＬ１が形成されるのを、より的確に防止できるようになる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１５）。その後、そのフォトレジストパターンを除去する。ステップＳ１５のエッチング工程により、図１６に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図１７に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１６）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１７からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
次に、周辺回路領域１Ｂの積層膜ＬＦ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図１８に示されるように、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とを有する積層体（積層構造体）ＬＭ２を周辺回路領域１Ｂに形成する（図２のステップＳ１７）。
ステップＳ１７のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるゲート電極ＤＧ形成予定領域とに形成される。このため、メモリゲート電極ＭＧおよび積層体ＬＭ１は、このフォトレジストパターンで覆われることになる。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂにおけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜ＬＦ１をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、図１８に示されるように、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＤＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ２との積層体ＬＭ２が、周辺回路領域１Ｂに形成される。
積層体ＬＭ２は、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなり、周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＩを介して形成される。ゲート電極ＤＧとキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。なお、ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。このため、ゲート電極ＤＧは、ダミーゲート電極と称することができる。また、ゲート電極ＤＧは、後で除去されて後述のゲート電極ＧＥに置き換えられるため、リプレイスメントゲート電極（Replacement Gate Electrode）または置換用ゲート電極とみなすこともできる。
ステップＳ１７のパターニング工程で用いる上記フォトレジストパターンは、周辺回路領域１Ｂにおいては、ゲート電極ＤＧ形成予定領域に選択的に形成される。このため、ステップＳ１７を行うと、周辺回路領域１Ｂにおいては、積層体ＬＭ２となる部分以外のシリコン膜ＰＳ１および絶縁膜ＩＬ１は除去される。一方、ステップＳ１７のパターニング工程で用いる上記フォトレジストパターンは、メモリセル領域１Ａにおいては、メモリセル領域１Ａ全体に形成される。このため、ステップＳ１７のパターニング工程を行っても、メモリセル領域１Ａにおいては、積層体ＬＭ１およびメモリゲート電極ＭＧは、除去されずに、そのまま残存する。
周辺回路領域１Ｂにおいて、積層体ＬＭ２で覆われた部分以外の絶縁膜ＧＩは、ステップＳ１７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
このようにして、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＩを介して、ゲート電極ＤＧとゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とを有する積層体ＬＭ２が形成される。
このようにして、図１８に示されるように、メモリセル領域１Ａにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧが形成され、半導体基板ＳＢ上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、周辺回路領域１Ｂにおいて、半導体基板ＳＢ上に絶縁膜ＧＩを介してゲート電極ＤＧが形成された状態が得られる。そして、制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成され、ゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成された状態となっている。
また、本実施の形態では、ゲート電極ＤＧと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＩを、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する絶縁膜ＧＩと同層の絶縁膜（すなわち同工程で形成された絶縁膜）としている。
他の形態として、ゲート電極ＤＧと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＩを、制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する絶縁膜ＧＩとは異なる絶縁膜（すなわち別工程で形成された絶縁膜）とすることもできる。その場合、上記ステップＳ５で上記シリコン膜ＰＳ１を形成する前に、上記ステップＳ４において、メモリセル領域１Ａの絶縁膜ＧＩと、周辺回路領域１Ｂの絶縁膜ＧＩとを、別々の工程で形成することができる。
次に、図１９に示すように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する（図２のステップＳ１８）。
ステップＳ１８において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、メモリゲート電極ＭＧおよび積層体ＬＭ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１がマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＤＧの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
また、ステップＳ１７で積層体ＬＭ２を形成した後で、ステップＳ１８でｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成する前に、半導体基板ＳＢ上に、積層体ＬＭ２、メモリゲート電極ＭＧおよび積層体ＬＭ１を覆うように、窒化シリコン膜などからなる絶縁膜（図示せず）を形成してから、ステップＳ１８のイオン注入を行うこともできる。この場合、その絶縁膜は、オフセットスペーサとして機能することができ、積層体ＬＭ１、メモリゲート電極ＭＧおよび積層体ＬＭ２とともに、イオン注入時のマスク（イオン注入阻止マスク）として機能することができる。
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、メモリゲート電極ＭＧ上とに、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１９）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
ステップＳ１９のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、まず、図２０に示されるように、半導体基板ＳＢの主面全面上に絶縁膜ＩＬ３を形成（堆積）する。絶縁膜ＩＬ３は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ３は、半導体基板ＳＢ上に、メモリゲート電極ＭＧ、積層体ＬＭ１および積層体ＬＭ２を覆うように形成される。それから、図２１に示されるように、この絶縁膜ＩＬ３を、異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、積層体ＬＭ２の側壁上と、メモリゲート電極ＭＧ上とに、選択的にこの絶縁膜ＩＬ３が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、積層体ＬＭ２の両側壁上と、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁上と、メモリゲート電極ＭＧ上とに形成される。
本実施の形態では、サイドウォールスペーサＳＷは、積層体ＬＭ１、メモリゲート電極ＭＧおよび積層体ＬＭ２の各側壁上だけではなく、メモリゲート電極ＭＧの上面上にも形成される。メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷが形成されるように、本実施の形態では、メモリゲート電極ＭＧの高さを、積層体ＬＭ１の高さよりも低くしている。
すなわち、本実施の形態とは異なり、メモリゲート電極ＭＧの高さが積層体ＬＭ１の高さと同じであった場合は、絶縁膜ＩＬ３をエッチバックした際に、メモリゲート電極ＭＧの側壁上に絶縁膜ＩＬ３が残存してサイドウォールスペーサＳＷが形成されるが、メモリゲート電極ＭＧの上面上には絶縁膜ＩＬ３は残存しない。このため、メモリゲート電極ＭＧの上部には、サイドウォールスペーサＳＷは形成されない。
それに対して、本実施の形態では、メモリゲート電極ＭＧの高さが積層体ＬＭ１の高さよりも低いため、メモリゲート電極ＭＧに隣接している側の積層体ＬＭ１の側壁には、メモリゲート電極ＭＧよりも高い位置の部分が存在する。このため、絶縁膜ＩＬ３をエッチバックした際には、メモリゲート電極ＭＧに隣接している側の積層体ＬＭ１の側壁のうち、メモリゲート電極ＭＧよりも高い位置の部分に隣接して、絶縁膜ＩＬ３が残存してサイドウォールスペーサＳＷが形成され、このサイドウォールスペーサＳＷは、メモリゲート電極ＭＧの上方に位置したものとなる。すなわち、メモリゲート電極ＭＧ上に位置するサイドウォールスペーサＳＷは、メモリゲート電極ＭＧよりも高い位置にある積層体ＬＭ１の側壁に隣接している。メモリゲート電極ＭＧ上に位置するサイドウォールスペーサＳＷは、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁）に隣接するサイドウォールスペーサＳＷと、一体的に繋がっていてもよい。ステップＳ１９でサイドウォールスペーサＳＷを形成すると、メモリゲート電極ＭＧの上面と側面（制御ゲート電極ＣＧに隣接している側とは反対側の側面）とが、サイドウォールスペーサＳＷで覆われて露出していない状態となる。
制御ゲート電極ＣＧの上面は、キャップ絶縁膜ＣＰ１で覆われている。制御ゲート電極ＣＧの一方の側壁（メモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁）は、サイドウォールスペーサＳＷで覆われ、制御ゲート電極ＣＧの他方の側壁（メモリゲート電極ＭＧに隣接している側の側壁）は、絶縁膜ＭＺおよびメモリゲート電極ＭＧとメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷとで覆われた状態になる。また、メモリゲート電極ＭＧの上面は、サイドウォールスペーサＳＷで覆われている。メモリゲート電極ＭＧの一方の側壁（制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁）は、サイドウォールスペーサＳＷで覆われ、メモリゲート電極ＭＧの他方の側壁（制御ゲート電極ＣＧに隣接している側の側壁）は、絶縁膜ＭＺおよび積層体ＬＭ１で覆われた状態になる。また、ゲート電極ＤＧの上面は、キャップ絶縁膜ＣＰ２で覆われている。ゲート電極ＤＧの両方の側壁は、サイドウォールスペーサＳＷで覆われた状態になる。このため、ステップＳ１９でサイドウォールスペーサＳＷを形成すると、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧは、キャップ絶縁膜ＣＰ１，ＣＰ２とサイドウォールスペーサＳＷで覆われることにより、露出していない状態になる。これにより、後述のステップＳ２２で金属シリサイド層ＳＬ１を形成する際に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの表面に後述の金属シリサイド層ＳＬ１が形成されないようにすることができる。
次に、図２２に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する（図２のステップＳ２０）。
ステップＳ２０において、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図３のステップＳ２１）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルが形成される。一方、ゲート電極ＤＧは、ダミーのゲート電極であるため、周辺回路領域１ＢのＭＩＳＦＥＴは、ソース・ドレイン領域は形成されたが、最終的に使用するゲート電極（後述のゲート電極ＧＥ）は、まだ形成されていない。
次に、金属シリサイド層ＳＬ１を形成する（図３のステップＳ２２）。金属シリサイド層ＳＬ１は、次のようにして形成することができる。
まず、図２３に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上を含む半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷを覆うように、金属膜ＭＭを形成（堆積）する。金属膜ＭＭは、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなるが、ニッケル白金合金膜（白金添加ニッケル膜）であれば、特に好ましい。金属膜ＭＭは、スパッタリング法などを用いて形成することができる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の各上層部分（表層部分）を金属膜ＭＭと反応させる。これにより、図２４に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬ１が形成される。金属シリサイド層ＳＬ１は、例えばコバルトシリサイド層（金属膜ＭＭがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＭがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＭがニッケル白金合金膜の場合）とすることができる。なお、白金添加ニッケルシリサイド層とは、白金が添加されたニッケルシリサイド層、すなわち白金を含有するニッケルシリサイド層であり、ニッケル白金シリサイド層と言うこともできる。その後、未反応の金属膜ＭＭをウェットエッチングなどにより除去する。図２４にはこの段階の断面図が示されている。また、未反応の金属膜ＭＭを除去した後に、更に熱処理を行うこともできる。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部に金属シリサイド層ＳＬ１を形成し、それによって、ソース、ドレインの抵抗を低抵抗化することができる。サリサイドプロセスを用いることにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に、それぞれ金属シリサイド層ＳＬ１を自己整合的に形成することができる。また、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の各上面のほぼ全体に、金属シリサイド層ＳＬ１を形成することができる。
なお、金属膜ＭＭを形成しても、金属膜ＭＭは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧには接触せず、熱処理を行っても、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には、金属シリサイド層ＳＬ１に相当するものは形成されない。このため、ステップＳ２２では、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１が形成されるが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には、金属シリサイド層ＳＬ１は形成されない。
すなわち、制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成されており、制御ゲート電極ＣＧと金属膜ＭＭとの間にはキャップ絶縁膜ＣＰ１が介在していた。このため、金属膜ＭＭを形成しても、制御ゲート電極ＣＧは金属膜ＭＭと接触していなかった。従って、熱処理を行っても制御ゲート電極ＣＧは金属膜ＭＭと反応せず、制御ゲート電極ＣＧ上には金属シリサイド層ＳＬ１は形成されない。
また、ゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成されており、ゲート電極ＤＧと金属膜ＭＭとの間にはキャップ絶縁膜ＣＰ２が介在していた。このため、金属膜ＭＭを形成しても、ゲート電極ＤＧは金属膜ＭＭと接触していなかった。従って、熱処理を行ってもゲート電極ＤＧは金属膜ＭＭと反応せず、ゲート電極ＤＧ上には金属シリサイド層ＳＬ１は形成されない。
また、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成されており、メモリゲート電極ＭＧと金属膜ＭＭとの間にはサイドウォールスペーサＳＷが介在していた。このため、金属膜ＭＭを形成しても、メモリゲート電極ＭＧは金属膜ＭＭと接触していなかった。従って、熱処理を行ってもメモリゲート電極ＭＧは金属膜ＭＭと反応せず、メモリゲート電極ＭＧ上には金属シリサイド層ＳＬ１は形成されない。
次に、図２５に示されるように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ４を形成（堆積）する（図３のステップＳ２３）。
絶縁膜ＩＬ４は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
次に、絶縁膜ＩＬ４の上面を、ＣＭＰ法などを用いて研磨する（図３のステップＳ２４）。ステップＳ２４の研磨工程により、図２６に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの各上面を露出させる。つまり、ステップＳ２４の研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面が露出するまで、絶縁膜ＩＬ４を研磨する。
なお、ステップＳ２３で絶縁膜ＩＬ４を成膜した段階では、絶縁膜ＩＬ４の上面には、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、ステップＳ２４の研磨工程の後は、絶縁膜ＩＬ４の上面は平坦化されている。
制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成され、メモリゲート電極ＭＧ上にはサイドウォールスペーサＳＷが形成され、ゲート電極ＤＧ上にはキャップ絶縁膜ＣＰ２が形成された状態で、ステップＳ２３で絶縁膜ＩＬ４を形成してから、ステップＳ２４の研磨工程を行う。このため、ステップＳ２４の研磨工程では、まず、図２７に示されるようにキャップ絶縁膜ＣＰ１，ＣＰ２の上面が露出するまで絶縁膜ＩＬ４の研磨を行ってから、更に、研磨を行って、図２６に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面を露出させる。キャップ絶縁膜ＣＰ１，ＣＰ２の上面が露出した後の研磨（すなわち図２７の構造が得られてから図２６の構造になるまでの研磨）では、絶縁膜ＩＬ４だけでなく、制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１、ゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２、およびメモリゲート電極ＭＧ上のサイドウォールスペーサＳＷも研磨することになる。
このため、ステップＳ２４の研磨工程を、キャップ絶縁膜ＣＰ１，ＣＰ２の上面が露出するまで行う絶縁膜ＩＬ４の第１の研磨工程と、キャップ絶縁膜ＣＰ１，ＣＰ２の上面が露出してから制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面が露出するまで行う第２の研磨工程とに分けることができる。その場合、第１の研磨工程と第２の研磨工程とで研磨条件（例えば研磨用のスラリなど）を変えることもできる。第１の研磨工程は、図２７の構造が得られるまでの研磨工程に対応し、第２の研磨工程は、図２７の構造が得られてから図２６の構造が得られるまでの研磨工程に対応している。
例えば、第１の研磨工程では、キャップ絶縁膜ＣＰ１，ＣＰ２に比べて絶縁膜ＩＬ４の研磨速度が大きくなるような研磨条件を採用して絶縁膜ＩＬ４を研磨し、キャップ絶縁膜ＣＰ１，ＣＰ２を研磨ストッパとして機能させることができる。第２の研磨工程では、例えば、第１の研磨工程に比べて、キャップ絶縁膜ＣＰ１，ＣＰ２の研磨速度が大きくなるような研磨条件を採用して、絶縁膜ＩＬ４とキャップ絶縁膜ＣＰ１，ＣＰ２とサイドウォールスペーサＳＷとを研磨し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面を露出させることができる。
本実施の形態では、上述のように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの表面に金属シリサイド層ＳＬ１を形成していなかった。このため、ステップＳ２４の研磨工程で制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを露出させるが、その際に、金属シリサイド層ＳＬ１を研磨しないで済む。
また、他の形態として、ステップＳ２４の研磨工程を、ＣＭＰなどの研磨処理にドライエッチングまたはウェットエッチングを組み合わせることで、行うこともできる。
次に、図２８に示されるように、半導体基板ＳＢ上に絶縁膜ＩＬ５を形成する（図３のステップＳ２５）。
絶縁膜ＩＬ５は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ５は、半導体基板ＳＢの主面全面に形成されるため、絶縁膜ＩＬ４上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを覆うように、形成されることになる。
次に、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ５上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ２を形成する（図３のステップＳ２６）。
フォトレジストパターンＰＲ２は、平面視において、メモリセル領域１Ａ全体を覆い、周辺回路領域１Ｂにおいて、ゲート電極ＤＧを露出するように形成される。
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜ＩＬ５をエッチングする（図３のステップＳ２７）。
ステップＳ２７のエッチング工程により、フォトレジストパターンＰＲ２で覆われていない部分の絶縁膜ＩＬ５はエッチングされて除去され、フォトレジストパターンＰＲ２で覆われている部分の絶縁膜ＩＬ５はエッチングされずに残存する。これにより、絶縁膜ＩＬ５は、フォトレジストパターンＰＲ２と同様のパターンにパターニングされる。ステップＳ２７のエッチング後の絶縁膜ＩＬ５を、符号ＩＬ５ａを付して絶縁膜ＩＬ５ａと称することとする。絶縁膜ＩＬ５ａは、フォトレジストパターンＰＲ２と同様のパターンを有している。すなわち、絶縁膜ＩＬ５ａは、メモリセル領域１Ａ全体を覆い、周辺回路領域１Ｂにおいてゲート電極ＤＧを露出するようなパターン（平面形状）を有している。ステップＳ２７のエッチング工程の後、フォトレジストパターンＰＲ２は除去され、図２９にはこの状態が示されている。ステップＳ２７のエッチングは、ドライエッチングまたはウェットエッチングを用いることができる。
ステップＳ２４の研磨工程により制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧが露出されたが、ステップＳ２５，Ｓ２６，Ｓ２７を行って絶縁膜ＩＬ５ａを形成すると、ゲート電極ＤＧの上面は絶縁膜ＩＬ５ａで覆われずに露出した状態になり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＬ５ａで覆われることで露出していない状態になる。ステップＳ２５，Ｓ２６，Ｓ２７は、メモリゲート電極ＭＧの上面および制御ゲート電極ＣＧの上面を覆いかつゲート電極ＤＧの上面を露出するような絶縁膜ＩＬ５ａを形成する工程とみなすこともできる。
次に、図３０に示されるように、ゲート電極ＤＧをエッチングして除去する（図３のステップＳ２８）。ステップＳ２８のエッチングは、ドライエッチングまたはウェットエッチングあるいは両者の組み合わせを用いることができる。
ステップＳ２８でゲート電極ＤＧが除去されたことにより、溝（凹部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ゲート電極ＤＧが除去された領域であり、ゲート電極ＤＧを除去するまでゲート電極ＤＧが存在していた領域に対応している。溝ＴＲ１の底部（底面）は、絶縁膜ＧＩの上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ゲート電極ＤＧの除去前までゲート電極ＤＧに接していた側面）により形成されている。
ステップＳ２８のゲート電極ＤＧのエッチング工程は、ゲート電極ＤＧに比べて絶縁膜ＩＬ５ａ、絶縁膜ＩＬ４、絶縁膜ＧＩおよびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ゲート電極ＤＧのエッチング速度に比べて絶縁膜ＩＬ５ａ、絶縁膜ＩＬ４、絶縁膜ＧＩおよびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ゲート電極ＤＧを選択的にエッチングすることができる。絶縁膜ＩＬ５ａは、メモリセル領域１Ａ全体を覆っているため、従ってメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを覆っているため、ステップＳ２８でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。
本実施の形態では、ステップＳ２７で絶縁膜ＩＬ５をエッチングした後、フォトレジストパターンＰＲ２を除去してから、ステップＳ２８でゲート電極ＤＧをエッチングにより除去している。他の形態として、ステップＳ２７で絶縁膜ＩＬ５をエッチングした後、フォトレジストパターンＰＲ２を除去せずに、ステップＳ２８でゲート電極ＤＧをエッチングにより除去し、その後でフォトレジストパターンＰＲ２を除去することも可能である。また、更に他の形態として、ステップＳ２５，Ｓ２７を省略し、フォトレジストパターンＰＲ２をエッチングマスクとして用いてステップＳ２８でゲート電極ＤＧをエッチングにより除去し、その後でフォトレジストパターンＰＲ２を除去することも可能である。その場合、ゲート電極ＤＧはフォトレジストパターンＰＲ２で覆われずに露出されているため、エッチングされて除去されるが、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、フォトレジストパターンＰＲ２で覆われているので露出されておらず、従って、エッチングされない。
次に、図３１に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１の内部（底部および側壁上）を含む絶縁膜ＩＬ４上に、絶縁膜ＨＫを形成する（図３のステップＳ２９）。それから、図３２に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１内を埋めるように、導電膜として金属膜ＭＥを形成する（図３のステップＳ３０）。
溝ＴＲ１において、ステップＳ２９では溝ＴＲ１の底部（底面）および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲ１は絶縁膜ＨＫでは完全には埋まらず、ステップＳ３０で金属膜ＭＥを形成することにより、溝ＴＲ１は絶縁膜ＨＫと金属膜ＭＥにより完全に埋まった状態になる。
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート電極用の導電膜である。
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
図３２では、金属膜ＭＥの好適な一例として、金属膜ＭＥを、チタンアルミニウム（ＴｉＡｌ）膜ＭＥ１とチタンアルミニウム膜ＭＥ１上のアルミニウム（Ａｌ）膜ＭＥ２との積層膜とした場合が示されている。この場合、ステップＳ３０において、まず絶縁膜ＨＫ上にチタンアルミニウム膜ＭＥ１を形成してから、チタンアルミニウム膜ＭＥ１上に、溝ＴＲ１内を埋めるように、アルミニウム膜ＭＥ２を形成することになる。この際、チタンアルミニウム膜ＭＥ１よりもアルミニウム膜ＭＥ２を厚くすることが好ましい。アルミニウム膜ＭＥ２は、低抵抗であるため、後で形成するゲート電極ＧＥの低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥにおけるゲート絶縁膜に接する部分（ここではチタンアルミニウム膜ＭＥ１）の材料の仕事関数で、そのゲート電極ＧＥを備えるＭＩＳＦＥＴのしきい値電圧を制御することができる。また、密着性の向上の観点で、チタンアルミニウム膜ＭＥ１とアルミニウム膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させることもできる。その場合、チタンアルミニウム膜ＭＥ１を形成した後に、チタンアルミニウム膜ＭＥ１上にチタン膜または窒化チタン膜あるいはそれらの積層膜を形成してから、その上にアルミニウム膜ＭＥ２を形成することになる。
次に、図３３に示されるように、溝ＴＲ１の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む（図４のステップＳ３１）。
すなわち、ステップＳ３１では、溝ＴＲ１の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。また、ステップＳ３１では、ＣＭＰ法などの研磨処理により金属膜ＭＥおよび絶縁膜ＨＫを研磨することにより、溝ＴＲ１の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去することが好ましい。
溝ＴＲ１に埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴのゲート電極ＧＥとなり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。
本実施の形態では、ゲート電極ＤＧを除去してゲート電極ＧＥに置き換え、このゲート電極ＧＥを周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極として用いている。このため、上記ゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥは、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
また、金属膜ＭＥを用いてゲート電極ＧＥを形成しているため、ゲート電極ＧＥをメタルゲート電極とすることができる。ゲート電極ＧＥをメタルゲート電極としたことで、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
絶縁膜ＨＫは、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＩと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下の絶縁膜ＧＩ，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
また、絶縁膜ＩＬ５ａを形成していた場合は、ステップＳ３１で絶縁膜ＩＬ５ａもＣＭＰ法などで研磨して除去することができる。このため、ステップＳ３１を行うと、メモリゲート電極ＭＧ上や制御ゲート電極ＣＧ上からも金属膜ＭＥおよび絶縁膜ＨＫが除去され、更に絶縁膜ＩＬ５ａも除去されるため、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面が露出される。
従って、ステップＳ３１を行うと、周辺回路領域１Ｂでは、溝ＴＲ１内にゲート電極ＧＥが埋め込まれて、そのゲート電極ＧＥの上面が露出した状態になり、メモリセル領域１Ａでは、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面とが露出した状態になる。
また、本実施の形態では、ステップＳ２８でゲート電極ＤＧをエッチングした後、溝ＴＲ１の底部の絶縁膜ＧＩを除去せずに、ステップＳ２９で絶縁膜ＨＫを形成する場合について説明した。この場合、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、界面層として絶縁膜ＧＩが介在することになる。界面層としての絶縁膜ＧＩは、酸化シリコン膜または酸窒化シリコン膜が好ましい。
他の形態として、ステップＳ２８でゲート電極ＤＧをエッチングした後、ステップＳ２９で絶縁膜ＨＫを形成する前に、溝ＴＲ１の底部の絶縁膜ＧＩを除去することも可能である。この場合、溝ＴＲ１の底部の絶縁膜ＧＩを除去した後で、溝ＴＲ１の底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２９で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
高誘電率膜である絶縁膜ＨＫを、周辺回路領域１Ｂの半導体基板ＳＢの表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫと周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層を設けた場合、次のような利点を得られる。すなわち、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴにおいて、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
次に、図３４に示されるように、半導体基板ＳＢ上に絶縁膜ＩＬ６を形成する（図４のステップＳ３２）。
絶縁膜ＩＬ６は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ６は、半導体基板ＳＢの主面全面に形成されるため、絶縁膜ＩＬ４上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥを覆うように、形成されることになる。
次に、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ６上に、フォトリソグラフィ法を用いてレジストパターンとしてフォトレジストパターンＰＲ３を形成する（図４のステップＳ３３）。
フォトレジストパターンＰＲ３は、平面視において、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを露出するようなパターン（平面形状）を有している。
次に、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、絶縁膜ＩＬ６をエッチングする（図４のステップＳ３４）。
ステップＳ３４のエッチング工程により、フォトレジストパターンＰＲ３で覆われていない部分の絶縁膜ＩＬ６はエッチングされて除去され、フォトレジストパターンＰＲ３で覆われている部分の絶縁膜ＩＬ６はエッチングされずに残存する。これにより、絶縁膜ＩＬ６は、フォトレジストパターンＰＲ３と同様のパターンにパターニングされる。ステップＳ３４のエッチング後の絶縁膜ＩＬ６を、符号ＩＬ６ａを付して絶縁膜ＩＬ６ａと称することとする。絶縁膜ＩＬ６ａは、フォトレジストパターンＰＲ３と同様のパターンを有している。すなわち、絶縁膜ＩＬ６ａは、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａにおいてメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを露出するようなパターン（平面形状）を有している。このため、ステップＳ３４のエッチング工程を行うと、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面は、絶縁膜ＩＬ６ａで覆われずに露出した状態になり、ゲート電極ＧＥは絶縁膜ＩＬ６ａで覆われることで露出していない状態になる。ステップＳ３４のエッチングは、ドライエッチングまたはウェットエッチングを用いることができるが、ウェットエッチングをより好適に用いることができる。ステップＳ３４のエッチング工程の後、フォトレジストパターンＰＲ３は除去され、図３５にはこの状態が示されている。
ステップＳ３１を終了した段階で、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面は露出されていたが、ステップＳ３２で絶縁膜ＩＬ６を形成すると、ゲート電極ＧＥは絶縁膜ＩＬ６で覆われるため露出しなくなり、その状態は、ステップＳ３４のエッチングを終了した段階でも維持されている。一方、ステップＳ３１を行うと、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面が露出されたが、ステップＳ３２で絶縁膜ＩＬ６を形成すると、ゲート電極ＧＥは絶縁膜ＩＬ６で覆われるため露出しなくなり、ステップＳ３４のエッチング工程で絶縁膜ＩＬ６がパターニングされると、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは絶縁膜ＩＬ６ａで覆われずに露出した状態になる。すなわち、ステップＳ３４のエッチング工程を行うと、ゲート電極ＧＥは絶縁膜ＩＬ６ａで覆われることで露出していない状態になり、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面は、絶縁膜ＩＬ６ａで覆われずに露出した状態になる。
次に、図３６に示されるように、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部をエッチングして除去する（図４のステップＳ３５）。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが絶縁膜ＩＬ６ａで覆われずに露出している状態でステップＳ３５のエッチング工程が行われるため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのエッチングが可能である。
但し、ステップＳ３５のエッチング工程において、メモリゲート電極ＭＧは、全体が除去されるのではなく、メモリゲート電極ＭＧの上部（上層部）が部分的に除去される。また、ステップＳ３５のエッチング工程において、制御ゲート電極ＣＧは、全体が除去されるのではなく、制御ゲート電極ＣＧの上部（上層部）が部分的に除去される。これは、ステップＳ３５のエッチング工程において、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各高さの一部だけがエッチングされる程度のエッチング量となるように、エッチング時間などを制御することによって、実現することができる。ステップＳ３５を行うことにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さを低くすることができる。
ステップＳ３５のエッチング工程は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに比べて、絶縁膜ＩＬ６ａ、絶縁膜ＩＬ４、サイドウォールスペーサＳＷおよび絶縁膜ＭＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧのエッチング速度に比べて、絶縁膜ＩＬ６ａ、絶縁膜ＩＬ４、サイドウォールスペーサＳＷおよび絶縁膜ＭＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを選択的にエッチングすることができる。ステップＳ３５のエッチング工程は、ウェットエッチングが好ましい。絶縁膜ＩＬ６ａは、周辺回路領域１Ｂ全体を覆っているため、従ってゲート電極ＧＥは絶縁膜ＩＬ６ａで覆われているため、ゲート電極ＧＥはエッチングされない。
ステップＳ３５のエッチング工程によって、制御ゲート電極ＣＧの上部が除去されたことにより、溝（凹部、窪み部）ＴＲ２が形成され、メモリゲート電極ＭＧの上部が除去されたことにより、溝（凹部、窪み部）ＴＲ３が形成される。
溝ＴＲ２は、制御ゲート電極ＣＧの一部（上部）が除去された領域であり、制御ゲート電極ＣＧの上部を除去するまで制御ゲート電極ＣＧが存在していた領域に対応している。溝ＴＲ３は、メモリゲート電極ＭＧの一部（上部）が除去された領域であり、メモリゲート電極ＭＧの上部を除去するまでメモリゲート電極ＭＧが存在していた領域に対応している。
溝ＴＲ２の底部（底面）は、制御ゲート電極ＣＧの上面により形成され、溝ＴＲ２の側壁（側面）は、サイドウォールスペーサＳＷの側面（制御ゲート電極ＣＧの除去前まで制御ゲート電極ＣＧに接していた側面）と、絶縁膜ＭＺとにより形成されている。また、溝ＴＲ３の底部（底面）は、メモリゲート電極ＭＧの上面により形成され、溝ＴＲ３の側壁（側面）は、サイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧの除去前までメモリゲート電極ＭＧに接していた側面）と、絶縁膜ＭＺとにより形成される。
絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。この状態で、ステップＳ３５のエッチング工程を行って、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部を除去している。このため、ステップＳ３５のエッチング工程を行うと、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧの上面および制御ゲート電極ＣＧの上面よりも突出した（突き出した）状態になる。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧの上面および制御ゲート電極ＣＧの上面よりも、上方に（半導体基板ＳＢの主面から離れる方向に）突出した状態になる。つまり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの最頂部（最上部）の高さ位置が、メモリゲート電極ＭＧの上面よりも高く、かつ、制御ゲート電極ＣＧの上面よりも高い状態になる。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
また、本実施の形態では、ステップＳ３４でフォトレジストパターンＰＲ３をエッチングマスクとしたエッチングにより絶縁膜ＩＬ６をパターニングして絶縁膜ＩＬ６ａとした後、フォトレジストパターンＰＲ３を除去してから、ステップＳ３５でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧをエッチングして溝ＴＲ２，ＴＲ３を形成する場合について説明した。
他の形態として、ステップＳ３４でフォトレジストパターンＰＲ３をエッチングマスクとしたエッチングで絶縁膜ＩＬ６をパターニングして絶縁膜ＩＬ６ａとした後、フォトレジストパターンＰＲ３を除去せずに、ステップＳ３５でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧをエッチングして溝ＴＲ２，ＴＲ３を形成し、その後でフォトレジストパターンＰＲ３を除去することも可能である。但し、本実施の形態のように、フォトレジストパターンＰＲ３を除去してから、絶縁膜ＩＬ６ａをエッチングマスクとして用いてステップＳ３５でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧをエッチングして溝ＴＲ２，ＴＲ３を形成する場合の方が、ステップＳ３５のエッチングにウェットエッチングを採用しやすく、ステップＳ３５を的確に行いやすいため、より好ましい。
また、ステップＳ３５のエッチングは、ウェットエッチングが好ましいが、これは、ステップＳ３５のエッチングがメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺにできるだけダメージを与えないようにするためである。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺにダメージが生じると、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にリーク電流が発生する虞がある。それに対して、本実施の形態では、ステップＳ３５のエッチングにおいて、ウェットエッチングを採用することで、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺにダメージが生じるのを抑制または防止することができる。このため、不揮発性メモリの信頼性を向上させることができる。また、不揮発性メモリを有する半導体装置の性能を向上させることができる。
次に、メモリゲート電極ＭＧ上と制御ゲート電極ＣＧ上に金属シリサイド層ＳＬ２を形成する（図４のステップＳ３６）。金属シリサイド層ＳＬ２は、次のようにして形成することができる。
まず、図３７に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ２，ＴＲ３の内部（底部および側壁上）を含む絶縁膜ＩＬ４，ＩＬ６ａ上に、金属膜ＭＦを形成（堆積）する。金属膜ＭＦは、単体の金属膜（純金属膜）または合金膜とすることができ、好ましくは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜（白金添加ニッケル膜）からなるが、ニッケル（Ｎｉ）膜であれば、特に好ましい。金属膜ＭＦは、スパッタリング法などを用いて形成することができる。
金属膜ＭＦは、半導体基板ＳＢの主面全面上に形成されるため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上面（表面）上にも金属膜ＭＦが形成される。このため、金属膜ＭＦを形成すると、メモリゲート電極ＭＧの上面（表面）と制御ゲート電極ＣＧの上面（表面）とが、金属膜ＭＦに接した状態になる。一方、周辺回路領域１Ｂでは、金属膜ＭＦは絶縁膜ＩＬ６ａ上に形成されるため、金属膜ＭＦを形成しても、ゲート電極ＧＥは金属膜ＭＦに接触せず、ゲート電極ＧＥと金属膜ＭＦとの間には絶縁膜ＩＬ６ａが介在した状態になる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部分（表層部分）を金属膜ＭＦと反応させる。これにより、図３８に示されるように、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬ２が形成される。金属シリサイド層ＳＬ２は、好ましくは、コバルトシリサイド層（金属膜ＭＦがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＦがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＦがニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜ＭＦをウェットエッチングなどにより除去する。図３８にはこの段階の断面図が示されている。また、未反応の金属膜ＭＦを除去した後に、更に熱処理を行うこともできる。また、ゲート電極ＧＥ上には金属シリサイド層ＳＬ２は形成されない。
このように、いわゆるサリサイドプロセスを行うことによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成し、それによって、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの抵抗を低減することができる。サリサイドプロセスを用いることにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に、それぞれ金属シリサイド層ＳＬ２を自己整合的に形成することができる。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上面のほぼ全体に、金属シリサイド層ＳＬ２を形成することができる。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上面が露出した状態で金属膜ＭＦを形成するため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上面は金属膜ＭＦと接触した状態になり、この状態で熱処理を行うため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部分（表層部分）と金属膜ＭＦとが反応して金属シリサイド層ＳＬ２を形成することができる。このため、メモリゲート電極ＭＧ上と制御ゲート電極ＣＧ上とに、それぞれ金属シリサイド層ＳＬ２が形成される。メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とは、分離されており、繋がっていない。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在しており、絶縁膜ＭＺ上には金属シリサイド層ＳＬ２が形成されないことで、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが分離される。
また、ゲート電極ＧＥは絶縁膜ＩＬ６ａで覆われているため、金属膜ＭＦを形成してもゲート電極ＧＥは金属膜ＭＦに接触せず、ゲート電極ＧＥと金属膜ＭＦとの間には絶縁膜ＩＬ６ａが介在した状態になる。このため、金属膜ＭＦ形成後に熱処理を行っても、ゲート電極ＧＥと金属膜ＭＦとは反応せず、金属膜ＭＦとの反応によりゲート電極ＧＥが変質するのを防止することができる。ゲート電極ＧＥ上には金属シリサイド層ＳＬ２は形成されないが、ゲート電極ＧＥはメタルゲート電極であるため、ゲート電極ＧＥ上に低抵抗化のために金属シリサイド層ＳＬ２を形成する必要はない。
また、本実施の形態では、ステップＳ３５のエッチング工程でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部を除去してから、ステップＳ３６でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に金属シリサイド層ＳＬ２を形成している。
他の形態として、ステップＳ３５のエッチング工程を省略して、ステップＳ３６でメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に金属シリサイド層ＳＬ２を形成することも可能である。その場合も、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面とが露出した状態で金属膜ＭＦが形成されるため、メモリゲート電極ＭＧの上面と制御ゲート電極ＣＧの上面は金属膜ＭＦに接触し、その状態で熱処理が行われることで、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各上層部分（表層部分）と金属膜ＭＦとが反応して金属シリサイド層ＳＬ２を形成することができる。これにより、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部とにそれぞれ金属シリサイド層ＳＬ２が形成される。
但し、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが接触してしまうのをできるだけ防止するという観点では、本実施の形態のように、ステップＳ３５を省略せず、ステップＳ３５のエッチング工程を行ってから、ステップＳ３６で金属シリサイド層ＳＬ２を形成する方が、より好ましい。
これにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２よりも突出した（突き出した）構造を得ることができる。すなわち、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２の上面と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２の上面よりも、上方に（半導体基板ＳＢの主面から離れる方向に）突出した構造を得ることができる。つまり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの最頂部（最上部）の高さ位置が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２の上面よりも高く、かつ、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２の上面よりも高くなった構造を得ることができる。そうすることで、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが接触してまたは繋がって短絡するのを、より的確に防止することができる。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
次に、図３９に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜（層間絶縁膜）ＩＬ７を形成する（図４のステップＳ３７）。
絶縁膜ＩＬ７は、絶縁膜ＩＬ６ａが形成されている領域（例えば周辺回路領域１Ｂ）では絶縁膜ＩＬ６ａ上に形成され、絶縁膜ＩＬ６ａが形成されていない領域では、主として絶縁膜ＩＬ４上に形成され、また、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とを覆うように形成される。絶縁膜ＩＬ７としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。
絶縁膜ＩＬ７の形成後、絶縁膜ＩＬ７の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ７の上面の平坦性を高めることもできる。
また、本実施の形態では、絶縁膜ＩＬ６ａを除去せずに絶縁膜ＩＬ７を形成している。これにより、半導体装置の製造工程を低減することができる。他の形態として、ステップＳ３６で金属シリサイド層ＳＬ２を形成した後、絶縁膜ＩＬ６ａを除去してから、ステップＳ３７で絶縁膜ＩＬ７を形成することもできる。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ７，ＩＬ６ａ，ＩＬ４をドライエッチングすることにより、図４０に示されるように、絶縁膜ＩＬ７，ＩＬ６ａ，ＩＬ４にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図４のステップＳ３８）。
絶縁膜ＩＬ６ａが形成されている領域（例えば周辺回路領域１Ｂ）では、絶縁膜ＩＬ７と絶縁膜ＩＬ６ａと絶縁膜ＩＬ４との積層膜を貫通するようにコンタクトホールＣＴが形成され、絶縁膜ＩＬ６ａが形成されていない領域では、絶縁膜ＩＬ７と絶縁膜ＩＬ４との積層膜を貫通するようにコンタクトホールＣＴが形成される。また、メモリゲート電極ＭＧ上または制御ゲート電極ＣＧ上に形成されたコンタクトホールＣＴについては、そのコンタクトホールＣＴは、絶縁膜ＩＬ７を貫通するように形成される。また、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴについては、そのコンタクトホールＣＴは、絶縁膜ＩＬ７と絶縁膜ＩＬ６ａとの積層膜を貫通するように形成される。
次に、図４１に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図４のステップＳ３９）。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ７上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図４１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ２）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ２）の一部、あるいはゲート電極ＧＥの一部などが露出される。なお、図４１の断面図においては、ｎ＋型半導体領域ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ１）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ７上に第１層目の配線である配線（配線層）Ｍ１を形成する（図４のステップＳ４０）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図４２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ７上に、絶縁膜ＩＬ８を形成する。絶縁膜ＩＬ８は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ８の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ８上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図４２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（ｎ＋型半導体領域ＳＤ１）、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図４３および図４４を参照して説明する。
図４３は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図４４は、メモリセルの等価回路図である。また、図４３では、図面を簡略化するために、上記図４２の構造のうち、絶縁膜ＩＬ４、絶縁膜ＩＬ６ａ、絶縁膜ＩＬ７、コンタクトホールＣＴ、プラグＰＧ、および配線Ｍ１については、図示を省略している。
図４３に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（上記素子分離領域ＳＴに相当するものであるが、図４３では図示せず）によって他の領域から電気的に分離されている。
図４３および図４４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図４３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図４３の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部には、サリサイド技術などにより、金属シリサイド層ＳＬ１が形成されている。メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬ２が形成されている。
ここで、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２を、符号ＳＬ２ｍを付して金属シリサイド層ＳＬ２ｍと称し、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２を、符号ＳＬ２ｃを付して金属シリサイド層ＳＬ２ｃと称することとする。
本実施の形態では、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃよりも突出している（突き出している）。つまり、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２の上面と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２の上面よりも、上方に（半導体基板ＳＢの主面から離れる方向に）突出している。
すなわち、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。そして、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの最頂部（最上部）の高さ位置が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍの上面よりも高く、かつ、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃの上面よりも高くなっている。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとは、繋がっておらず、かつ、互いに接触していない。もしも、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとが接触した場合、メモリゲート電極ＭＧと制御ゲート電極ＣＧとが短絡することになり、不揮発性メモリとしての適切な動作ができなくなる。このため、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとが、互いに接触しないようにすることは重要である。
本実施の形態では、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃよりも突出している。これにより、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとが、互いに接触するのを、絶縁膜ＭＺによって的確に防止することができる。
もしも、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの最頂部（最上部）の高さ位置が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍの上面や制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃの上面よりも低いか、あるいは同じ高さ位置であった場合、金属シリサイド層ＳＬ２ｍと金属シリサイド層ＳＬ２ｃとが接触しやすくなる。これは、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍか、あるいは制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺを越えるように形成されて、金属シリサイド層ＳＬ２ｍと金属シリサイド層ＳＬ２ｃとが接触する現象が生じやすくなるためである。
それに対して、本実施の形態のように、絶縁膜ＭＺの上部が金属シリサイド層ＳＬ２ｍ，ＳＬ２ｃよりも突出している（突き出している）場合は、金属シリサイド層ＳＬ２ｍ，ＳＬ２ｃを形成したときに、金属シリサイド層ＳＬ２ｍ，ＳＬ２ｃのどちらも、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺに乗り上げにくくなる。このため、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとのいずれもが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺを越えるように形成され難くなり、金属シリサイド層ＳＬ２ｍと金属シリサイド層ＳＬ２ｃとが接触する現象が生じにくくなる。従って、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２ｍと、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２ｃとが、互いに接触するのを的確に防止することができる。これにより、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。また、不揮発性メモリを有する半導体装置の製造歩留まりを向上させることができる。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４５を参照して説明する。
図４５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図４３および図４４に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加するベース電圧Ｖｂが記載されている。なお、図４５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
なお、図４５の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
ＳＳＩ方式の書込みでは、例えば図４５の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図４５の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４５の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図４５の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図４５の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４５の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板ＳＢから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ１の膜厚を酸化シリコン膜ＭＺ３の膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚以上としておくことが好ましい。
読出し時には、例えば図４５の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜検討例について＞
次に、本発明者が検討した検討例の半導体装置の製造工程について説明する。図４６〜図４９は、検討例の半導体装置の製造工程中の要部断面図である。
検討例では、図４６に示されるように、メモリセル領域１０１Ａにおいて、半導体基板ＳＢ１０１のｐ型ウエルＰＷ１０１上に、ゲート絶縁膜ＧＩ１０１を介して制御ゲート電極ＣＧ１０１を形成し、半導体基板ＳＢ１０１のｐ型ウエルＰＷ１０１上に、縁膜ＭＺ１０１を介してメモリゲート電極ＭＧ１０１を形成する。また、周辺回路領域１０１Ｂにおいて、半導体基板ＳＢ１０１のｐ型ウエルＰＷ１０２上に、ゲート絶縁膜ＧＩ１０１を介してゲート電極ＤＧ１０１を形成する。そして、上記ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３に相当するｎ−型半導体領域ＥＸ１０１，ＥＸ１０２，ＥＸ１０３をイオン注入により形成してから、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１の互いに隣接していない側の側壁上と、ゲート電極ＤＧ１０１の両方の側壁上に、絶縁体からなるサイドウォールスペーサＳＷ１０１を形成する。そして、上記ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３に相当するｎ＋型半導体領域ＳＤ１０１，ＳＤ１０２，ＳＤ１０３をイオン注入により形成する。そして、サリサイドプロセスを用いて、ｎ＋型半導体領域ＳＤ１０１，ＳＤ１０２，ＳＤ１０３の各上部と、制御ゲート電極ＣＧ１０１の上部と、メモリゲート電極ＭＧ１０１の上部と、ゲート電極ＤＧ１０１の上部とに、上記金属シリサイド層ＳＬ１に相当する金属シリサイド層ＳＬ１０１を形成する。
絶縁膜ＭＺ１０１は、電荷蓄積部を有する絶縁膜であり、ＯＮＯ膜などからなる。メモリゲート電極ＭＧ１０１は、絶縁膜ＭＺ１０１を介して制御ゲート電極ＣＧ１０１に隣合っており、絶縁膜ＭＺ１０１は、メモリゲート電極ＭＧ１０１と半導体基板ＳＢ１０１（ｐ型ウエルＰＷ１０１）の間の領域と、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１の間の領域の、両領域にわたって延在している。
本実施の形態とは異なり、図４６の検討例の場合は、ｎ＋型半導体領域ＳＤ１０１，ＳＤ１０２，ＳＤ１０３の上部だけでなく、制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とゲート電極ＤＧ１０１の各上部にも金属シリサイド層ＳＬ１０１が形成されている。これは、検討例の製造工程を次のようにすることで、実現できる。すなわち、制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とゲート電極ＤＧ１０１とを、それぞれシリコンにより形成するとともに、制御ゲート電極ＣＧ１０１およびゲート電極ＤＧ１０１上に上記キャップ絶縁膜ＣＰ１，ＣＰ２に相当するものを形成せず、メモリゲート電極ＭＧ１０１上に上記サイドウォールスペーサＳＷに相当するものを形成しないようにする。そして、ｎ＋型半導体領域ＳＤ１０１，ＳＤ１０２，ＳＤ１０３の上面だけでなく、制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とゲート電極ＤＧ１０１との各上面も露出した状態で、金属シリサイド層ＳＬ１０１形成用の金属膜（上記金属膜ＭＭに相当するもの）を形成してから、熱処理を行い、その後に未反応の金属膜を除去する。これにより、ｎ＋型半導体領域ＳＤ１０１，ＳＤ１０２，ＳＤ１０３の各上部と、制御ゲート電極ＣＧ１０１の上部と、メモリゲート電極ＭＧ１０１の上部と、ゲート電極ＤＧ１０１の上部に、金属シリサイド層ＳＬ１０１が形成される。
しかしながら、ゲート電極ＤＧ１０１を後で除去してから他のゲート電極に置き換える場合がある。例えば、ゲート電極ＤＧ１０１を後で除去してからメタルゲート電極に置き換える場合である。この場合、ソース・ドレイン領域を形成した後に行う活性化アニールの後にメタルゲート電極を形成することになるため、メタルゲート電極に対して活性化アニールのような高温の負荷が加わらずにすみ、メタルゲート電極をゲート電極とするＭＩＳＦＥＴの特性を向上させたり、あるいは、特性のばらつきを抑制することができる。
ゲート電極ＤＧ１０１を除去して他のゲート電極に置き換えるには、まず、図４７に示されるように、半導体基板ＳＢ１０１の主面全面上に、制御ゲート電極ＣＧ１０１、メモリゲート電極ＭＧ１０１、ゲート電極ＤＧ１０１およびサイドウォールスペーサＳＷ１０１を覆うように、層間絶縁膜として絶縁膜ＩＬ１０４を形成する。それから、この絶縁膜ＩＬ１０４をＣＭＰ法などにより研磨して、図４８に示されるように、ゲート電極ＤＧ１０１上の金属シリサイド層ＳＬ１０１を露出させる。この際、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１上の金属シリサイド層ＳＬ１０１も露出される。しかしながら、金属シリサイド層ＳＬ１０１はエッチングによる除去が行いにくい。このため、図４９に示されるように、ゲート電極ＤＧ１０１上の金属シリサイド層ＳＬ１０１が除去されてシリコンからなるゲート電極ＤＧ１０１が露出するまで、絶縁膜ＩＬ１０４を更にＣＭＰ法などで研磨する。この際、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１上の金属シリサイド層ＳＬ１０１も研磨により除去されて、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１の上面が露出される。その後、ゲート電極ＤＧ１０１をエッチングにより除去し、ゲート電極ＤＧ１０１が除去された領域にメタルゲート電極を埋め込むことで、ゲート電極ＤＧ１０１をメタルゲート電極に置き換えることができ、メタルゲート電極をゲート電極とするＭＩＳＦＥＴを、周辺回路領域１０１Ｂに形成することができる。
しかしながら、絶縁膜ＩＬ１０４をＣＭＰ法などで研磨する際に、金属シリサイド層ＳＬ１０１を研磨した場合には、金属シリサイド層ＳＬ１０１を研磨したことに起因したスクラッチや汚染の問題が生じる虞がある。このスクラッチや汚染の問題は、半導体装置の信頼性を低下させる虞がある。また、半導体装置の製造歩留まりを低下させる虞がある。
このため、金属シリサイド層ＳＬ１０１を研磨することは避けたいが、ゲート電極ＤＧ１０１上の金属シリサイド層ＳＬ１０１を研磨せずに残存させた場合、金属シリサイド層ＳＬ１０１はエッチングによる除去が行いにくいため、ゲート電極ＤＧ１０１を除去するのが難しくなる。
一方、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１については、抵抗を低減するために、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１の上部に金属シリサイド層ＳＬ１０１を形成している。しかしながら、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１上に金属シリサイド層ＳＬ１０１を形成することは、ゲート電極ＤＧ１０１を露出させるための研磨工程で、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１上の金属シリサイド層ＳＬ１０１が研磨されることに繋がり、これは、スクラッチや汚染の問題を発生させる虞がある。また、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１上に金属シリサイド層を形成しないことは、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１などで構成される不揮発性メモリの特性を低下させ、ひいては、半導体装置の性能を低下させてしまう。
また、製造された半導体装置において、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１の各上部に金属シリサイド層ＳＬ１０１が形成されていた場合、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１の抵抗を低減できる。これにより、メモリゲート電極ＭＧ１０１および制御ゲート電極ＣＧ１０１などで構成される不揮発性メモリの特性を向上させ、ひいては、半導体装置の性能を向上させることができる。しかしながら、メモリゲート電極ＭＧ１０１と制御ゲート電極ＣＧ１０１とは、独立に制御する。このため、不揮発性メモリを有する半導体装置の信頼性を向上するためには、メモリゲート電極ＭＧ１０１上の金属シリサイド層ＳＬ１０１と、制御ゲート電極ＣＧ１０１上の金属シリサイド層ＳＬ１０１とが接触するのをできるだけ防止できるようにすることも望まれる。
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態の製造工程は、半導体基板ＳＢのメモリセル領域１Ａ（第１領域）に形成された不揮発性メモリのメモリセルと、半導体基板ＳＢの周辺回路領域１Ｂ（第２領域）に形成されたＭＩＳＦＥＴとを備える半導体装置の製造工程である。すなわち、本実施の形態の製造工程は、同じ半導体基板ＳＢに不揮発性メモリのメモリセルと周辺回路のＭＩＳＦＥＴとを形成するものである。
本実施の形態の製造工程では、メモリセル領域１Ａの半導体基板ＳＢ上に、絶縁膜ＧＩ（第１ゲート絶縁膜）を介して積層体ＬＭ１（第１積層体）を形成し、絶縁膜ＭＺ（第２ゲート絶縁膜）を介してメモリゲート電極ＭＧ（第２ゲート電極）を形成し、周辺回路領域１Ｂの半導体基板ＳＢ上に、絶縁膜ＧＩ（第１絶縁膜）を介して積層体ＬＭ２（第２積層体）を形成する。ここで、積層体ＬＭ１は、制御ゲート電極ＣＧ（第１ゲート電極）と制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１（第１キャップ絶縁膜）とを有し、積層体ＬＭ２は、ゲート電極ＤＧ（ダミーゲート電極）とゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２（第２キャップ絶縁膜）とを有する。
それから、本実施の形態の製造工程では、ステップＳ１９で、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの側壁上に、側壁絶縁膜であるサイドウォールスペーサＳＷ（第１側壁絶縁膜）を形成する。このステップＳ１９では、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷ（第１側壁絶縁膜）が形成される。それから、ステップＳ２０で、イオン注入法により、メモリセル領域１Ａの半導体基板ＳＢにメモリセルのソースまたはドレイン用の半導体領域であるｎ＋型半導体領域ＳＤ１，ＳＤ２（第１半導体領域）を形成し、周辺回路領域１Ｂの半導体基板ＳＢにＭＩＳＦＥＴのソースまたはドレイン用の半導体領域であるｎ＋型半導体領域ＳＤ３（第２半導体領域）を形成する。それから、ステップＳ２２で、ｎ＋型半導体領域ＳＤ１，ＳＤ２（第１半導体領域）上と、ｎ＋型半導体領域ＳＤ３（第２半導体領域）上とに、金属シリサイド層ＳＬ１（第１金属シリサイド層）を形成する。このステップＳ２２では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には、金属シリサイド層ＳＬ１は形成されない。それから、ステップＳ２３で、半導体基板ＳＢ上に、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ４（第２絶縁膜）を形成する。それから、ステップＳ２４で、絶縁膜ＩＬ４の上面を研磨して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを露出させる。それから、ゲート電極ＤＧを除去してから、ゲート電極ＤＧが除去された領域である溝ＴＲ１（第１溝）に導電膜（ここでは金属膜ＭＥ）を埋め込むことで、ゲート電極ＧＥ（第３ゲート電極）を形成する。それから、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２（第２金属シリサイド層）を形成する。
本実施の形態の製造工程の主要な特徴のうちの一つは、ステップＳ２２では、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１を形成するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には金属シリサイド層ＳＬ１が形成されないようにしていることである。このため、ステップＳ２４で、絶縁膜ＩＬ４の上面を研磨して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを露出させる際に、金属シリサイド層（ＳＬ１）を研磨しないで済む。従って、金属シリサイド層を研磨することに起因したスクラッチや汚染の問題が生じるのを、防止することができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になり、半導体装置を製造しやすくなる。
また、本実施の形態の製造工程の主要な特徴のうちの他の一つは、ステップＳ２４で、絶縁膜ＩＬ４の上面を研磨して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを露出させた後に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成することである。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成したことで、製造された半導体装置において、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ上に金属シリサイド層ＳＬ２が形成されている構造を得ることができるため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの抵抗を低減することができる。このため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧなどで構成される不揮発性メモリの特性を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
つまり、本実施の形態の製造工程では、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１を形成する際には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には金属シリサイド層ＳＬ１を形成しないことを第１の特徴としている。そして、本実施の形態の製造工程では、ステップＳ２４で絶縁膜ＩＬ４の上面を研磨して制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧを露出させた後に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成することを第２の特徴としている。第１の特徴と第２の特徴の両方を採用することにより、金属シリサイド層を研磨することに起因したスクラッチや汚染の問題が生じるのを防止できるとともに、金属シリサイド層ＳＬ２によりメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの抵抗を低減して、不揮発性メモリの特性向上を図ることができるのである。
また、第２の特徴として制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成することは、半導体装置の小型化（小面積化）にもつながる。すなわち、制御ゲート電極およびメモリゲート電極上に金属シリサイド層が最終的に形成されない場合、制御ゲート電極およびメモリゲート電極の抵抗が大きくなるため、制御ゲート電極およびメモリゲート電極において、プラグ（上記プラグＰＧに相当するもの）に接続するためのコンタクト部を設ける数を増やす必要が生じ、これは半導体装置の面積の増大につながる。それに対して、本実施の形態の製造工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成しているため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗を低減することができる。このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにおいて、プラグＰＧに接続するためのコンタクト部を設ける数を低減することができ、半導体装置の面積の縮小を図ることができる。
また、第１の特徴を可能にするために、本実施の形態の製造工程では、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を形成し、ゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２を形成している。そして、ステップＳ１９で、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの側壁上に、側壁絶縁膜であるサイドウォールスペーサＳＷを形成する際に、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷを形成している。これにより、ステップＳ２２でｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１を形成する際に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上に金属シリサイド層ＳＬ１が形成されないようにすることができる。すなわち、第１の特徴を達成することができる。つまり、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１が形成されていることで、制御ゲート電極ＣＧ上への金属シリサイド層ＳＬ１の形成を防止することができる。また、ゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が形成されていることで、ゲート電極ＤＧ上への金属シリサイド層ＳＬ１の形成を防止することができる。また、メモリゲート電極ＭＧ上にサイドウォールスペーサＳＷが形成されていることで、メモリゲート電極ＭＧ上への金属シリサイド層ＳＬ１の形成を防止することができる。
また、本実施の形態の製造工程では、ステップＳ１９でメモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷが形成されやすくするために、メモリゲート電極ＭＧの高さは、積層体ＬＭ１の高さよりも低いことが好ましい。すなわち、ステップＳ１２，Ｓ１４でシリコン膜ＰＳ２をエッチバックすることによりメモリゲート電極ＭＧが形成されるが、形成されたメモリゲート電極ＭＧの高さは、積層体ＬＭ１の高さよりも低いことが好ましい。つまり、メモリゲート電極ＭＧの最頂部（最上部）の高さ位置が、積層体ＬＭ１のキャップ絶縁膜ＣＰ１の上面の高さ位置よりも低いことが好ましい。この高さの関係は、ステップＳ１９でサイドウォールスペーサＳＷを形成する直前でも成り立つようにする。このようにすることで、ステップＳ１９で、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの側壁上に、側壁絶縁膜であるサイドウォールスペーサＳＷを形成する際に、メモリゲート電極ＭＧ上にもサイドウォールスペーサＳＷを形成しやすくなる。
また、本実施の形態の製造工程では、ステップＳ２２の金属シリサイド層ＳＬ１形成工程は、具体的には、次の工程を有している。すなわち、半導体基板ＳＢ上に、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３に接触するように、金属膜ＭＭ（第１金属膜）を形成する工程と、熱処理により金属膜ＭＭをｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３と反応させて金属シリサイド層ＳＬ１を形成する工程と、その後、未反応の金属膜ＭＭを除去する工程とを有している。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に、金属シリサイド層ＳＬ１を自己整合的に形成することができる。また、金属シリサイド層ＳＬ１形成用の金属膜ＭＭを形成したときに、金属膜ＭＭは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧには接触しない。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に金属シリサイド層ＳＬ１を形成する際に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧ上には金属シリサイド層ＳＬ１が形成されないようにすることができる。
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧは、それぞれシリコンからなることが好ましい。すなわち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧは、それぞれ、シリコンからなるシリコンゲート電極とすることが好ましい。ゲート電極ＤＧがシリコン（シリコン膜）により形成されていることで、後でゲート電極ＤＧを除去しやすくなる。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧがそれぞれシリコン（シリコン膜）により形成されていることで、不揮発性メモリのメモリセルの信頼性を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、メモリセルは、電荷保持特性が重要である。メモリセルを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをメタルゲート電極にすると、メタルゲート電極の金属が電荷蓄積膜（ここでは絶縁膜ＭＺ）に拡散して、電荷保持特性が低下する懸念がある。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをシリコンゲート電極とすることで、そのような懸念はなくなり、不揮発性メモリのメモリセルの信頼性を向上させることができる。このため、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴに対してメタルゲート電極を適用する場合であっても、不揮発性メモリのメモリセルを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧについては、シリコンゲート電極を適用することが好ましい。
しかしながら、制御ゲート電極およびメモリゲート電極をシリコンゲート電極とした場合、制御ゲート電極およびメモリゲート電極の抵抗が高くなってしまう。特に、メモリゲート電極は、含有する導電型不純物（ここではリンなどのｎ型不純物）の濃度を低くする傾向にあり、メモリゲート電極を低不純物濃度とすることによるメモリゲート電極の高抵抗化は、パルス電圧などの印加電圧にメモリセルが追随できなく現象を招く虞がある。メモリゲート電極を低不純物濃度にする理由は、バンド構造を制御して電荷保持特性を向上させながら、消去特性も向上させるためであり、メモリゲート電極の不純物濃度を低くすると、消去動作時にメモリゲート電極から電荷蓄積膜へのＦＮ方式によるホールの注入が行いやすくなる。例えば、制御ゲート電極は、１×１０２０原子／ｃｍ３以上のリン（Ｐ）濃度を有するドープトポリシリコン膜とすることができ、メモリゲート電極は、１×１０２０原子／ｃｍ３以下のリン（Ｐ）濃度を有するドープトポリシリコン膜とすることができる。
それに対して、本実施の形態では、ステップＳ３６で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成しており、製造された半導体装置においても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２が形成された構造を備えている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成したことにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることができる。また、たとえメモリゲート電極ＭＧが含有する導電型不純物（ここではリンなどのｎ型不純物）を低くしたとしても、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成しているため、パルス電圧などの印加電圧に対してメモリセルが的確に追随することができる。このため、不揮発性メモリのメモリセルの信頼性を向上させることができる。また、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、好適な一例をあげれば、制御ゲート電極ＣＧは、１×１０２０原子／ｃｍ３以上のリン（Ｐ）濃度を有するドープトポリシリコン膜とすることができ、メモリゲート電極ＭＧは、１×１０２０原子／ｃｍ３以下のリン（Ｐ）濃度を有するドープトポリシリコン膜とすることができる。このような不純物濃度を適用した場合であっても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ２を形成したことにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることができ、不揮発性メモリのメモリセルの信頼性を向上させることができる。また、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、ゲート電極ＧＥは、メタルゲート電極であることが好ましい。これにより、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴの性能を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態の製造工程では、ゲート電極ＤＧを除去してから、ゲート電極ＤＧが除去された領域である溝ＴＲ１に導電膜（ここでは金属膜ＭＥ）を埋め込むことで、メタルゲート電極であるゲート電極ＧＥを形成している。このため、ゲート電極ＤＧを除去するまでの加熱処理による熱負荷が、ゲート電極ＧＥ用の導電膜、特にゲート電極ＧＥをメタルゲート電極とするための金属膜ＭＥに加わらずに済む。例えば、ステップＳ２１の活性化アニールとしての熱処理は、半導体装置の製造工程の中でも特に高温の熱処理であるが、このステップＳ２１の熱処理が、ゲート電極ＧＥ用の導電膜（ここでは金属膜ＭＥ）に加わらずに済む。このため、ゲート電極ＧＥ用の導電膜、特にゲート電極ＧＥをメタルゲート電極とするための金属膜ＭＥが、熱負荷で変質するのを抑制または防止できる。このため、製造された半導体装置の信頼性を向上させることができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態の製造工程では、ゲート電極ＤＧが除去された領域である溝ＴＲ１に高誘電率絶縁膜（ここでは絶縁膜ＨＫ）を介してゲート電極ＧＥ用の導電膜（ここでは金属膜ＭＥ）を埋め込むことで、ゲート電極ＧＥを形成することが好ましい。これにより、ゲート電極ＧＥと半導体基板ＳＢとの間の高誘電率絶縁膜（ここでは絶縁膜ＨＫ）が高誘電率ゲート絶縁膜として機能することができる。このため、ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴの性能を、より向上させることができる。従って、半導体装置の性能を、より向上させることができる。
また、本実施の形態の製造工程では、ステップＳ３６の金属シリサイド層ＳＬ２形成工程は、具体的には、次の工程を有している。すなわち、半導体基板ＳＢ上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに接触するように、金属膜ＭＦ（第２金属膜）を形成する工程と、熱処理により金属膜ＭＦを制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと反応させて金属シリサイド層ＳＬ２を形成する工程と、その後、未反応の金属膜ＭＦを除去する工程とを有している。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に、金属シリサイド層ＳＬ２を自己整合的に形成することができる。
また、本実施の形態では、金属シリサイド層ＳＬ１と金属シリサイド層ＳＬ２とは、別工程で形成している。このため、金属シリサイド層ＳＬ１は、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３に対して形成するのに適した条件で形成でき、一方、金属シリサイド層ＳＬ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して形成するのに適した条件で形成することができる。このため、半導体装置の性能を向上させることができる。また、半導体装置の製造マージンを向上することができる。
例えば、金属シリサイド層ＳＬ１と金属シリサイド層ＳＬ２とは、組成または材料が異なる金属シリサイドにより形成することができる。すなわち、金属シリサイド層ＳＬ１の組成と金属シリサイド層ＳＬ２の組成とを異ならせることができ、あるいは、金属シリサイド層ＳＬ１の材料と金属シリサイド層ＳＬ２の材料とを異ならせることができる。また、金属シリサイド層ＳＬ１と金属シリサイド層ＳＬ２とは、互いに異なる厚みとすることができる。すなわち、金属シリサイド層ＳＬ１の厚みと金属シリサイド層ＳＬ２の厚みとを、異ならせることができる。
金属シリサイド層ＳＬ１は、ソースまたはドレイン用の半導体領域（ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）に形成されるため、ソースまたはドレイン用の半導体領域に対して相応しい組成（または材料）と厚みを有する金属シリサイド層とすることができる。一方、金属シリサイド層ＳＬ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に形成されるため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して相応しい組成（または材料）と厚みを有する金属シリサイド層とすることができる。
例えば、金属シリサイド層ＳＬ２の厚みＴ２は、金属シリサイド層ＳＬ１の厚みＴ１よりも薄く（小さく）することができる（すなわちＴ２＜Ｔ１）。なお、金属シリサイド層ＳＬ２の厚みＴ２と金属シリサイド層ＳＬ１の厚みＴ１は、図４３に示してある。これにより、金属シリサイド層ＳＬ１は厚くして、ソースまたはドレイン用の半導体領域（ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）の抵抗を的確に低減するとともに、金属シリサイド層ＳＬ２は薄くして、制御ゲート電極ＣＧ上に形成された金属シリサイド層ＳＬ２とメモリゲート電極ＭＧ上に形成された金属シリサイド層ＳＬ２とが接触しにくくすることができる。
すなわち、金属シリサイド層ＳＬ２は、厚すぎると、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とメモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２とが接触しやすくなる懸念が生じるが、金属シリサイド層ＳＬ１にはそのような懸念は無い。このため、金属膜ＳＬ１は厚みを確保して抵抗低減効果を十分に得られるようにし、金属シリサイド層ＳＬ２は金属シリサイド層ＳＬ１よりも薄くして、制御ゲート電極ＣＧとメモリゲート電極ＭＧの短絡防止を図ることができる。例えば、金属シリサイド層ＳＬ１の厚みＴ１を２０ｎｍ程度とし、金属シリサイド層ＳＬ２の厚みＴ２を、２０ｎｍよりも小さくすることができる。
金属シリサイド層ＳＬ１の厚みＴ１は、例えば、金属シリサイド層ＳＬ１形成用の金属膜ＭＭの厚みや、金属膜ＭＭ形成後に行う熱処理の温度や時間などにより制御することができる。また、金属シリサイド層ＳＬ２の厚みＴ２は、例えば、金属シリサイド層ＳＬ２形成用の金属膜ＭＦの厚みや、金属膜ＭＦ形成後に行う熱処理の温度や時間などにより制御することができる。
また、金属シリサイド層ＳＬ１として、白金を含有するニッケルシリサイド層、すなわち白金添加ニッケルシリサイド層を用いることで、ソースまたはドレイン用の半導体領域（ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）上に形成された金属シリサイド層ＳＬ１がチャネル領域に向かって異常成長するのを抑制または防止することができる。これにより、金属シリサイド層ＳＬ１のチャネル領域側への異常成長に起因したリーク電流を抑制でき、半導体装置の性能をより向上させることができる。また、白金添加ニッケルシリサイド層は、耐熱性が高いため、金属シリサイド層ＳＬ１として白金添加ニッケルシリサイド層を用いることで、金属シリサイド層ＳＬ１形成後の各種高温工程の熱負荷に対する耐久性を向上することができる。このため、金属シリサイド層ＳＬ１として、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などを用いることができるが、白金添加ニッケルシリサイド層を用いれば、より好ましい。なお、金属シリサイド層ＳＬ１を白金添加ニッケルシリサイド層とするのは、金属シリサイド層ＳＬ１形成用の金属膜ＭＭとしてニッケル白金合金膜を用いることで可能である。
一方、金属シリサイド層ＳＬ２は、ソースまたはドレイン用の半導体領域（ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）上ではなく、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上に形成される。このため、金属シリサイド層ＳＬ２は、チャネル領域とは関係がなく、金属シリサイド層ＳＬ１に比べて金属シリサイド層ＳＬ２は、異常成長が生じたときの影響は相対的に小さい。また、金属シリサイド層ＳＬ１形成後で金属シリサイド層ＳＬ２形成前の各種高温工程（例えば絶縁膜ＨＫ成膜後のアニール用熱処理や金属膜ＭＥ２形成後のリフロー用熱処理など）による熱負荷は、金属シリサイド層ＳＬ２には加わらないため、金属シリサイド層ＳＬ２は金属シリサイド層ＳＬ１ほど耐熱性が要求されない。このため、金属シリサイド層ＳＬ２は、白金を含有していなくとも、問題が生じにくい。金属シリサイド層ＳＬ２として、白金添加ニッケルシリサイド層を用いることもできるが、白金を含有しないニッケルシリサイド層を用いれば、高価な白金を使用しないで済む分、製造コストを低減することができる。なお、金属シリサイド層ＳＬ２をニッケルシリサイド層とするのは、金属シリサイド層ＳＬ２形成用の金属膜ＭＦとしてニッケル膜を用いることで可能である。
また、コバルト膜とシリコン領域とを反応させる場合、シリコン（Ｓｉ）が拡散種であるのに対して、ニッケル膜とシリコン領域とを反応させる場合、ニッケル（Ｎｉ）が拡散種である。このため、金属シリサイド層ＳＬ２として、コバルトシリサイド層を用いることもできるが、ニッケルシリサイド層または白金添加ニッケルシリサイド層を用いれば、制御ゲート電極ＣＧ上に形成された金属シリサイド層ＳＬ２とメモリゲート電極ＭＧ上に形成された金属シリサイド層ＳＬ２とを、より接触しにくくすることができる。
また、本実施の形態の製造工程では、ステップＳ９でシリコン膜ＰＳ２を形成した後、ステップＳ１０，Ｓ１１を行って側壁絶縁膜ＳＺを形成することが好ましい。すなわち、ステップＳ９では、シリコン膜ＰＳ２の表面には、積層体ＬＭ１を反映した凸部が形成され、ステップＳ１０でシリコン膜ＰＳ２上に絶縁膜ＩＬ２（第６絶縁膜）を形成してから、ステップＳ１１でこの絶縁膜ＩＬ２をエッチバックすることで、シリコン膜ＰＳ２の表面における積層体ＬＭ１を反映した凸部の側面（側壁）ＰＳ２ａ上に、側壁絶縁膜ＳＺを形成する。そして、ステップＳ１２でシリコン膜ＰＳ２をエッチバックし、ステップＳ１３で側壁絶縁膜ＳＺを除去してから、ステップＳ１４でシリコン膜ＰＳ２を更にエッチバックすることで、メモリゲート電極ＭＧを形成する。このようにすることで、形成されたメモリゲート電極ＭＧの断面形状（メモリゲート電極ＭＧの延在方向に略垂直な断面形状、すなわち図１５に示される断面の形状）を、長方形に近い形状とすることができる。これにより、ステップＳ１９でメモリゲート電極ＭＧ上にサイドウォールスペーサＳＷをより的確に形成することができ、ステップＳ２２でメモリゲート電極ＭＧ上に金属シリサイド層ＳＬ１が形成されるのを、より的確に防止できるようになる。
また、本実施の形態の製造工程では、ステップＳ３６で金属シリサイド層ＳＬ２を形成する前に、ステップＳ３５で制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とを除去することが好ましい。このステップＳ３５を行うことにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さを低くすることができる。これにより、ステップＳ３６で金属シリサイド層ＳＬ２を形成したときに、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが近接または接触してしまうのを、抑制または防止しやすくなる。
また、絶縁膜ＭＺは、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの間の領域とにわたって延在している。本実施の形態の製造工程では、ステップＳ３５で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さを低くしたことで、ステップＳ３５の後は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧの上面および制御ゲート電極ＣＧの上面よりも突出している状態になることが好ましい。これにより、ステップＳ３６で金属シリサイド層ＳＬ２を形成したときに、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが近接または接触してしまうのを、より的確に抑制または防止できるようになる。そして、ステップＳ３６で金属シリサイド層ＳＬ２を形成したときに、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２および制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２よりも突出している状態になれば、更に好ましい。
メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｍ）および制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｃ）よりも突出している構造を有する半導体装置（上記図４３のようなメモリセルＭＣを有する半導体装置）は、次のような効果を得ることができる。すなわち、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｍ）と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｃ）とのいずれもが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺを越えるように形成され難くなり、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２と制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２とが接触する現象が生じにくくなる。これにより、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｍ）と、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｃ）とが、互いに接触するのを的確に防止することができる。これにより、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。また、不揮発性メモリを有する半導体装置の製造歩留まりを向上させることができる。
また、製造された半導体装置において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２および制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２よりも突出している構造を有している場合は、製造方法によらず、上記効果を得ることが可能である。本実施の形態の製造工程は、このような構造を、ステップＳ３６で金属シリサイド層ＳＬ２を形成する前に、ステップＳ３５で制御ゲート電極ＣＧの上部とメモリゲート電極ＭＧの上部とを除去することにより、的確に実現することができる。
また、製造された半導体装置において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を延在する絶縁膜ＭＺの上部が、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２および制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２よりも突出している構造を有した上で、更に、金属シリサイド層ＳＬ２の厚みＴ２を、金属シリサイド層ＳＬ１の厚みＴ１よりも薄く（小さく）することができる。すなわちＴ２＜Ｔ１とすることができる。これにより、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｍ）と、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２（ＳＬ２ｃ）とが、互いに接触するのを、更に的確に防止することができる。従って、不揮発性メモリを有する半導体装置の信頼性を、更に的確に向上させることができる。また、不揮発性メモリを有する半導体装置の製造歩留まりを、更に的確に向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 周辺回路領域
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２ キャップ絶縁膜
ＣＴ コンタクトホール
ＤＧ ゲート電極
ＥＧ１ 側面
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ，ＨＫ 絶縁膜
ＧＩ１０１ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ５ａ 絶縁膜
ＩＬ６，ＩＬ６ａ，ＩＬ７，ＩＬ８ 絶縁膜
ＬＦ，ＬＦ１ 積層膜
ＬＭ１，ＬＭ２ 積層体
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＭ 金属膜
ＭＥ 金属膜
ＭＥ１ チタンアルミニウム膜
ＭＥ２ アルミニウム膜
ＭＦ 金属膜
ＭＧ メモリゲート電極
ＭＺ 絶縁膜
ＭＺ１，ＭＺ３ 酸化シリコン膜
ＭＺ２ 窒化シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ１，ＳＬ２，ＳＬ２ｃ，ＳＬ２ｍ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ
ＳＴＲ 溝
ＴＲ１，ＴＲ２，ＴＲ３ 溝

Claims (17)

  1. 半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備え、
    前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、前記第２ゲート電極および前記半導体基板の間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
    前記ＭＩＳＦＥＴは、前記半導体基板の上部に形成された第３ゲート電極と、前記第３ゲート電極および前記半導体基板の間に形成された第３ゲート絶縁膜とを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜を介して前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成し、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、第１絶縁膜を介して前記第３ゲート電極形成用のダミーゲート電極と前記ダミーゲート電極上の第２キャップ絶縁膜とを有する第２積層体を形成する工程、
    （ｃ）前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、イオン注入法により、前記第１領域の前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域を形成する工程、
    （ｅ）前記（ｄ）工程後、前記メモリセルのソースまたはドレイン用の前記第１半導体領域上と、前記ＭＩＳＦＥＴのソースまたはドレイン用の前記第２半導体領域上とに、第１金属シリサイド層を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板上に、前記第１積層体、前記第２ゲート電極、前記第２積層体および前記第１側壁絶縁膜を覆うように、第２絶縁膜を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第２絶縁膜の上面を研磨して、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極を露出させる工程、
    （ｈ）前記（ｇ）工程後、前記ダミーゲート電極を除去する工程、
    （ｉ）前記（ｈ）工程で前記ダミーゲート電極が除去された領域である第１溝に第１導電膜を埋め込むことで、前記第３ゲート電極を形成する工程、
    （ｊ）前記第１ゲート電極および前記第２ゲート電極上に第２金属シリサイド層を形成する工程、
    を有し、
    前記（ｃ）工程では、前記第２ゲート電極上にも前記第１側壁絶縁膜が形成され、
    前記（ｅ）工程では、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極上には前記第１金属シリサイド層は形成されない、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成された前記第２ゲート電極の高さは、前記第１積層体の高さよりも低い、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記半導体基板上に、前記第１半導体領域および前記第２半導体領域に接触するように、第１金属膜を形成する工程、
    （ｅ２）熱処理により、前記第１金属膜を前記第１半導体領域および前記第２半導体領域と反応させて、前記第１金属シリサイド層を形成する工程、
    （ｅ３）前記（ｅ２）工程後、未反応の前記第１金属膜を除去する工程、
    を有する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｅ１）工程で形成された前記第１金属膜は、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極には接触しない、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極は、それぞれシリコンからなる、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第３ゲート電極はメタルゲート電極である、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｉ）工程では、前記第１溝に、高誘電率絶縁膜を介して前記第１導電膜を埋め込むことで、前記第３ゲート電極を形成する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｉ）工程は、
    （ｉ１）前記第１溝の底部および側壁上を含む前記第２絶縁膜上に、前記高誘電率絶縁膜を形成する工程、
    （ｉ２）前記（ｉ１）工程後、前記第１溝内を埋めるように、前記高誘電率絶縁膜上に前記第１導電膜を形成する工程、
    （ｉ３）前記（ｉ２）工程後、前記第１溝の外部の前記第１導電膜および前記高誘電率絶縁膜を除去し、前記第１溝内に前記第１導電膜および前記高誘電率絶縁膜を残すことで、前記第３ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｊ）工程は、
    （ｊ１）前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極に接触するように、第２金属膜を形成する工程、
    （ｊ２）熱処理により、前記第２金属膜を前記第１ゲート電極および前記第２ゲート電極と反応させて、前記第２金属シリサイド層を形成する工程、
    （ｊ３）前記（ｊ２）工程後、未反応の前記第２金属膜を除去する工程、
    を有する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第２金属シリサイド層の厚みは、前記第１金属シリサイド層の厚みよりも薄い、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程後で、前記（ｊ）工程前に、
    （ｉ４）前記第１ゲート電極の上部と前記第２ゲート電極の上部とを除去する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｉ４）工程により、前記第１ゲート電極および前記第２ゲート電極の高さが低くなる、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第２ゲート絶縁膜は、前記第２ゲート電極および前記半導体基板の間の領域と、前記第２ゲート電極および前記第１ゲート電極の間の領域とにわたって延在しており、
    前記（ｉ４）工程後、前記第２ゲート電極および前記第１ゲート電極の間を延在する前記第２ゲート絶縁膜の上部が、前記第１ゲート電極の上面および前記第２ゲート電極の上面よりも突出している、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第２ゲート絶縁膜は、前記第２ゲート電極および前記半導体基板の間の領域と、前記第２ゲート電極および前記第１ゲート電極の間の領域とにわたって延在しており、
    前記第２ゲート電極および前記第１ゲート電極の間を延在する前記第２ゲート絶縁膜の上部が、前記第１ゲート電極上の前記第２金属シリサイド層および前記第２ゲート電極上の前記第２金属シリサイド層よりも突出している、半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記半導体基板の主面に前記第１ゲート絶縁膜用でかつ前記第１絶縁膜用の第３絶縁膜を形成する工程、
    （ｂ２）前記第３絶縁膜上に前記第１ゲート電極用でかつ前記ダミーゲート電極用の第２導電膜を形成する工程、
    （ｂ３）前記第２導電膜上に前記第１キャップ絶縁膜用でかつ前記第２キャップ絶縁膜用の第４絶縁膜を形成する工程、
    （ｂ４）前記第２導電膜および前記第４絶縁膜をパターニングして、前記第１領域に前記第１積層体を形成し、前記第２領域に前記第２導電膜と前記第４絶縁膜との積層膜を形成する工程、
    （ｂ５）前記半導体基板の主面上に、前記第１積層体および前記積層膜を覆うように、前記第２ゲート絶縁膜用の第５絶縁膜を形成する工程、
    （ｂ６）前記第５絶縁膜上に前記第２ゲート電極用の第３導電膜を形成する工程、
    （ｂ７）前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第５絶縁膜を介して前記第３導電膜を残して前記第２ゲート電極を形成する工程、
    （ｂ８）前記第２ゲート電極で覆われない部分の前記第５絶縁膜を除去する工程、
    （ｂ９）前記積層膜をパターニングして、前記第２領域に前記第２積層体を形成する工程、
    を有する、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｂ６）工程では、前記第３導電膜の表面には、前記第１積層体を反映した凸部が形成され、
    前記（ｂ６）工程後で、前記（ｂ７）工程前に、
    （ｂ１０）前記第３導電膜上に第６絶縁膜を形成する工程、
    （ｂ１１）前記第６絶縁膜をエッチバックして、前記凸部の側壁に第２側壁絶縁膜を形成する工程、
    を有し、
    前記（ｂ７）工程は、
    （ｂ１２）前記第３導電膜をエッチバックする工程、
    （ｂ１３）前記（ｂ１２）工程後、前記第２側壁絶縁膜を除去する工程、
    （ｂ１４）前記（ｂ１３）工程後、前記第３導電膜をエッチバックする工程、
    を有する、半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記（ｂ７）工程では、前記第３導電膜をエッチバックすることにより、前記第１ゲート電極の一方の側壁上に前記第５絶縁膜を介して前記第３導電膜が残存して前記第２ゲート電極が形成され、前記第１ゲート電極の他方の側壁上に前記第５絶縁膜を介して前記第３導電膜が残存し、
    前記（ｂ７）工程後で、前記（ｂ８）工程前に、
    （ｂ１５）前記第１ゲート電極の前記他方の側壁上に残存する前記第３導電膜を除去する工程、
    を有する、半導体装置の製造方法。
JP2013025007A 2013-02-12 2013-02-12 半導体装置の製造方法 Active JP6026914B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013025007A JP6026914B2 (ja) 2013-02-12 2013-02-12 半導体装置の製造方法
TW102144976A TWI585903B (zh) 2013-02-12 2013-12-06 半導體裝置之製造方法
US14/139,991 US8951869B2 (en) 2013-02-12 2013-12-24 Method of manufacturing a semiconductor device
CN201410032835.5A CN103985673B (zh) 2013-02-12 2014-01-23 半导体器件和制造半导体器件的方法
US14/594,141 US9799667B2 (en) 2013-02-12 2015-01-11 Method of manufacturing a semiconductor device
US15/691,136 US10263005B2 (en) 2013-02-12 2017-08-30 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013025007A JP6026914B2 (ja) 2013-02-12 2013-02-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014154790A true JP2014154790A (ja) 2014-08-25
JP6026914B2 JP6026914B2 (ja) 2016-11-16

Family

ID=51277590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013025007A Active JP6026914B2 (ja) 2013-02-12 2013-02-12 半導体装置の製造方法

Country Status (4)

Country Link
US (3) US8951869B2 (ja)
JP (1) JP6026914B2 (ja)
CN (1) CN103985673B (ja)
TW (1) TWI585903B (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390499A (zh) * 2014-08-29 2016-03-09 瑞萨电子株式会社 半导体器件及其制造方法
WO2016088196A1 (ja) * 2014-12-02 2016-06-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR20160110168A (ko) 2015-03-11 2016-09-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
KR20160117303A (ko) 2015-03-30 2016-10-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2016192428A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017054900A (ja) * 2015-09-09 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017228807A (ja) * 2017-09-29 2017-12-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2018032760A (ja) * 2016-08-25 2018-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20180035129A (ko) 2016-09-28 2018-04-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2018056422A (ja) * 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
KR20180054476A (ko) 2016-11-14 2018-05-24 도쿄엘렉트론가부시키가이샤 TiN계막 및 그 형성 방법
US10032667B2 (en) 2016-03-28 2018-07-24 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10204789B2 (en) 2016-03-15 2019-02-12 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
US10424591B2 (en) 2017-09-19 2019-09-24 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US11037830B2 (en) 2019-10-14 2021-06-15 Renesas Electronics Corporation Method of manufacturing semiconductor device
US11563020B2 (en) 2015-03-17 2023-01-24 Renesas Electronics Corporation Semiconductor method for manufacturing a device including silicides of different composition concentrations on the gate electrode and diffusion regions

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087913B2 (en) * 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
CN103681274B (zh) * 2012-09-12 2016-12-28 中国科学院微电子研究所 半导体器件制造方法
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9390927B2 (en) * 2013-08-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact formation for split gate flash memory
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9076681B2 (en) 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9496276B2 (en) * 2013-11-27 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. CMP fabrication solution for split gate memory embedded in HK-MG process
US9559177B2 (en) * 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9412851B2 (en) * 2013-12-23 2016-08-09 United Microelectronics Corp. Method for fabricating semiconductor device including a patterned multi-layered dielectric film with an exposed edge
US20150228787A1 (en) * 2014-02-12 2015-08-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9524965B2 (en) 2014-02-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures with various widths and method for forming the same
KR101767112B1 (ko) * 2014-02-17 2017-08-11 매그나칩 반도체 유한회사 비활성 메모리 소자의 제조방법
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
EP2953162A1 (en) * 2014-06-06 2015-12-09 IMEC vzw Method for manufacturing a semiconductor device comprising transistors each having a different effective work function
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9935139B2 (en) * 2014-08-22 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor and method for forming the same
US9735245B2 (en) * 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9536969B2 (en) * 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
JP6407651B2 (ja) * 2014-10-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9954112B2 (en) * 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9697989B2 (en) 2015-02-26 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating parameter pattern, ion implantation method and feed forward semiconductor manufacturing method
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
JP2017123383A (ja) * 2016-01-06 2017-07-13 白田　理一郎 窒化物半導体トランジスタ装置
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN105931992A (zh) * 2016-05-17 2016-09-07 上海华力微电子有限公司 在不同区域形成两种不同结构侧墙的工艺方法
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10840350B2 (en) * 2016-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10242996B2 (en) 2017-07-19 2019-03-26 Cypress Semiconductor Corporation Method of forming high-voltage transistor with thin gate poly
JP2019091799A (ja) * 2017-11-14 2019-06-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10868027B2 (en) 2018-07-13 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for preventing silicide contamination during the manufacture of micro-processors with embedded flash memory
CN111668126B (zh) * 2019-03-07 2023-04-25 西安电子科技大学 一种化合物misfet器件热空穴效应的测试结构及表征方法
CN110473781A (zh) * 2019-08-13 2019-11-19 上海华力集成电路制造有限公司 镍硅化物的制造方法
US11417369B2 (en) * 2019-12-31 2022-08-16 Etron Technology, Inc. Semiconductor device structure with an underground interconnection embedded into a silicon substrate
KR20210098145A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
JP2022065681A (ja) * 2020-10-16 2022-04-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7555801B2 (ja) * 2020-11-20 2024-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102545A (ja) * 1999-10-01 2001-04-13 Sony Corp 半導体装置及びその製造方法
JP2007109800A (ja) * 2005-10-12 2007-04-26 Renesas Technology Corp 半導体素子の製造方法
JP2011049282A (ja) * 2009-08-26 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011176348A (ja) * 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4877755A (en) * 1988-05-31 1989-10-31 Texas Instruments Incorporated Method of forming silicides having different thicknesses
JPH07135317A (ja) * 1993-04-22 1995-05-23 Texas Instr Inc <Ti> 自己整合型シリサイドゲート
US5322809A (en) * 1993-05-11 1994-06-21 Texas Instruments Incorporated Self-aligned silicide process
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3389075B2 (ja) * 1997-10-01 2003-03-24 株式会社東芝 半導体装置の製造方法
US6100173A (en) * 1998-07-15 2000-08-08 Advanced Micro Devices, Inc. Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process
US6781212B1 (en) * 1998-08-31 2004-08-24 Micron Technology, Inc Selectively doped trench device isolation
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP2000269458A (ja) * 1999-03-17 2000-09-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6406986B1 (en) * 2000-06-26 2002-06-18 Advanced Micro Devices, Inc. Fabrication of a wide metal silicide on a narrow polysilicon gate structure
US6326291B1 (en) * 2000-06-26 2001-12-04 Advanced Micro Devices, Inc. Fabrication of a wide metal silicide on a narrow polysilicon gate structure
US6458678B1 (en) * 2000-07-25 2002-10-01 Advanced Micro Devices, Inc. Transistor formed using a dual metal process for gate and source/drain region
JP4096507B2 (ja) * 2000-09-29 2008-06-04 富士通株式会社 半導体装置の製造方法
US6376320B1 (en) * 2000-11-15 2002-04-23 Advanced Micro Devices, Inc. Method for forming field effect transistor with silicides of different thickness and of different materials for the source/drain and the gate
US6399467B1 (en) * 2000-12-08 2002-06-04 Advanced Micro Devices Method of salicide formation
US6387786B1 (en) * 2000-12-08 2002-05-14 Advanced Micro Devices Method of salicide formation by siliciding a gate area prior to siliciding a source and drain area
US20020072231A1 (en) * 2000-12-08 2002-06-13 United Microelectronics Corp. Method of forming a self-aligned silicide
US6514859B1 (en) * 2000-12-08 2003-02-04 Advanced Micro Devices, Inc. Method of salicide formation with a double gate silicide
JP3485103B2 (ja) * 2001-04-19 2004-01-13 セイコーエプソン株式会社 Ｍｏｓ型トランジスタ及びその製造方法
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
JP2003243618A (ja) * 2002-02-20 2003-08-29 Seiko Epson Corp 半導体装置の製造方法
US6528843B1 (en) * 2002-05-03 2003-03-04 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays
US6589836B1 (en) * 2002-10-03 2003-07-08 Taiwan Semiconductor Manufacturing Company One step dual salicide formation for ultra shallow junction applications
US6876130B2 (en) 2003-04-14 2005-04-05 Agilent Technologies, Inc. Damped longitudinal mode latching relay
US6867130B1 (en) * 2003-05-28 2005-03-15 Advanced Micro Devices, Inc. Enhanced silicidation of polysilicon gate electrodes
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100607798B1 (ko) * 2003-12-31 2006-08-02 동부일렉트로닉스 주식회사 반도체 소자의 실리사이드 형성방법
US6869837B1 (en) * 2004-01-15 2005-03-22 Taiwan Semiconductor Manufacturing Company Methods of fabricating a word-line spacer for wide over-etching window on outside diameter (OD) and strong fence
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
TW200541082A (en) * 2004-04-14 2005-12-16 Renesas Tech Corp Semiconductor device and manufacturing method thereof
US7271455B2 (en) * 2004-07-14 2007-09-18 International Business Machines Corporation Formation of fully silicided metal gate using dual self-aligned silicide process
JP2006114681A (ja) * 2004-10-14 2006-04-27 Nec Electronics Corp 半導体装置及びその製造方法
US20060091459A1 (en) * 2004-11-01 2006-05-04 Nien-Chung Li Semiconductor device having metal silicide and method of making the same
GB0500183D0 (en) * 2005-01-07 2005-02-16 Koninkl Philips Electronics Nv Switched mode power supply
KR100646085B1 (ko) * 2005-03-08 2006-11-14 매그나칩 반도체 유한회사 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법
JP2006302985A (ja) * 2005-04-18 2006-11-02 Renesas Technology Corp 不揮発性半導体装置の製造方法
DE102005030584B4 (de) * 2005-06-30 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Nickelsilizid durch Abscheiden von Nickel aus einem gasförmigen Vorstufenmaterial
US7273777B2 (en) * 2005-08-02 2007-09-25 International Business Machines Corporation Formation of fully silicided (FUSI) gate using a dual silicide process
JP5022614B2 (ja) 2006-03-20 2012-09-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5191633B2 (ja) 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101123252B (zh) * 2006-08-10 2011-03-16 松下电器产业株式会社 半导体装置及其制造方法
KR100748003B1 (ko) * 2006-08-31 2007-08-08 동부일렉트로닉스 주식회사 임베디드 비휘발성 메모리 및 그 제조방법
US7812414B2 (en) * 2007-01-23 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
US8410543B2 (en) * 2007-02-01 2013-04-02 Renesas Electronics Corporation Semiconductor storage device and manufacturing method thereof
JP5123536B2 (ja) 2007-02-27 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090001477A1 (en) * 2007-06-29 2009-01-01 Louis Lu-Chen Hsu Hybrid Fully-Silicided (FUSI)/Partially-Silicided (PASI) Structures
KR101374317B1 (ko) * 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법
JP5205011B2 (ja) * 2007-08-24 2013-06-05 ルネサスエレクトロニクス株式会社 不揮発性半導体装置およびその製造方法
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
US7745344B2 (en) * 2007-10-29 2010-06-29 Freescale Semiconductor, Inc. Method for integrating NVM circuitry with logic circuitry
KR101418589B1 (ko) * 2008-01-04 2014-07-11 삼성디스플레이 주식회사 표시 기판 및 이를 구비한 표시 패널
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
US7932146B2 (en) * 2008-03-20 2011-04-26 United Microelectronics Corp. Metal gate transistor and polysilicon resistor and method for fabricating the same
KR101399099B1 (ko) * 2008-06-02 2014-05-26 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법
US8294216B2 (en) * 2008-08-14 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010245345A (ja) * 2009-04-07 2010-10-28 Renesas Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP2010282987A (ja) * 2009-06-02 2010-12-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2011049463A (ja) * 2009-08-28 2011-03-10 Renesas Electronics Corp スプリットゲート型不揮発性半導体記憶装置の製造方法、及びスプリットゲート型不揮発性半導体記憶装置
JP5486884B2 (ja) * 2009-09-10 2014-05-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置、及びその製造方法
JP5561823B2 (ja) * 2010-02-05 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8330227B2 (en) * 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
US8557650B2 (en) * 2010-08-31 2013-10-15 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) using a dummy gate stack
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
US8232607B2 (en) * 2010-11-23 2012-07-31 International Business Machines Corporation Borderless contact for replacement gate employing selective deposition
JP5582030B2 (ja) * 2010-12-28 2014-09-03 富士通セミコンダクター株式会社 Ｍｏｓトランジスタおよびその製造方法
PT2658846T (pt) * 2010-12-30 2017-02-07 Ardea Biosciences Inc Formas polimórficas do ácido 2-(5-bromo-4-(4-ciclopropilnaftalen-1-il)-4h-1,2,4-triazol-3-il-tio)-acético e suas aplicações
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
US8163615B1 (en) * 2011-03-21 2012-04-24 Freescale Semiconductor, Inc. Split-gate non-volatile memory cell having improved overlap tolerance and method therefor
US8704229B2 (en) * 2011-07-26 2014-04-22 Globalfoundries Inc. Partial poly amorphization for channeling prevention
US8524564B2 (en) * 2011-08-05 2013-09-03 Globalfoundries Inc. Full silicidation prevention via dual nickel deposition approach
US8541303B2 (en) * 2011-09-28 2013-09-24 United Microelectronics Corp. Method for fabricating MOS transistor
US8669158B2 (en) * 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US8906764B2 (en) * 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8586436B2 (en) * 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8722493B2 (en) * 2012-04-09 2014-05-13 Freescale Semiconductor, Inc. Logic transistor and non-volatile memory cell integration
US8629511B2 (en) * 2012-05-15 2014-01-14 International Business Machines Corporation Mask free protection of work function material portions in wide replacement gate electrodes
US9165652B2 (en) * 2012-08-20 2015-10-20 Freescale Semiconductor, Inc. Split-gate memory cells having select-gate sidewall metal silicide regions and related manufacturing methods
US8772146B2 (en) * 2012-08-28 2014-07-08 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
JP5936959B2 (ja) * 2012-09-04 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9111865B2 (en) * 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US9966477B2 (en) * 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
JP5989538B2 (ja) * 2012-12-25 2016-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20140101218A (ko) * 2013-02-08 2014-08-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6026913B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6026919B2 (ja) * 2013-02-28 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014204041A (ja) * 2013-04-08 2014-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9590058B2 (en) * 2013-06-28 2017-03-07 Nxp Usa, Inc. Methods and structures for a split gate memory cell structure
US9129996B2 (en) * 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US9082837B2 (en) * 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) * 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9129855B2 (en) * 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9112056B1 (en) * 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
JP2016039329A (ja) * 2014-08-08 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9536969B2 (en) * 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
JP6311033B2 (ja) * 2014-12-02 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6220479B2 (ja) * 2015-03-17 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9741868B2 (en) * 2015-04-16 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
JP6556567B2 (ja) * 2015-09-09 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106684085B (zh) * 2015-11-11 2021-02-02 联华电子股份有限公司 半导体元件以及其制作方法
JP2017139375A (ja) * 2016-02-04 2017-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6696865B2 (ja) * 2016-08-31 2020-05-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102545A (ja) * 1999-10-01 2001-04-13 Sony Corp 半導体装置及びその製造方法
JP2007109800A (ja) * 2005-10-12 2007-04-26 Renesas Technology Corp 半導体素子の製造方法
JP2011049282A (ja) * 2009-08-26 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2011176348A (ja) * 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390499A (zh) * 2014-08-29 2016-03-09 瑞萨电子株式会社 半导体器件及其制造方法
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2016088196A1 (ja) * 2014-12-02 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10121895B2 (en) 2014-12-02 2018-11-06 Renesas Electronics Corporation Method for producing semiconductor device and semiconductor device
US10014410B2 (en) 2014-12-02 2018-07-03 Renesas Electronics Corporation Method for producing semiconductor device and semiconductor device
WO2016088196A1 (ja) * 2014-12-02 2016-06-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR20160110168A (ko) 2015-03-11 2016-09-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
EP3070743A2 (en) 2015-03-11 2016-09-21 Renesas Electronics Corporation A semiconductor device and a manufacturing method thereof
US9755086B2 (en) 2015-03-11 2017-09-05 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US9954120B2 (en) 2015-03-11 2018-04-24 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US10211348B2 (en) 2015-03-11 2019-02-19 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US11563020B2 (en) 2015-03-17 2023-01-24 Renesas Electronics Corporation Semiconductor method for manufacturing a device including silicides of different composition concentrations on the gate electrode and diffusion regions
JP2016192428A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3082163A1 (en) 2015-03-30 2016-10-19 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10438961B2 (en) 2015-03-30 2019-10-08 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR20230117545A (ko) 2015-03-30 2023-08-08 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US10991709B2 (en) 2015-03-30 2021-04-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10593687B2 (en) 2015-03-30 2020-03-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9825050B2 (en) 2015-03-30 2017-11-21 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR20160117303A (ko) 2015-03-30 2016-10-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2016192429A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017054900A (ja) * 2015-09-09 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9704875B2 (en) 2015-09-09 2017-07-11 Renesas Electronics Corporation Manufacturing method of semiconductor device
KR20170030425A (ko) 2015-09-09 2017-03-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
US10204789B2 (en) 2016-03-15 2019-02-12 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
US10032667B2 (en) 2016-03-28 2018-07-24 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2018032760A (ja) * 2016-08-25 2018-03-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102412335B1 (ko) * 2016-09-28 2022-06-23 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US10153293B2 (en) 2016-09-28 2018-12-11 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US10522558B2 (en) 2016-09-28 2019-12-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
KR20180035129A (ko) 2016-09-28 2018-04-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
TWI735623B (zh) * 2016-09-28 2021-08-11 日商瑞薩電子股份有限公司 半導體裝置之製造方法
JP2018056422A (ja) * 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
US10927453B2 (en) 2016-11-14 2021-02-23 Tokyo Electron Limited TiN-based film and TiN-based film forming method
KR20180054476A (ko) 2016-11-14 2018-05-24 도쿄엘렉트론가부시키가이샤 TiN계막 및 그 형성 방법
US10424591B2 (en) 2017-09-19 2019-09-24 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2017228807A (ja) * 2017-09-29 2017-12-28 ルネサスエレクトロニクス株式会社 半導体装置
US11037830B2 (en) 2019-10-14 2021-06-15 Renesas Electronics Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US8951869B2 (en) 2015-02-10
TWI585903B (zh) 2017-06-01
US20180006048A1 (en) 2018-01-04
US20140227843A1 (en) 2014-08-14
US20150118813A1 (en) 2015-04-30
CN103985673A (zh) 2014-08-13
US10263005B2 (en) 2019-04-16
JP6026914B2 (ja) 2016-11-16
US9799667B2 (en) 2017-10-24
CN103985673B (zh) 2019-04-02
TW201440176A (zh) 2014-10-16

Similar Documents

Publication Publication Date Title
JP6026914B2 (ja) 半導体装置の製造方法
JP6297860B2 (ja) 半導体装置の製造方法
JP6026913B2 (ja) 半導体装置の製造方法
US9349743B2 (en) Method of manufacturing semiconductor device
JP6407651B2 (ja) 半導体装置の製造方法
JP6359386B2 (ja) 半導体装置の製造方法および半導体装置
JP6778607B2 (ja) 半導体装置の製造方法
US10090399B2 (en) Semiconductor device and a manufacturing method thereof
JP6620046B2 (ja) 半導体装置の製造方法および半導体装置
JP2014204041A (ja) 半導体装置の製造方法
JP6787798B2 (ja) 半導体装置の製造方法
JP2014154665A (ja) 半導体装置の製造方法
JP2019197821A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161013

R150 Certificate of patent or registration of utility model

Ref document number: 6026914

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02