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JP2019197821A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2019197821A
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祥之 川嶋
Yoshiyuki Kawashima
祥之 川嶋
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、不揮発メモリのメモリセルと、周辺回路用のＭＩＳＦＥＴとを備えている。層間絶縁膜ＩＬは、メモリセル用のゲート絶縁膜と制御ゲート電極ＣＧとメモリゲート電極ＭＧとサイドウォールスペーサＳＷ１，ＳＷ２とからなる構造体上に形成され、かつ窒化シリコンまたは酸化アルミニウムからなる絶縁膜Ｚ３を含んでいる。絶縁膜Ｚ３は、ＭＩＳＦＥＴ用のゲート絶縁膜とゲート電極ＧＥとサイドウォールスペーサＳＷ３，ＳＷ４とからなる構造体上には形成されていない。層間絶縁膜ＩＬは、ゲート電極ＧＥの上方に配置される窒化シリコン膜を含んでおらず、かつ、ゲート電極ＧＥの上方に配置される酸化アルミニウム膜も含んでいない。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。なお、トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
国際公開ＷＯ２０１６／０８８１９６号（特許文献１）には、不揮発性メモリを備える半導体装置に関する技術が記載されている。
国際公開ＷＯ２０１６／０８８１９６号
不揮発性メモリを有する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、不揮発性メモリのメモリセルおよび電界効果トランジスタを備えている。半導体装置を構成する半導体基板内には、前記メモリセルのソース・ドレイン用の第１および第２半導体領域と、前記電界効果トランジスタのソース・ドレイン用の第３および第４半導体領域と、が形成されている。前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、前記メモリセル用の第１ゲート電極が第１ゲート絶縁膜を介して形成され、前記メモリセル用の第２ゲート電極が電荷蓄積部を有する第２ゲート絶縁膜を介して形成されている。前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に、前記電界効果トランジスタ用の第３ゲート電極が第３ゲート絶縁膜を介して形成されている。前記第１ゲート電極の隣に第１サイドウォールスペーサが形成され、前記第２ゲート電極の隣に第２サイドウォールスペーサが形成され、前記第３ゲート電極の両隣に第３および第４サイドウォールスペーサが形成されている。前記第１および第２ゲート絶縁膜と前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとからなる第１構造体と、前記第３ゲート絶縁膜と前記第３ゲート電極と前記第３および第４サイドウォールスペーサとからなる第２構造体とを、層間絶縁膜が覆い、前記層間絶縁膜上に第１配線が形成されている。前記層間絶縁膜は、前記第１、第２、第３および第４半導体領域上と前記第１、第２、第３および第４サイドウォールスペーサの側面上とに形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第１構造体上に形成され、かつ窒化シリコンまたは酸化アルミニウムからなる第３絶縁膜とを含んでいる。前記第３絶縁膜は、前記第２構造体の上方には配置されておらず、前記層間絶縁膜は、前記第３ゲート電極の上方に配置される窒化シリコン膜を含んでおらず、かつ、前記第３ゲート電極の上方に配置される酸化アルミニウム膜も含んでいない。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の要部断面図である。 一実施の形態である半導体装置の要部断面図である。 一実施の形態である半導体装置の要部断面図である。 メモリセルの等価回路図である。 変形例の半導体装置の要部断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図５０に続く半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。 図５６に続く半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。
図１〜図３は、本実施の形態の半導体装置の要部断面図である。図１には、メモリ領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、図２は、図１のメモリ領域１Ａの部分拡大断面図であり、図３は、図１の周辺回路領域１Ｂの部分拡大断面図である。但し、図１に示される絶縁膜Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５については、図２および図３では図示を省略してある。図４は、メモリセルＭＣの等価回路図である。
ここで、メモリ領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成されている領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢの主面において、周辺回路を構成するＭＩＳＦＥＴが形成されている領域である。メモリ領域１Ａと周辺回路領域１Ｂとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（素子分離部）ＳＴが形成されている。メモリ領域１Ａにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ１が形成されている。
メモリ領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されているが、図１および図２には、代表して１つのメモリセルＭＣが示されている。メモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極ＭＧを有するメモリトランジスタ（記憶用トランジスタ）との２つのＭＩＳＦＥＴを接続したものである。
以下に、不揮発性メモリのメモリセルＭＣの基本構成について具体的に説明する。
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソース・ドレイン用のｎ型の半導体領域Ｓ１，Ｄ１と、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＧＦ１と、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺと、を有している。不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側面上に形成されたサイドウォールスペーサＳＷを有している。
制御ゲート電極ＣＧ（第１ゲート電極）およびメモリゲート電極ＭＧ（第２ゲート電極）は、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１および図２の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれ導電膜からなり、ここでは、ｎ型ポリシリコン膜のようなシリコン膜からなる。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域Ｄ１と半導体領域Ｓ１との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されており、半導体領域Ｓ１側にメモリゲート電極ＭＧが位置し、半導体領域Ｄ１側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦ１（第１ゲート絶縁膜）を介し、メモリゲート電極ＭＧは絶縁膜ＭＺ（第２ゲート絶縁膜）を介して、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている。制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に形成された絶縁膜ＧＦ１、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦ１は、例えば酸化シリコン膜などからなる。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって連続的に延在している。絶縁膜ＭＺはゲート絶縁膜とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁するための絶縁膜として機能する。
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜からなり、絶縁膜ＭＺ２は、窒化シリコン膜からなり、絶縁膜ＭＺ３は、酸化シリコン膜からなる。
なお、図１では、図面を見やすくするために、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３からなる積層膜を、単に絶縁膜ＭＺとして図示しているが、実際には、図２に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３の積層膜からなる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）であり、電荷蓄積部（電荷蓄積層）として機能することができる。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。
なお、絶縁膜ＭＺは、電荷蓄積部を有する絶縁膜であればよく、ＯＮＯ（Oxide-Nitride-Oxide）膜には限定されない。金属酸化物膜のような高誘電率絶縁膜を積層して絶縁膜ＭＺを形成することもでき、例えば、酸化アルミニウム膜と酸化ハフニウム膜（またはハフニウムシリケート膜）と酸化アルミニウム膜との積層膜などを、絶縁膜ＭＺとして用いることもできる。また、絶縁膜ＭＺは、３層構造に限定されず、４層以上の絶縁膜により形成することもできる。
半導体領域Ｓ１，Ｄ１は、それぞれ、メモリセルＭＣのソースまたはドレイン用の半導体領域として機能する。すなわち、半導体領域Ｓ１は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ１は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ１はソース領域として機能し、半導体領域Ｄ１はドレイン領域として機能するが、メモリセルＭＣにおけるソースおよびドレインの呼称については、メモリセルＭＣの読み出し動作時におけるソースおよびドレインを指している。
半導体領域Ｓ１，Ｄ１は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域Ｓ１は、ｎ−型半導体領域Ｅ１とｎ＋型半導体領域Ｈ１とを有し、ドレイン用の半導体領域Ｄ１は、ｎ−型半導体領域Ｅ２とｎ＋型半導体領域Ｈ２とを有している。ｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１よりも不純物濃度が高くかつ接合深さが深く、また、ｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２よりも不純物濃度が高くかつ接合深さが深い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側面（側壁）上には、絶縁体からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷが形成されている。各サイドウォールスペーサＳＷは、単層または複数層の絶縁膜により形成されている。
ここで、メモリゲート電極ＭＧの側面上（隣）に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ１と称し、制御ゲート電極ＣＧの側面上（隣）に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ２と称することとする。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側とは反対側に形成されたサイドウォールスペーサＳＷ２と、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側とは反対側に形成されたサイドウォールスペーサＳＷ１と、を有している。
低濃度のｎ−型半導体領域Ｅ１は、主としてサイドウォールスペーサＳＷ１の下に形成され、かつ、メモリトランジスタのチャネル形成領域に隣接している。高濃度のｎ＋型半導体領域Ｈ１は、ｎ−型半導体領域Ｅ１に隣接し、かつ、メモリトランジスタのチャネル形成領域からｎ−型半導体領域Ｅ１の分だけ離間している。また、低濃度のｎ−型半導体領域Ｅ２は、主としてサイドウォールスペーサＳＷ２の下に形成され、かつ、制御トランジスタのチャネル形成領域に隣接している。高濃度のｎ＋型半導体領域Ｈ２は、ｎ−型半導体領域Ｅ２に隣接し、かつ、制御トランジスタのチャネル形成領域からｎ−型半導体領域Ｅ２の分だけ離間している。
ｐ型ウエルＰＷ１において、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下の領域が、メモリトランジスタのチャネル形成領域に対応している。また、ｐ型ウエルＰＷ１において、制御ゲート電極ＣＧの下の絶縁膜ＧＦ１の下の領域が、制御トランジスタのチャネル形成領域に対応している。
以上が、メモリセルＭＣの基本構成である。
次に、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴ２（電界効果トランジスタ）の基本構成を具体的に説明する。なお、ここでは、ＭＩＳＦＥＴ２がｎチャネル型の場合について説明するが、ｐチャネル型であってもよい。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を周辺回路領域１Ｂに形成することもできる。
図１および図３に示されるように、周辺回路領域１Ｂの半導体基板ＳＢにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ２が形成されている。ＭＩＳＦＥＴ２は、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソース・ドレイン用のｎ型の半導体領域Ｓ２，Ｄ２と、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫを介して形成されたゲート電極ＧＥと、を有している。
ゲート電極ＧＥ（第３ゲート電極）は、半導体領域Ｄ２と半導体領域Ｓ２との間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫ（第３ゲート絶縁膜）を介して形成されている。半導体領域Ｓ２，Ｄ２は、それぞれ、ＭＩＳＦＥＴ２のソースまたはドレイン用の半導体領域として機能する。すなわち、半導体領域Ｓ２は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ２は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ２はソース領域として機能し、半導体領域Ｄ２はドレイン領域として機能する。
ゲート電極ＧＥの側面（側壁）上にも、サイドウォールスペーサＳＷが形成されている。ここで、ゲート電極ＧＥのソース側（半導体領域Ｓ２側）の側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ３と称することとする。また、ゲート電極ＧＥのドレイン側（半導体領域Ｄ２側）の側面上に形成されたサイドウォールスペーサＳＷを、サイドウォールスペーサＳＷ４と称することとする。すなわち、ＭＩＳＦＥＴ２は、ゲート電極ＧＥの両側にそれぞれ形成されたサイドウォールスペーサＳＷ３，ＳＷ４を有している。
ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＦ２と絶縁膜ＨＫとの積層膜が介在した状態になっており、半導体基板ＳＢ側が絶縁膜ＧＦ２であり、ゲート電極ＧＥ側が絶縁膜ＨＫである。ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２と絶縁膜ＨＫとの積層膜が、ＭＩＳＦＥＴ２のゲート絶縁膜として機能する。
絶縁膜ＧＦ２は、例えば酸化シリコン膜からなり、絶縁膜ＨＫは、高誘電率絶縁膜からなる。ここで、高誘電率絶縁膜とは、酸化シリコン膜よりも高い（より好ましくは窒化シリコン膜よりも高い）誘電率を有する絶縁膜を意味し、酸化ハフニウム膜、酸化アルミニウム膜または酸化タンタル膜などの金属酸化物膜を例示できる。ゲート絶縁膜に高誘電率膜を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
ゲート電極ＧＥは、導電膜からなるが、ここでは、金属膜からなる。このため、ゲート電極ＧＥは、いわゆるメタルゲート電極である。ゲート電極ＧＥをメタルゲート電極としたことで、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化も可能になるという利点も得られる。
なお、本願において、ゲート電極を構成する金属膜に言及する場合、その金属膜とは金属伝導を示す導電膜を指し、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、ゲート電極ＧＥは、金属伝導を示す導電膜からなり、金属級に抵抗率が低い。
詳細は後述するが、後述のダミーゲート電極ＤＧを除去してから、その除去領域にゲート電極ＧＥおよび絶縁膜ＨＫを埋め込んでいる。このため、絶縁膜ＧＦ２は、ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域に形成されているが、絶縁膜ＨＫは、ゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域だけでなく、ゲート電極ＧＥとサイドウォールスペーサＳＷ３とに挟まれた領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４とに挟まれた領域とにも、形成されている。
半導体領域Ｓ２，Ｄ２は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域Ｓ２は、ｎ−型半導体領域Ｅ３とｎ＋型半導体領域Ｈ３とを有し、ドレイン用の半導体領域Ｄ２は、ｎ−型半導体領域Ｅ４とｎ＋型半導体領域Ｈ４とを有している。ｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３よりも不純物濃度が高くかつ接合深さが深く、また、ｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４よりも不純物濃度が高くかつ接合深さが深い。
ｐ型ウエルＰＷ２において、低濃度のｎ−型半導体領域Ｅ３は、主としてサイドウォールスペーサＳＷ３の下に形成され、かつ、ＭＩＳＦＥＴ２のチャネル形成領域に隣接し、低濃度のｎ−型半導体領域Ｅ４は、主としてサイドウォールスペーサＳＷ４の下に形成され、かつ、ＭＩＳＦＥＴ２のチャネル形成領域に隣接している。高濃度のｎ＋型半導体領域Ｈ３は、ｎ−型半導体領域Ｅ３に隣接し、かつＭＩＳＦＥＴ２のチャネル形成領域からｎ−型半導体領域Ｅ３の分だけ離間し、また、高濃度のｎ＋型半導体領域Ｈ４は、ｎ−型半導体領域Ｅ４に隣接し、かつ、ＭＩＳＦＥＴ２のチャネル形成領域からｎ−型半導体領域Ｅ４の分だけ離間している。ｐ型ウエルＰＷ２において、ゲート電極ＧＥの下の絶縁膜ＨＫ，ＧＦ２の下の領域が、ＭＩＳＦＥＴ２のチャネル形成領域に対応している。
以上が、ＭＩＳＦＥＴ２の基本構成である。
ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の各上部（上面）には、金属シリサイド層ＳＬ１が形成され、メモリゲート電極ＭＧの上部（上面）と制御ゲート電極ＣＧの上部（上面）とには、金属シリサイド層ＳＬ２が形成されている。金属シリサイド層ＳＬ１，ＳＬ２は、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。なお、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬ２と、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬ２とは、接触しておらず、互いに離間している。メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ２は、メモリゲート電極ＭＧの一部とみなすこともでき、また、制御ゲート電極ＣＧの上部の金属シリサイド層ＳＬ２は、制御ゲート電極ＣＧの一部とみなすこともできる。
半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。すなわち、半導体基板ＳＢ上には、メモリセルＭＣを構成する絶縁膜ＧＦ１，ＭＺと制御ゲート電極ＣＧとメモリゲート電極ＭＧとサイドウォールスペーサＳＷ１，ＳＷ２とからなる構造体ＫＴ１（第１構造体）と、ＭＩＳＦＥＴ２を構成する絶縁膜ＧＦ２，ＨＫとゲート電極ＧＥとサイドウォールスペーサＳＷ３，ＳＷ４とからなる構造体ＫＴ２（第２構造体）とが形成されている。そして、半導体基板ＳＢ上に、構造体ＫＴ１，ＫＴ２を覆うように、層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬ上に配線Ｍ１（第１配線）が形成されている。なお、配線Ｍ１は、図１では図示されていないが、後述の図３３に示されている。層間絶縁膜ＩＬは、絶縁膜Ｚ１と絶縁膜Ｚ２と絶縁膜Ｚ３と絶縁膜Ｚ４と絶縁膜Ｚ５とからなる。
絶縁膜Ｚ１は、好ましくは窒化シリコン膜からなる。絶縁膜Ｚ２は、好ましくは酸化シリコン膜からなる。絶縁膜Ｚ３は、好ましくは酸化シリコン膜からなる。絶縁膜Ｚ４は、窒化シリコン膜または酸化アルミニウム膜からなり、より好ましくは窒化シリコン膜からなる。絶縁膜Ｚ５は、好ましくは酸化シリコン膜からなる。
絶縁膜Ｚ１（第１絶縁膜）は、素子分離領域ＳＴ上と、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４上と、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の側面上とに、形成されている。ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４上に金属シリサイド層ＳＬ１が形成されている場合は、その金属シリサイド層ＳＬ１上に、絶縁膜Ｚ１が形成される。絶縁膜Ｚ２（第２絶縁膜）は、絶縁膜Ｚ１上に形成されている。
なお、サイドウォールスペーサＳＷ１の側面とは、メモリゲート電極ＭＧに接する側とは逆側の側面に対応している。また、サイドウォールスペーサＳＷ２の側面とは、制御ゲート電極ＣＧと接する側とは逆側の側面に対応している。また、サイドウォールスペーサＳＷ３，ＳＷ４の側面とは、ゲート電極ＧＥと接する側とは逆側の側面に対応している。
絶縁膜Ｚ１および絶縁膜Ｚ２は、構造体ＫＴ１，ＫＴ２の上方には形成されておらず、従って制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥとの上方には形成されておらず、構造体ＫＴ１，ＫＴ２の周囲に形成されている。ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４上（金属シリサイド層ＳＬ１上）に位置する絶縁膜Ｚ１は、絶縁膜Ｚ２とｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４（金属シリサイド層ＳＬ１）とで挟まれており、また、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の側面上に位置する絶縁膜Ｚ１は、絶縁膜Ｚ２とサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とで挟まれている。
制御ゲート電極ＣＧの上部の金属シリサイド層ＳＬ２の上面と、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ２の上面と、ゲート電極ＧＥの上面と、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各上面と、絶縁膜Ｚ２の上面と、絶縁膜Ｚ１の端面とは、ほぼ同じ高さ位置にある。なお、絶縁膜Ｚ１の端面は、絶縁膜Ｚ２とサイドウォールスペーサＳＷとで挟まれた絶縁膜Ｚ１の端面（絶縁膜Ｚ１の延在方向の端の面）に対応している。また、高さ又は高さ位置について言及する場合は、半導体基板ＳＢの主面を基準として、半導体基板ＳＢの主面に略垂直な方向の高さ又は高さ位置を言うものとし、半導体基板ＳＢの主面に近い側を低い側、半導体基板ＳＢの主面から遠い側を高い側とする。
絶縁膜Ｚ３（第５絶縁膜）は、周辺回路領域１Ｂに形成され、絶縁膜Ｚ４（第３絶縁膜）は、メモリ領域１Ａに形成されている。具体的には、周辺回路領域１Ｂにおいて、構造体ＫＴ２（ＧＦ１，ＨＫ，ＧＥ，ＳＷ３，ＳＷ４）上と絶縁膜Ｚ１，Ｚ２上とに、絶縁膜Ｚ３が形成されている。また、メモリ領域１Ａにおいて、構造体ＫＴ１（ＧＦ１，ＭＺ，ＣＧ，ＭＧ，ＳＷ１，ＳＷ２）上と絶縁膜Ｚ１，Ｚ２上とに、絶縁膜Ｚ４が形成されている。
絶縁膜Ｚ３と絶縁膜Ｚ４とは、厚さ方向に重なってはいないが、平面方向（半導体基板ＳＢの主面に略平行な方向）に隣接している。換言すると、平面視において絶縁膜Ｚ３と絶縁膜Ｚ４とは重なっていないが、絶縁膜Ｚ３の側面（端面）と絶縁膜Ｚ４の側面（端面）とが互いに接しており、平面視において絶縁膜Ｚ３と絶縁膜Ｚ４とは互いに隣接している。絶縁膜Ｚ３の上面の高さ位置と、絶縁膜Ｚ４の上面の高さ位置とは、ほぼ同じである。
絶縁膜Ｚ５（第４絶縁膜）は、構造体ＫＴ１，ＫＴ２と絶縁膜Ｚ１，Ｚ２との上方に、絶縁膜Ｚ３および絶縁膜Ｚ４を覆うように形成されている。このため、絶縁膜Ｚ５は、絶縁膜Ｚ３上と絶縁膜Ｚ４上とに形成されている。絶縁膜Ｚ５の上面が、層間絶縁膜ＩＬの上面となっている。
層間絶縁膜ＩＬには層間絶縁膜ＩＬを貫通する後述のコンタクトホールＣＴが複数形成され、各コンタクトホールＣＴ内には後述のプラグＰＧが形成され、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には後述の絶縁膜ＺＦおよび配線Ｍ１が形成されているが、ここではその図示および説明は省略する。
図５は、本実施の形態の半導体装置の変形例の要部断面図であり、上記図１に対応している。
図５の変形例の半導体装置が、上記図１の半導体装置と相違しているのは、周辺回路領域１Ｂにおける絶縁膜ＨＫの形成領域である。上記図１の場合は、絶縁膜ＨＫは、ゲート電極ＧＥと半導体基板ＳＢ上の絶縁膜ＧＦ２との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ３との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４との間とにわたって、連続的に延在している。それに対して、図５の場合は、絶縁膜ＨＫは、ゲート電極ＧＥと半導体基板ＳＢ上の絶縁膜ＧＦ２との間には形成されているが、ゲート電極ＧＥとサイドウォールスペーサＳＷ３との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４との間には、絶縁膜ＨＫは形成されていない。これ以外については、図５の構造は、図１の構造と同様である。
図１と図５の相違は、絶縁膜ＨＫをいつ形成したかに依存している。すなわち、後述の図２２および図２３のように、ダミーゲート電極ＤＧを除去した後に、絶縁膜ＨＫを形成した場合は、図１の構造となる。一方、ダミーゲート電極ＤＧを形成した段階で、既に絶縁膜ＨＫを形成していた場合には、図５の構造となる。図１の場合と図５の場合のいずれも、本実施の形態および後述の実施の形態において採用することができる。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図６を参照して説明する。
図６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧であり、電圧Ｖｓは、半導体領域Ｓ１に印加する電圧であり、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧であり、電圧Ｖｄは、半導体領域Ｄ１に印加する電圧であり、ベース電圧Ｖｂは、ｐ型ウエルＰＷ１に印加される電圧である。図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されない。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、ソースサイド注入によるホットエレクトロン注入で書込みを行うＳＳＩ（Source Side Injection）方式と、ＦＮ（Fowler Nordheim）トンネリングにより書込みを行うＦＮ方式とがある。
ＳＳＩ方式の書込みでは、例えば図６の表のＡまたはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、ホットエレクトロンが、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、絶縁膜ＭＺ中の電荷蓄積部（絶縁膜ＭＺ２）にホットエレクトロン（電子）が注入される。注入された電子は、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図６の表のＣまたはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入する。注入された電子は、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇し、メモリトランジスタは書込み状態となる。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行うＢＴＢＴ方式と、ＦＮトンネリングにより消去を行うＦＮ方式とがある。
ＢＴＢＴ方式の消去では、例えば図６の表のＡまたはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図６の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入する。注入されたホールは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下し、メモリトランジスタは消去状態となる。
読出し時には、例えば図６の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値に設定することで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
図７〜図３３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図７〜図３３には、上記図１に対応する領域の断面図が示されている。
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴをＳＴＩ（Shallow Trench Isolation）法などにより形成する。
次に、メモリ領域１Ａの半導体基板ＳＢにｐ型ウエルＰＷ１を、周辺回路領域１Ｂの半導体基板ＳＢにｐ型ウエルＰＷ２を、イオン注入法を用いて形成する。
次に、図８に示されるように、メモリ領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面に、絶縁膜ＧＦを形成する。絶縁膜ＧＦは、例えば酸化シリコン膜からなり、熱酸化法などにより形成することができる。
次に、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成する。シリコン膜ＰＳ１は、ポリシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。シリコン膜ＰＳ１は、成膜時または成膜後に導電型不純物（例えばｎ型不純物）を導入してもよい。
次に、シリコン膜ＰＳ１上に絶縁膜ＣＰＺを形成する。絶縁膜ＣＰＺは、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
次に、図９に示されるように、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、メモリ領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。このとき、周辺回路領域１Ｂでは、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜は、パターニングされずにそのまま残存する。周辺回路領域１Ｂに残存するシリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、積層膜ＬＭと称することとする。
メモリ領域１Ａにおいて、積層体ＬＭ１の下に残存する絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する絶縁膜ＧＦ１となる。従って、メモリ領域１Ａにおいて、制御ゲート電極ＣＧが半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＦ１を介して形成され、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１が形成された状態となる。メモリ領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦは、パターニング工程で行うドライエッチングや、あるいはその後のウェットエッチングによって除去され得る。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化した後、図１０に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの表面上と積層体ＬＭ１の上面および側面上と積層膜ＬＭの上面および側面上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。このため、絶縁膜ＭＺは、半導体基板ＳＢ上に、積層体ＬＭ１および積層膜ＬＭを覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。なお、図面を見やすくするために、図１０では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図１０において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。
次に、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ上に、メモリ領域１Ａにおいては積層体ＬＭ１を覆うように、周辺回路領域１Ｂにおいては積層膜ＬＭを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成する。シリコン膜ＰＳ２は、ポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２は、成膜時または成膜後に導電型不純物（例えはｎ型不純物）を導入してもよい。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバックする。このシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングすることにより、積層体ＬＭ１の両方の側面上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１１に示されるように、メモリ領域１Ａにおいて、積層体ＬＭ１の一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、積層体ＬＭ１の他方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＳが形成される。メモリゲート電極ＭＧは、メモリ領域１Ａにおいて、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣合うように形成される。メモリゲート電極ＭＧ１とシリコンスペーサＳＳで覆われていない領域の絶縁膜ＭＺは露出される。
次に、図１２に示されるように、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＳが露出されるようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＳを除去する。メモリゲート電極ＭＧは、エッチングされずに残存する。その後、フォトレジストパターンは除去する。
次に、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリ領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１２には、この段階が示されている。
次に、図１３に示されるように、積層膜ＬＭをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた積層膜ＬＭからなる積層体ＬＭ２を周辺回路領域１Ｂに形成する。この際、メモリ領域１Ａはフォトレジストパターン（図示せず）で覆われているため、メモリゲート電極ＭＧや積層体ＬＭ１はエッチングされずに残存する。積層体ＬＭ２は、ダミーゲート電極ＤＧとその上のキャップ絶縁膜ＣＰ２とからなる。ダミーゲート電極ＤＧは、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ２は、パターニングされた絶縁膜ＣＰＺからなる。
周辺回路領域１Ｂにおいて、積層体ＬＭ２の下に残存する絶縁膜ＧＦが、上記絶縁膜ＧＦ２となる。周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧで覆われた部分以外の絶縁膜ＧＦは、パターニング工程で行うドライエッチングや、あるいはその後のウェットエッチングによって除去され得る。従って、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧが、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２を介して形成され、ダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ２が形成された状態となる。
次に、図１４に示されるように、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４を、イオン注入法を用いて形成する。
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２をマスクとして用いて半導体基板ＳＢにイオン注入することにより、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４を形成する。ｎ−型半導体領域Ｅ１，Ｅ２は、メモリゲート電極ＭＧと積層体ＬＭ１とからなる構造体の両側における半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成される。ｎ−型半導体領域Ｅ３，Ｅ４は、積層体ＬＭ２の両側における半導体基板ＳＢ（ｐ型ウエルＰＷ２）に形成される。ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４は、同じイオン注入工程で形成できるが、異なるイオン注入工程で形成してもよい。
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側面上と、積層体ＬＭ２の両側面上とに、サイドウォールスペーサＳＷ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）を形成する。
サイドウォールスペーサＳＷは、例えば次のようにして形成することができる。すなわち、上述のようにｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４を形成した後、図１５に示されるように、半導体基板ＳＢの主面上に、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２を覆うように、サイドウォールスペーサＳＷ用の絶縁膜ＺＭを形成する。絶縁膜ＺＭは、単層の絶縁膜または複数の絶縁膜を積層した積層膜（積層絶縁膜）であり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭは、窒化シリコン膜を含むことが好ましく、窒化シリコン膜の単体膜、あるいは、窒化シリコン膜を含む積層膜（例えば酸化シリコン膜と窒化シリコン膜との積層膜）からなる。それから、異方性エッチング技術により、絶縁膜ＺＭをエッチバックすることにより、図１６に示されるように、積層体ＬＭ１およびメモリゲート電極ＭＧの側面上と積層体ＬＭ２の両側面上とに、選択的に絶縁膜ＺＭを残してサイドウォールスペーサＳＷを形成し、他の領域の絶縁膜ＺＭを除去する。絶縁膜ＺＭが単層の絶縁膜からなる場合は、サイドウォールスペーサＳＷも単層の絶縁膜からなり、絶縁膜ＺＭが積層膜からなる場合は、サイドウォールスペーサＳＷも積層膜からなる。
サイドウォールスペーサＳＷ１は、メモリ領域１Ａにおいて、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側面上に形成される。また、サイドウォールスペーサＳＷ２は、メモリ領域１Ａにおいて、積層体ＬＭ１の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側面上に形成される。また、サイドウォールスペーサＳＷ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２のソース側の側面上に形成され、サイドウォールスペーサＳＷ４は、周辺回路領域１Ｂにおいて、積層体ＬＭ２のドレイン側の側面上に形成される。
サイドウォールスペーサＳＷを形成した後、図１７に示されるように、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４を、イオン注入法を用いて形成する。
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧと積層体ＬＭ１，ＬＭ２とサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とをマスクとして用いて半導体基板ＳＢにイオン注入することにより、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４を形成する。ｎ＋型半導体領域Ｈ１，Ｈ２は、メモリゲート電極ＭＧと積層体ＬＭ１とサイドウォールスペーサＳＷ１，ＳＷ２とからなる構造体の両側における半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成される。ｎ＋型半導体領域Ｈ３，Ｈ４は、積層体ＬＭ２とサイドウォールスペーサＳＷ３，ＳＷ４とからなる構造体の両側における半導体基板ＳＢ（ｐ型ウエルＰＷ２）に形成される。ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成してもよい。
このようにして、メモリ領域１Ａおよび周辺回路領域１Ｂのそれぞれに、ソース用の半導体領域（Ｓ１，Ｓ２）とドレイン用の半導体領域（Ｄ１，Ｄ２）とが形成される。
次に、ｎ−型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４およびｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
次に、図１８に示されるように、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４およびメモリゲート電極ＭＧの各上部に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて金属シリサイド層ＳＬ１を形成する。
金属シリサイド層ＳＬ１は、具体的には次のようにして形成することができる。すなわち、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ１形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４およびメモリゲート電極ＭＧのそれぞれの上部（上層部）を上記金属膜と反応させることで、金属シリサイド層ＳＬ１を形成する。その後、未反応の金属膜を除去し、図１８には、この段階の断面図が示されている。
なお、ここでは、メモリゲート電極ＭＧの上部にも金属シリサイド層ＳＬ１を形成する場合について説明したが、他の形態として、メモリゲート電極ＭＧの上部には、金属シリサイド層ＳＬ１を形成しない場合もあり得る。
次に、図１９に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２およびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を覆うように、絶縁膜（層間絶縁膜）ＳＺを形成する。すなわち、絶縁膜Ｚ１と絶縁膜Ｚ２とを順に形成する。
絶縁膜ＳＺは、絶縁膜Ｚ１と絶縁膜Ｚ１上の絶縁膜Ｚ２との積層膜からなる。絶縁膜Ｚ１は、好ましくは窒化シリコン膜であり、絶縁膜Ｚ２は、好ましくは酸化シリコン膜であり、絶縁膜Ｚ１の厚さ（形成膜厚）は、絶縁膜Ｚ２の厚さ（形成膜厚）よりも薄い。絶縁膜Ｚ１，Ｚ２は、例えばＣＶＤ法などを用いて形成することができる。
次に、図２０に示されるように、絶縁膜ＳＺの上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する。この工程を、「図２０の研摩工程」と称することとする。図２０の研磨工程により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧの各上面が露出される。すなわち、図２０の研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧの各上面が露出されるまで、研磨処理を行う。このため、図２０の研磨工程では、絶縁膜ＳＺを構成する絶縁膜Ｚ２および絶縁膜Ｚ１が研磨されるが、更に、キャップ絶縁膜ＣＰ１，ＣＰ２も研磨されて除去され、また、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各上部も研磨され得る。メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ１を形成していた場合は、図２０の研磨工程で、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１も研磨されて除去され得る。
図２０の研磨工程を終了すると、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とダミーゲート電極ＤＧの上面とが露出し、制御ゲート電極ＣＧの上面と、メモリゲート電極ＭＧの上面と、ダミーゲート電極ＤＧの上面と、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各上面と、絶縁膜Ｚ２の上面と、絶縁膜Ｚ１の端面とが、ほぼ同じ高さ位置となる。
次に、図２１に示されるように、絶縁膜ＳＺ上に、メモリ領域１Ａを覆い、かつ周辺回路領域１Ｂを露出する絶縁膜ＭＫを形成する。絶縁膜ＭＫは、後でダミーゲート電極ＤＧを除去する際のマスク層として機能する。絶縁膜ＭＫは、例えば、酸化シリコン膜または窒化シリコン膜などからなる。絶縁膜ＭＫは、メモリ領域１Ａと周辺回路領域１Ｂとを含む絶縁膜ＳＺ上に絶縁膜をＣＶＤ法などを用いて形成してから、その絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＭＫを形成することにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＭＫで覆われているため露出しておらず、一方、ダミーゲート電極ＤＧの上面は、絶縁膜ＭＫで覆われずに露出した状態になる。
次に、図２２に示されるように、ダミーゲート電極ＤＧをエッチングして除去する。この工程を、「図２２のエッチング工程」と称することとする。図２２のエッチング工程では、ダミーゲート電極ＤＧを選択的にエッチングするため、ダミーゲート電極ＤＧに比べて絶縁膜ＧＦ２，Ｚ１，Ｚ２，ＭＫおよびサイドウォールスペーサＳＷ（ＳＷ３，ＳＷ４）がエッチングされにくい条件でエッチングを行うことが好ましい。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、絶縁膜ＭＫで覆われているため、エッチングされずにそのまま残存する。
ダミーゲート電極ＤＧが除去されたことにより、溝（凹部、窪み部）ＴＲが形成される。溝ＴＲは、ダミーゲート電極ＤＧが除去された領域であり、ダミーゲート電極ＤＧを除去するまでダミーゲート電極ＤＧが存在していた領域に対応する。溝ＴＲの底面は、絶縁膜ＧＦ２の上面により形成され、溝ＴＲの側面は、サイドウォールスペーサＳＷ３，ＳＷ４により形成される。また、図２２のエッチング工程では、溝ＴＲの底部で絶縁膜ＧＦ２を残存させることが好ましく、それにより、溝ＴＲの底部で半導体基板ＳＢの基板領域（シリコン領域）が露出してエッチングされてしまうのを防止することができる。
次に、図２３に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲの底面および側面上を含む絶縁膜ＳＺ，ＭＫ上に、高誘電率絶縁膜からなる絶縁膜ＨＫを形成する。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥ１をスパッタリング法などを用いて形成する。
金属膜ＭＥ１としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。金属膜ＭＥ１は、金属伝導を示す導電膜であり、純金属膜や合金膜に限定されず、金属伝導を示す金属化合物膜であってもよい。また、金属膜ＭＥ１を積層膜とすることもできるが、その場合、その積層膜の少なくとも最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜の積層膜としてもよい。
次に、図２４に示されるように、溝ＴＲの外部の不要な金属膜ＭＥ１および絶縁膜ＨＫをＣＭＰ法などによって除去し、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥ１を残す。これにより、溝ＴＲ内に絶縁膜ＨＫを介して金属膜ＭＥ１（ゲート電極ＧＥ）が埋め込まれた状態になる。その後、絶縁膜ＭＫを除去するが、絶縁膜ＭＫは、溝ＴＲの外部の金属膜ＭＥ１および絶縁膜ＨＫを除去する際のＣＭＰ処理で除去することもできる。
このようにして、図２４の構造が得られ、ダミーゲート電極ＤＧが除去された領域である溝ＴＲ内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥが形成される。
本実施の形態では、ダミーゲート電極ＤＧを除去してゲート電極ＧＥに置き換え、このゲート電極ＧＥを周辺回路領域１ＢのＭＩＳＦＥＴ２のゲート電極として用いている。このため、ダミーゲート電極ＤＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥは、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
また、ここで説明したように、ダミーゲート電極ＤＧを除去した後に絶縁膜ＨＫを形成した場合は、ゲート電極ＧＥと半導体基板ＳＢ上の絶縁膜ＧＦ２との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ３との間と、ゲート電極ＧＥとサイドウォールスペーサＳＷ４との間とにわたって、絶縁膜ＨＫが連続的に延在した状態になる。
変形例として、ダミーゲート電極ＤＧを形成した段階で、既に絶縁膜ＨＫを形成しておくこともできる。例えば、上記絶縁膜ＧＦを形成した後、半導体基板ＳＢの主面全面上に絶縁膜ＨＫを形成してから、メモリ領域１Ａの絶縁膜ＨＫを選択的に除去し、かつ、周辺回路領域１Ｂの絶縁膜ＨＫは残し、この状態で上記シリコン膜ＰＳ１を形成する。これにより、ダミーゲート電極ＤＧの下に絶縁膜ＨＫが存在することになるため、図２２のエッチング工程の後に、絶縁膜ＨＫ形成工程を行わずに、金属膜ＭＥ１形成工程を行うことができ、その後、金属膜ＭＥ１をＣＭＰ処理することによりゲート電極ＧＥを形成すればよい。この場合は、上記図５のように、ゲート電極ＧＥの下には絶縁膜ＨＫが形成されているが、ゲート電極ＧＥとサイドウォールスペーサＳＷ３，ＳＷ４との間には、絶縁膜ＨＫは形成されていない状態になる。
次に、図２５に示されるように、絶縁膜ＳＺ（Ｚ１，Ｚ２）上に、周辺回路領域１Ｂを覆い、かつメモリ領域１Ａを露出する絶縁膜Ｚ３を形成する。絶縁膜Ｚ３は、メモリ領域１Ａと周辺回路領域１Ｂとを含む絶縁膜ＳＺ上に絶縁膜をＣＶＤ法などを用いて形成してから、その絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜Ｚ３を形成することにより、ゲート電極ＧＥは絶縁膜Ｚ３で覆われているため露出しておらず、一方、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ各上面は、絶縁膜Ｚ３で覆われずに露出した状態になる。絶縁膜Ｚ３は、好ましくは酸化シリコン膜からなる。
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部に、サリサイド技術を用いて金属シリサイド層ＳＬ２を形成する。
金属シリサイド層ＳＬ２は、具体的には次のようにして形成することができる。すなわち、図２６に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上面上を含む絶縁膜ＳＺ，絶縁膜Ｚ３上に、金属シリサイド層ＳＬ２形成用の金属膜ＭＥ２を形成する。この金属膜ＭＥ２は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに接している。それから、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部（上層部）を金属膜ＭＥ２と反応させることで、金属シリサイド層ＳＬ２を形成する。その後、未反応の金属膜ＭＥ２を除去し、図２７には、この段階の断面図が示されている。
次に、図２８に示されるように、絶縁膜ＳＺ上および絶縁膜Ｚ３上に、絶縁膜Ｚ４ａを形成する。絶縁膜Ｚ４ａは、窒化シリコン膜または酸化アルミニウム膜からなり、より好ましくは窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜Ｚ４ａは、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成される。このため、絶縁膜Ｚ３が形成されている領域（周辺回路領域１Ｂ）では、絶縁膜Ｚ３上に絶縁膜Ｚ４ａが形成される。また、絶縁膜Ｚ３が形成されていない領域（メモリ領域１Ａ）では、絶縁膜ＳＺ（Ｚ１，Ｚ２）上と、制御ゲート電極ＣＧ（金属シリサイド層ＳＬ２）上と、メモリゲート電極ＭＧ（金属シリサイド層ＳＬ２）上と、サイドウォールスペーサＳＷ１，ＳＷ２の各上面上とに、絶縁膜Ｚ４ａが形成される。つまり、絶縁膜Ｚ４ａは、上記構造体ＫＴ１と絶縁膜ＳＺと絶縁膜Ｚ３とを覆うように形成される。
次に、図２９に示されるように、絶縁膜Ｚ３上の絶縁膜Ｚ４ａを、ＣＭＰ法などを用いて研磨して除去する。この際、ＣＭＰ処理の研摩時間を調整することなどによって、絶縁膜Ｚ３上には絶縁膜Ｚ４ａが残存しないようにするとともに、絶縁膜Ｚ３が形成されていない領域（メモリ領域１Ａ）における絶縁膜Ｚ４ａは、層状に残存させる。残存する絶縁膜Ｚ４ａが、上記絶縁膜Ｚ４となる。絶縁膜Ｚ３上の絶縁膜Ｚ４ａをＣＭＰ法で除去した場合には、平面視において絶縁膜Ｚ３と絶縁膜Ｚ４とは互いに隣接し、絶縁膜Ｚ３の側面（端面）と絶縁膜Ｚ４の側面（端面）とが互いに接した状態になる。絶縁膜Ｚ４は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを覆っているが、ゲート電極ＧＥ上には配置されていない。
次に、図３０に示されるように、絶縁膜Ｚ３および絶縁膜Ｚ４上に、絶縁膜（層間絶縁膜）Ｚ５を形成する。絶縁膜Ｚ５は、好ましくは酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜Ｚ５の厚さは、好ましくは、絶縁膜Ｚ３，Ｚ４の各厚さよりも厚い。絶縁膜Ｚ５は、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成され、従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥとサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と絶縁膜ＳＺ（Ｚ１，Ｚ２）との上方に形成される。このため、絶縁膜Ｚ５は、絶縁膜Ｚ３および絶縁膜Ｚ４を覆うように形成され、すなわち、メモリ領域１Ａにおいては、絶縁膜Ｚ４上に絶縁膜Ｚ５が形成され、周辺回路領域１Ｂにおいては、絶縁膜Ｚ３上に絶縁膜Ｚ５が形成される。絶縁膜Ｚ５の形成後、絶縁膜Ｚ５の上面をＣＭＰ法により研磨するなどして、絶縁膜Ｚ５の上面の平坦性を高めることもでき、これは後述の実施の形態２〜４も同様である。絶縁膜ＳＺ（すなわち絶縁膜Ｚ１，Ｚ２）と絶縁膜Ｚ３と絶縁膜Ｚ４と絶縁膜Ｚ５とにより、上記層間絶縁膜ＩＬが形成される。
次に、図３１に示されるように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬをドライエッチングすることにより、層間絶縁膜ＩＬにコンタクトホールＣＴを形成する。コンタクトホールＣＴは、絶縁膜Ｚ１をエッチングストッパ膜として用いるＳＡＣ（Self-Aligned Contact）技術を用いて、形成することができる。
具体的には、まず、層間絶縁膜ＩＬ上に、すなわち絶縁膜Ｚ５上に、フォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、コンタクトホールＣＴ形成予定領域に開口部を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ５（酸化シリコン膜）をエッチングする第１エッチングステップを行う。第１エッチングステップでは、絶縁膜Ｚ５，Ｚ３，Ｚ２（酸化シリコン膜）に比べて絶縁膜Ｚ４，Ｚ１（窒化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第１エッチングステップでは、メモリ領域１Ａにおいては、絶縁膜Ｚ５を貫通するコンタクトホールＣＴが形成され、コンタクトホールＣＴの底部で絶縁膜Ｚ４が露出されるが、この絶縁膜Ｚ４をエッチングストッパとして機能させる。一方、周辺回路領域１Ｂにおいては、第１エッチングステップで、絶縁膜Ｚ５（酸化シリコン膜）がエッチングされ、更に絶縁膜Ｚ３，Ｚ２（酸化シリコン膜）がエッチングされ得る。このため、周辺回路領域１Ｂにおいて、絶縁膜Ｚ５，Ｚ３，Ｚ２にコンタクトホールＣＴが形成されるが、そのコンタクトホールＣＴが絶縁膜Ｚ２を貫通する前にエッチングが終了するように、第１エッチングステップのエッチング時間を設定しておく。
それから、フォトレジストパターンをエッチングマスクとして用いて主としてメモリ領域１Ａの絶縁膜Ｚ４をエッチングする第２エッチングステップを行う。第２エッチングステップでは、絶縁膜Ｚ４，Ｚ１（窒化シリコン膜）に比べて絶縁膜Ｚ５，Ｚ３，Ｚ２（酸化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第２エッチングステップでは、メモリ領域１Ａにおいては、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ４がエッチングされてコンタクトホールＣＴが絶縁膜Ｚ５，Ｚ４を貫通し、コンタクトホールＣＴの底部で絶縁膜Ｚ２が露出されるが、この絶縁膜Ｚ２をエッチングストッパとして機能させる。一方、周辺回路領域１Ｂにおいては、第２エッチングステップでは、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ２はエッチングされにくいため、第２エッチングステップを終了してもコンタクトホールＣＴは絶縁膜Ｚ２を貫通しておらず、コンタクトホールＣＴの底部で絶縁膜Ｚ１は露出されない。
それから、フォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ２をエッチングする第３エッチングステップを行う。第３エッチングステップでは、絶縁膜Ｚ５，Ｚ３，Ｚ２（酸化シリコン膜）に比べて絶縁膜Ｚ４，Ｚ１（窒化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第３エッチングステップでは、メモリ領域１Ａにおいては、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ２がエッチングされてコンタクトホールＣＴが絶縁膜Ｚ５，Ｚ４，Ｚ２を貫通し、コンタクトホールＣＴの底部で絶縁膜Ｚ１が露出されるが、この絶縁膜Ｚ１をエッチングストッパとして機能させる。一方、周辺回路領域１Ｂにおいては、第３エッチングステップでは、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ２がエッチングされてコンタクトホールＣＴが絶縁膜Ｚ５，Ｚ３，Ｚ２を貫通し、コンタクトホールＣＴの底部で絶縁膜Ｚ１が露出されるが、この絶縁膜Ｚ１をエッチングストッパとして機能させる。
それから、フォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ１をエッチングする第４エッチングステップを行う。第４エッチングステップでは、絶縁膜Ｚ１（窒化シリコン膜）に比べて金属シリサイド層ＳＬ１や基板領域（シリコン基板領域）がエッチングされにくいエッチング条件で、エッチングを行う。第４エッチングステップでは、メモリ領域１Ａにおいては、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ１がエッチングされてコンタクトホールＣＴが絶縁膜Ｚ５，Ｚ４，Ｚ２，Ｚ１を貫通し、コンタクトホールＣＴの底部では、ｎ＋型半導体領域Ｈ１，Ｈ２の上部の金属シリサイド層ＳＬ１が露出される。一方、周辺回路領域１Ｂにおいては、第４エッチングステップでは、コンタクトホールＣＴの底部で露出する絶縁膜Ｚ１がエッチングされてコンタクトホールＣＴが絶縁膜Ｚ５，Ｚ３，Ｚ２，Ｚ１を貫通し、コンタクトホールＣＴの底部では、ｎ＋型半導体領域Ｈ３，Ｈ４の上部の金属シリサイド層ＳＬ１が露出される。
このようにして、メモリ領域１Ａおよび周辺回路領域１ＢにそれぞれコンタクトホールＣＴを形成することができる。なお、エッチングされにくいことは、エッチング速度が遅い（小さい）ことに対応している。
次に、図３２に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホールＣＴ内を含む層間絶縁膜ＩＬ上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要なタングステン膜およびバリア導体膜をＣＭＰ法などによって除去することにより、プラグＰＧを形成することができる。
メモリ領域１Ａにおいては、ｎ＋型半導体領域Ｈ１，Ｈ２のそれぞれの上方において、絶縁膜Ｚ５，Ｚ４，Ｚ２，Ｚ１を貫通するようにコンタクトホールＣＴが形成され、そのコンタクトホールＣＴに埋め込まれたプラグＰＧは、ｎ＋型半導体領域Ｈ１，Ｈ２上に形成されている金属シリサイド層ＳＬ１に接して電気的に接続される。また、周辺回路領域１Ｂにおいては、ｎ＋型半導体領域Ｈ３，Ｈ４のそれぞれの上方において、絶縁膜Ｚ５，Ｚ３，Ｚ２，Ｚ１を貫通するようにコンタクトホールＣＴが形成され、そのコンタクトホールＣＴに埋め込まれたプラグＰＧは、ｎ＋型半導体領域Ｈ３，Ｈ４上に形成されている金属シリサイド層ＳＬ１に接して電気的に接続される。従って、メモリ領域１Ａにおいては、ｎ＋型半導体領域Ｈ１に電気的に接続されたプラグＰＧと、ｎ＋型半導体領域Ｈ２に電気的に接続されたプラグＰＧとが形成され、また、周辺回路領域１Ｂにおいては、ｎ＋型半導体領域Ｈ３に電気的に接続されたプラグＰＧと、ｎ＋型半導体領域Ｈ４に電気的に接続されたプラグＰＧとが形成される。また、図３２の断面には示されないが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥにそれぞれ電気的に接続されたプラグＰＧを形成することもできる。
次に、図３３に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に絶縁膜ＺＦを形成してから、この絶縁膜ＺＦに配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を形成する（埋め込む）。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に形成され、プラグＰＧの上面は、配線Ｍ１に接して電気的に接続される。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域Ｈ１、ｎ＋型半導体領域Ｈ２、ｎ＋型半導体領域Ｈ３、ｎ＋型半導体領域Ｈ４、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、あるいはゲート電極ＧＥなどと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態では、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ上にキャップ絶縁膜ＣＰ１，ＣＰ２を形成した場合について説明した。他の形態として、キャップ絶縁膜ＣＰ１，ＣＰ２の形成を省略することもできる。
＜検討の経緯について＞
図３４および図３５は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図であり、上記図７〜図３３に相当する領域の断面が示されている。
第１検討例の場合は、本実施の形態と同様にして上記図２７の構造を得た後、本実施の形態とは異なり、上記絶縁膜Ｚ４ａ，Ｚ４を形成することなく、図３４に示されるように、絶縁膜Ｚ５を形成する。このため、第１検討例の場合は、メモリ領域１Ａにおいては、絶縁膜Ｚ５の下に上記絶縁膜Ｚ４に相当するものは、形成されていない。このため、第１検討例の場合は、周辺回路領域１Ｂにおける層間絶縁膜ＩＬ１０１は、絶縁膜Ｚ１，Ｚ２，Ｚ３，Ｚ５で構成され、メモリ領域１Ａにおける層間絶縁膜ＩＬ１０１は、絶縁膜Ｚ１，Ｚ２，Ｚ５で構成されている。
その後、第１検討例の場合も、図３５に示されるように、層間絶縁膜ＩＬ１０１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内にプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１０１上に、絶縁膜ＺＦおよび配線Ｍ１を形成する。
本発明者の検討によれば、図３４および図３５の第１検討例の半導体装置においては、次のような課題が発生することが分かった。
水素（水素原子または水素イオン）は、種々の膜中を拡散しやすい。拡散した水素がメモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）にまで到達してしまうと、その水素に起因して電荷蓄積部（ＭＺ２）中に浅いトラップ準位が形成される虞がある。この水素に起因したトラップ準位は、浅いエネルギー位置に形成されるため、そのトラップ準位に捕獲された電荷（ここでは電子）は、安定して保持されにくく、そのトラップ準位から抜けやすい。それゆえ、水素に起因した浅いトラップ準位に捕獲されている電荷の量は変動しやすい。水素に起因した浅いトラップ準位に捕獲された電荷の量が変動すると、それに伴ってメモリトランジスタのしきい値電圧も変動する。このため、絶縁膜ＭＺ中の電荷蓄積部に水素に起因した浅いトラップ準位が形成されてしまうと、メモリトランジスタのしきい値電圧の変動が生じやすくなり、ひいては、不揮発性メモリを備える半導体装置の信頼性を低下させてしまう。このため、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（ＭＺ２）にまで水素が拡散する現象は、防ぐことが望ましい。
メモリゲート電極ＭＧの下の絶縁膜ＭＺにまで水素が拡散する現象が生じる場合、その水素の由来（供給源）は、いくつかある。水素の由来（供給源）の一つは、絶縁膜Ｚ５および絶縁膜ＺＦや、絶縁膜ＺＦよりも更に上層の絶縁膜（層間絶縁膜）中に含まれている水素である。すなわち、層間絶縁膜に使用する絶縁膜として、酸化シリコン系の絶縁膜は適しているが、成膜時に膜中に水素がある程度含まれてしまう。このため、絶縁膜Ｚ５および絶縁膜ＺＦや、絶縁膜ＺＦよりも更に上層の絶縁膜（層間絶縁膜）中には、ある程度の水素が含まれ得る。これらの絶縁膜中に含まれる水素が、種々の高温工程で拡散し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中にまで水素が到達する場合がある。
また、水素の由来（供給源）の他の一つは、表面保護膜（パッシベーション膜）を形成した後に行う水素アニールである。この水素アニールにより、水素が表面保護膜やその下の複数の層間絶縁膜中を拡散（通過）し、更にメモリゲート電極ＭＧ中も拡散（通過）して絶縁膜ＭＺに水素が到達する場合がある。また、配線形成工程で水素アニールを行う場合には、その水素アニールも水素の供給源となり得る。
また、上述した水素アニールを行わなかったとしても、複数の絶縁膜（層間絶縁膜）と複数の配線層とで構成される配線構造（多層配線構造）を、その配線構造中に水素が存在しないように形成することは難しいため、水素の供給源を無くすことは難しい。
そこで、本発明者は、水素に対するバリア性を有するバリア膜を用いて、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中に水素が拡散するのを防ぐことを検討した。図３６および図３７は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図であり、上記図７〜図３５に相当する領域の断面が示されている。
第２検討例の場合は、本実施の形態と同様にして上記図２７の構造を得た後、図３６に示されるように、メモリ領域１Ａおよび周辺回路領域１Ｂに窒化シリコン膜からなる絶縁膜Ｚ２０４を形成し、その後に、本実施の形態とは異なり絶縁膜Ｚ２０４のＣＭＰ処理は行わずに、その絶縁膜Ｚ２０４上に上記絶縁膜Ｚ５を形成する。このため、第２検討例では、図３６に示されるように、メモリ領域１Ａと周辺回路領域１Ｂとの両方において、絶縁膜Ｚ５の下に窒化シリコン膜からなる絶縁膜Ｚ１０４が残存している。このため、第２検討例の場合は、周辺回路領域１Ｂにおける層間絶縁膜ＩＬ２０１は、絶縁膜Ｚ１，Ｚ２，Ｚ３，Ｚ２０４，Ｚ５で構成され、メモリ領域１Ａにおける層間絶縁膜ＩＬ２０１は、絶縁膜Ｚ１，Ｚ２，Ｚ２０４，Ｚ５で構成されている。
その後、第２検討例の場合も、図３７に示されるように、層間絶縁膜ＩＬ２０１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内にプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ２０１上に、絶縁膜ＺＦおよび配線Ｍ１を形成する。
図３６および図３７の第２検討例の場合は、図３４および図３５の第１検討例に関連しで説明した課題を解決または改善することができる。以下、その理由について説明する。
本発明者は、水素の拡散を防止するバリア膜について検討し、その結果、窒化シリコン膜と酸化アルミニウム膜は、水素に対する高いバリア性を有しており、水素の拡散を防止するバリア膜として相応しいことが分かった。
そこで、第２の検討例では、窒化シリコン膜からなる絶縁膜Ｚ２０４を追加し、この絶縁膜Ｚ２０４を、水素に対するバリア膜として用いている。メモリ領域１Ａにおいて、窒化シリコン膜からなる絶縁膜Ｚ２０４が存在することにより、絶縁膜Ｚ２０４を越えてメモリゲート電極ＭＧや制御ゲート電極ＣＧ側に水素が拡散するのを抑制または防止できるため、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（ＭＺ）にまで水素が拡散してしまうのを防止できる。これにより、絶縁膜ＭＺ中の電荷蓄積部に水素に起因した浅いトラップ準位が形成されてしまうのを防ぐことができ、そのような浅いトラップ準位に起因したメモリトランジスタのしきい値電圧の変動を防止することができる。
しかしながら、本発明者の検討によれば、図３６および図３７の第２検討例の半導体装置においては、次のような課題が発生することが分かった。
不揮発性メモリではなく周辺回路用のＭＩＳＦＥＴにおいては、半導体基板ＳＢとゲート絶縁膜との界面（ここでは半導体基板ＳＢと絶縁膜ＧＦ２との界面）に、ダングリングボンドに起因した界面準位が形成されることが懸念され、その界面準位に起因してＭＩＳＦＥＴのしきい値電圧の変動や駆動力の低下が生じる虞がある。このため、周辺回路用のＭＩＳＦＥＴにおいては、半導体基板ＳＢとゲート絶縁膜との界面に存在するダングリングボンドに水素を結合させてそのダングリングボンドを終端させておくことが望ましい。そうすることで、周辺回路用のＭＩＳＦＥＴにおいて、半導体基板ＳＢとゲート絶縁膜との界面には、ダングリングボンドに起因した界面準位が形成されにくくなるため、そのような界面準位に起因した不具合が生じにくくなる。
しかしながら、第２検討例の場合は、メモリ領域１Ａだけでなく周辺回路領域１Ｂにも、窒化シリコン膜からなる絶縁膜Ｚ２０４が存在しているため、メモリ領域１Ａだけでなく周辺回路領域１Ｂにおいても、絶縁膜Ｚ２０４を越えてゲート電極ＧＥ側に水素が拡散するのが防止されてしまう。このため、周辺回路領域１Ｂにおいては、半導体基板ＳＢとゲート絶縁膜との界面にまで水素を供給することは難しくなる。従って、周辺回路領域１ＢのＭＩＳＦＥＴにおいては、半導体基板ＳＢとゲート絶縁膜との界面に存在するダングリングボンドに水素を結合させることが難しくなり、そのダングリングボンドを終端させることが困難となる。このため、周辺回路領域１ＢのＭＩＳＦＥＴにおいて、半導体基板ＳＢとゲート絶縁膜との界面には、ダングリングボンドに起因した界面準位が形成されやくすくなるため、そのような界面準位に起因した不具合が生じやすくなる。
従って、図３４および図３５の第１検討例の場合は、メモリ領域１Ａの不揮発性メモリの信頼性が低下する虞があり、一方、図３６および図３７の第２検討例の場合は、周辺回路領域１ＢのＭＩＳＦＥＴの信頼性が低下する懸念がある。従って、第１検討例と第２検討例のいずれの場合も、半導体装置の信頼性が低下してしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣおよび周辺回路用のＭＩＳＦＥＴ２を備える半導体装置である。半導体装置を構成する半導体基板ＳＢ内には、メモリセルＭＣを構成する半導体領域Ｓ１，Ｄ１とＭＩＳＦＥＴ２を構成する半導体領域Ｓ２，Ｄ２とが形成されている。また、半導体装置を構成する半導体基板ＳＢ上には、メモリセルＭＣを構成する絶縁膜ＧＦ１，ＭＺと制御ゲート電極ＣＧとメモリゲート電極ＭＧとサイドウォールスペーサＳＷ１，ＳＷ２とからなる構造体ＫＴ１と、ＭＩＳＦＥＴ２を構成する絶縁膜ＧＦ２，ＨＫとゲート電極ＧＥとサイドウォールスペーサＳＷ３，ＳＷ４とからなる構造体ＫＴ２とが形成されている。そして、半導体基板ＳＢ上に、構造体ＫＴ１，ＫＴ２を覆うように、層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬ上に配線Ｍ１が形成されている。
本実施の形態の第１の特徴は、層間絶縁膜ＩＬは、半導体領域Ｓ１，Ｄ１，Ｓ２，Ｄ２上とサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の側面上とに形成された絶縁膜Ｚ１と、絶縁膜Ｚ１上に形成された絶縁膜Ｚ２と、構造体ＫＴ１上に形成された絶縁膜Ｚ４とを含んでおり、絶縁膜Ｚ４は、窒化シリコンまたは酸化アルミニウムからなることである。メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上方には絶縁膜Ｚ４が存在している。後述の実施の形態２，３，４も、この第１の特徴を備えている。但し、後述の実施の形態４では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧではなく、後述の制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１が構造体ＫＴ１を構成する。なお、半導体領域Ｓ１，Ｄ１，Ｓ２，Ｄ２の上部に金属シリサイド層ＳＬ１が形成されている場合は、絶縁膜Ｚ１は、半導体領域Ｓ１，Ｄ１，Ｓ２，Ｄ２の上部の金属シリサイド層ＳＬ１上とサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の側面上とに形成される。
本実施の形態の第２の特徴は、絶縁膜Ｚ１が窒化シリコンからなるか、あるいは、サイドウォールスペーサＳＷ１，ＳＷ２が窒化シリコン膜を含んでいることである。後述の実施の形態２，３，４も、この第２の特徴を備えている。
本実施の形態の第３の特徴は、構造体ＫＴ２の上方には絶縁膜Ｚ４は配置されておらず、層間絶縁膜ＩＬは、ゲート電極ＧＥの上方に配置される窒化シリコン膜を含んでおらず、かつ、ゲート電極ＧＥの上方に配置される酸化アルミニウム膜も含んでいないことである。なお、後述の実施の形態２，３，４も、この第３の特徴を備えている。
本実施の形態では、第１の特徴と第２の特徴とにより、上記第１検討例に関連して説明した課題を改善または解決し、不揮発性メモリの信頼性を向上することができる。
すなわち、窒化シリコン膜と酸化アルミニウム膜は、水素に対する高いバリア性を有している。このため、本実施の形態では、窒化シリコンまたは酸化アルミニウムからなる絶縁膜Ｚ４（すなわち水素に対するバリア性を有する膜）を構造体ＫＴ１上に形成し、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上方に絶縁膜Ｚ４が存在するようにしており、この絶縁膜Ｚ４を、水素の拡散を防止するバリア膜として機能させることができる。これにより、メモリ領域１Ａにおいて、絶縁膜Ｚ４を越えてメモリゲート電極ＭＧや制御ゲート電極ＣＧ側に水素が拡散するのを抑制または防止することができるため、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（絶縁膜ＭＺ）にまで水素が拡散してしまうのを抑制または防止できる。
更に、本実施の形態では、絶縁膜Ｚ１が窒化シリコンからなるか（すなわち絶縁膜Ｚ１が水素に対するバリア性を有するか）、あるいは、サイドウォールスペーサＳＷ１，ＳＷ２が窒化シリコン膜（すなわち水素に対するバリア性を有する膜）を含んでいる。絶縁膜Ｚ１が窒化シリコンからなる場合は、絶縁膜Ｚ１も水素に対するバリア膜として機能することができるため、絶縁膜Ｚ１を越えてメモリゲート電極ＭＧや制御ゲート電極ＣＧ側に水素が拡散するのを抑制または防止することができる。また、サイドウォールスペーサＳＷ１，ＳＷ２が窒化シリコン膜を含んでいる場合は、サイドウォールスペーサＳＷ１，ＳＷ２に含まれる窒化シリコン膜も、水素に対するバリア膜として機能することができるため、サイドウォールスペーサＳＷ１，ＳＷ２を越えてメモリゲート電極ＭＧや制御ゲート電極ＣＧ側に水素が拡散するのを抑制または防止することができる。すなわち、サイドウォールスペーサＳＷ１，ＳＷ２と絶縁膜Ｚ１とのうちの少なくとも一方が水素に対するバリア膜として機能することができる。
つまり、本実施の形態では、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上方に位置する絶縁膜Ｚ４が水素に対するバリア膜として機能し、かつ、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの横方向に位置するサイドウォールスペーサＳＷ１，ＳＷ２と絶縁膜Ｚ１とのうちの少なくとも一方が水素に対するバリア膜として機能する。このため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、水素に対するバリア膜で囲まれている。絶縁膜Ｚ４が、上方（絶縁膜Ｚ５）からメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ側への水素の拡散を防止し、絶縁膜Ｚ１またはサイドウォールスペーサＳＷ１，ＳＷ２が、構造体ＫＴ１の横側（絶縁膜Ｚ２）からメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ側への水素の拡散を防止する。これにより、上下方向と横方向の両方において、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに水素が拡散するのを抑制または防止することができるため、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（絶縁膜ＭＺ）にまで水素が拡散してしまうのを的確に抑制または防止することができる。これにより、絶縁膜ＭＺ中の電荷蓄積部に水素に起因した浅いトラップ準位が形成されてしまうのを抑制または防止することができ、そのような浅いトラップ準位に起因したメモリトランジスタのしきい値電圧の変動を、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の信頼性を向上させることができる。
そして、本実施の形態では、上記第３の特徴により、上記第２検討例に関連して説明した課題を改善または解決し、周辺回路のＭＩＳＦＥＴの信頼性を向上することができる。
すなわち、本実施の形態では、水素に対するバリア性を有する絶縁膜Ｚ４は、構造体ＫＴ２の上方には配置されておらず、層間絶縁膜ＩＬは、ゲート電極ＧＥの上方に配置される窒化シリコン膜を含んでおらず、かつ、ゲート電極ＧＥの上方に配置される酸化アルミニウム膜も含んでいない。つまり、層間絶縁膜ＩＬは、ゲート電極ＧＥの上方に配置されかつ水素に対するバリア性を有する膜を含んでいない。絶縁膜Ｚ３，Ｚ５は、いずれも、窒化シリコンおよび酸化アルミニウム以外の絶縁材料からなり、好ましくは酸化シリコンからなり、絶縁膜Ｚ５とゲート電極ＧＥとの間には、窒化シリコン膜および酸化アルミニウム膜のいずれも形成されていない。層間絶縁膜ＩＬが含んでいるバリア膜（水素に対するバリア性を有する膜）は、絶縁膜Ｚ４と絶縁膜Ｚ１であるが、そのバリア膜(Ｚ１，Ｚ４)は、ゲート電極ＧＥの上方には配置されていない。
このため、周辺回路領域１Ｂにおいては、ゲート電極ＧＥ側に水素を拡散させることができ、ゲート電極ＧＥの下のゲート絶縁膜と半導体基板ＳＢとの界面にまで水素を供給することができる。従って、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴにおいては、ゲート電極ＧＥの下のゲート絶縁膜と半導体基板ＳＢとの界面に存在するダングリングボンドに水素を結合させることができ、そのダングリングボンドを終端させることができる。このため、周辺回路領域１ＢのＭＩＳＦＥＴにおいて、半導体基板ＳＢとゲート絶縁膜との界面には、ダングリングボンドに起因した界面準位が形成されにくくなるめ、そのような界面準位に起因した不具合が生じるのを抑制または防止することができる。従って、周辺回路領域１ＢのＭＩＳＦＥＴの信頼性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。
一般的な（不揮発性メモリ以外の）ＭＩＳＦＥＴにおいては、半導体基板ＳＢとゲート絶縁膜との界面に水素が供給されることが望ましいのに対して、不揮発性メモリにおいては、ゲート絶縁膜中に電荷を保持することで情報を記憶するという素子の特徴を考慮すると、ゲート絶縁膜中に水素が供給されることは望ましくない。このことに気づいたからこそ、本実施の形態では、層間絶縁膜ＩＬを、水素に対するバリア膜を含む複数の膜で構成し、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ側への水素の拡散を防止しながら、ゲート電極ＧＥへの水素の拡散は遮られないように、バリア膜の配置位置を設計している。これにより、上記第１検討例に関連して説明した課題と、上記第２検討例に関連して説明した課題との両方を解決または改善することができる。本実施の形態では、メモリ領域１Ａの不揮発性メモリの信頼性と周辺回路領域１ＢのＭＩＳＦＥＴの信頼性の両方を向上させることができるため、半導体装置の総合的な信頼性を向上させることができる。
また、本実施の形態では、絶縁膜Ｚ４は、窒化シリコンまたは酸化アルミニウムからなるが、窒化シリコン膜と酸化アルミニウム膜が、水素に対するバリア性に優れているからである。しかしながら、絶縁膜Ｚ４が窒化シリコン膜であれば、より好ましい。なぜなら、窒化シリコン膜は、半導体装置に対する使用実績が長く、信頼性に優れた窒化シリコン膜を的確に形成する成膜技術が確立されているからである。また、水素に対するバリア性自体も、酸化アルミニウム膜よりも窒化シリコン膜の方が優れている。また、例えば、絶縁膜Ｚ１として窒化シリコン膜を用いる場合や、サイドウォールスペーサＳＷを形成するのに窒化シリコン膜を用いる場合など、窒化シリコン膜を成膜する機会は多く、それらの窒化シリコン膜を形成するのに用いた成膜装置を、絶縁膜Ｚ４の成膜工程に利用することも可能になる。従って、水素に対するバリア性、膜自身の信頼性、成膜装置および成膜時間などの観点で、絶縁膜Ｚ４としては、酸化アルミニウム膜を用いるよりも、窒化シリコン膜を用いた方が、より好ましい。
また、上記図３４および図３５の第１検討例の場合は、周辺回路領域１Ｂに絶縁膜Ｚ３が形成され、メモリ領域１Ａには絶縁膜３が形成されていないことから、周辺回路領域１Ｂにおける配線Ｍ１とゲート電極ＧＥとの間の距離に比べて、メモリ領域１Ａにおける配線Ｍ１とゲート電極（ＭＧ，ＣＧ）との間の距離が短くなり、メモリ領域１Ａにおける配線Ｍ１とゲート電極（ＭＧ，ＣＧ）との間の耐圧が低くなる懸念がある。
それに対して、本実施の形態では、周辺回路領域１Ｂに絶縁膜Ｚ３が形成され、メモリ領域１Ａには絶縁膜４が形成されていることで、メモリ領域１Ａにおける配線Ｍ１とゲート電極（ＭＧ，ＣＧ）との間の距離を、周辺回路領域１Ｂにおける配線Ｍ１とゲート電極ＧＥとの間の距離とほぼ同程度とすることができる。このため、第１検討例の場合に比べて、メモリ領域１Ａにおける配線Ｍ１とゲート電極（ＭＧ，ＣＧ）との間の耐圧を向上させることができる。この観点で、絶縁膜Ｚ４の厚さは、絶縁膜Ｚ３の厚さと同程度とすることができる。
また、水素に対するバリア性などを考慮すると、絶縁膜Ｚ４の厚さは、例えば５〜５０ｎｍ程度が好適である。また、絶縁膜Ｚ５の厚さは、絶縁膜Ｚ４の厚さよりも厚くすることができ、例えば３０〜５００ｎｍ程度とすることができる。また、絶縁膜Ｚ３の厚さは、例えば５〜５０ｎｍ程度とすることができる。
（実施の形態２）
図３８〜図４４は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
上記図２４の構造を得るまでは、本実施の形態２も上記実施の形態１の製造工程と同様であるので、ここではその説明は省略する。
上記実施の形態１と同様にして、上記図２４の構造を得た後、本実施の形態２では、図３８に示されるように、絶縁膜Ｚ３を形成する。絶縁膜Ｚ３の材料や成膜法は本実施の形態２も上記実施の形態１と同様であるが、絶縁膜Ｚ３の形成領域が、上記実施の形態１と本実施の形態２とで相違している。すなわち、上記実施の形態１では、絶縁膜Ｚ３は、周辺回路領域１Ｂ全体に形成されるが、メモリ領域１Ａには形成されていなかった。それに対して、本実施の形態２では、絶縁膜Ｚ３は、周辺回路領域１Ｂ全体とメモリ領域１Ａの一部とに形成される。すなわち、本実施の形態２では、絶縁膜Ｚ３は、絶縁膜ＳＺ（Ｚ１，Ｚ２）上に、周辺回路領域１Ｂ全体とメモリ領域１Ａの一部とを覆い、かつメモリゲート電極ＭＧおよび制御ゲート電極ＣＧを露出するように、形成される。具体的には、絶縁膜Ｚ３は開口部ＯＰ１を有しており、その開口部ＯＰ１から、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが露出される。開口部ＯＰ１の内壁（側面）は、サイドウォールスペーサＳＷ１，ＳＷ２上または絶縁膜Ｚ１の端面上に位置していることが好ましい。図３９の場合は、開口部ＯＰ１の内壁（側面）は、サイドウォールスペーサＳＷ１，ＳＷ２上に位置しているが、絶縁膜Ｚ１の端面上に位置していてもよい。メモリ領域１Ａの絶縁膜Ｚ２は、絶縁膜Ｚ３で覆われる。
次に、図３９に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部に、サリサイド技術を用いて金属シリサイド層ＳＬ２を形成する。金属シリサイド層ＳＬ２を形成する手法は、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
次に、図４０に示されるように、開口部ＯＰ１内を含む絶縁膜Ｚ３上に、絶縁膜Ｚ４ａを形成する。絶縁膜Ｚ４ａの材料や成膜法は、本実施の形態２も上記実施の形態１と同様である。絶縁膜Ｚ４ａは、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成される。このため、絶縁膜Ｚ４ａは、絶縁膜Ｚ３上と、絶縁膜Ｚ３の開口部ＯＰ１から露出する制御ゲート電極ＣＧ（金属シリサイド層ＳＬ２）、メモリゲート電極ＭＧ（金属シリサイド層ＳＬ２）およびサイドウォールスペーサＳＷ１，ＳＷ２上とに、形成される。つまり、絶縁膜Ｚ４ａは、上記構造体ＫＴ１と絶縁膜Ｚ３とを覆うように形成される。
次に、図４１に示されるように、絶縁膜Ｚ３上の絶縁膜Ｚ４ａを、ＣＭＰ法などを用いて除去する。この際、ＣＭＰ処理の研摩時間を調整することなどによって、絶縁膜Ｚ３上には絶縁膜Ｚ４ａが残存しないようにするとともに、絶縁膜Ｚ３が形成されていない領域（すなわち絶縁膜Ｚ３の開口部ＯＰ１内）における絶縁膜Ｚ４ａは、層状に残存させる。残存する絶縁膜Ｚ４ａが、絶縁膜Ｚ４となる。絶縁膜Ｚ３上の絶縁膜Ｚ４ａをＣＭＰ法で除去した場合には、絶縁膜Ｚ３と絶縁膜Ｚ４とは重なっておらず、平面視において互いに隣接し、絶縁膜Ｚ３の側面と絶縁膜Ｚ４の側面とが互いに接した状態になる。
絶縁膜Ｚ４の平面形状および形成位置は、開口部ＯＰ１の平面形状および形成位置と同じである。このため、開口部ＯＰ１の内壁がサイドウォールスペーサＳＷ１，ＳＷ２上または絶縁膜Ｚ１の端面上に位置していたことを反映して、絶縁膜Ｚ４の側面（端面）は、サイドウォールスペーサＳＷ１上、サイドウォールスペーサＳＷ２上または絶縁膜Ｚ１の端面上に位置している。図４１の場合は、絶縁膜Ｚ４の側面は、サイドウォールスペーサＳＷ１，ＳＷ２上に位置しているが、絶縁膜Ｚ１の端面上に位置していてもよい。いずれにしても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜Ｚ４で覆われる。
次に、図４２に示されるように、絶縁膜Ｚ３および絶縁膜Ｚ４上に、絶縁膜Ｚ５を形成する。絶縁膜Ｚ５の材料や成膜法は、本実施の形態２も上記実施の形態１と同様である。絶縁膜Ｚ５は、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成され、従って、絶縁膜Ｚ３および絶縁膜Ｚ４上に連続的に形成される。絶縁膜ＳＺ（すなわち絶縁膜Ｚ１，Ｚ２）と絶縁膜Ｚ３と絶縁膜Ｚ４と絶縁膜Ｚ５とにより、層間絶縁膜ＩＬが形成される。
次に、図４３に示されるように、層間絶縁膜ＩＬにコンタクトホールＣＴを形成する。
具体的には、まず、層間絶縁膜ＩＬ上に、すなわち絶縁膜Ｚ５上に、上記実施の形態１と同様にフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ５（酸化シリコン膜）と絶縁膜Ｚ３（酸化シリコン膜）と絶縁膜Ｚ２（酸化シリコン膜）とをエッチングする第１エッチングステップを行う。この第１エッチングステップでは、絶縁膜Ｚ５，Ｚ３，Ｚ２（酸化シリコン膜）に比べて絶縁膜Ｚ１（窒化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第１エッチングステップでは、メモリ領域１Ａおよび周辺回路領域１Ｂのそれぞれに、絶縁膜Ｚ５，Ｚ３，Ｚ２を貫通するコンタクトホールＣＴが形成され、各コンタクトホールＣＴの底部で露出される絶縁膜Ｚ１をエッチングストッパとして機能させる。
それから、フォトレジストパターンをエッチングマスクとして用いて、主としてコンタクトホールＣＴの底部で露出する絶縁膜Ｚ１をエッチングする第２エッチングステップを行う。この第２エッチングステップは、上記実施の形態１の上記第４エッチングステップと同様に行うことができるので、ここではその繰り返しの説明は省略する。第２エッチングステップを行うことで、メモリ領域１Ａおよび周辺回路領域１Ｂにおいて、コンタクトホールＣＴが絶縁膜Ｚ５，Ｚ３，Ｚ２，Ｚ１を貫通し、コンタクトホールＣＴの底部では、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の上部の金属シリサイド層ＳＬ１が露出される。
このようにして、メモリ領域１Ａおよび周辺回路領域１ＢにそれぞれコンタクトホールＣＴを形成することができる。
以降の工程は、本実施の形態２も上記実施の形態１と同様である。すなわち、図４４に示されるように、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に絶縁膜ＺＦを形成してから、絶縁膜ＺＦに配線溝を形成した後、配線溝内に配線Ｍ１を形成する。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
本実施の形態２の場合は、上記実施の形態１で得られる効果に加えて、更に、コンタクトホールＣＴを形成しやすくなるという効果も得ることができる。以下、これについて説明する。
上記実施の形態１では、絶縁膜Ｚ４は、メモリ領域１Ａのほぼ全体にわたって形成され、周辺回路領域１Ｂには形成されていない。このため、メモリ領域１Ａにおいてｎ＋型半導体領域Ｈ１，Ｈ２の上方には絶縁膜Ｚ４が存在する一方で、周辺回路領域１Ｂにおいてｎ＋型半導体領域Ｈ３，Ｈ４の上方には絶縁膜Ｚ４は配置されていない。従って、メモリ領域１Ａにおいてｎ＋型半導体領域Ｈ１，Ｈ２上に形成するコンタクトホールＣＴは、絶縁膜Ｚ４を貫通する必要があり、一方、周辺回路領域１Ｂにおいてｎ＋型半導体領域Ｈ３，Ｈ４上に形成するコンタクトホールＣＴは、絶縁膜Ｚ４を貫通する必要はない。これに付随して、上記実施の形態１では、メモリ領域１ＡのコンタクトホールＣＴと周辺回路領域１ＢのコンタクトホールＣＴとを一緒に形成するためには、コンタクトホールＣＴを形成するのに要するエッチングステップの数が多くなってしまう。具体的には、上記図３１を参照して説明した第１エッチングステップ、第２エッチングステップ、第３エッチングステップおよび第４エッチングステップの４つのエッチングステップが必要になる。このため、コンタクトホールＣＴ形成工程が行いにくくなり、コンタクトホールＣＴを形成するのに要する手間と時間が増加し、半導体装置のスループットの低下や製造コストの増加を招く虞がある。
それに対して、本実施の形態２では、メモリ領域１Ａの構造体ＫＴ１上に絶縁膜Ｚ４が形成されており、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの上方に絶縁膜Ｚ４が存在しているが、絶縁膜Ｚ４の側面（端面）は、サイドウォールスペーサＳＷ１上、サイドウォールスペーサＳＷ２上または絶縁膜Ｚ１の端面上に位置している。そして、周辺回路領域１Ｂには、絶縁膜Ｚ４は形成されていない。このため、メモリセル用のｎ＋型半導体領域Ｈ１，Ｈ２（半導体領域Ｓ１，Ｄ１）の上方において、絶縁膜Ｚ２上に形成されているのは、絶縁膜Ｚ４ではなく絶縁膜Ｚ３であり、また、ＭＩＳＦＥＴ２用のｎ＋型半導体領域Ｈ３，Ｈ４（半導体領域Ｓ２，Ｄ２）の上方において、絶縁膜Ｚ２上に形成されているのは、絶縁膜Ｚ４ではなく絶縁膜Ｚ３である。従って、メモリ領域１Ａにおいてｎ＋型半導体領域Ｈ１，Ｈ２上に形成するコンタクトホールＣＴは、絶縁膜Ｚ４を貫通する必要はなく、また、周辺回路領域１Ｂにおいてｎ＋型半導体領域Ｈ３，Ｈ４上に形成するコンタクトホールＣＴも、絶縁膜Ｚ４を貫通する必要はない。つまり、本実施の形態２の場合は、メモリ領域１Ａのｎ＋型半導体領域Ｈ１，Ｈ２上に形成されたコンタクトホールＣＴと、周辺回路領域１Ｂのｎ＋型半導体領域Ｈ３，Ｈ４上に形成されたコンタクトホールＣＴとは、どちらも、絶縁膜Ｚ５，Ｚ３，Ｚ２，Ｚ１を貫通するように形成される。このため、本実施の形態２では、メモリ領域１ＡのコンタクトホールＣＴと周辺回路領域１ＢのコンタクトホールＣＴとを一緒に形成する場合でも、コンタクトホールＣＴを形成するのに要するエッチングステップの数が少なくて済む。具体的には、上記図４３を参照して説明した第１エッチングステップおよび第２エッチングステップの２つのエッチングステップを行えばよい。このため、コンタクトホールＣＴ形成工程が行いやすくなり、コンタクトホールＣＴを形成するのに要する手間と時間を低減でき、半導体装置のスループットの向上や製造コストの低減を図ることができる。
（実施の形態３）
図４５〜図４９は、本実施の形態３の半導体装置の製造工程中の要部断面図である。上記図２８の構造を得るまでは、本実施の形態３も上記実施の形態１の製造工程とほぼ同様であるので、ここではその説明は省略する。
上記実施の形態１とほぼ同様にして上記図２８の構造を得た後、本実施の形態３では、図４５に示されるように、絶縁膜Ｚ４ａ上にマスク層としてフォトレジストパターン（レジストパターン）ＲＰを、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰは、周辺回路領域１Ｂには形成されず、メモリ領域１Ａに形成される。平面視において、絶縁膜Ｚ３とフォトレジストパターンＲＰとは重なっていない。
次に、フォトレジストパターンＲＰをエッチングマスクとして用いて、絶縁膜Ｚ４ａを選択的にエッチングすることにより、絶縁膜Ｚ４ａをパターニングする。これにより、パターニングされた絶縁膜Ｚ４ａからなる絶縁膜Ｚ４が形成される。すなわち、絶縁膜Ｚ４は、フォトレジストパターンＲＰの下に残存する絶縁膜Ｚ４ａからなり、フォトレジストパターンＲＰで覆われない部分の絶縁膜Ｚ４ａは、エッチングされて除去される。絶縁膜Ｚ３上の絶縁膜Ｚ４ａは、エッチングにより除去されるため、残存しない。このエッチングは、絶縁膜Ｚ４に比べて絶縁膜Ｚ３，Ｚ２がエッチングされにくい条件で行うため、絶縁膜Ｚ３は層状に残存する。その後、フォトレジストパターンＲＰをアッシングなどにより除去し、図４６にはこの段階が示されている。
上記実施の形態１，２の場合は、絶縁膜Ｚ４ａをＣＭＰ処理することにより絶縁膜Ｚ４を形成していたため、絶縁膜Ｚ４と絶縁膜Ｚ３とは、重なってはいないが、互いに隣接しており、絶縁膜Ｚ４の側面（端面）と絶縁膜Ｚ３の側面（端面）とが接していた。それに対して本実施の形態３では、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜Ｚ４ａをパターニングすることにより絶縁膜Ｚ４を形成しているため、絶縁膜Ｚ４と絶縁膜Ｚ３とは、重なっておらず、かつ、平面視において所定の間隔をあけて離間しており、絶縁膜Ｚ４の側面（端面）と絶縁膜Ｚ３の側面（端面）とは接していない。絶縁膜Ｚ３，Ｚ４で覆われない部分の絶縁膜ＳＺは、後で絶縁膜Ｚ５で覆われる。
本実施の形態３において、上記実施の形態１のように、メモリ領域１Ａのほぼ全体に絶縁膜Ｚ４を形成することも可能である。しかしながら、本実施の形態３においても、上記実施の形態２のように、絶縁膜Ｚ４の側面（端面）は、サイドウォールスペーサＳＷ１上、サイドウォールスペーサＳＷ２上または絶縁膜Ｚ１の端面上に位置していることが、より好ましい。図４６の場合は、絶縁膜Ｚ４の側面は、絶縁膜Ｚ１の端面上に位置しているが、サイドウォールスペーサＳＷ１，ＳＷ２上に位置していてもよい。いずれにしても、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜Ｚ４で覆われる。また、本実施の形態３の場合は、絶縁膜Ｚ４ａのＣＭＰ処理は行わないため、絶縁膜Ｚ４ａの形成膜厚は、上記実施の形態１，２の場合よりも薄くすることもできる。
次に、図４７に示されるように、絶縁膜Ｚ３および絶縁膜Ｚ４上に、絶縁膜Ｚ５を形成する。絶縁膜Ｚ５の材料や成膜法は、本実施の形態３も上記実施の形態１と同様である。絶縁膜Ｚ５は、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成され、従って、周辺回路領域１Ｂでは絶縁膜Ｚ３上に形成され、メモリ領域１Ａでは絶縁膜ＳＺ上と絶縁膜Ｚ４上とに形成される。絶縁膜ＳＺ（すなわち絶縁膜Ｚ１，Ｚ２）と絶縁膜Ｚ３と絶縁膜Ｚ４と絶縁膜Ｚ５とにより、層間絶縁膜ＩＬが形成される。
次に、図４８に示されるように、層間絶縁膜ＩＬにコンタクトホールＣＴを形成する。
具体的には、まず、層間絶縁膜ＩＬ上に、すなわち絶縁膜Ｚ５上に、上記実施の形態１と同様にフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ５（酸化シリコン膜）と絶縁膜Ｚ３（酸化シリコン膜）と絶縁膜Ｚ２（酸化シリコン膜）とをエッチングする第１エッチングステップを行う。この第１エッチングステップでは、絶縁膜Ｚ５，Ｚ３，Ｚ２（酸化シリコン膜）に比べて絶縁膜Ｚ１（窒化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第１エッチングステップでは、メモリ領域１Ａに、絶縁膜Ｚ５，Ｚ２を貫通するコンタクトホールＣＴが形成され、周辺回路領域１Ｂに、絶縁膜Ｚ５，Ｚ３，Ｚ２を貫通するコンタクトホールＣＴが形成される。この際、各コンタクトホールＣＴの底部で露出される絶縁膜Ｚ１をエッチングストッパとして機能させる。
それから、フォトレジストパターンをエッチングマスクとして用いて、主としてコンタクトホールＣＴの底部で露出する絶縁膜Ｚ１をエッチングする第２エッチングステップを行う。この第２エッチングステップは、上記実施の形態１の上記第４エッチングステップや上記実施の形態２の上記第２エッチングステップと同様に行うことができるので、ここではその繰り返しの説明は省略する。第２エッチングステップを行うことで、メモリ領域１Ａにおいては、コンタクトホールＣＴが絶縁膜Ｚ５，Ｚ２，Ｚ１を貫通し、周辺回路領域１Ｂにおいては、コンタクトホールＣＴが絶縁膜Ｚ５，Ｚ３，Ｚ２，Ｚ１を貫通し、コンタクトホールＣＴの底部では、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の上部の金属シリサイド層ＳＬ１が露出される。
このようにして、メモリ領域１Ａおよび周辺回路領域１ＢにそれぞれコンタクトホールＣＴを形成することができる。
以降の工程は、本実施の形態３も上記実施の形態１，２と同様である。すなわち、図４９に示されるように、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に絶縁膜ＺＦを形成してから、絶縁膜ＺＦに配線溝を形成した後、配線溝内に配線Ｍ１を形成する。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
本実施の形態３においても、上記実施の形態１または上記実施の形態２とほぼ同様の効果を得ることができる。
また、上記実施の形態１，２の場合は、絶縁膜Ｚ４ａをＣＭＰ処理することにより絶縁膜Ｚ４を形成している。このため、絶縁膜Ｚ４を形成するのにフォトリソグラフィ工程が不要となるため、工程数を低減することができる。このため、半導体装置の製造コストの低減に有利となる。
一方、本実施の形態３の場合は、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜Ｚ４ａをパターニングすることにより、絶縁膜Ｚ４を形成している。このため、フォトリソグラフィ工程は必要となるが、絶縁膜Ｚ４を容易かつ的確に形成することができるという利点がある。
すなわち、ＣＭＰ処理を用いて絶縁膜Ｚ４を形成する場合は、絶縁膜Ｚ４ａの形成膜厚をある程度厚くし、また、ＣＭＰ処理時のディッシングをある程度抑制しないと、絶縁膜Ｚ４を形成すべき領域で絶縁膜Ｚ４ａが消失してしまい、絶縁膜Ｚ４を的確に形成できなくなる虞がある。このため、絶縁膜Ｚ４ａの成膜工程や絶縁膜Ｚ４ａのＣＭＰ工程をある程度厳格に管理する必要がある。それに対して、本実施の形態３のようにフォトリソグラフィ技術およびエッチング技術を用いて絶縁膜Ｚ４を形成した場合には、所望の位置に所望の形状の絶縁膜Ｚ４を容易かつ的確に形成することができる。このため、工程管理が容易になるという利点を得られる。
（実施の形態４）
図５０〜図５８は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
本実施の形態４では、上記実施の形態１とほぼ同様の工程を行って、上記図２０に相当する図５０の構造を得る。ここで、図５０の構造が上記図２０の構造と相違するのは、以下の点である。
すなわち、図５０の場合は、制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＧＦ１とその上の絶縁膜ＨＫ（高誘電率絶縁膜）との積層膜を介して形成され、ダミーゲート電極ＤＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＦ２とその上の絶縁膜ＨＫ（高誘電率絶縁膜）との積層膜を介して形成されている。例えば、上記図７の構造を得た後、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面に絶縁膜ＧＦを形成してから、絶縁膜ＧＦ上に絶縁膜ＨＫ（高誘電率絶縁膜）を形成し、その後、絶縁膜ＨＫ上にシリコン膜ＰＳ１と絶縁膜ＣＰＺとを順に形成し、その後に上記図９〜図２０を参照して説明した工程を行うことで、図５０の構造を得ることができる。それ以外は、図５０の構造は、上記図２０の構造と同様である。
次に、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧとが露出した状態でエッチングを行うことで、図５１に示されるように、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧとをエッチングして除去する。この際のエッチング工程では、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧとを選択的にエッチングする。このため、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧとに比べて絶縁膜ＨＫ，ＧＦ１，ＧＦ２，Ｚ１，Ｚ２およびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４がエッチングされにくい条件でエッチングを行うことが好ましい。
ダミーゲート電極ＤＧが除去されたことにより、溝ＴＲが形成され、制御ゲート電極ＣＧが除去されたことにより、溝（凹部、窪み部）ＴＲ１が形成され、メモリゲート電極ＭＧが除去されたことにより、溝（凹部、窪み部）ＴＲ２が形成される。溝ＴＲ１は、制御ゲート電極ＣＧを除去するまで制御ゲート電極ＣＧが存在していた領域に対応し、また、溝ＴＲ２は、メモリゲート電極ＭＧを除去するまでメモリゲート電極ＭＧが存在していた領域に対応する。溝ＴＲの底部では絶縁膜ＨＫ，ＧＦ２が残存し、溝ＴＲ１の底部では絶縁膜ＨＫ，ＧＦ１が残存し、溝ＴＲ２の底部では絶縁膜ＭＺが残存している。
次に、図５２に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ，ＴＲ１，ＴＲ２内を含む絶縁膜ＳＺ上に、金属膜ＭＥ１を形成する。金属膜ＭＥ１の材料や成膜法は、本実施の形態３も上記実施の形態１と同様である。
次に、図５３に示されるように、溝ＴＲ，ＴＲ１，ＴＲ２の外部の不要な金属膜ＭＥ１をＣＭＰ法などによって除去し、溝ＴＲ，ＴＲ１，ＴＲ２内に金属膜ＭＥ１を残す。
このようにして、ダミーゲート電極ＤＧが除去された領域である溝ＴＲ内に、残存する金属膜ＭＥ１からなるゲート電極ＧＥが形成される。また、制御ゲート電極ＣＧが除去された領域である溝ＴＲ１内に、残存する金属膜ＭＥ１からなる制御ゲート電極ＣＧ１が形成され、メモリゲート電極ＭＧが除去された領域である溝ＴＲ２内に、残存する金属膜ＭＥ２からなるメモリゲート電極ＭＧ１が形成される。ゲート電極ＧＥと制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とは、いずれもメタルゲート電極である。
本実施の形態４では、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧを除去して、それぞれゲート電極ＧＥと制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とに置き換えている。このため、本実施の形態４では、ダミーゲート電極ＤＧと制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、いずれもダミーのゲート電極であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができる。一方、ゲート電極ＧＥは、ＭＩＳＦＥＴを構成するゲート電極とみなすことができ、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１は、不揮発性メモリのメモリセルを構成するゲート電極とみなすことができる。
次に、図５４に示されるように、絶縁膜ＳＺ（Ｚ１，Ｚ２）上に、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とゲート電極ＧＥとサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とを覆うように、絶縁膜Ｚ４ａを形成する。絶縁膜Ｚ４ａは、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成される。絶縁膜Ｚ４ａの材料や成膜法は、本実施の形態２も上記実施の形態１と同様である。
次に、本実施の形態４においても、上記実施の形態３と同様に、絶縁膜Ｚ４ａ上にマスク層としてフォトレジストパターンＲＰを形成する。
次に、本実施の形態４においても、上記実施の形態３と同様に、フォトレジストパターンＲＰをエッチングマスクとして用いて、絶縁膜Ｚ４ａをエッチングしてパターニングすることにより、絶縁膜Ｚ４を形成する。その後、フォトレジストパターンＲＰを除去し、図５５にはこの段階が示されている。絶縁膜Ｚ４は、メモリ領域１Ａには形成されるが、周辺回路領域１Ｂには形成されない。
本実施の形態４では、上記絶縁膜Ｚ３は形成されていないが、上記実施の形態３と同様の絶縁膜Ｚ４が形成されている。絶縁膜Ｚ４の形成法と形成位置と形状とは、本実施の形態４も上記実施の形態３と同様である。このため、本実施の形態４において、上記実施の形態１のようにメモリ領域１Ａのほぼ全体に絶縁膜Ｚ４を形成することも可能であるが、上記実施の形態２，３のように、絶縁膜Ｚ４の側面（端面）は、サイドウォールスペーサＳＷ１上、サイドウォールスペーサＳＷ２上または絶縁膜Ｚ１の端面上に位置していることが、より好ましい。図５５の場合は、絶縁膜Ｚ４の側面は、絶縁膜Ｚ１の端面上に位置しているが、サイドウォールスペーサＳＷ１，ＳＷ２上に位置していてもよい。いずれにしても、制御ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１は絶縁膜Ｚ４で覆われる。
次に、図５６に示されるように、絶縁膜ＳＺ（Ｚ１，Ｚ２）および絶縁膜Ｚ４上に、絶縁膜（層間絶縁膜）Ｚ５を形成する。絶縁膜Ｚ５の材料や成膜法は、本実施の形態４も上記実施の形態１と同様である。絶縁膜Ｚ５は、半導体基板ＳＢの主面全面上に形成されるため、メモリ領域１Ａおよび周辺回路領域１Ｂの両方に形成され、従って、周辺回路領域１Ｂでは絶縁膜ＳＺ上とゲート電極ＧＥ上とサイドウォールスペーサＳＷ３，ＳＷ４上とに形成され、メモリ領域１Ａでは絶縁膜ＳＺ上と絶縁膜Ｚ４上とに形成される。絶縁膜ＳＺ（すなわち絶縁膜Ｚ１，Ｚ２）と絶縁膜Ｚ４と絶縁膜Ｚ５とにより、層間絶縁膜ＩＬが形成される。
次に、図５７に示されるように、層間絶縁膜ＩＬにコンタクトホールＣＴを形成する。
具体的には、まず、層間絶縁膜ＩＬ上に、すなわち絶縁膜Ｚ５上に、上記実施の形態１と同様にフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをエッチングマスクとして用いて主として絶縁膜Ｚ５（酸化シリコン膜）と絶縁膜Ｚ２（酸化シリコン膜）とをエッチングする第１エッチングステップを行う。この第１エッチングステップでは、絶縁膜Ｚ５，Ｚ２（酸化シリコン膜）に比べて絶縁膜Ｚ１（窒化シリコン膜）がエッチングされにくいエッチング条件で、エッチングを行う。第１エッチングステップでは、メモリ領域１Ａおよび周辺回路領域１Ｂのそれぞれに、絶縁膜Ｚ５，Ｚ２を貫通するコンタクトホールＣＴが形成され、各コンタクトホールＣＴの底部で露出される絶縁膜Ｚ１をエッチングストッパとして機能させる。
それから、フォトレジストパターンをエッチングマスクとして用いて、主としてコンタクトホールＣＴの底部で露出する絶縁膜Ｚ１をエッチングする第２エッチングステップを行う。この第２エッチングステップは、上記実施の形態１の上記第４エッチングステップや上記実施の形態２，３の第２エッチングステップと同様に行うことができるので、ここではその繰り返しの説明は省略する。第２エッチングステップを行うことで、メモリ領域１Ａおよび周辺回路領域１Ｂにおいて、コンタクトホールＣＴが絶縁膜Ｚ５，Ｚ２，Ｚ１を貫通し、コンタクトホールＣＴの底部では、ｎ＋型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４の上部に形成されている金属シリサイド層ＳＬ１が露出される。
このようにして、メモリ領域１Ａおよび周辺回路領域１ＢにそれぞれコンタクトホールＣＴを形成することができる。
以降の工程は、本実施の形態３も上記実施の形態１，２と同様である。すなわち、図５８に示されるように、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に絶縁膜ＺＦを形成してから、絶縁膜ＺＦに配線溝を形成した後、配線溝内に配線Ｍ１を形成する。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
本実施の形態４においても、上記実施の形態３とほぼ同様の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリ領域
１Ｂ 周辺回路領域
２ ＭＩＳＦＥＴ
ＣＧ，ＣＧ１ 制御ゲート電極
ＣＰ１、ＣＰ２ キャップ絶縁膜
ＣＴ コンタクトホール
Ｄ１，Ｄ２，Ｓ１，Ｓ２ 半導体領域
Ｅ１，Ｅ２，Ｅ３，Ｅ４ ｎ−型半導体領域
ＤＧ ダミーゲート電極
ＧＥ ゲート電極
Ｈ１，Ｈ２，Ｈ３，Ｈ４ ｎ＋型半導体領域
ＩＬ 層間絶縁膜
ＫＴ１，ＫＴ２ 構造体
ＬＭ 積層膜
ＬＭ１，ＬＭ２ 積層体
Ｍ１ 配線
ＭＣ メモリセル
ＭＧ，ＭＧ１ メモリゲート電極
ＰＧ プラグ
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＢ 半導体基板
ＳＬ１，ＳＬ２ 金属シリサイド層
ＳＴ 素子分離領域
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ サイドウォールスペーサ
ＴＲ，ＴＲ１，ＴＲ２ 溝
ＧＦ，ＧＦ１，ＧＦ２，ＨＫ，ＭＫ，ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＳＺ，Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ４ａ，Ｚ５，ＺＦ，ＺＭ 絶縁膜

Claims (20)

  1. 不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置であって、
    半導体基板と、
    前記半導体基板内に形成され、それぞれ前記メモリセルのソースまたはドレイン用の半導体領域として機能する第１半導体領域および第２半導体領域と、
    前記半導体基板内に形成され、それぞれ前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能する第３半導体領域および第４半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第１ゲート絶縁膜を介して形成された、前記メモリセル用の第１ゲート電極と、
    前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して形成された、前記メモリセル用の第２ゲート電極と、
    前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第３ゲート絶縁膜を介して形成された、前記電界効果トランジスタ用の第３ゲート電極と、
    前記第１ゲート電極の前記第２ゲート電極側とは反対側に形成された第１サイドウォールスペーサと、
    前記第２ゲート電極の前記第１ゲート電極側とは反対側に形成された第２サイドウォールスペーサと、
    前記第３ゲート電極の両側に形成された第３サイドウォールスペーサおよび第４サイドウォールスペーサと、
    前記第１および第２ゲート絶縁膜と前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとからなる第１構造体と、前記第３ゲート絶縁膜と前記第３ゲート電極と前記第３および第４サイドウォールスペーサとからなる第２構造体とを覆う層間絶縁膜と、
    前記層間絶縁膜上に形成された第１配線と、
    を有し、
    前記層間絶縁膜は、
    前記第１、第２、第３および第４半導体領域上と前記第１、第２、第３および第４サイドウォールスペーサの側面上とに形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第１構造体上に形成された第３絶縁膜と、
    を含み、
    前記第１絶縁膜が窒化シリコンからなるか、あるいは、前記第１および第２サイドウォールスペーサが窒化シリコン膜を含んでおり、
    前記第３絶縁膜は、窒化シリコンまたは酸化アルミニウムからなり、
    前記第１および第２ゲート電極の上方には前記第３絶縁膜が存在し、
    前記第２構造体の上方には前記第３絶縁膜は配置されておらず、
    前記層間絶縁膜は、前記第３ゲート電極の上方に配置される窒化シリコン膜を含んでおらず、かつ、前記第３ゲート電極の上方に配置される酸化アルミニウム膜も含んでいない、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣り合っている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１絶縁膜は窒化シリコンからなり、
    前記第２絶縁膜は酸化シリコンからなる、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１および第２絶縁膜は、前記第１および第２構造体の周囲に形成されており、前記第１、第２および第３ゲート電極の上方には形成されていない、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記層間絶縁膜は、前記第１および第２構造体と前記第１および第２絶縁膜との上方に、前記第３絶縁膜を覆うように形成された第４絶縁膜を更に含む、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第４絶縁膜は酸化シリコンからなる、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記層間絶縁膜は、前記第２構造体上に形成された第５絶縁膜を更に含み、
    前記第４絶縁膜は、前記第３絶縁膜および前記第５絶縁膜を覆うように形成されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第５絶縁膜は酸化シリコンからなる、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第３絶縁膜と前記第５絶縁膜とは、重なっておらず、互いに隣接している、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記第３絶縁膜と前記第５絶縁膜とは、重なっておらず、互いに離間している、半導体装置。
  11. 請求項５記載の半導体装置において、
    前記第３絶縁膜の側面は、前記第１サイドウォールスペーサ上、第２サイドウォールスペーサ上または前記第１絶縁膜の端面上に位置する、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記層間絶縁膜には、前記層間絶縁膜を貫通する複数のコンタクトホールが形成され、
    前記複数のコンタクトホール内には、それぞれ導電性のプラグが形成されている、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第３ゲート電極はメタルゲート電極である、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、窒化シリコン膜である、半導体装置。
  15. 不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置であって、
    半導体基板と、
    前記半導体基板内に形成され、それぞれ前記メモリセルのソースまたはドレイン用の半導体領域として機能する第１半導体領域および第２半導体領域と、
    前記半導体基板内に形成され、それぞれ前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能する第３半導体領域および第４半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第１ゲート絶縁膜を介して形成された、前記メモリセル用の第１ゲート電極と、
    前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して形成された、前記メモリセル用の第２ゲート電極と、
    前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第３ゲート絶縁膜を介して形成された、前記電界効果トランジスタ用の第３ゲート電極と、
    前記第１ゲート電極の前記第２ゲート電極側とは反対側に形成された第１サイドウォールスペーサと、
    前記第２ゲート電極の前記第１ゲート電極側とは反対側に形成された第２サイドウォールスペーサと、
    前記第３ゲート電極の両側に形成された第３サイドウォールスペーサおよび第４サイドウォールスペーサと、
    前記第１および第２ゲート絶縁膜と前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとからなる第１構造体と、前記第３ゲート絶縁膜と前記第３ゲート電極と前記第３および第４サイドウォールスペーサとからなる第２構造体とを覆う層間絶縁膜と、
    前記層間絶縁膜上に形成された第１配線と、
    を有し、
    前記層間絶縁膜は、
    前記第１、第２、第３および第４半導体領域上と前記第１、第２、第３および第４サイドウォールスペーサの側面上とに形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記第１構造体上に形成された第３絶縁膜と、
    を含み、
    前記第１絶縁膜が水素に対するバリア性を有するか、あるいは、前記第１および第２サイドウォールスペーサが、水素に対するバリア性を有する膜を含んでおり、
    前記第３絶縁膜は、水素に対するバリア性を有し、
    前記第１および第２ゲート電極の上方には前記第３絶縁膜が存在し、
    前記第２構造体の上方には前記第３絶縁膜は配置されておらず、
    前記層間絶縁膜は、前記第３ゲート電極の上方に配置されかつ水素に対するバリア性を有する膜を含んでいない、半導体装置。
  16. 不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に第１ゲート絶縁膜を介して前記メモリセル用の第１ゲート電極を形成し、前記半導体基板上に電荷蓄積部を有する第２ゲート絶縁膜を介して前記メモリセル用の第２ゲート電極を形成し、前記半導体基板上に第３ゲート絶縁膜を介して前記電界効果トランジスタ用のダミーゲート電極を形成する工程、
    ここで、前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣り合い、
    （ｃ）前記第１ゲート電極の前記第２ゲート電極に隣合う側とは反対側に配置される第１サイドウォールスペーサと、前記第２ゲート電極の前記第１ゲート電極に隣合う側とは反対側に配置される第２サイドウォールスペーサと、前記ダミーゲート電極の両側に配置される第３サイドウォールスペーサおよび第４サイドウォールスペーサとを形成する工程、
    （ｄ）前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとからなる第１構造体の両側における前記半導体基板に第１半導体領域および第２半導体領域を形成し、前記ダミーゲート電極と前記第３および第４サイドウォールスペーサとからなる第２構造体の両側における前記半導体基板に第３半導体領域および第４半導体領域を形成する工程、
    ここで、前記第１半導体領域および前記第２半導体領域は、それぞれ、前記メモリセルのソースまたはドレイン用の半導体領域として機能し、
    前記第３半導体領域および前記第４半導体領域は、それぞれ、前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能し、
    （ｅ）前記（ｄ）工程後、前記半導体基板上に、前記第１構造体および前記第２構造体を覆うように、第１層間絶縁膜を形成する工程、
    ここで、前記第１層間絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とを有し、
    （ｆ）前記第１層間絶縁膜の一部を除去して、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極のそれぞれの上面を前記第１層間絶縁膜から露出させる工程、
    （ｇ）前記（ｆ）工程後、前記ダミーゲート電極を除去し、前記ダミーゲート電極が除去された領域に第３ゲート電極を形成する工程、
    （ｈ）前記第１および第２ゲート電極を覆う第３絶縁膜を形成する工程、
    ここで、前記第３ゲート電極上には前記第３絶縁膜は配置されず、
    （ｉ）前記第１、第２および第３ゲート電極と前記第１、第２、第３および第４サイドウォールスペーサと前記第１層間絶縁膜との上方に、前記第３絶縁膜を覆うように、第４絶縁膜を形成する工程、
    （ｊ）前記第４絶縁膜上に第１配線を形成する工程、
    を有し、
    前記第１絶縁膜が窒化シリコンからなるか、あるいは、前記第１および第２サイドウォールスペーサが窒化シリコン膜を含んでおり、
    前記第３絶縁膜は、窒化シリコンまたは酸化アルミニウムからなり、
    前記第４絶縁膜は、窒化シリコンおよび酸化アルミニウム以外の絶縁材料からなり、
    前記第４絶縁膜と前記第３ゲート電極との間には、窒化シリコン膜および酸化アルミニウム膜のいずれも形成されていない、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｇ）工程後で、前記（ｈ）工程前に、
    （ｇ１）前記第３ゲート電極を覆いかつ前記第１および第２ゲート電極を露出する第５絶縁膜を形成する工程、
    （ｇ２）前記第１および第２ゲート電極のそれぞれの上部に、金属シリサイド層を形成する工程、
    を更に有し、
    前記（ｈ）工程は、
    （ｈ１）前記第１構造体と前記第５絶縁膜とを覆うように、前記第３絶縁膜形成用の第６絶縁膜を形成する工程、
    （ｈ２）前記第５絶縁膜上の前記第６絶縁膜を研磨して除去する工程、
    を有し、
    前記（ｈ２）工程後に残存する前記第６絶縁膜により、前記第３絶縁膜が形成され、
    前記（ｉ）工程では、前記第３および第５絶縁膜上に、前記第４絶縁膜が形成される、半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｇ）工程後で、前記（ｈ）工程前に、
    （ｇ１）前記第３ゲート電極を覆いかつ前記第１および第２ゲート電極を露出する第５絶縁膜を形成する工程、
    （ｇ２）前記第１および第２ゲート電極のそれぞれの上部に、金属シリサイド層を形成する工程、
    を更に有し、
    前記（ｈ）工程は、
    （ｈ１）前記第１構造体と前記第５絶縁膜とを覆うように、前記第３絶縁膜形成用の第６絶縁膜を形成する工程、
    （ｈ２）前記第６絶縁膜上にマスク層を形成する工程、
    （ｈ３）前記マスク層をエッチングマスクとして用いて前記第６絶縁膜をエッチングしてパターニングする工程、
    を有し、
    前記（ｈ３）工程後に残存する前記第６絶縁膜により、前記第３絶縁膜が形成され、
    前記（ｉ）工程では、前記第３および第５絶縁膜上に、前記第４絶縁膜が形成される、半導体装置の製造方法。
  19. 請求項１６記載の半導体装置の製造方法において、
    前記第３ゲート電極はメタルゲート電極である、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記ダミーゲート電極と前記第１ゲート電極と前記第２ゲート電極とを除去し、前記ダミーゲート電極が除去された領域に第３ゲート電極を形成し、前記第１ゲート電極が除去された領域に前記メモリセル用の第１メタルゲート電極を形成し、前記第２ゲート電極が除去された領域に前記メモリセル用の第２メタルゲート電極を形成し、
    前記（ｈ）工程では、前記第１および第２メタルゲート電極を覆うように、前記第３絶縁膜が形成される、半導体装置の製造方法。
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