[go: up one dir, main page]

KR100607798B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents

반도체 소자의 실리사이드 형성방법 Download PDF

Info

Publication number
KR100607798B1
KR100607798B1 KR1020030101071A KR20030101071A KR100607798B1 KR 100607798 B1 KR100607798 B1 KR 100607798B1 KR 1020030101071 A KR1020030101071 A KR 1020030101071A KR 20030101071 A KR20030101071 A KR 20030101071A KR 100607798 B1 KR100607798 B1 KR 100607798B1
Authority
KR
South Korea
Prior art keywords
silicide
gate
forming
insulating film
interlayer insulating
Prior art date
Application number
KR1020030101071A
Other languages
English (en)
Other versions
KR20050070803A (ko
Inventor
정진효
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030101071A priority Critical patent/KR100607798B1/ko
Priority to US11/026,611 priority patent/US7112498B2/en
Publication of KR20050070803A publication Critical patent/KR20050070803A/ko
Application granted granted Critical
Publication of KR100607798B1 publication Critical patent/KR100607798B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 실리사이드 형성방법에 관한 것으로, 보다 자세하게는 게이트에 실리사이드를 형성시킬 때 게이트의 상부뿐만 아니라 측면의 일정 영역에 실리사이드를 형성시켜 저항을 줄일 수 있는 실리사이드 형성방법에 관한 것이다.
본 발명의 상기 목적은 반도체 소자의 실리사이드 형성방법에 있어서, 반도체 기판에 폴리실리콘, 버퍼산화막 및 버퍼질화막을 증착한 후 패터닝하여 게이트를 형성하는 단계; 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역에만 선택적으로 실리사이드를 형성하는 단계; 상기 기판의 전면에 제1층간절연막을 형성하는 단계; 상기 층간절연막을 소정부분 제거하는 단계; 상기 게이트에 실리사이드를 형성하는 단계 및 상기 기판의 전면에 제2층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 실리사이드 형성방법은 게이트에 실리사이드를 형성시킬때 게이트의 상부 뿐만 아니라 측면의 일정 영역에도 실리사이드가 형성되도록 함으로써 게이트의 선폭이 축소되도 게이트 저항이 증가하는 문제점을 해결할 수 있는 효과가 있다. 또한 게이트의 저항값을 동적으로 변경시키기 용이한 효과가 있다.
실리사이드, 측면 실리사이드, 층간 절연막, 버퍼층

Description

반도체 소자의 실리사이드 형성방법{Method for fabricating silicide of semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 실리사이드 형성방법의 공정단면도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 실리사이드 형성방법의 공정단면도.
본 발명은 반도체 소자의 실리사이드 형성방법에 관한 것으로, 보다 자세하게는 게이트에 실리사이드를 형성시킬 때 게이트의 상부뿐만 아니라 측면의 일정 영역에 실리사이드를 형성시켜 저항을 줄일 수 있는 실리사이드 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이지만, 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200 μΩ-㎝이다. 이러한 요구에 부응하는 실리사이드중 가장 유력한 것이 CoSi2와 TiSi2이며, 이들의 비저항값은 15 내지 20μΩ-㎝이다.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하다.
일반적으로 순수한 금속과 실리콘의 반응은 매우 격렬하게 일어나 실리사이드와 실리콘의 계면 모폴로지가 거칠게(rough)되어 이후 게이트전극을 형성하는 공정에서 정확히 패터닝하기 곤란하게 된다. 이에 대하여 [J.S. Byun et al. J. Electrochem. Soc., vol.144,3175(1997)]에 자세히 설명되어 있다.
또한, 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하다.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이러한 방법은 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포짙 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리소그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(12)과 산화막(11)으로 이루어진 게이트전극(12)과 게이트절연막(11)을 형성한다.
그 다음, 적절한 도전형의 불순물 이온주입으로 게이트(12)가 형성되지 않은 기판의 활성영역에 LDD(lightly doped drain)용 저농도 불순물 이온매몰층(13)을 형성한다.
도 1b를 참조하면, 게이트전극(12)을 포함하는 기판(10)의 전면에 소정 두께의 산화막(14)을 화학기상증착으로 증착하여 형성한다. 이때, 산화막(14)은 게이트 전극(12)의 측면을 절연시키며 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 측벽 스페이서 형성용이다.
도 1c를 참조하면, 산화막에 에치백을 실시하여 게이트전극(12)의 측면에 잔류한 산화막으로 이루어진 측벽스페이서(140)를 형성한다. 이때, 에치백은 기판의 활성영역과 게이트전극(12)의 상부 표면이 모두 노출될 때까지 비등방성식각으로 실시한다.
따라서, 노출된 게이트전극(12)의 상부 표면은 채널 길이방향에서 바라본 게이트 폭의 크기와 같다.
그리고, 게이트전극(12)과 측벽스페이서(140)를 이온주입 마스크로 이용하는 이온주입을 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 이온매몰층(15)을 형성한다.
도 1d를 참조하면, 저농도 불순물 이온매몰층(13)과 고농도 불순물 이온매몰층(15)에 열공정 등으로 불순물 이온들의 충분한 확산을 위한 공정을 실시하여 LDD 구조의 저농도 불순물 확산영역(130)과 고농도 불순물 확산영역(150)을 형성하여 소스/드레인(130,150)을 형성한다. 이러한 소스/드레인(130,150)을 위한 불순물 확산공정은 실리사이드 또는 살리사이드를 형성한 다음 실시할 수도 있다.
그리고, 소스/드레인(130,150)이 형성된 활성영역과 노출된 게이트전극(12) 표면을 포함하는 기판(10)의 전면에 실리사이드 형성용 금속층(16)을 형성한다. 이때, 금속층은 게이트전극(12)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Co, Ti, W 등 이 있으며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(16)의 형성 두께는 게이트전극(12)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.
그리고, 금속층(16)이 형성된 게이트전극(12)과 고농도 불순물 확산영역(150)에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜 저항감소용 제 1 실리사이드층(160)과 제 2 실리사이드층(161)을 각각 동시에 형성한다.
도 1e를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(160)과 제 2 실리사이드층(161)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다.
그리고, 도 1d 단계에서 불순물 확산공정을 실시하지 않은 경우, 소스/드레인을 완성하기 위한 열공정을 실시하여 소스/드레인을 형성한다.
상술한 바와 같이 종래 기술에 따른 실리사이드층 형성방법은 게이트의 선폭이 마이크론 단위 이하의 크기로 축소됨에 따라 실리사이드가 형성되는 게이트의 실리콘 노출 부위가 감소하여 게이트의 시트저항을 증가시켜 소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트에 실리사이드를 형성시킬 때 게이트의 상부뿐만 아니라 측면의 일정 영 역에도 실리사이드가 형성되도록 함으로써 게이트의 선폭이 축소되더라도 게이트 저항이 증가하는 문제점을 해결할 수 있는 반도체 소자의 실리사이드 형성방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 실리사이드 형성방법에 있어서, 반도체 기판에 폴리실리콘, 버퍼산화막 및 버퍼질화막을 증착한 후 패터닝하여 게이트를 형성하는 단계; 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역에만 선택적으로 실리사이드를 형성하는 단계; 상기 기판의 전면에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 소정부분 제거하는 단계; 상기 게이트에 실리사이드를 형성하는 단계 및 상기 기판의 전면에 제2층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 실리사이드층 형성방법의 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 소오스/드레인 영역에만 실리사이드를 형 성한다. 종래의 모스 트랜지스터 제조 공정을 이용하여 반도체 기판(200)에 STI(Shallow Trench Isolation) 공정 또는 LOCOS 공정으로 소자분리막(210)을 형성시킨 후 게이트 산화막(220)을 웨이퍼 전면에 성장시키고 폴리실리콘(230), 버퍼산화막(240), 버퍼질화막(250)을 웨이퍼 전면에 차례로 증착한 후 패터닝하여 게이트를 형성시킨다. 다음으로 게이트의 측면에 폴리 산화막(260)을 형성시키고 이온 주입 공정을 통해 LDD(Lightly Doped Drain)영역 또는 소오스/드레인 확장 영역(270)을 형성시킨다. 다음으로 웨이퍼 전면에 사이드월 스페이서 형성을 위한 절연막을 증착한 후 블랭킷(Blanket) 식각을 통해 게이트의 측면에 사이드월 스페이서(280)를 형성한다. 상기 사이드월 스페이서 형성을 위해 증착하는 절연막은 산화막이 바람직하며 질화막 또는 산화막과 질화막의 다층막을 증착시킬 수도 있다. 다음으로 이온주입 공정을 통해 소오스/드레인 영역(290)을 형성하며, 실리사이드 공정을 통해 소오스/드레인 영역에만 선택적으로 실리사이드(300)를 형성한다. 종래의 모스 트랜지스터 공정과 달리 게이트 위에 버퍼산화막과 버퍼질화막이 증착되어 있기 때문에 소오스/드레인 영역에 실리사이드를 형성시킬 때 게이트에는 실리사이드가 형성되지 않는다.
다음, 도 2b에 도시된 바와 같이, 층간절연막을 형성한다. HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 제1층간절연막(310)을 증착한다. 여기서 HDP-CVD 공정대신 APCVD(Atmospheric Pressure CVD) 방식으로 층간절연막을 증착하거나 BPSG(Boron Phosphorus Spin-On-Glass), PSG(Phospho-Silicate Glass) 등을 증착시킬 수도 있다. HDP 공정으로 층간절연막을 증착할 때 증착 두께가 이후 게이트에 실리사이드를 형성시킬 때 게이트의 측면에 형성되는 실리사이드 양을 결정하므로 측면에 형성되는 실리사이드의 두께를 고려하여 상기 제1층간절연막 증착 두께를 결정하고, 바람직하게는 게이트와 동일한 높이까지 증착하거나 낮게 증착한다.
다음, 도 2c에 도시된 바와 같이, 층간절연막을 소정부분 제거한다. 에치백(Etch-Back) 공정을 사용하여 게이트의 상부에 남아 있는 층간절연막을 제거한다. 이때 게이트 사이에 증착되어 있는 층간 절연막과 게이트의 양측면에 형성되어 있는 사이드월 스페이서도 리세스된다. 이어서 게이트의 상부에 증착되어 있는 버퍼산화막과 버퍼질화막을 습식 식각 공정을 사용하여 제거한다. 이때 습식 식각 공정대신 건식 식각 공정을 사용할 수도 있다. 상기의 공정을 통해 게이트의 윗면뿐만 아니라 소정 높이만큼의 게이트의 측면도 드러나게 된다.
다음, 도 2d에 도시된 바와 같이, 게이트에 실리사이드(320)를 형성한다. 실리사이드 공정을 통해 노출된 게이트의 윗면과 측면에 실리사이드를 형성시킨다. 상기와 같이 게이트의 윗면 뿐만 아니라 측면에도 실리사이드를 형성시킴으로써 게이트의 선폭이 줄어든 만큼 측면 실리사이드가 보상해줌으로써 게이트 선폭이 축소됨에 따라 게이트 저항이 증가하는 문제를 해결할 수 있다. 게이트 저항을 더 낮추고 싶으면 제1층간절연막의 증착 두께를 변경하거나 에치백 공정시 식각량을 증가시키거나 또는 버퍼산화막 제거시 습식식각 시간을 증가시킴으로써 실리사이드 공정전에 제1층간절연막이 게이트의 윗면보다 더 낮게 형성되도록 하여 측면에 형성되는 실리사이드 양을 증가시킴으로써 게이트 저항을 쉽게 감소시킬 수 있다.
다음, 도 2d에 도시된 바와 같이, 층간절연막을 형성한다. 게이트에 실리사이드가 형성된 기판에 제2층간절연막(330)을 증착한다. 상기 제2층간절연막은 상기 제1층간절연막과 동일한 물질로 증착하는 것이 바람직하다. 이후 종래의 반도체 제조공정과 동일한 공정을 사용하여 반도체 소자를 완성한다.
소오스/드레인의 정션 깊이가 줄어들어 종래의 모스 트랜지스터 제조공정처럼 게이트와 소오스/드레인에 동시에 실리사이드를 형성시킬 경우 실리사이드를 두껍게 형성시키면 소스/드레인에 정션 리키지(Junction Leakage)가 많이 발생한다. 따라서, 실리사이드의 두께를 줄일 수 밖에 없어 상대적으로 게이트 저항값이 증가하였다. 하지만 본 발명은 소오스/드레인 실리사이드와 게이트 실리사이드를 따로 형성시키기 때문에 소오스/드레인 실리사이드는 정션 리키지가 발생하지 않도록 실리사이드를 얇게 형성시키고, 게이트 실리사이드는 저항값을 최소화하기 위해 실리사이드를 두껍게 형성시킬 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 실리사이드 형성방법은 게이트에 실리사이 드를 형성시킬때 게이트의 상부뿐만 아니라 측면의 일정 영역에도 실리사이드가 형성되도록 함으로써 게이트의 선폭이 축소되더라도 게이트 저항이 증가하는 문제점을 해결할 수 있는 효과가 있다. 또한 게이트의 저항값을 동적으로 변경시키기 용이한 효과가 있다.

Claims (7)

  1. 반도체 소자의 실리사이드 형성방법에 있어서,
    반도체 기판에 폴리실리콘, 버퍼산화막 및 버퍼질화막을 증착한 후 패터닝하여 게이트를 형성하는 단계;
    상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계;
    이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역에만 선택적으로 실리사이드를 형성하는 단계;
    상기 기판의 전면에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 및 상기 사이드월 스페이서의 일부분을 제거하는 단계;
    상기 게이트의 윗면 및 측면에 상기 소오스/드레인에 형성된 실리사이드의 두께와 서로 다른 두께의 실리사이드를 형성하는 단계; 및
    상기 기판의 전면에 제2층간절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  2. 제 1항에 있어서,
    상기 제1층간절연막은 게이트와 동일한 높이까지 증착하거나 낮게 증착하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  3. 제 1항에 있어서,
    상기 제1층간절연막은 에치백공정으로 소정 부분 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  4. 제 1항에 있어서,
    상기 제1층간절연막의 제거는 후속공정에서 형성될 게이트 실리사이드의 측면을 고려하여 식각하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  5. 제 1항에 있어서,
    상기 제1층간절연막을 제거 후 게이트의 상부에 잔류하는 버퍼산화막 및 버퍼질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  6. 삭제
  7. 삭제
KR1020030101071A 2003-12-31 2003-12-31 반도체 소자의 실리사이드 형성방법 KR100607798B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030101071A KR100607798B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 실리사이드 형성방법
US11/026,611 US7112498B2 (en) 2003-12-31 2004-12-30 Methods of forming silicide layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101071A KR100607798B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 실리사이드 형성방법

Publications (2)

Publication Number Publication Date
KR20050070803A KR20050070803A (ko) 2005-07-07
KR100607798B1 true KR100607798B1 (ko) 2006-08-02

Family

ID=34698854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101071A KR100607798B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 실리사이드 형성방법

Country Status (2)

Country Link
US (1) US7112498B2 (ko)
KR (1) KR100607798B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045414B2 (en) 2003-11-26 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high voltage transistor
US7424007B2 (en) * 2004-05-12 2008-09-09 Cisco Technology, Inc. Power-save method for 802.11 multicast paging applications
JP4822982B2 (ja) * 2006-08-21 2011-11-24 株式会社東芝 半導体装置の製造方法
US20080153224A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
KR20110101967A (ko) * 2010-03-10 2011-09-16 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20140145777A (ko) 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922311A (en) * 1987-12-04 1990-05-01 American Telephone And Telegraph Company Folded extended window field effect transistor
US6509264B1 (en) 2000-03-30 2003-01-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned silicide with reduced sheet resistance
US6630721B1 (en) 2000-05-16 2003-10-07 Advanced Micro Devices, Inc. Polysilicon sidewall with silicide formation to produce high performance MOSFETS
JP2002324850A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体メモリ装置およびその製造方法
DE10208751B4 (de) 2002-02-28 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit vergrößerten Metallsilizidbereichen

Also Published As

Publication number Publication date
US7112498B2 (en) 2006-09-26
KR20050070803A (ko) 2005-07-07
US20050142727A1 (en) 2005-06-30

Similar Documents

Publication Publication Date Title
US5723893A (en) Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
US5175118A (en) Multiple layer electrode structure for semiconductor device and method of manufacturing thereof
KR100467021B1 (ko) 반도체 소자의 콘택 구조체 및 그 제조방법
US7385260B2 (en) Semiconductor device having silicide thin film and method of forming the same
JP4239188B2 (ja) Ｍｏｓｆｅｔ素子の製造方法
US20020001935A1 (en) Method of forming gate electrode in semiconductor device
KR100607798B1 (ko) 반도체 소자의 실리사이드 형성방법
US20080020568A1 (en) Semiconductor device having a silicide layer and method of fabricating the same
KR100318311B1 (ko) 반도체장치의 실리사이드층 형성방법
JPH08111527A (ja) 自己整合シリサイド領域を有する半導体デバイスの製造方法
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
JPH1187529A (ja) 集積回路コンタクト
US6221760B1 (en) Semiconductor device having a silicide structure
US6200846B1 (en) Semiconductor device with capacitor formed on substrate and its manufacture method
US20010029093A1 (en) Method of manufacturing semiconductor device and semiconductor device
US20020132400A1 (en) Novel design and process for a dual gate structure
KR100289372B1 (ko) 폴리사이드 형성방법
KR100589490B1 (ko) 반도체 소자의 제조 방법
JP3543504B2 (ja) 半導体装置の製造方法
KR20060073818A (ko) 반도체 소자의 콘택 제조 방법
KR100855285B1 (ko) 반도체 소자의 제조방법
KR100672672B1 (ko) 반도체 소자의 형성방법
KR100247811B1 (ko) 반도체장치의 제조방법
KR20000000869A (ko) 반도체장치의 제조 방법
JP3966102B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031231

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050721

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060117

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060718

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060725

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060725

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090715

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100624

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110620

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120619

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee