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KR100646085B1 - 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR100646085B1
KR100646085B1 KR1020050019089A KR20050019089A KR100646085B1 KR 100646085 B1 KR100646085 B1 KR 100646085B1 KR 1020050019089 A KR1020050019089 A KR 1020050019089A KR 20050019089 A KR20050019089 A KR 20050019089A KR 100646085 B1 KR100646085 B1 KR 100646085B1
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KR
South Korea
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gate
film
layer
substrate
region
Prior art date
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정용식
Original Assignee
매그나칩 반도체 유한회사
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Publication date
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Priority to JP2005379703A priority patent/JP5148829B2/ja
Priority to US11/319,567 priority patent/US8143663B2/en
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Application granted granted Critical
Publication of KR100646085B1 publication Critical patent/KR100646085B1/ko
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Abstract

본 발명은 선택 게이트가 플로팅 게이트의 양측벽에 형성되어 비휘발성 메모리 셀의 채널 길이가 증가하는 것을 방지하여 셀 전류가 감소하는 것를 방지하면서 셀의 면적을 감소시킬 수 있는 비휘발성 메모리 소자, 그 제조방법 및 이를 이용한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판과, 상기 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 유전체막과, 상기 유전체막의 일측벽에 형성된 선택 게이트와, 상기 선택 게이트와 상기 플로팅 게이트의 일측으로 노출된 상기 기판에 형성된 LDD 이온주입영역과, 상기 LDD 이온주입영역을 덮도록 상기 선택 게이트와 상기 플로팅 게이트의 일측벽에 형성된 스페이서와, 상기 스페이서의 양측으로 노출된 상기 기판에 형성된 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, ETOX, 스플리트 게이트형 셀, 비트라인, 소오스 라인, 선택 게이트.

Description

비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법{NON VOLATILE MEMORY DEVICE, METHOD FOR MANUFACTURING THE SAME AND FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
도 1은 종래 기술에 따른 자기정렬 스플리트 게이트형 셀의 단위 셀을 나타낸 평면도.
도 2a 내지 도 2i는 종래 기술에 따른 자기정렬 스플리트 게이트형 셀의 제조방법을 설명하기 위해 도시된 공정단면도.
도 3은 종래 기술에 따른 자기정렬 스플리트 게이트형 메모리 셀의 메모리 셀 어레이를 나타낸 평면도.
도 4는 종래 기술에 따른 문제점을 설명하기 위해 도시된 단면도.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 단위 셀을 나타낸 평면도.
도 6은 도 5에 도시된 X-X' 절취선을 따라 도시된 단면도.
도 7은 도 5에 도시된 Y-Y' 절취선을 따라 도시된 단면도.
도 8은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 메모리 셀 어레이를 나타낸 평면도.
도 9a 내지 도 9j는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 제조방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
BL : 비트라인 WL : 워드라인
SL : 소오스 라인 A : 액티브 영역
Cell : 셀 영역 Peri : 페리 영역
110 : 반도체 기판 111 : 소자분리막
112 : 터널 절연막 113 : 제1 폴리 실리콘막
114 : 하드 마스크층 115 : 제1 포토레지스트 패턴
116, 122 : 식각공정 125 : 전면식각공정
117 : 플로팅 게이트 118 : 유전체막
119 : 게이트 절연막 119a : 제1 게이트 절연막
119b : 제2 게이트 절연막 120 : 제2 폴리 실리콘막
121 : 제2 포토레지스트 패턴 123 : 게이트 전극
124 : 제3 포토레지스트 패턴 117a : 제1 플로팅 게이트
117b: 제2 플로팅 게이트 120a : 제1 선택 게이트
120b : 제2 선택 게이트 126 : LDD 이온주입 영역
127 : 스페이서 128a/128b : 소오스/드레인 영역
129 : 실리사이드층 130 : 제1 층간 절연막
131 : 소오스 컨택 132 : 제2 층간 절연막
133 : 컨택 플러그 134a : 제1 배선층
134b : 제2 배선층
본 발명은 비휘발성 메모리 소자, 그 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 스플리트 게이트형(split gate type) 셀 구조를 갖는 비휘발성 메모리 소자, 그 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자(nonvolatile memory device)는 전원이 차단되어도 메모리 셀에 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC(Personal Computer) 바이어스(bias)용, 셋-탑 박스(Set-top Box), 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있다. 특히, 최근에는 대중적으로 널리 보급되어 사용되고 있는 디지털 카메라, 휴대폰 및 스마트 카드 등에서도 많이 사용되고 있다.
대표적인 비휘발성 메모리 소자로는 플래시(FLASH) 메모리 소자와 EEPROM(Electrical Erasable Programmable Read Only Memory) 소자가 널리 사용되 고 있다. 이중 EEPROM 소자의 셀의 프로그램 동작은 열전자(hot electorn) 주입방식을 이용하여 수행하고, 소거 동작은 F-N(Fouler Nordheim) 터널링 방식을 이용하여 수행한다.
열전자 주입방식은 셀의 드레인(drain)에 전압을 인가하여 드레인측에 열전자를 형성시킨 후 컨트롤 게이트(control gate)에 고전압을 인가하여 드레인측에 형성된 열전자를 플로팅 게이트(floating gate)에 주입시켜 셀의 문턱전압을 높이는 방식이다. F-N 터널링 방식은 소오스(source) 또는 기판에 고전압을 인가하여 프로그램 동작에 의해 플로팅 게이트에 주입된 전자를 방출시켜 셀의 문턱전압을 낮추는 방식이다.
EEPROM 소자의 셀은 단순 적층 구조의 ETOX(Electrically Tunneling Oxide) 셀과 1셀당 2개의 트랜지스터로 이루어진 스플리트 게이트(split gate)형 셀로 구분된다.
ETOX 셀은 게이트를 구성하는 전하 저장용 플로팅 게이트 및 구동 전원이 인가되는 컨트롤 게이트가 적층된 구조로 이루어진다. 반면, 스플리트 게이트형 셀은 선택 트랜지스터(select transistor)와 셀 트랜지스터 2개를 하나의 선택 게이트(select gate)로 이용하고, 선택 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되며, 선택 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조로 이루어진다.
ETOX 셀은 셀 크기가 스플리트 게이트형 셀에 비해 매우 작아 고집적화에 유리하고, 프로그램 동작시 열전자 주입방식을 사용하기 때문에 프로그램 전류 (program current)가 매우 큰 이점은 있으나, 프로그램 및 리드 동작시 셀 간 간섭이 발생하고, 소거 동작시 과소거(over erase)가 발생하여 소자의 동작 신뢰성이 저하되는 단점이 있다.
반면, 스플리트 게이트형 셀은 셀 크기가 커서 고집적 메모리 소자로는 부적합하나, 여러 동작 신뢰성의 우수성 때문에 반도체 업계에서 메모리 소자로 많이 사용되고 있는 추세이다. 스플리트 게이트형 셀은 ETOX 셀에서 문제가 되는 과소거 문가 거의 발생하지 않는 큰 이점이 있다. 이는, 선택 트랜지스터가 셀의 문턱전압을 일정하게 유지시키기 때문이다. 즉, 소거 동작 후 플로팅 게이트가 공핍(depletion) 특성을 나타낸다고 하더라도 단위 셀 전체는 선택 트랜지스터의 문턱전압을 인식하기 때문이다.
이러한 이점에 때문에 스플리트 게이트형 셀은 반도체 메모리 소자에 널리 사용되고 있다. 그러나, 스플리트 게이트형 셀은 선택 트랜지스터의 채널 길이(channel lengh)가 리소그래피(lithography) 공정에 의해 결정되므로 리소그래피 장비의 정렬 기술에 따라 선택 트랜지스터의 채널 길이가 불균일한 분포를 갖게 된다.
이에 따라, 상기와 같은 문제점을 해결하기 위한 일환으로 종래에는 스플리트 게이트형 셀의 선택 트랜지스터를 자기정렬(self-align) 방식으로 형성하는 기술, 즉 자기정렬 형성된 선택 트랜지스터를 갖는 스플리트 게이트형 셀이 제안되었다.
이하에서는, 도 1, 도 2a 내지 도 2i를 참조하여 종래기술에 따른 자기정렬 방식으로 형성된 스플리트 게이트형 셀의 구조 및 그 제조방법을 간략하게 설명하기로 한다.
도 1은 종래기술에 따른 자기정렬 스플리트 게이트형 셀의 단위 셀을 도시한 평면도(layout)이고, 도 2a 내지 도 2i는 종래기술에 따른 자기정렬 스플리트 게이트형 셀의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서는, 그 일례로 2개의 스플리트 게이트형 셀이 한쌍(Pair)으로 동작하고, 로직소자가 동시에 형성되는 반도체 소자의 제조방법을 도시하였다. 또한, 도 2a 내지 도 2i를 통해 형성된 하나의 스플리트 게이트형 셀은 도 1에 도시된 X-X' 절취선을 따라 도시된 단면도를 통해 보여진다.
도 1 및 도 2a에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(11)을 형성하여 스플리트 게이트형 셀이 형성될 영역(Cell; 이하, 셀 영역이라 함)과, 로직소자가 형성될 로직영역 또는 주변회로영역(Peri; 이하, 페리 영역이라 함)을 정의한다.
이어서, 도 2b에 도시된 바와 같이, 소자분리막(11)이 형성된 반도체 기판(10) 상에 터널 산화막(12)을 형성시킨다. 그리고, 터널 산화막(12) 상에 플로팅 게이트용 제1 폴리 실리콘막(13), IPD(Inter-Poly Dielectric)막(미도시) 및 하드 마스크층(hard mask layer, 14)을 순차적으로 증착한다.
이어서, 도 2c에 도시된 바와 같이, 마스크(mask) 공정을 실시하여 하드 마스크층(14) 상에 플로팅 게이트를 형성하기 위한 제1 포토레지스트 패턴(15)을 형성한다.
이어서, 제1 포토레지스트 패턴(15)을 이용한 식각공정(16)을 실시하여 셀 영역(Cell)의 반도체 기판(10) 상에 제1 플로팅 게이트(17a) 및 제2 플로팅 게이트(17b)를 형성한다.
이어서, 도 2d에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 제1 포토레지스트 패턴(15)을 제거한 후 식각공정을 실시하여 남아있는 하드 마스크층(14) 및 IPD막을 제거한다.
이어서, 절연막을 증착한 후 건식식각공정을 실시하여 제1 플로팅 게이트(17a) 및 제2 플로팅 게이트(17b)를 각각 덮도록 IPO막으로 유전체막(18)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 반도체 기판(10) 상부에 게이트 절연막(19)을 형성한다. 이때, 게이트 절연막(19)은 셀 영역(Cell)과 페리 영역(Peri)에서 각각 다른 두께로 형성할 수 있다. 예컨대, 먼저 셀 영역(Cell) 및 페리 영역(Peri)의 반도체 기판(10) 상에 제1 게이트 절연막(19a)을 형성한 후, 사진식각공정을 실시하여 페리 영역(Peri)의 반도체 기판(10) 상에 존재하는 제1 게이트 절연막(19a)을 제거한다. 이어서, 페리 영역(Peri)의 반도체 기판(10) 상에 산화공정을 실시하여 제1 게이트 절연막(19a)과 다른 두께로 제2 게이트 절연막(19b)을 형성한다.
이어서, 게이트 절연막(19)이 형성된 전체 구조 상부의 단차를 따라 셀 영역(Cell)의 선택 게이트용(또는, 페리 영역(Peri)의 게이트 전극용) 제2 폴리 실리콘막(20)을 증착한다.
이어서, 도 2f에 도시된 바와 같이, 마스크 공정을 실시하여 제2 폴리 실리콘막(20) 상에 페리 영역(Peri)의 게이트 전극 형성을 위한 제2 포토레지스트 패턴(21)을 형성한다.
이어서, 제2 포토레지스트 패턴(21)을 마스크로 이용한 식각공정(22)을 실시하여 제2 폴리 실리콘막(20) 및 제2 게이트 절연막(19b)을 식각한다. 이에 따라, 페리 영역(Peri)의 반도체 기판(10) 상에 로직 소자용 트랜지스터의 게이트 전극(23)이 형성된다.
이어서, 도 2g에 도시된 바와 같이, 스트립 공정을 실시하여 제2 포토레지스트 패턴(21)을 제거한 후, 마스크 공정을 실시하여 셀 영역(Cell)의 선택 게이트 형성을 위한 제3 포토레지스트 패턴(24)을 형성한다.
이어서, 제3 포토레지스트 패턴(24)을 마스크로 이용한 식각공정(25)을 실시하여 제1 및 제2 플로팅 게이트(17a 및 17b) 각각의 유전체막(18)을 덮도록 상부 및 양측벽에 제1 및 제2 선택 게이트(20a 및 20b)를 형성한다. 이때, 제1 및 제2 선택 게이트(20a 및 20b)는 워드라인(WL)으로 기능한다. 여기서는, 식각공정(25)시 플로팅 게이트(17a 및 17b)의 양측벽에 선택 게이트(20a 및 20b)가 일정 두께를 갖고 자기정렬 형성된다.
이어서, 도 2h에 도시된 바와 같이, 스트립 공정을 실시하여 제3 포토레지스트 패턴(24)을 제거한다.
이어서, LDD(Lightly Doped Drain) 이온주입 공정을 실시하여 제1 및 제2 선택 게이트(20a 및 20b)와 게이트 전극(23)의 양측으로 노출된 반도체 기판(10)에 LDD 이온주입 영역(26)을 형성한다.
이어서, 제1 선택 게이트(20a), 제2 선택 게이트(20b) 및 게이트 전극(23)의 양측벽에 절연막으로 이루어진 스페이서(27)를 형성한다.
이어서, 스페이서(27)를 마스크로 하는 소오스/드레인 이온주입 공정을 실시하여 스페이서(27)의 양측으로 노출된 LDD 이온주입 영역(26) 내에 LDD 이온주입 영역(26)보다 깊은 소오스/드레인 영역(28a/28b)을 형성한다. 이에 따라, 셀 영역(Cell)의 반도체 기판(10) 상에는 2개의 스플리트 게이트형 셀이 형성된다.
이어서, 살리사이드(SALICIDE; Self-Aligned siLICIDE)공정을 실시하여 실리콘(si)이 노출된 영역 즉, 제1 및 제2 선택 게이트(20a 및 20b)의 상부, 소오스/드레인 영역(28a/28b) 및 게이트 전극(23)의 상부에 실리사이드층(29)을 형성한다.
이어서, 도 2i에 도시된 바와 같이, 실리사이드층(29)이 형성된 결과물 상에 층간 절연막(30)을 증착한 후, 식각공정을 실시하여 소오스/드레인 영역(28a/28b)을 노출시키는 복수의 컨택홀(미도시)을 형성한다.
이어서, 복수의 컨택홀을 매립하는 도전층(미도시)을 증착하여 복수의 컨택 플러그(31)를 형성하고, 사진식각공정을 실시하여 복수의 컨택 플러그(31) 상에 각각 도전층으로 이루어진 배선층을 형성한다.
즉, 2개의 스플리트 게이트형 셀 사이의 반도체 기판(10)에 존재하는 공통 소오스 영역(28a)과 연결되는 제1 배선층(32a)과, 2개의 스플리트 게이트형 셀 일측의 컨택 플러그(31)를 통해 드레인 영역(28b)과 각각 연결되는 제2 배선층(32b)을 형성한다. 또한, 페리 영역(Peri)의 컨택 플러그(31)를 통해 드레인 영역(28b) 과 연결되는 제3 배선층(32c)을 형성한다. 이때, 제1 배선층(32a)은 소오스 라인(SL; 또는, 접지 라인)으로 기능하고, 제2 배선층(32b)은 비트라인(BL)으로 기능한다.
한편, 도 3은 도 2a 내지 도 2i를 통해 제조된 종래기술에 따른 메모리 셀 어레이를 도시한 평면도이다. 도 3에 도시된 바와 같이, 종래기술에 따른 메모리 셀 어레이는 비트라인(BL)과 소오스 라인(SL)이 셀 영역 전체에 걸쳐 최소 선폭을 갖고 서로 평행하게 배치됨을 알 수 있다. 도면에 도시되었으나 미설명된 'A'는 액티브(active) 영역이다.
그러나, 상기와 같은 종래기술에 따른 스플리트 게이트형 셀 제조방법을 통해 제조된 스플리트 게이트형 셀에서는 다음과 같은 여러 가지 문제점들이 발생한다.
첫째, 선택 게이트용 제2 폴리 실리콘막의 식각공정시 폴리머(polymer)가 발생하여 셀 영역(Cell)에 형성되는 선택 게이트 패턴(pattern)에 이상(도 4의 'B' 부위 참조)이 발생된다. 이러한 이상 게이트 패턴이 이물질로 작용하여 제품의 불량을 유발하는 문제점이 있다.
둘째, 상술한 폴리머를 제거하기 위하여 과도식각(over etch)을 진행하는 경우, 선택 게이트의 양측벽이 불규칙적으로 형성되어 선택 게이트의 측벽에 스페이서가 형성되지 않는다. 따라서, 후속공정을 통해 형성되는 실리사이드층으로 인해 선택 게이트와 반도체 기판이 단락(short; 도 4의 'C' 부위 참조)되는 문제점이 있다.
세째, 상술한 단락(short; 도 4의 'C' 부위 참조)을 방지하기 위하여 실리사이드층을 형성하지 않는 경우, 소오스/드레인 영역의 컨택 저항 및 선택 게이트의 저항이 증가하게 된다. 한편, 컨택 저항을 감소시키기 위해서는 컨택 면적을 증가시켜야 한다. 이러한 컨택 면적의 증가는 반도체 소자의 전체적인 면적 증가를 유발한다.
네째, 플로팅 게이트 상부에도 선택 게이트가 적층되므로 전체적인 메모리 셀의 높이가 증가한다. 따라서, 소오스/드레인 형성을 위해 틸트(tilt) 이온주입 공정을 진행할 수 없고, 컨택 플러그의 높이가 증가하여 후속으로 진행되는 컨택 및 배선공정의 난이도가 증가하는 문제점이 있다. 이는 결국 반도체 소자의 수율 및 신뢰성을 감소시키는 문제점을 유발한다.
다섯째, 자기정렬 방식으로 선택 게이트를 형성할 수는 있지만, 공정 변화 및 장비 상황에 의해 선택 게이트가 플로팅 게이트와 오정렬(mis-align; 도 4의 'D' 부위 참조)되어 형성될 수 있다. 이러한 오정렬(도 4의 'D' 부위 참조) 현상은 선택 게이트의 두께가 얇을수록 증가하는데, 현재에는 반도체 소자의 미세화 경향에 따라 선택 게이트의 두께가 얇아지고 있는 추세이다. 따라서, 오정렬(도 4의 'D' 부위 참조) 현상이 점점 증가하여 선택 게이트의 크기가 변화하므로 메모리 셀의 균일도가 저하되는 문제점이 있다.
여섯째, 셀 구조 상 배선공정 진행시 컨택홀 및 금속배선이 최소 크기로 형성된다. 이로 인하여, 고전압이 인가되는 비트라인과 접지되는 소오스 라인이 셀 영역 전체에 걸쳐 최소 선폭을 갖고 서로 평행하게 배치되고, 이에 따라 비트라인 과 소오스 라인 간의 기생 캐패시턴스(capacitance)에 의한 커플링(coupling) 현상이 발생한다. 더욱이, 이러한 커플링 현상에 의해 비트라인과 소오스 라인 간에 간섭현상이 발생한다. 이러한 간섭현상은 반도체 소자의 오동작을 일으키거나 프로그램 및 소거 동작속도를 저하시킬 뿐만 아니라 독출 동작을 위한 액세스(access) 시간을 증가시킨다.
일곱째, 단위 셀당 선택 게이트가 플로팅 게이트의 양측벽에 위치하여 단위 셀의 채널 길이(플로팅 게이트의 길이+(선택 게이트의 길이×2))가 증가하게 된다. 이에 따라, 채널 영역에 흐르는 전류 량이 감소하게 된다. 특히, 반도체 소자의 미세화 경향에 따라 독출 전압이 감소되면 메모리 셀의 전류 량이 급격히 감소하게 된다.
따라서, 본 발명은 상기한 종래기술의 다양한 문제점들을 해결하기 위해 제안된 것으로서, 다음과 같은 다양한 목적이 있다.
첫째, 본 발명은 선택 게이트가 플로팅 게이트의 양측벽에 형성되어 비휘발성 메모리 셀의 채널 길이가 증가하는 것을 방지하여 셀 전류가 감소하는 것를 방지하면서 셀의 면적을 감소시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
셋째, 본 발명은 비트라인과 워드라인 간에 발생하는 커플링 현상에 의한 간섭현상을 방지하여 소자의 오동작을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
네째, 본 발명은 비트라인과 워드라인 간에 발생하는 커플링 현상에 의한 간섭현상을 방지하여 소자의 프로그램 및 소거 동작 속도의 저하를 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
다섯째, 본 발명은 비트라인과 워드라인 간에 발생하는 커플링 현상에 의한 간섭현상을 방지하여 소자의 독출 엑세스 타임(access time)을 감소시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
여섯째, 본 발명은 비휘발성 메모리 셀의 높이를 감소시켜 후속 공정을 진행하는데 있어 불편을 감소시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
일곱째, 본 발명은 반도체 소자의 미세화에 따라 선택 게이트의 두께가 감소하더라도 선택 게이트가 오정렬 되는 것을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
여덟째, 본 발명은 비휘발성 메모리 소자의 셀과 로직 소자의 트랜지스터가 하나의 칩 내에 동시에 구현된 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판과, 상기 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 유전체막과, 상기 유전체막의 일측벽에 형성된 선택 게이트와, 상기 선택 게이트와 상기 플로팅 게이트의 일측으로 노출된 상기 기판에 형성된 LDD 이온주입영역과, 상기 LDD 이온주입영역을 덮도록 상기 선택 게이트와 상기 플로팅 게이트의 일측벽에 형성된 스페이서와, 상기 스페이서의 양측으로 노출된 상기 기판에 형성된 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판과, 상기 기판 상에 일정 거리 이격되어 형성된 제1 및 제2 터널 절연막과, 상기 제1 터널 절연막 상에 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트와 분리되어 상기 제2 터널 절연막 상에 형성된 제2 플로팅 게이트와, 상기 제1 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 제1 유전체막과, 상기 제2 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 제2 유전체막과, 상기 제1 유전체막의 일측벽을 덮도록 형성된 제1 선택 게이트와, 상기 제2 유전체막의 일측벽을 덮도록 형성된 제2 선택 게이트와, 상기 제1 선택 게이트와 상기 제1 플로팅 게이트의 일측으로 각각 노출된 상기 기판에 형성된 제1 LDD 이온주입영역과, 상기 제2 선택 게이트와 상기 제2 플로팅 게이트의 일측으로 각각 노출된 상기 기판에 형성된 제2 LDD 이온주입영역과, 상기 제1 LDD 이온주입영역을 덮도록 상기 제1 선택 게이트와 상기 제1 플로팅 게이트의 일측벽에 형성된 제1 스페이서와, 상기 제2 LDD 이온주입영역을 덮도록 상기 제2 선택 게이트와 상기 제2 플로팅 게이트의 일측벽에 형성된 제2 스페이서와, 상기 제1 및 제2 스페이서 사이로 노출된 상기 기판에 형성된 공통 소오스 영역과, 상기 제1 스페이서의 일측으로 노출된 상기 기판에 형성된 제1 드레인 영역과, 상기 제2 스페이서의 일측으로 노출된 상기 기판에 형성된 제2 드레인 영역을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 및 제2 플로팅 게이트 사이에 형성된 공통 소오스 영역을 공유하는 제1 및 제2 셀과, 상기 제1 셀을 선택하기 위하여 상기 제1 셀의 제1 선택 게이트와 접속된 제1 워드라인과, 상기 제2 셀을 선택하기 위하여 상기 제2 셀의 제2 선택 게이트와 접속된 제2 워드라인과, 상기 제1 및 제2 워드라인 사이에 형성된 상기 공통 소오스 영역과 접속된 소오스 라인과, 상기 제1 워드라인, 상기 제2 워드라인 및 상기 소오스 라인과 교차하고, 상기 제1 셀의 제1 드레인 영역과 상기 제2 셀의 제2 드레인 영역과 각각 접속된 비트라인과, 상기 제1 선택 게이트와 상기 제1 드레인 영역 사이 및 상기 제1 플로팅 게이트와 상기 공통 소오스 영역 사이의 기판에 형성된 제1 LDD 이온주입영역과, 상기 제2 선택 게이트와 상기 제2 드레인 영역 사이 및 상기 제2 플로팅 게이트와 상기 공통 소오스 영역 사이의 상기 기판에 형성된 제2 LDD 이온주입영역을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널 절연막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계와, 상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하는 단계와, 식각된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 덮도록 유전체막을 형성하는 단계와, 상기 유전체막의 양측으로 노출되는 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 유전체막을 덮도록 제2 폴리 실리콘막을 증착하는 단계와, 상기 제2 폴리 실리콘막, 상기 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 절연막을 식각하여 서로 일정 거리로 2분할된 제1 및 제2 플로팅 게이트를 형성하는 단계와, 식각공정을 실시하여 상기 제1 및 제2 플로팅 게이트의 일측벽과 각각 중첩되고, 상기 게이트 절연막에 의해 상기 기판과 분리되도록 상기 유전체막의 측벽에 각각 제1 및 제2 선택 게이트를 형성하는 단계와, 상기 제1 선택 게이트의 일측, 상기 제2 선택 게이트의 일측 및 상기 제1 및 제2 플로팅 게이트 사이로 노출된 상기 기판에 LDD 이온주입 영역을 형성하는 단계와, 상기 제1 및 제2 선택 게이트의 측벽과, 상기 제1 및 제2 플로팅 게이트의 일측벽에 각각 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 페리 영역으로 정의된 기판을 제공하는 단계와, 상기 기판 상에 터널 절연막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계와, 상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하여 상기 페리 영역에 형성된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 모두 제거하는 단계와, 식각된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 덮도록 유전체막을 형성하는 단계와, 상기 유전체막의 양측으로 노출되는 상기 기판 상에 게이트 절연막을 형성하는 단계와, 유전체막을 덮도록 제2 폴리 실리콘막을 증착하는 단계와, 상기 페리 영역에 증착된 상기 제2 폴리 실리콘막과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 셀 영역에 증착된 제2 폴리 실리콘막, 상기 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 절연막을 식각하여 서로 일정 거리로 2분할된 제1 및 제2 플로팅 게이트를 형성하는 단계와, 식각공정을 실시하여 상기 셀 영역에 상기 제1 및 제2 플로팅 게이트의 일측벽과 각각 중첩되고, 상기 게이트 절연막에 의해 상기 기판과 분리되도록 상기 유전체막의 측벽에 각각 제1 및 제2 선택 게이트를 형성하는 단계와, 상기 제1 선택 게이트의 일측, 상기 제2 선택 게이트의 일측 및 상기 제1 및 제2 플로팅 게이트 사이로 노출된 상기 기판에 제1 LDD 이온주입 영역을 형성하는 동시에 상기 게이트 전극의 양측으로 노출된 상기 기판에 제2 LDD 이온주입 영역을 형성하는 단계와, 상기 제1 및 제2 선택 게이트의 측벽과, 상기 제1 및 제2 플로팅 게이트의 일측벽에 각각 제1 스페이서를 형성하는 동시에 상기 게이트 전극의 양측벽에 제2 스페이서를 형성하는 단계와, 상기 제1 및 제2 스페이서의 양측으로 노출된 상기 기판에 각각 제1 및 제2 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
이하에서 설명되고, 본 발명의 바람직한 실시예에 따라 각 도면들에 도시된 도면부호들 중 서로 동일한 도면부호는 동일한 기능을 수행하는 동일한 구성요소이다.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 단위 셀을 도시한 평면도이고, 도 6은 도 5에 도시된 X-X' 절취선을 따라 도시한 단면도이며, 도 7은 도 5에 도시된 Y-Y' 절취선을 따라 도시한 단면도이다. 여기서, 도 6 및 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 일례로 한쌍을 이루는 2개의 메모리 셀과 로직소자를 동시에 도시한 단면도이다.
도 5, 도 6 및 도 7에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(110) 상에 2개의 단위 셀이 형성되고, 2개의 단위 셀은 하나의 소오스 영역(128a)을 공통으로 사용하여 한쌍으로 형성된다. 이 공통 소오스 영역(128a) 상에는 소오스 컨택(131)이 형성된다. 이때, 소오스 컨택(131)은 모든 메모리 셀에 공통으로 연결되어 하나의 소오스 라인(SL)으로 기능한다.
먼저, 도 6에서 좌측에 도시된 단위 셀(이하, 제1 셀이라 함)은 터널 산화막(112a)에 의해 기판(110)과 분리된 플로팅 게이트(113a)와, 플로팅 게이트(113a)의 상부와 일측벽을 덮는 유전체막(118)과, 유전체막(118)의 일측벽에 각각 형성되고, 게이트 절연막(119a)에 의해 기판(110)과 분리된 선택 게이트(120a)와, 선택 게이트(120a)의 일측과 선택 게이트(120a)가 형성되지 않는 플로팅 게이트(113a)의 일측으로 노출된 기판(110)에 형성된 소오스/드레인 영역(128a, 128b)을 포함한다. 여기서, 소오스 영역(128a)은 도 6에서 우측에 도시된 단위 셀(이하, 제2 셀이라 함)의 소오스 영역으로도 기능하며 소오스 라인(SL)과 접속된다.
또한, 제2 셀은 제1 셀과 함께 소오스 영역(128a)을 공동으로 공유한다. 이러한 제2 셀은 제1 셀과 대칭적으로 형성된다. 제2 셀은 터널 산화막(112b)에 의해 기판(110)과 분리된 플로팅 게이트(113b)와, 플로팅 게이트(113b)의 상부와 일측벽을 덮는 유전체막(118)과, 유전체막(118)의 일측벽에 각각 형성되고, 게이트 절연막(119b)에 의해 기판(110)과 분리된 선택 게이트(120b)와, 선택 게이트(120b)의 일측으로 노출된 드레인 영역(128b)과, 제1 셀과 공통으로 사용하는 소오스 영역(128a)을 포함한다.
상기에서 설명한 바와 같이, 제1 셀과 제2 셀은 소오스 영역(128a)을 사이에 두고 서로 대칭적으로 형성되며, 서로 대향하는 방향의 반대편의 플로팅 게이트(113a, 113b)의 각 측벽과 중첩되도록 각각 유전체막(118)의 일측벽에 선택 게이트(120a, 120b)가 형성된다. 그리고, 각 셀은 공통으로 소오스 영역(128a)을 공유한다.
한편, 도 8에 도시된 바와 같이 제1 및 제2 셀을 한쌍으로 이루어진 메모리 셀 어레이가 도시되어 있다. 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이는 소오스 라인(SL)과 수직한 방향으로 교차하도록 복수의 비트라인(BL)이 형성되고, 각 셀의 플로팅 게이트(113a, 113b)의 바깥측벽을 덮도록 워드라인(WL)이 형성된다. 여기서, 워드라인(WL)은 선택 게이트(120a, 120b)이다.
동도면에 도시되었으나 미설명된 'A'는 액티브 영역이다.
상기한 구조를 갖는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자는 다음과 같은 이점이 있다.
첫째, 단위 셀당 선택 게이트를 플로팅 게이트의 일측벽에만 형성함으로써 전체적인 메모리 셀의 채널길이를 감소시키면서 메모리 소자의 면적을 감소시킬 수 있다. 즉, 종래기술에 따른 비휘발성 메모리 소자의 단위 셀에서는 채널길이가 "플로팅 게이트 길이+(선택 게이트의 길이×2)" 인데 반하여, 본 발명의 바람직한 실시예에 따른 단위 셀의 채널길이는 "플로팅 게이트 길이+선택 게이트의 길이"가 된다. 따라서, 단위 셀당 하나의 선택 게이트 길이만큼 채널 길이를 감소시킬 수 있다.
둘째, 단위 셀의 채널길이의 감소는 전체 메모리 셀의 면적을 감소시킬 뿐만 아니라, 셀 전류를 증가시킨다. 이때, 셀 면적의 감소율은 적어도 20% 정도가 된다.
셋째, 두개의 단위 셀이 하나의 소오스 영역을 공동으로 사용함에 따라 비트라인과 소오스 라인 간의 간격이 넓어진다. 이에 따라, 두 라인 간에 기생 캐패시턴스에 의한 커플링 현상이 발생하지 않고, 이로 인하여 간섭현상이 발생하지 않는다. 따라서, 프로그램 및 소거 동작의 오류를 방지하고 독출 액세스 타임을 감소시킬 수 있다.
넷째, 플로팅 게이트 상부에 선택 게이트가 존재하지 않기 때문에 메모리 셀의 전체적인 높이를 감소시키는 것이 가능하며, 이를 통해 후속 이온주입공정 및 식각공정 상의 어려움을 감소시킬 수 있다. 또한, 플로팅 게이트와 선택 게이트 간의 커플링비(Coupling ratio)를 증가시키기 위하여 플로팅 게이트의 높이를 자유롭게 조절할 수 있다.
다섯째, 드레인 영역에만 선택 게이트가 형성됨에 따라 프로그램 동작시 채널 열전자 주입 방식을 사용할 수 있어 프로그램 동작 속도를 F-N 터널링 방식에 비해 1000배 이상 빠르게 가져갈 수 있다.
여섯째, 비트라인과 소오스 라인(접지라인) 간의 간격이 종래기술에 비해 넓기 때문에 후속 공정이 간편해지고, 전도성 미세 이물에 의한 수율 저하를 방지할 수 있다.
이하에서는, 도 9a 내지 도 9j를 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다. 여기서는, 설명의 편의를 위해 두개의 단위 셀과 하나의 로직 소자용 트랜지스터가 함께 구현된 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 도 9a에 도시된 바와 같이, 반도체 기판(110)에 소자분리막(111)을 형성하여 스플리트 게이트형 셀이 형성될 영역(Cell; 이하, 셀 영역이라 함)과, 로직소자가 형성될 로직영역 또는 주변회로영역(Peri; 이하, 페리 영역이라 함)을 정의한다. 이때, 소자분리막(111)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 변경된(Modified) LOCOS 공정을 통해 형성한다. 그러나, 서브 쿼터(Sub-quarter) 미크론(micron)급 반도체 소자에서는 STI(Shallow Trench Isolation) 공정을 통해 형성한다.
이어서, 도 9b에 도시된 바와 같이, 소자분리막(111)이 형성된 반도체 기판(110) 전면에 터널 절연막(112)을 형성시킨다. 이때, 터널 절연막(112)은 산화막, 질화막 또는 이 들이 혼합된 산화 질화막으로 형성한다. 산화 질화막은 산화막에 질소성분이 일정량 함유된다. 이러한 터널 절연막(112)은 50 내지 500Å의 두께로 형성한다. 바람직하게는 60 내지 250Å의 두께로 형성한다. 예컨대, 산화막일 경우에는 반도체 기판(110)에 열산화(Thermal Oxidation) 공정을 실시하여 형성할 수 있다.
이어서, 터널 절연막(112) 상에 플로팅 게이트용 제1 폴리 실리콘막(113)을 증착한다. 이때, 제1 폴리 실리콘막(113)은 도프드(doped) 또는 언도프드(undoped) 폴리 실리콘막을 이용하여 100 내지 5000Å의 두께로 형성한다. 예컨대, 도프드 폴리 실리콘막의 경우 SiH4와 PH3 또는 Si2H6와 PH3 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 1500 내지 5000Å의 두께로 형성한다. 반면, 언도프드 폴리 실리콘막의 경우에는 SiH4 또는 Si2H6 가스를 이용한 LPCVD 방식으로 형성한 후 후속 불순물 이온주입공정을 실시하여 언도프트 폴리 실리콘막을 불순물 이온으로 도핑시킨다.
이어서, 도면에 도시되지는 않았으나 터널 절연막(112) 상에 IPD(Inter-Poly Dielectric)막을 증착한다. 이때, IPD막은 산화막, 질화막 또는 이 들이 적층된 적층막으로 형성한다. 예컨대, ON(Oxide/Nitride)막 또는 ONO(Oxide-Nitride-Oxide)막으로 형성한다.
이어서, IPD막 상에 하드마스크층(114)을 증착한다. 이때, 하드마스크층(114)은 산화막, 질화막 또는 이 들이 적층된 적층막으로 100 내지 5000Å의 두께로 형성한다. 예컨대, ON(Oxide-Nitride) 구조로 형성하거나, 산화질화막(Oxynitride)으로 형성한다.
이어서, 도 9c에 도시된 바와 같이, 마스크 공정을 실시하여 하드 마스크층(114) 상에 셀 영역(Cell)에 플로팅 게이트 형성을 위한 제1 포토레지스트 패턴(115)을 형성한다.
이어서, 제1 포토레지스트 패턴(115)을 이용한 식각공정(116)을 실시하여 하드 마스크층(114), IPD막(미도시), 제1 폴리 실리콘막(113) 및 터널 절연막(112)을 순차적으로 식각한다. 이때, 식각공정(116)은 제1 포토레지스트 패턴(115)을 이용하여 하드 마스크층(114), IPD막(미도시), 제1 폴리 실리콘막(113) 및 터널 절연막(112)을 모두 식각하거나, 제1 포토레지스트 패턴(115)을 통해 식각된 하드 마스크층(114) 및 IPD막을 식각마스크로 이용하여 제1 폴리 실리콘막(113) 및 터널 절연막(112)을 식각할수도 있다.
이어서, 도 9d에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 제1 포토레지스트 패턴(115)을 제거한 후 잔류된 하드 마스크층(114) 및 IPD막(미도시)을 제거하여 셀 영역(Cell)의 반도체 기판(110) 상에 패터닝된 제1 폴리 실리콘막(113)을 노출시킨다.
이어서, 스페이서용 IPD막(미도시)을 증착한 후 건식식각공정을 실시하여 식각된 제1 폴리 실리콘막(113)을 덮도록 유전체막(118)을 형성한다. 이때, 유전체막 (118)은 산화막, 질화막 또는 이 들이 적층된 적층막으로 형성한다. 그 두께는 50 내지 500Å이 되도록 한다.
이어서, 도 9e에 도시된 바와 같이, 노출된 반도체 기판(110) 상부에 게이트 절연막(119)을 형성한다. 이때, 게이트 절연막(119)은 산화공정 또는 CVD(Chemical Vapor Deposition)공정을 통해 50 내지 500Å의 두께로 형성한다. 게이트 절연막(119)은 셀 영역(Cell)과 페리 영역(Peri)에서 각각 다른 두께로 형성할 수도 있다. 예컨대, 페리 영역(Peri)에 형성될 트랜지스터가 고전압 소자인 경우 두껍게 형성한다. 이처럼, 셀 영역(Cell)과 페리 영역(Peri)에서 게이트 절연막(119)의 두께를 다르게 형성하기 위해서는, 먼저, 셀 영역(Cell) 및 페리 영역(Peri)의 반도체 기판(110) 상에 제1 게이트 절연막(119a)을 형성한 후, 사진식각공정을 실시하여 페리 영역(Peri)의 반도체 기판(110) 상에 존재하는 제1 게이트 절연막(119a)을 제거한다. 그런 다음, 페리 영역(Peri)의 반도체 기판(110) 상에 제1 게이트 절연막(119a)과 다른 두께로 제2 게이트 절연막(119b)을 형성한다. 다른 방법으로는, 셀 영역(Cell)과 페리 영역(Peri)의 반도체 기판(110) 상에 산화공정을 실시하여 제1 게이트 절연막(119a)을 형성한 후 페리 영역(Peri)에만 다시 산화공정을 실시하여 제2 게이트 절연막(119b)을 형성한다. 여기서, 제1 게이트 절연막(119a)은 선택 게이트와 기판(110)을 전기적으로 분리시키는 기능을 수행하고, 페리 영역(Peri)에 형성된 제2 게이트 절연막(119b)은 로직 소자용 트랜지스터의 게이트 절연막으로 기능하게 된다.
이어서, 게이트 절연막(119)이 형성된 전체 구조 상부의 단차를 따라 셀 영 역(Cell)의 선택 게이트용 및 페리 영역(Peri)의 게이트 전극용 제2 폴리 실리콘막(120)을 증착한다. 이때, 제2 폴리 실리콘막(120)은 제1 폴리 실리콘막(117)과 같이 LPCVD 방식을 이용하여 언도프드 폴리 실리콘막 또는 도프드 폴리 실리콘막으로 500 내지 4000Å의 두께로 증착한다. 바람직하게는, 1500 내지 4000Å의 두께로 형성한다.
이어서, 도 9f에 도시된 바와 같이, 마스크 공정을 실시하여 제2 폴리 실리콘막(120) 상에 페리 영역(Peri)의 게이트 전극 형성을 위한 제2 포토레지스트 패턴(121)을 형성한다. 이때, 제2 포토레지스트 패턴(121)은 페리 영역(Peri)은 물론 셀 영역(Cell)의 제2 폴리 실리콘막(120)의 일부가 오픈되도록 형성한다.
이어서, 제2 포토레지스트 패턴(121)을 마스크로 이용한 식각공정(122)을 실시한다. 이로써, 페리 영역(Peri)에서는 제2 폴리 실리콘막(120) 및 제2 게이트 절연막(119b)이 식각되어 게이트 전극(123)이 형성되고, 셀 영역(Cell)에서는 유전체막(118) 상부가 일부 노출된다.
이어서, 도 9g에 도시된 바와 같이, 스트립 공정을 실시하여 제2 포토레지스트 패턴(121)을 제거한 후, 마스크 공정을 실시하여 페리 영역(Peri)을 덮는 제3 포토레지스트 패턴(124)을 형성한다.
이어서, 폴리 실리콘막과 유전체막의 식각선택비를 이용한 식각공정을 실시하여 하드 마스크로 기능하는 유전체막(118)을 먼저 식각한 후 제1 폴리 실리콘막(113)을 노출시킨다. 그런 다음, 에치백(etch back)과 같은 전면 식각공정을 통해 제1 폴리 실리콘막(113)과 터널 절연막(112)을 식각하여 2분할된 2 비트용 플로팅 게이트(113a, 113b)를 형성하고, 식각된 각 유전체막(118)의 일측벽을 덮는 선택 게이트(120a, 120b)를 형성한다. 여기서, 2분할된 플로팅 게이트(113a)는 각 단위 셀의 플로팅 게이트가 된다. 한편, 상기 식각공정 및 에치백 공정시 페리 영역(Peri)의 게이트 전극(123)은 제3 포토레지스트 패턴(124)에 의해 덮혀져 있기 때문에 식각되지 않는다.
이어서, 도 9h에 도시된 바와 같이, 스트립 공정을 실시하여 제3 포토레지스트 패턴(124)을 제거한다.
이어서, 저농도 LDD(Lightly Doped Drain) 이온주입 공정을 실시하여 셀 영역(Cell)에 제1 및 제2 선택 게이트(120a 및 120b)와 플로팅 게이트(113a, 113b) 사이로 노출된 기판(110)에 LDD 이온주입 영역(126)을 형성하는 동시에 페리 영역(Peri)의 게이트 전극(123)의 양측으로 노출된 기판(110)에 LDD 이온주입 영역(126)을 형성한다. 여기서는 일례로, 셀 영역(Cell)과 페리 영역(Peri)에 동시에 LDD 이온주입 영역(126)을 형성하였으나, 서로 다른 이온주입 에너지와 도핑 농도로도 형성할 수도 있다.
이어서, LDD 이온주입 영역(126)이 형성된 전체 구조 상부에 절연막(미도시)을 증착한 후 에치백과 같은 전면 식각공정을 실시하여 선택 게이트(120a, 120b)의 측벽과, 플로팅 게이트(113a, 113b)의 측벽과, 게이트 전극(123)의 양측벽에 스페이서(127)를 각각 형성한다. 이때, 스페이서(127)은 산화막, 질화막 또는 이 들이 적층된 적층막으로 형성한다.
이어서, 스페이서(127)를 마스크로 이용한 고농도 소오스/드레인 이온주입 공정을 실시하여 스페이서(127)의 양측으로 노출된 기판(110) 내에 LDD 이온주입 영역(126)보다 깊은 소오스/드레인 영역(128a/128b)을 형성한다. 이에 따라, 셀 영역(Cell)의 반도체 기판(110) 상에는 2개의 단위 셀이 공통으로 공유하는 소오스 영역(128a)이 형성된다. 이때, 소오스 영역(128a)과 드레인 영역(128b)은 서로 동일한 동도로 형성되거나, 프로그램 방식이나 셀 특성에 맞추어 각각 다른 농도로 형성할 수도 있다.
이어서, 살리사이드(SALICIDE; Self-Aligned siLICIDE)공정을 실시하여 실리콘(silicon)이 노출된 영역, 즉 제1 및 제2 선택 게이트(120a 및 120b)의 상부, 소오스/드레인 영역(128a/128b) 및 게이트 전극(123)의 상부에 금속 실리사이드층(129)을 형성한다. 이때, 금속 실리사이드층(129)은 티타늄, 코발트, 니켈 , 티타늄과 코발트와 니켈의 혼합물 및 티타늄과 코발트와 니켈의 화합물 중 어느 하나를 사용하여 형성한다.
이어서, 도 9i에 도시된 바와 같이, 금속 실리사이드층(129)이 형성된 전체 구조 상부에 산화막 계열의 물질로 제1 층간 절연막(130)을 증착한 후, 리소그래피 공정을 실시하여 셀 영역(Cell)의 소오스 영역(128a)을 노출시키는 컨택홀(미도시)을 형성한다.
이어서, CMP(Chemical Mechanical Polishing)공정 또는 고온 열처리 공정을 실시하여 제1 층간 절연막(130)을 평탄화할 수 있다.
이어서, 컨택홀이 매립되도록 전체 구조 상부에 도전층(미도시)을 증착하여 소오스 컨택(131)을 형성한다. 이때, 소오스 컨택(131)은 소오스 라인(SL)으로 기 능한다. 그리고, 소오스 컨택(131)을 형성하기 위한 도전층으로는 텅스텐, 알루미늄, 티타늄, 질화티타늄, 플래티늄, 루세늄, 이들의 혼합물 및 화합물 중 어느 하나를 사용한다.
이어서, 소오스 컨택(131)이 형성된 제1 층간 절연막(130) 상에 산화막 계열의 물질로 제2 층간 절연막(132)을 CVD 또는 PVD(Physical Vapor Deposition) 방식으로 증착한다.
이때, 제2 층간 절연막(132) 및 제1 층간 절연막(130)은 산화막 계열의 물질로 형성한다. 예컨대, 제1 및 제2 층간 절연막(130 및 132)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, CMP 공정 또는 고온 열처리 공정을 실시하여 제2 층간 절연막(132)을 평탄화할 수 있다.
이어서, 리소그래피 공정을 실시하여 셀 영역(Cell) 및 페리 영역(Peri)의 드레인 영역(128b)을 노출시키는 복수의 컨택홀(미도시)을 형성한 후 복수의 컨택홀을 매립하는 복수의 컨택 플러그(133)를 형성한다.
이어서, 리소그래피 공정을 실시하여 복수의 컨택 플러그(133) 상에 도전층 으로 이루어진 복수의 배선층을 형성한다.
즉, 셀 영역(Cell)의 컨택 플러그(133) 상에는 제1 배선층(134a)을 형성하고, 페리 영역(Peri)의 컨택 플러그(133) 상에는 제2 배선층(134b)을 형성한다. 이때, 제1 배선층(134a)은 비트라인(BL)으로 기능하고, 제2 배선층(134b)은 로직소자의 배선으로 기능한다.
상기에서 설명한 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법에서는 에치백 공정을 실시하여 선택 게이트(120a, 120b)를 형성하기 때문에, 선택 게이트(120a, 120b)의 측벽이 균일한 모양으로 형성되어 스페이서(127)가 선택 게이트(120a, 120b)의 측벽에 균일하게 형성된다. 따라서, 후속공정을 통해 금속 실리사이드층(129)를 형성한다 하더라도, 균일하게 형성된 스페이서(127)에 의해 선택 게이트(120a, 120b)와 기판(110)이 서로 단락되는 현상은 일어나지 않는다. 이에 따라, 본 발명의 바람직한 실시예에서는 금속 실리사이드층(129)을 모든 셀의 선택 게이트(120a, 120b) 상에 형성하는 것이 가능하다. 잘 알려진 바와 같이, 금속 실리사이드층(129)은 선택 게이트(120a, 120b)의 저항 및 컨택 저항을 감소시켜 전체적인 메모리 셀 면적을 감소시킬 수 있다. 또한, 소자의 고집적화에 따라 선택 게이트로 기능하는 제2 폴리 실리콘막(120)을 감소시킨다 하더라도, 에치백 공정을 통해 자기 정렬 방식으로 선택 게이트(120a, 120b)를 안정적으로 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 여러 가지 효과들을 얻을 수 있다.
첫째, 단위 셀당 선택 게이트를 플로팅 게이트의 일측벽에만 형성함으로써 전체적인 메모리 셀의 채널길이를 감소시키면서 메모리 소자의 면적을 감소시킬 수 있다. 즉, 종래기술에 따른 비휘발성 메모리 소자의 단위 셀에서는 채널길이가 "플로팅 게이트 길이+(선택 게이트의 길이×2)" 인데 반하여, 본 발명의 바람직한 실시예에 따른 단위 셀의 채널길이는 "플로팅 게이트 길이+선택 게이트의 길이"가 된다. 따라서, 단위 셀당 하나의 선택 게이트 길이만큼 채널 길이를 감소시킬 수 있다.
둘째, 단위 셀의 채널길이의 감소는 전체 메모리 셀의 면적을 감소시킬 뿐만 아니라, 셀 전류를 증가시킨다. 이때, 셀 면적의 감소율은 적어도 20% 정도가 된다.
셋째, 두개의 단위 셀이 하나의 소오스 영역을 공동으로 사용함에 따라 비트라인과 소오스 라인 간의 간격이 넓어진다. 이에 따라, 두 라인 간에 기생 캐패시턴스에 의한 커플링 현상이 발생하지 않고, 이로 인하여 간섭현상이 발생하지 않는다. 따라서, 프로그램 및 소거 동작의 오류를 방지하고 독출 액세스 타임을 감소시 킬 수 있다.
넷째, 플로팅 게이트 상부에 선택 게이트가 존재하지 않기 때문에 메모리 셀의 전체적인 높이를 감소시키는 것이 가능하며, 이를 통해 후속 이온주입공정 및 식각공정 상의 어려움을 감소시킬 수 있다. 또한, 플로팅 게이트와 선택 게이트 간의 커플링비(Coupling ratio)를 증가시키기 위하여 플로팅 게이트의 높이를 자유롭게 조절할 수 있다.
다섯째, 드레인 영역에만 선택 게이트가 형성됨에 따라 프로그램 동작시 채널 열전자 주입 방식을 사용할 수 있어 프로그램 동작 속도를 F-N 터널링 방식에 비해 1000배 이상 빠르게 가져갈 수 있다.
여섯째, 비트라인과 소오스 라인(접지라인) 간의 간격이 종래기술에 비해 넓기 때문에 후속 공정이 간편해지고, 전도성 미세 이물에 의한 수율 저하를 방지할 수 있다.
일곱째, 에치백 공정을 실시하여 선택 게이트를 형성함에 따라 선택 게이트의 측벽이 균일한 모양으로 형성되어 스페이서가 선택 게이트의 측벽에 균일하게 형성됨으로써 후속공정을 통해 금속 실리사이드층를 형성한다 하더라도, 균일하게 형성된 스페이서에 의해 선택 게이트와 기판이 서로 단락되는 현상은 일어나지 않는다.
여덟째, 금속 실리사이드층을 형성함으로써 선택 게이트의 저항 및 컨택 저항을 감소시켜 전체적인 메모리 셀 면적을 감소시킬 수 있다.
아홉째, 에치백 공정을 통해 자기 정렬 방식으로 선택 게이트를 형성함으로 써 소자의 고집적화에 따라 선택 게이트로 기능하는 제2 폴리 실리콘막을 감소시킨다 하더라도, 안정적으로 선택 게이트를 형성할 수 있다.

Claims (39)

  1. 기판;
    상기 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 유전체막;
    상기 유전체막의 일측벽에 형성된 선택 게이트;
    상기 선택 게이트와 상기 플로팅 게이트의 일측으로 노출된 상기 기판에 형성된 LDD 이온주입영역;
    상기 LDD 이온주입영역을 덮도록 상기 선택 게이트와 상기 플로팅 게이트의 일측벽에 형성된 스페이서; 및
    상기 스페이서의 양측으로 노출된 상기 기판에 형성된 소오스/드레인 영역
    을 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 선택 게이트와 상기 기판 사이에 형성되어, 상기 선택 게이트와 상기 기판을 전기적으로 분리시키는 게이트 절연막을 더 포함하는 비휘발성 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 선택 게이트의 상부와 상기 소오스/드레인 영역 상부에 형성된 금속 실 리사이드층을 더 포함하는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서,
    상기 터널 절연막과 상기 게이트 절연막은 서로 다른 두께로 형성된 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 게이트 절연막은 상기 터널 절연막보다 두껍게 형성된 비휘발성 메모리 소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 스페이서가 형성되지 않은 상기 선택 게이트의 일측부에 형성된 금속 실리사이드층을 더 포함하는 비휘발성 메모리 소자.
  8. 삭제
  9. 기판;
    상기 기판 상에 일정 거리 이격되어 형성된 제1 및 제2 터널 절연막;
    상기 제1 터널 절연막 상에 형성된 제1 플로팅 게이트;
    상기 제1 플로팅 게이트와 분리되어 상기 제2 터널 절연막 상에 형성된 제2 플로팅 게이트;
    상기 제1 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 제1 유전체막;
    상기 제2 플로팅 게이트의 상부와 일측벽을 덮도록 형성된 제2 유전체막;
    상기 제1 유전체막의 일측벽을 덮도록 형성된 제1 선택 게이트;
    상기 제2 유전체막의 일측벽을 덮도록 형성된 제2 선택 게이트;
    상기 제1 선택 게이트와 상기 제1 플로팅 게이트의 일측으로 각각 노출된 상기 기판에 형성된 제1 LDD 이온주입영역;
    상기 제2 선택 게이트와 상기 제2 플로팅 게이트의 일측으로 각각 노출된 상기 기판에 형성된 제2 LDD 이온주입영역;
    상기 제1 LDD 이온주입영역을 덮도록 상기 제1 선택 게이트와 상기 제1 플로팅 게이트의 일측벽에 형성된 제1 스페이서;
    상기 제2 LDD 이온주입영역을 덮도록 상기 제2 선택 게이트와 상기 제2 플로팅 게이트의 일측벽에 형성된 제2 스페이서;
    상기 제1 및 제2 스페이서 사이로 노출된 상기 기판에 형성된 공통 소오스 영역;
    상기 제1 스페이서의 일측으로 노출된 상기 기판에 형성된 제1 드레인 영역; 및
    상기 제2 스페이서의 일측으로 노출된 상기 기판에 형성된 제2 드레인 영역
    을 포함하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제1 선택 게이트와 상기 기판 사이에 형성되어, 상기 제1 선택 게이트와 상기 기판을 전기적으로 분리시키는 제1 게이트 절연막을 더 포함하는 비휘발성 메모리 소자.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제2 선택 게이트와 상기 기판 사이에 형성되어, 상기 제2 선택 게이트와 상기 기판을 전기적으로 분리시키는 제2 게이트 절연막을 더 포함하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 게이트 절연막은 서로 동일한 두께로 형성된 비휘발성 메모 리 소자.
  13. 제 9 항에 있어서,
    상기 제1 및 제2 선택 게이트와, 상기 공통 소오스 영역와, 상기 제1 및 제2 드레인 영역 상에 각각 형성된 금속 실리사이드층을 더 포함하는 비휘발성 메모리 소자.
  14. 제 9 항에 있어서,
    상기 제1 및 제2 터널 절연막은 서로 동일한 두께로 형성된 비휘발성 메모리 소자.
  15. 삭제
  16. 제 9 항에 있어서,
    상기 스페이서가 형성되지 않은 상기 제1 및 제2 선택 게이트의 일측부에 각각 형성된 금속 실리사이드층을 더 포함하는 비휘발성 메모리 소자.
  17. 삭제
  18. 제1 및 제2 플로팅 게이트 사이에 형성된 공통 소오스 영역을 공유하는 제1 및 제2 셀;
    상기 제1 셀을 선택하기 위하여 상기 제1 셀의 제1 선택 게이트와 접속된 제1 워드라인;
    상기 제2 셀을 선택하기 위하여 상기 제2 셀의 제2 선택 게이트와 접속된 제2 워드라인;
    상기 제1 및 제2 워드라인 사이에 형성된 상기 공통 소오스 영역과 접속된 소오스 라인;
    상기 제1 워드라인, 상기 제2 워드라인 및 상기 소오스 라인과 교차하고, 상기 제1 셀의 제1 드레인 영역과 상기 제2 셀의 제2 드레인 영역과 각각 접속된 비트라인;
    상기 제1 선택 게이트와 상기 제1 드레인 영역 사이 및 상기 제1 플로팅 게이트와 상기 공통 소오스 영역 사이의 기판에 형성된 제1 LDD 이온주입영역; 및
    상기 제2 선택 게이트와 상기 제2 드레인 영역 사이 및 상기 제2 플로팅 게이트와 상기 공통 소오스 영역 사이의 상기 기판에 형성된 제2 LDD 이온주입영역
    을 포함하는 비휘발성 메모리 소자.
  19. 제 18 항에 있어서,
    상기 제1 플로팅 게이트와 상기 제1 선택 게이트 사이에 형성된 제1 유전체막을 더 포함하는 비휘발성 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제1 유전체막은 상기 제1 플로팅 게이트의 상부와 일측벽에 형성된 비휘발성 메모리 소자.
  21. 제 18 항에 있어서,
    상기 제2 플로팅 게이트와 상기 제2 선택 게이트 사이에 형성된 제2 유전체막을 더 포함하는 비휘발성 메모리 소자.
  22. 제 21 항에 있어서,
    상기 제2 유전체막은 상기 제2 플로팅 게이트의 상부와 일측벽에 형성된 비 휘발성 메모리 소자.
  23. 제 18 항에 있어서,
    상기 제1 및 제2 선택 게이트 상에 각각 형성된 금속 실리사이드층을 더 포함하는 비휘발성 메모리 소자.
  24. 제 18 항에 있어서,
    상기 제1 및 제2 셀은 서로 대칭적으로 형성된 비휘발성 메모리 소자.
  25. 제 18 항에 있어서,
    상기 제1 및 제2 선택 게이트와 상기 기판을 분리시키기 위하여 상기 제1 및 제2 선택 게이트와 상기 기판 간에 각각 형성된 제1 및 제2 게이트 절연막을 더 포함하는 비휘발성 메모리 소자.
  26. 기판 상에 터널 절연막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계;
    상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하는 단계;
    식각된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 덮도록 유전체막을 형성하는 단계;
    상기 유전체막의 양측으로 노출되는 상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 유전체막을 덮도록 제2 폴리 실리콘막을 증착하는 단계;
    상기 제2 폴리 실리콘막, 상기 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 절연막을 식각하여 서로 일정 거리로 2분할된 제1 및 제2 플로팅 게이트를 형성하는 단계;
    식각공정을 실시하여 상기 제1 및 제2 플로팅 게이트의 일측벽과 각각 중첩되고, 상기 게이트 절연막에 의해 상기 기판과 분리되도록 상기 유전체막의 측벽에 각각 제1 및 제2 선택 게이트를 형성하는 단계;
    상기 제1 선택 게이트의 일측, 상기 제2 선택 게이트의 일측 및 상기 제1 및 제2 플로팅 게이트 사이로 노출된 상기 기판에 LDD 이온주입 영역을 형성하는 단계;
    상기 제1 및 제2 선택 게이트의 측벽과, 상기 제1 및 제2 플로팅 게이트의 일측벽에 각각 스페이서를 형성하는 단계; 및
    상기 스페이서의 양측으로 노출된 상기 기판에 소오스/드레인 영역을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 소오스/드레인 영역을 형성한 후,
    상기 제1 및 제2 선택 게이트와 상기 소오스/드레인 영역 상에 금속 실리사이드층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  29. 제 26 항에 있어서,
    상기 식각공정은 에치백 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  30. 제 26 항에 있어서,
    상기 제1 폴리 실리콘막을 형성한 후,
    상기 제1 폴리 실리콘막 상에 IPD막과 하드마스크층을 순차적으로 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하기 전,
    상기 IPD막과 상기 하드마스크층을 식각하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 폴리 실리콘막과 상기 터널 절연막 식각공정시 식각된 상기 하드마스크층과 상기 IPD막을 식각 마스크로 이용하는 비휘발성 메모리 소자의 제조방법.
  33. 셀 영역과 페리 영역으로 정의된 기판을 제공하는 단계;
    상기 기판 상에 터널 절연막과 제1 폴리 실리콘막을 순차적으로 형성하는 단계;
    상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하여 상기 페리 영역에 형성된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 모두 제거하는 단계;
    식각된 상기 제1 폴리 실리콘막과 상기 터널 절연막을 덮도록 유전체막을 형성하는 단계;
    상기 유전체막의 양측으로 노출되는 상기 기판 상에 게이트 절연막을 형성하는 단계;
    유전체막을 덮도록 제2 폴리 실리콘막을 증착하는 단계;
    상기 페리 영역에 증착된 상기 제2 폴리 실리콘막과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계;
    상기 셀 영역에 증착된 제2 폴리 실리콘막, 상기 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 절연막을 식각하여 서로 일정 거리로 2분할된 제1 및 제2 플로팅 게이트를 형성하는 단계;
    식각공정을 실시하여 상기 셀 영역에 상기 제1 및 제2 플로팅 게이트의 일측벽과 각각 중첩되고, 상기 게이트 절연막에 의해 상기 기판과 분리되도록 상기 유전체막의 측벽에 각각 제1 및 제2 선택 게이트를 형성하는 단계;
    상기 제1 선택 게이트의 일측, 상기 제2 선택 게이트의 일측 및 상기 제1 및 제2 플로팅 게이트 사이로 노출된 상기 기판에 제1 LDD 이온주입 영역을 형성하는 동시에 상기 게이트 전극의 양측으로 노출된 상기 기판에 제2 LDD 이온주입 영역을 형성하는 단계;
    상기 제1 및 제2 선택 게이트의 측벽과, 상기 제1 및 제2 플로팅 게이트의 일측벽에 각각 제1 스페이서를 형성하는 동시에 상기 게이트 전극의 양측벽에 제2 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 스페이서의 양측으로 노출된 상기 기판에 각각 제1 및 제2 소오스/드레인 영역을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  34. 삭제
  35. 제 33 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역을 형성한 후,
    상기 제1 및 제2 선택 게이트와, 상기 게이트 전극과, 상기 제1 및 제2 소오스/드레인 영역 상에 각각 금속 실리사이드층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  36. 제 33 항에 있어서,
    상기 식각공정은 에치백 공정으로 실시하는 비휘발성 메모리 소자의 제조방 법.
  37. 제 33 항에 있어서,
    상기 제1 폴리 실리콘막을 형성한 후,
    상기 제1 폴리 실리콘막 상에 IPD막과 하드마스크층을 순차적으로 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  38. 제 37 항에 있어서,
    상기 제1 폴리 실리콘막과 상기 터널 절연막을 식각하기 전,
    상기 IPD막과 상기 하드마스크층을 식각하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 제1 폴리 실리콘막과 상기 터널 절연막 식각공정시 식각된 상기 하드마스크층과 상기 IPD막을 식각 마스크로 이용하는 비휘발성 메모리 소자의 제조방법.
KR1020050019089A 2005-03-08 2005-03-08 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법 KR100646085B1 (ko)

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