[go: up one dir, main page]

KR102171713B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102171713B1
KR102171713B1 KR1020190006160A KR20190006160A KR102171713B1 KR 102171713 B1 KR102171713 B1 KR 102171713B1 KR 1020190006160 A KR1020190006160 A KR 1020190006160A KR 20190006160 A KR20190006160 A KR 20190006160A KR 102171713 B1 KR102171713 B1 KR 102171713B1
Authority
KR
South Korea
Prior art keywords
film
layer
conductive
light
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020190006160A
Other languages
English (en)
Other versions
KR20190008975A (ko
Inventor
하지메 키무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20190008975A publication Critical patent/KR20190008975A/ko
Priority to KR1020200137512A priority Critical patent/KR102321760B1/ko
Application granted granted Critical
Publication of KR102171713B1 publication Critical patent/KR102171713B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H01L29/7869—
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133528—Polarisers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H01L27/1214—
    • H01L27/1225—
    • H01L27/124—
    • H01L27/1255—
    • H01L27/1288—
    • H01L27/13—
    • H01L29/45—
    • H01L29/66969—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

개구율이 높은 반도체 장치 또는 그 제작 방법을 제공하는 것을 목적의 하나로 한다. 또한, 소비 전력이 낮은 반도체 장치 또는 그 제작 방법을 제공하는 것을 목적의 하나로 한다.
절연 표면을 가지는 기판 위에 형성된 산화물 반도체층과, 산화물 반도체층을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 제1 도전층과 제2 도전층의 순으로 적층된 게이트 전극을 포함하는 게이트 배선과, 산화물 반도체층과, 상기 게이트 전극을 포함하는 상기 게이트 배선을 덮는 절연막과, 절연막 위에 형성되어 산화물 반도체층과 전기적으로 접속되고, 제3 도전층과 제4 도전층의 순으로 적층된 소스 전극을 포함하는 소스 배선을 가지고, 게이트 전극은 제1 도전층으로 형성되고, 게이트 배선은 제1 도전층과 제2 도전층으로 형성되고, 소스 전극은 제3 도전층으로 형성되고, 소스 배선은 제3 도전층과 제4 도전층으로 형성되어 있다.

Description

반도체 장치{Semiconductor device}
채널 형성 영역에 산화물 반도체막을 이용한 박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들면, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 가지는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
액정 표시 장치로 대표되는, 유리 기판 등의 평판에 형성되는 박막 트랜지스터는, 아몰퍼스(amorphous) 실리콘, 다결정 실리콘에 의해 제작된다. 아몰퍼스 실리콘을 이용한 박막 트랜지스터는 전계 효과 이동도가 낮은 유리 기판의 대면적화에 대응할 수 있고, 한편, 결정 실리콘을 이용한 박막 트랜지스터는 전계 효과 이동도가 높기는 하지만, 레이저 어닐 등의 결정화 공정이 필요하고, 유리 기판의 대면적화에 반드시 적응하지는 않는다는 특성을 가지고 있다.
이에 대하여, 산화물 반도체를 이용하여 박막 트랜지스터를 제작하여, 전자 디바이스나 광디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 이용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다. 또한, 게이트 전극, 소스 전극 또는 드레인 전극도 투광성을 가지는 전극을 이용하는 것에 의해, 개구율을 향상시키는 기술이 검토되고 있다(특허문헌 3, 4).
일본국 공개특허 제2007-123861호 공보 일본국 공개특허 제2007-096055호 공보 일본국 공개특허 제2007-123700호 공보 일본국 공개특허 제2007-81362호 공보
통상, 소자와 소자, 예를 들면, 트랜지스터와 트랜지스터를 접속하는 배선은, 게이트 전극, 소스 전극 또는 드레인 전극을 구성하는 도전층을 그대로 연장시켜, 같은 섬(아일랜드)에서 형성된다. 따라서, 트랜지스터의 게이트와 다른 트랜지스터의 게이트를 접속하는 배선(게이트 배선이라고 칭함)은, 트랜지스터의 게이트 전극과 같은 층 구조나 같은 재료로 형성되어 있고, 트랜지스터의 소스와 다른 트랜지스터의 소스를 접속하는 배선(소스 배선이라고 칭함)은 트랜지스터의 소스 전극과 같은 층 구조나 같은 재료로 형성되어 있는 경우가 많다. 따라서, 게이트 전극 및 소스 전극 혹은 드레인 전극으로서 투광성을 가지는 재료를 이용하여 형성한 경우, 게이트 배선 및 소스 배선은 게이트 전극 및 소스 전극 혹은 드레인 전극과 마찬가지로, 투광성을 가지는 재료를 이용하여 형성되게 된다.
그러나, 통상, 투광성을 가지는 재료, 예를 들면, 인듐 주석 산화물, 인듐 아연 산화물, 인듐 주석 아연 산화물 등은, 차광성 및 반사성을 가지는 재료, 예를 들면, 알루미늄, 몰리브덴, 티탄, 텅스텐, 네오디뮴, 구리, 은 등과 비교하여, 도전율이 낮다. 따라서, 투광성을 가지는 재료를 이용하여 배선을 형성하면, 배선 저항이 높아지게 된다. 예를 들면, 대형의 표시 장치를 제조하는 경우, 배선이 길어지기 때문에, 배선 저항이 매우 높아지고, 배선 저항이 높아지면, 그 배선을 전송하는 신호의 파형 변형이 생기고, 배선 저항에서의 전압 강하에 의해, 공급되는 전압이 작아진다. 그 때문에, 정확한 전압이나 전류를 공급하는 것이 곤란하게 되어, 정상적인 표시나 동작을 행하는 것이 곤란하게 된다.
또한, 표시 성능의 면에서, 화소에는 큰 용량 소자를 가지게 함과 동시에, 고개구율화가 요구되고 있다. 각 화소가 높은 개구율을 가짐으로써, 광이용 효율이 향상되고, 표시 장치의 저소비전력화 및 소형화를 달성할 수 있다. 근년, 화소 사이즈의 미세화가 진행되어, 보다 고정밀 화상이 요구되고 있다. 화소 사이즈의 미세화는 하나의 화소에 차지하는 트랜지스터 및 배선의 형성 면적이 커져 화소 개구율을 저감시킨다. 따라서, 규정의 화소 사이즈 중에서 각 화소의 고개구율을 얻기 위해서는, 화소의 회로 구성에 필요한 회로 요소를 효율적으로 레이아웃하는 것이 불가결하다.
따라서, 상기 과제를 감안하여, 개구율이 높은 반도체 장치 또는 그 제작 방법을 제공하는 것을 목적의 하나로 한다. 또는, 소비 전력이 낮은 반도체 장치 또는 그 제작 방법을 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일례는, 절연 표면을 가지는 기판 위에 형성된 산화물 반도체층과, 산화물 반도체층을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 제1 도전층과 제2 도전층의 순으로 적층된 게이트 전극을 포함하는 게이트 배선과, 산화물 반도체층과, 게이트 전극을 포함하는 게이트 배선을 덮는 절연막과, 절연막 위에 형성되어 산화물 반도체층과 전기적으로 접속되고, 제3 도전층과 제4 도전층의 순으로 적층된 소스 전극을 포함하는 소스 배선을 가지고, 게이트 전극은 제1 도전층으로 형성되고, 게이트 배선은 제1 도전층과 제2 도전층으로 형성되고, 소스 전극은 제3 도전층으로 형성되고, 소스 배선은 제3 도전층과 제4 도전층으로 형성되어 있는 것을 포함하는 반도체 장치이다.
개시하는 발명의 다른 일례는, 절연 표면을 가지는 기판 위에 형성된 산화물 반도체층과, 산화물 반도체층을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 제1 도전층과 제2 도전층의 순으로 적층된 게이트 전극을 포함하는 게이트 배선과, 산화물 반도체층과, 게이트 전극을 포함하는 게이트 배선을 덮는 절연막과, 절연막 위에 형성되어 산화물 반도체층과 전기적으로 접속되고, 제3 도전층과 제4 도전층의 순으로 적층된 소스 전극을 포함하는 소스 배선과, 용량 배선을 가지고, 게이트 전극은 제1 도전층으로 형성되고, 게이트 배선은 제1 도전층과 제2 도전층으로 형성되고, 소스 전극은 제3 도전층으로 형성되고, 소스 배선은 제3 도전층과 제4 도전층으로 형성되고, 용량 배선은 제5 도전층과 제6 도전층으로 형성되어 있는 것을 포함하는 반도체 장치이다.
개시하는 발명의 다른 일례는, 절연 표면을 가지는 기판 위에 형성된 산화물 반도체층과, 산화물 반도체층을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 제1 도전층과 제2 도전층의 순으로 적층된 게이트 전극을 포함하는 게이트 배선과, 산화물 반도체층과, 게이트 전극을 포함하는 게이트 배선을 덮는 절연막과, 절연막 위에 형성되어 산화물 반도체층과 전기적으로 접속되고, 제3 도전층과 제4 도전층의 순으로 적층된 소스 전극을 포함하는 소스 배선과, 용량 배선과, 보유 용량부를 가지고, 게이트 전극은 제1 도전층으로 형성되고, 게이트 배선은 제1 도전층과 제2 도전층으로 형성되고, 소스 전극은 제3 도전층으로 형성되고, 소스 배선은 제3 도전층과 제4 도전층으로 형성되고, 용량 배선은 제5 도전층과 제6 도전층으로 형성되고, 보유 용량부는 산화물 반도체층, 제3 도전층, 제5 도전층, 게이트 절연막, 및 절연막으로 형성되어 있는 것을 포함하는 반도체 장치이다.
상기에서, 제1 도전층 및 제3 도전층은 투광성을 가지는 것이 바람직하다. 또한, 제2 도전층 및 제4 도전층은 차광성을 가지는 것이 바람직하다.
또한, 상기에서, 산화물 반도체층은 인듐, 갈륨 또는 아연을 포함하고 있는 것이 바람직하다.
본 명세서 중에서 이용할 수 있는 산화물 반도체의 일례로서는, InMO3(ZnO)m(m＞0)으로 표기되는 것이 있다. 여기서, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga가 선택되는 경우에는, Ga만의 경우 외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는, 상기 산화물 반도체 중, M으로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체라고 부르고, 이 재료를 이용한 박막을 In-Ga-Zn-O계 비단결정막이라고 부르기도 한다.
또한, 상기에서, 다계조 마스크를 이용함으로써, 1장의 마스크(레티클)로, 투광성을 가지는 영역(광투과율이 높은 영역)과, 차광성을 가지는 영역(광투과율이 낮은 영역)을 형성할 수 있다. 이것에 의해, 마스크수를 증가시키지 않고, 투광성을 가지는 영역(광투과율이 높은 영역)과, 차광성을 가지는 영역(광투과율이 낮은 영역)을 형성할 수 있다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 회로, 표시 장치, 전기 광학 장치, 발광 표시 장치 및 전자기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에서 표시 장치란, 화상 표시 디바이스, 발광 디바이스, 혹은 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
개시한 발명에서, 투광성을 가지는 트랜지스터 또는 투광성을 가지는 용량 소자를 형성할 수 있다. 그 때문에, 화소 내에 트랜지스터나 용량 소자를 배치하는 경우에도, 트랜지스터나 용량 소자가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 트랜지스터와 소자(예를 들면, 다른 트랜지스터)를 접속하는 배선, 또는 용량 소자와 소자(예를 들면, 다른 용량 소자)를 접속하는 배선은, 저항율이 낮고 도전율이 높은 재료를 이용하여 형성할 수 있기 때문에, 신호의 파형 변형을 저감하여, 배선 저항에 의한 전압 강하를 저감할 수 있다.
도 1은 반도체 장치를 설명한 상면도 및 단면도.
도 2는 반도체 장치의 제작 방법을 설명한 도면.
도 3은 반도체 장치의 제작 방법을 설명한 도면.
도 4는 반도체 장치의 제작 방법을 설명한 도면.
도 5는 반도체 장치의 제작 방법을 설명한 도면.
도 6은 반도체 장치를 설명한 단면도.
도 7은 반도체 장치를 설명하는 상면도 및 단면도.
도 8은 반도체 장치를 설명하는 상면도 및 단면도.
도 9는 반도체 장치를 설명한 상면도.
도 10은 반도체 장치를 설명한 상면도 및 단면도.
도 11은 반도체 장치를 설명한 상면도 및 단면도.
도 12는 반도체 장치를 설명한 상면도.
도 13은 반도체 장치를 설명한 상면도 및 단면도.
도 14는 반도체 장치의 제작 방법을 설명한 도면.
도 15는 반도체 장치의 제작 방법을 설명한 도면.
도 16은 반도체 장치의 제작 방법을 설명한 도면.
도 17은 반도체 장치의 제작 방법을 설명한 도면.
도 18은 반도체 장치의 제작 방법을 설명한 도면.
도 19는 다계조 마스크를 설명한 도면.
도 20은 반도체 장치를 설명한 상면도 및 단면도.
도 21은 반도체 장치를 설명한 도면.
도 22는 반도체 장치를 설명한 도면.
도 23은 반도체 장치의 화소 등가 회로를 설명한 도면.
도 24는 반도체 장치를 설명한 단면도.
도 25는 반도체 장치를 설명한 상면도 및 단면도.
도 26은 반도체 장치를 설명한 상면도 및 단면도.
도 27은 반도체 장치를 설명한 도면.
도 28은 반도체 장치를 설명한 도면.
도 29는 전자기기를 설명한 도면.
도 30은 전자기기를 설명한 도면.
도 31은 전자기기를 설명한 도면.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되는 것은 아니고, 발명의 취지로부터 벗어남이 없이 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자에게 있어 자명하다. 또한, 다른 실시형태에 관한 구성은, 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 이용하고, 그 반복 설명은 생략한다.
본 명세서에서, 「막」이란, 전면에 형성되고 패턴이 형성되어 있지 않은 것을 말한다. 그리고, 「층」이란, 레지스트 마스크 등에 의해 소망의 형상으로 패턴이 형성된 것을 말한다. 또한, 상술한 바와 같은 「막」과「층」의 구별은 편의적으로 행하는 것이고, 막과 층을 특별히 구별하지 않고 이용하기도 한다. 또한, 적층막의 각층에 대해서도, 막과 층을 특별히 구별하지 않고 이용하기도 한다.
또한, 본 명세서에서 「제1」, 「제2」, 또는 「제3」 등의 수사가 붙는 용어는, 요소를 구별하기 위해서 편의적으로 부여하고 있는 것으로, 수적으로 한정하는 것은 아니고, 또한, 배치 및 단계의 순서를 한정하는 것도 아니다.
[실시형태 1]
본 실시형태에서는, 반도체 장치 및 그 제작 공정에 대하여, 도 1 내지 도 12를 이용하여 설명한다.
도 1에, 본 실시형태의 반도체 장치를 나타낸다. 도 1(A)은 평면도이며, 도 1(B)은 도 1(A)에서의 A-B로 절단한 단면도이다.
도 1(A)에 나타낸 반도체 장치는, 1의 방향으로 배치된 게이트 배선 및 용량 배선과, 게이트 배선 및 용량 배선과 교차하는 2의 방향으로 배치된 소스 배선과, 게이트 배선과 소스 배선의 교차부 부근의 트랜지스터(150a)를 가지는 화소부를 포함한다. 또한, 본 명세서에서, 화소부란, 복수의 게이트 배선 및 복수의 소스 배선에 둘러싸인 영역을 가리킨다.
도 1에 나타낸 트랜지스터(150a)는, 절연 표면을 가지는 기판(100) 위에, 산화물 반도체층(103a)과, 산화물 반도체층(103a)을 덮는 게이트 절연막(104)과, 게이트 절연막(104) 위에 형성된 게이트 전극으로서 기능하는 도전층(109a)과, 산화물 반도체층(103a)과 도전층(109a)을 덮는 절연막(112)과, 절연막(112) 위에 형성되어 산화물 반도체층(103a)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117a, 117b)으로 구성되는, 소위 탑 게이트형의 트랜지스터이다.
또한, 트랜지스터(150a)는, 산화물 반도체층(103a), 게이트 전극으로서 기능하는 도전층(109a)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117a, 117b)을 투광성을 가지는 재료로 형성한다. 이와 같이, 트랜지스터(150a)에 산화물 반도체층(103a), 및 게이트 전극, 소스 전극 및 드레인 전극을 투광성을 가지는 재료로 형성함으로써, 트랜지스터가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다.
또한, 트랜지스터(150a)의 게이트 전극과 전기적으로 접속되는 게이트 배선은, 투광성을 가지는 도전층(109a)과, 차광성을 가지는 도전층(111a)의 순으로 적층되어 있고, 트랜지스터(150a)의 소스 전극 또는 드레인 전극과 전기적으로 접속되는 소스 배선은 투광성을 가지는 도전층(117a)과, 차광성을 가지는 도전층(119a)의 순으로 적층되어 있다. 즉, 트랜지스터(150a)의 게이트 전극은 게이트 배선을 구성하는 투광성을 가지는 도전층(109a)의 일부에서 형성되어 있고, 소스 전극 또는 드레인 전극은 소스 배선을 구성하는 투광성을 가지는 도전층(117a)의 일부에서 형성되어 있다.
게이트 배선 및 소스 배선을 투광성을 가지는 도전층과 차광성을 가지는 도전층의 순으로 적층함으로써, 배선 저항을 저감하여, 소비 전력을 저감할 수 있다. 또한, 게이트 배선 및 소스 배선은 차광성을 가지는 도전층을 이용하여 구성되어 있기 때문에, 화소간을 차광할 수 있다. 즉, 행방향으로 배치된 게이트 배선과, 열방향으로 배치된 소스 배선에 의해, 블랙 매트릭스를 이용하는 일 없이 화소간의 간극을 차광할 수 있다.
또한, 게이트 배선과 같은 1의 방향으로 용량 배선이 배치되어 있다. 용량 배선은, 화소 영역에서는, 투광성을 가지는 도전층(109b)으로 형성하는 것이 바람직하지만, 소스 배선과 중첩되는 영역에서는, 투광성을 가지는 도전층(109b)과, 차광성을 가지는 도전층(111b)의 순으로 적층시켜도 좋다. 또한, 용량 배선에는, 보유 용량부(151a)가 형성되어 있다. 보유 용량부(151a)는, 트랜지스터(150a)의 소스 전극 또는 드레인 전극의 어느 한쪽에 접속되어 있다. 보유 용량부(151a)는, 게이트 절연막(104)과 절연막(112)을 유전체로 하여, 전극으로서 기능하는 산화물 반도체층(103b)과 도전층(109b)과 도전층(117b)으로 구성되어 있다.
본 실시형태에서는, 용량 배선의 폭과 게이트 배선의 폭이 같아지도록 형성하는 예를 나타내지만, 용량 배선의 폭과 게이트 배선의 폭이 다르게 형성해도 좋다. 용량 배선의 폭은 게이트 배선의 폭보다 넓게 하는 것이 바람직하다. 용량 배선의 폭을 넓게 함으로써, 보유 용량부(151a)의 면적을 크게 할 수 있다.
이와 같이 하여, 보유 용량부(151a)를 산화물 반도체층(103b), 투광성을 가지는 도전층(109b), 도전층(117b)을 이용하여 구성함으로써, 보유 용량부(151a)가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 보유 용량부(151a)를 투광성을 가지는 도전층으로 구성함으로써, 개구율을 낮추지 않고 보유 용량부(151a)를 크게 할 수 있기 때문에, 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 피드스루(feedthrough) 전위를 작게 할 수 있다.
또한, 도 1(A)에 나타낸 트랜지스터(150a)는, 액정 표시 장치 또는 EL 표시 장치로 대표되는 발광 표시 장치의 화소부에 설치되는 화소 트랜지스터에 적용할 수 있다. 따라서, 도시한 예에서는, 절연막(120)에 콘택트홀(126)이 형성되고, 절연막(120) 위에 화소 전극층(투광성을 가지는 도전층(122b))이 형성되고, 절연막(120)에 형성된 콘택트홀(126)을 통하여, 화소 전극층(투광성을 가지는 도전층(122b))과 도전층(117b)이 접속되어 있다.
다음에, 반도체 장치의 제작 공정의 일례에 대하여, 도 2 내지 도 5를 이용하여 설명한다.
먼저, 절연 표면을 가지는 기판(100) 위에 산화물 반도체막(101)을 형성한다(도 2(A), 도 2(B) 참조).
절연 표면을 가지는 기판(100)으로서는, 예를 들면, 액정 표시 장치 등에 사용되는 가시광 투과성을 가지는 유리 기판을 이용할 수 있다. 상기 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 그 밖에도, 절연 표면을 가지는 기판(100)으로서, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 규소 등의 반도체 재료로 이루어지는 반도체 기판의 표면을 절연 재료로 피복한 것, 금속이나 스테인리스 스틸 등의 도전체로 이루어지는 도전성 기판의 표면을 절연 재료로 피복한 것 등을 이용할 수 있다.
절연 표면을 가지는 기판(100) 위에 하지막이 되는 절연막을 형성해도 좋다. 절연막은 기판(100)으로부터의 알칼리 금속(Li, Cs, Na 등)이나 알칼리토류 금속(Ca, Mg 등)이나 다른 금속 원소 등의 불순물의 확산을 방지하는 기능을 가진다. 또한, Na는, 5×1019/cm3 이하, 바람직하게는 1×1018/cm3 이하로 한다. 절연막은, 질화규소막, 산화규소막, 질화산화규소막, 산화질화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
산화물 반도체막(101)은, In-Ga-Zn-O계 비단결정막으로 형성할 수 있다. 예를 들면, In, Ga, 및 Zn를 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용한 스퍼터법으로 산화물 반도체막(101)을 형성한다. 스퍼터의 조건으로서는, 예를 들면, 기판(100)과 타겟과의 거리를 30 mm∼500 mm, 압력을 0.1 Pa∼2.0 Pa, 직류(DC) 전원을 0.25 kW∼5.0 kW(직경 8 인치의 타겟 사용시), 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소와의 혼합 분위기로 할 수 있다. 또한, 산화물 반도체막으로서, ZnO계 비단결정막도 이용할 수 있다. 또한, 산화물 반도체막(101)의 막 두께는, 5 nm∼200 nm 정도로 하면 좋다.
상기 스퍼터법으로서는, 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터법이나, DC 스퍼터법, 펄스적으로 직류 바이어스를 가하는 펄스 DC 스퍼터법 등을 이용할 수 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 절연막을 형성한 경우, 산화물 반도체막(101)을 형성하기 전에, 절연막의 표면에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 절연막의 표면에 부착되어 있는 오물을 제거할 수 있다.
펄스 직류(DC) 전원을 이용하면, 오물을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 또한, 상술한 플라즈마 처리를 행한 후, 대기에 노출되는 일 없이 산화물 반도체막(101)을 형성함으로써, 절연막과 산화물 반도체막(101)의 계면에 오물이나 수분이 부착하는 것을 억제할 수 있다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치를 이용해도 좋다. 다원 스퍼터 장치에서는, 동일 체임버로 다른 막을 적층 형성할 수도, 동일 체임버로 복수 종류의 재료를 동시에 스퍼터하여 하나의 막을 형성할 수도 있다. 또한, 체임버 내부에 자계 발생 기구를 구비한 마그네트론 스퍼터 장치를 이용하는 방법(마그네트론 스퍼터법)이나, 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법 등을 이용해도 좋다. 또한, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시켜, 그들 화합물을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터법 등을 이용해도 좋다.
다음에, 산화물 반도체막(101) 위에 레지스트 마스크(102a, 102b)를 형성하고, 이 레지스트 마스크(102a, 102b)를 이용하여 산화물 반도체막(101)을 선택적으로 에칭하여, 섬 형상의 산화물 반도체층(103a, 103b)을 형성한다(도 2(C), 도 2(D) 참조). 레지스트 마스크의 형성에 스핀 코트법을 이용하는 경우, 레지스트막의 균일성의 향상을 위해, 대량의 레지스트 재료나, 대량의 현상액이 사용되고, 여분의 재료의 소비량이 많다. 특히, 기판이 대형화되면, 스핀 코트법을 이용하는 성막 방법에서는, 대형의 기판을 회전시키는 기구가 대규모가 되는 점, 재료액의 손실 및 폐수량이 많다는 점에서, 대량 생산상 불리하다. 또한, 직사각형의 기판을 스핀 코트시키면 회전축을 중심으로 하는 원형의 편차가 도포막에 생기기 쉽다. 따라서, 잉크젯법 등의 액적 토출법이나 스크린 인쇄법 등을 이용하여 선택적으로 레지스트 재료막을 형성하고, 노광을 행하여 레지스트 마스크를 형성하는 것이 바람직하다. 선택적으로 레지스트 재료막을 형성하는 것에 의해, 레지스트 재료의 사용량의 삭감을 도모할 수 있고, 대폭의 비용 절감을 실현할 수 있고 1000 mm×1200 mm, 1100 mm×1250 mm, 1150 mm×1300 mm와 같은 대면적 기판에도 대응할 수 있다.
이 때의 에칭 방법으로서, 웨트 에칭 또는 드라이 에칭을 이용할 수 있다. 여기에서는, 초산과 황산과 인산의 혼합액을 이용한 웨트 에칭에 의해, 산화물 반도체막(101)의 불필요한 부분을 제거하여, 섬 형상의 산화물 반도체층(103a, 103b)을 형성한다. 또한, 상기 에칭 후에는 레지스트 마스크(102a, 102b)는 제거한다. 또한, 웨트 에칭에 이용하는 에천트는 산화물 반도체막(101)을 에칭할 수 있는 것이면 좋고, 상술한 것에 한정되지 않는다. 드라이 에칭을 행하는 경우는, 염소를 함유하는 가스, 또는 염소를 함유하는 가스에 산소가 첨가된 가스를 이용하는 것이 바람직하다. 염소와 산소를 함유하는 가스를 이용함으로써, 하지막으로서 기능하는 절연막과 산화물 반도체막(101)과의 에칭 선택비를 얻기 쉽고, 절연막에 대한 데미지를 충분히 저감할 수 있기 때문이다.
또한, 드라이 에칭에 이용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 이용한 에칭 장치나, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 이용한 드라이 에칭 장치를 이용할 수 있다. 또한, ICP 에칭 장치에 비하여, 넓은 면적에 걸쳐 일정한 방전을 얻기 쉬운 드라이 에칭 장치로서는, 상부 전극을 접지시키고, 하부 전극에 13.56 MHz의 고주파 전원을 접속하고, 또한, 하부 전극에 3.2 MHz의 저주파 전원을 접지한 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치가 있다. 이 ECCP 모드의 에칭 장치라면, 예를 들면, 기판으로서 제10 세대의 한 변이 3 m를 넘는 사이즈의 기판을 이용하는 경우에도 대응할 수 있다.
그 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하면 좋다. 여기에서는, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 산화물 반도체층(103a, 103b)을 구성하는 In-Ga-Zn-O계 산화물 반도체의 원자 레벨의 재배열을 한다. 이 열처리(광어닐 등도 포함함)는, 산화물 반도체층(103a, 103b) 중에서의 캐리어의 이동을 저해하는 변형을 해방할 수 있다는 점에서 중요하다. 또한, 상기의 열처리를 행하는 타이밍은, 산화물 반도체층(103a, 103b)의 형성 후라면 특별히 한정되지 않는다.
다음에, 섬 형상의 산화물 반도체층(103a, 103b) 위에 게이트 절연막(104)을 형성한 후, 게이트 절연막(104) 위에, 도전막(105)을 형성한다(도 2(E), 도 2(F) 참조).
게이트 절연막(104)은, 산화규소막, 산화질화규소막, 질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 또는 산화탄탈막의 단층 또는 적층으로 형성할 수 있다. 게이트 절연막(104)은, 스퍼터법 등을 이용하여 막 두께를 50 nm 이상 250 nm 이하로 형성할 수 있다. 예를 들면, 게이트 절연막(104)으로서, 스퍼터법에 의해 산화규소막을 100 nm의 두께로 형성할 수 있다. 또는, 스퍼터법에 의해 산화알루미늄막을 100 nm의 두께로 형성할 수 있다. 또한, 게이트 절연막(104)은, 투광성을 가지고 있는 것이 바람직하다.
게이트 절연막(104)을 치밀한 막으로 형성함으로써, 기판(100)측으로부터 산화물 반도체층(103a, 103b)에 수분이나 산소가 침입하는 것을 방지할 수 있다. 또한, 기판(100)에 포함되는 알칼리 금속(Li, Cs, Na 등)이나 알칼리토류 금속(Ca, Mg 등)이나 다른 금속 원소 등의 불순물이 산화물 반도체층에 침입하는 것을 방지할 수 있다. 또한, Na는, 5×1019/cm3 이하, 바람직하게는 1×1018/cm3 이하로 한다. 따라서, 산화물 반도체를 이용한 반도체 장치의 반도체 특성의 변동을 억제할 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도전막(105)은, 인듐 주석 산화물(Indium Tin Oxide: ITO), 산화규소를 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화아연(ZnO), 질화티탄 등을 이용할 수 있다. 또한, 산화아연을 포함하는 인듐 아연 산화물(Indium Zinc Oxide: IZO), 산화아연에 갈륨(Ga)을 도핑한 것, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물 등도 이용해도 좋다. 이러한 재료를 스퍼터링법에 의해, 단층 구조 또는 적층 구조로 형성할 수 있다. 단, 적층 구조로 하는 경우에는, 복수의 막의 모든 광투과율이 충분히 높은 것이 바람직하다.
다음에, 도전막(105) 위에 레지스트 마스크(107a, 107b)를 형성하고, 이 레지스트 마스크(107a, 107b)를 이용하여 도전막(105)을 선택적으로 에칭하여, 도전층(109a, 109b)을 형성한다(도 2(G), 도 2(H) 참조). 또한, 상기 에칭 후에는 레지스트 마스크(107a, 107b)는 제거한다. 이 때, 후에 형성되는 절연막(112)의 피복성을 향상하여, 단이 끊어지는 것을 방지하기 위해, 게이트 전극의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 또한, 게이트 전극에는 게이트 배선 등, 상기 도전막에 의해 형성되는 전극이나 배선이 포함된다.
다음에, 게이트 절연막(104), 도전층(109a, 109b) 위에 도전막(106)을 형성한다(도 3(A), 도 3(B) 참조).
도전막(106)은, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd) 등의 금속 재료, 또는 이러한 금속 재료를 주성분으로 하는 합금 재료, 또는 이러한 금속 재료를 성분으로 하는 질화물을 이용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄 등의 저저항 도전성 재료로 형성하는 것이 바람직하다.
도전막(105)(또는 도전층(109a, 109b))의 위에 도전막(106)을 형성한 경우, 양자의 막이 반응을 일으키는 경우가 있다. 예를 들면, 도전막(105)에 ITO를 이용하고, 도전막(106)에 알루미늄을 이용한 경우, 화학 반응이 일어나는 경우가 있다. 따라서, 화학 반응이 일어나는 것을 피하기 위하여, 도전막(105)과 도전막(106)의 사이에, 고융점 재료를 이용하는 것이 바람직하다. 예를 들면, 고융점 재료의 예로서는, 몰리브덴, 티탄, 텅스텐, 탄탈, 크롬 등을 들 수 있다. 그리고, 고융점 재료를 이용한 막 위에, 도전율이 높은 재료를 이용하여, 도전막(106)을 다층막으로 하는 것은 매우 적합하다. 도전율이 높은 재료로서는, 알루미늄, 구리, 은 등을 들 수 있다. 예를 들면, 도전막(106)을 적층 구조로 형성하는 경우에는, 첫번째 층을 몰리브덴, 두번째 층을 알루미늄, 세번째 층을 몰리브덴의 적층, 혹은, 첫번째 층을 몰리브덴, 두번째 층에 네오디뮴을 미량으로 포함하는 알루미늄, 세번째 층을 몰리브덴의 적층으로 형성할 수 있다.
다음에, 도전막(106) 위에 레지스트 마스크(110)를 형성하고, 이 레지스트 마스크(110)를 이용하여 도전막(106)을 에칭한다(도 3(C), 도 3(D) 참조). 상기 에칭 후에는 레지스트 마스크(110)는 제거한다. 그 결과, 도전막(106)은 레지스트 마스크(110)가 형성되어 있는 부분을 남기고 제거되어, 도전층(109a)이 노출된다. 이것에 의해, 도전층(111a)과 도전층(109a)은, 각각의 층이 가지는 표면적이 다르다. 즉, 도전층(109a)이 가지는 표면적은 도전층(111a)이 가지는 표면적보다 크다. 또는, 도전층(111a)과 도전층(109a)은 도전층(111a)과 도전층(109a)이 중첩된 영역과, 도전층(111a)과 도전층(109a)이 중첩되지 않는 영역을 가진다.
적어도 차광성을 가지는 도전층(111a)이 있는 영역에서는, 게이트 배선으로서 기능하고, 투광성을 가지는 도전층(109a)이 있는 영역에서는, 게이트 전극으로서 기능한다. 게이트 전극으로서 기능하는 도전층(109a)을 투광성을 가지는 재료로 형성함으로써, 게이트 전극이 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다. 또한, 게이트 배선으로서 기능하는 도전층(111a)을 차광성을 가지는 도전층으로 형성함으로써, 배선 저항을 저감하여, 소비 전력을 저감할 수 있다. 또한, 게이트 배선은, 차광성을 가지는 도전층을 이용하여 구성되어 있기 때문에, 화소간을 차광할 수 있다. 또한, 콘트라스트를 향상시킬 수 있다.
또한, 도전층(109a, 109b)을 형성한 후, 차광성을 가지는 도전층(111a)을 형성하는 공정에 대하여 설명했지만, 형성하는 순번을 반대로 하여도 좋다. 즉, 게이트 배선으로서 기능하는 차광성을 가지는 도전층(111a)을 형성한 후에, 게이트 전극으로서 기능하는 투광성을 가지는 도전층(109a, 109b)을 형성할 수도 있다(도 8(A), 도 8(C) 참조).
또한, 도 3(C), 도 3(D)에 나타낸 바와 같이, 게이트 배선과 같은 방향에 용량 배선이 배치되어 있다. 용량 배선은, 화소 영역에서는, 투광성을 가지는 도전층(109b)으로 형성하는 것이 바람직하지만, 후에 형성되는 소스 배선과 중첩되는 영역에서는, 투광성을 가지는 도전층(109b)과, 차광성을 가지는 도전층(111b)의 순으로 적층시켜도 좋다(도 1(A) 참조). 이러한 구성으로 함으로써, 저항을 낮출 수 있다.
본 실시형태에서는, 용량 배선의 폭과 게이트 배선의 폭이 같아지도록 형성하는 예를 나타내지만, 용량 배선의 폭과 게이트 배선의 폭이 다르게 형성해도 좋다. 용량 배선의 폭은, 게이트 배선의 폭보다 넓게 하는 것이 바람직하다. 보유 용량부(151a)의 표면적을 크게 할 수 있다.
또한, 산화물 반도체층(103a, 103b)의 형성 후, 게이트 절연막(104) 형성 후, 게이트 전극 형성 후의 어느 하나에 있어서, 산화물 반도체층(103a, 103b)의 일부의 영역 또는 전부 영역의 도전율을 높이는 처리를 행하여도 좋다. 예를 들면, 도전율을 높이는 처리로서, 수소화 처리 등을 들 수 있다. 수소를 포함하는 질화규소를 산화물 반도체층(103b)의 상층에 배치하여, 열을 가함으로써, 산화물 반도체층의 수소화 처리를 행할 수 있다. 또는, 수소 분위기 중에서 열을 가함으로써, 수소화하는 것도 가능하다. 또한, 도 6에 나타낸 바와 같이, 산화물 반도체층(103a)의 채널 형성 영역과 중첩되는 영역에, 채널 보호층(127)을 형성함으로써, 산화물 반도체층(103a)에, 선택적으로 도전율을 높일 수 있는 영역을 형성할 수 있다.
채널 보호층(127)은, 산화규소로 형성되는 것이 바람직하다. 이에 의해, 산화물 반도체층(103a)의 채널부에, 수소가 들어가는 것을 저감할 수 있다. 또한, 채널 보호층(127)은, 도전율을 높이는 처리를 행한 후, 제거해도 좋다. 또는, 채널 보호층(127)은, 레지스트로 형성하는 것도 가능하다. 그 경우는, 수소화 처리 후, 레지스트를 제거하는 것이 바람직하다. 이와 같이, 산화물 반도체층(103a, 103b)에 대하여, 도전율을 높이는 처리를 행함으로써, 트랜지스터의 전류를 흐르기 쉽게 하여, 용량 소자의 전극의 저항을 낮출 수 있다.
도 6에서, 채널 보호층(127)은, 산화물 반도체층(103a)에 접하여 형성하는 예를 나타냈지만, 게이트 절연막(104) 위에 형성해도 좋다. 또한, 채널 보호층(127)과, 게이트 전극으로서 기능하는 도전층(109a)의 형태를 조정하여, 도전층(109a)보다 채널 보호층(127)을 크게 함으로써, 오프셋 영역을 형성할 수 있다.
다음에, 도전층(109a, 109b), 게이트 절연막(104)을 덮도록 층간 절연막으로서 기능하는 절연막(112)을 형성한 후, 절연막(112)에 산화물 반도체층에 달하는 콘택트홀을 형성하고, 산화물 반도체층의 표면의 일부를 노출시킨다(도 3(E), 도 3(F) 참조).
절연막(112)은, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막이나, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층 또는 적층 구조로 형성할 수 있다. 또한, 절연막(112)은, 투광성을 가지고 있는 것이 바람직하다.
다음에, 절연막(112) 위에, 도전막(113)을 형성한다(도 3(G), 도 3(H) 참조).
도전막(113)은, 도전막(105)을 형성한 재료와 대체로 같은 재료로 형성되는 것이 바람직하다. 대체로 같은 재료란, 주성분의 원소가 같은 재료이고, 불순물 레벨에서는, 포함되는 원소의 종류나 농도 등이 상이한 경우가 있다. 이와 같이, 대체로 같은 재료를 이용함으로써, 스퍼터나 증착 등으로 도전막(113)을 형성하는 경우, 도전막(105)과 재료를 공유할 수 있다는 메리트가 있다. 재료를 공유할 수 있으므로, 같은 제조 장치를 이용할 수 있고, 제조 공정을 순조롭게 진행시킬 수 있어, 스루풋을 향상시키는 것이 가능하게 되어, 저비용화를 실현하는 것이 가능하게 된다.
다음에, 도전막(113) 위에 레지스트 마스크(115a, 115b)를 형성하고, 이 레지스트 마스크(115a, 115b)를 이용하여 도전막(113)을 선택적으로 에칭하여, 도전층(117a), 및 도전층(117b)을 형성한다(도 4(A), 도 4(B) 참조). 또한, 상기 에칭 후에는 레지스트 마스크(115a, 115b)는 제거한다.
다음에, 도전층(117a, 117b), 절연막(112) 위에 도전막(114)을 형성한다(도 4(C), 도 4(D) 참조).
도전막(114)은, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd) 등의 금속 재료, 또는 이러한 금속 재료를 주성분으로 하는 합금 재료, 또는 이러한 금속 재료를 성분으로 하는 질화물을 이용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄 등의 저저항 도전성 재료로 형성하는 것이 바람직하다.
또한, 도전막(114)은, 도전막(106)을 형성한 재료와는 다른 재료로 형성되는 것이 바람직하다. 또는, 도전막(114)은, 도전막(106)과는 다른 적층 구조로 형성되는 것이 바람직하다. 왜냐하면, 반도체 장치의 제작 공정에서, 가해지는 온도가 도전막(114)과 도전막(106)의 경우에 다른 경우가 많기 때문이다. 통상, 도전막(106)이 고온인 상태가 되는 경우가 많다. 따라서, 도전막(106)이 융점이 높은 재료 또는 적층 구조를 이용하는 것이 바람직하다. 또는, 도전막(106)이 힐록이 생기기 어려운 재료 또는 적층 구조를 이용하는 것이 바람직하다. 또는, 도전막(114)은, 영상 신호가 공급되는 신호선을 구성하는 경우가 있기 때문에, 도전막(106)보다 배선 저항이 작은 재료 또는 적층 구조를 이용하는 것이 바람직하다.
도전막(105)(또는 도전층(109a, 109b)) 위에 도전막(106)을 형성한 경우와 마찬가지로, 도전막(113)(또는, 도전층(117a, 117b)) 위에 도전막(114)을 형성한 경우, 양자의 막이 반응을 일으키는 경우가 있다. 따라서, 도전막(113) 위에 도전막(114)을 형성하는 경우에도, 도전막(113)과 도전막(114) 사이에, 고융점 재료를 이용하는 것이 바람직하다. 예를 들면, 고융점 재료의 예로서는, 몰리브덴, 티탄, 텅스텐, 탄탈, 크롬 등을 들 수 있다. 그리고, 고융점 재료를 이용한 막 위에, 도전율이 높은 재료를 이용하여, 도전막(114)을 다층막으로 형성하는 것은 적합하다. 도전율이 높은 재료로서는, 알루미늄, 구리, 은 등을 들 수 있다.
다음에, 도전막(114) 위에 레지스트 마스크(118)를 형성하고, 이 레지스트 마스크(118)를 이용하여 도전막(114)을 에칭한다(도 4(E), 도 4(F) 참조). 상기 에칭 후에는 레지스트 마스크(118)는 제거한다. 그 결과, 도전막(114)은, 레지스트 마스크(118)가 형성되어 있는 부분을 남기고 제거되어, 도전층(117a)이 노출된다. 이것에 의해, 도전층(119a)과 도전층(117a)은, 각각의 층이 가지는 표면적이 다르다. 즉, 도전층(117a)이 가지는 표면적은 도전층(119a)이 가지는 표면적보다 크다. 또는, 도전층(119a)과 도전층(117a)은 도전층(119a)과 도전층(117a)이 중첩된 영역과, 도전층(119a)과 도전층(117a)이 중첩되지 않은 영역을 가진다.
적어도 차광성을 가지는 도전층(119a)이 있는 영역에서는, 소스 배선으로서 기능하고, 투광성을 가지는 도전층(117a)이 있는 영역에서는, 소스 전극 또는 드레인 전극으로서 기능한다. 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117a, 117b)을, 투광성을 가지는 도전층으로 형성함으로써, 소스 전극 또는 드레인 전극이 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다. 또한, 소스 배선으로서 기능하는 도전층(119a)을 차광성을 가지는 도전층으로 형성함으로써, 배선 저항을 저감하여, 소비 전력을 저감할 수 있다. 또한, 소스 배선은 차광성을 가지는 도전층(119a)을 이용하여 구성되어 있기 때문에, 화소간을 차광할 수 있다. 즉, 행방향으로 배치된 게이트 배선과, 열방향으로 배치된 소스 배선에 의해, 블랙 매트릭스를 이용하지 않고 화소간의 간극을 차광할 수 있다.
또한, 도전층(117a, 117b)을 형성한 후, 차광성을 가지는 도전층(119a)을 형성하는 공정에 대하여 설명했지만, 형성하는 순번을 반대로 하여도 좋다. 즉, 소스 배선으로서 기능하는 차광성을 가지는 도전층(119a)을 형성한 후에, 소스 전극 또는 드레인 전극으로서 기능하는 투광성을 가지는 도전층(109a, 109b)을 형성할 수도 있다(도 8(A), 도 8(B) 참조).
또한, 도 4(E), 도 4(F)에서, 도전층(117b)은, 보유 용량부(151a)의 전극으로서도 기능한다. 용량 배선에는 보유 용량부(151a)가 게이트 절연막(104)과 절연막(112)을 유전체로 하여, 전극으로서 기능하는 산화물 반도체층(103b)과 도전층(109b)과 도전층(117b)으로 구성된다. 이러한 구성으로 함으로써, 저항을 낮출 수 있다.
이와 같이 하여, 보유 용량부(151a)를, 투광성을 가지는 도전층으로 구성함으로써, 보유 용량부(151a)가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 보유 용량부(151a)를 투광성을 가지는 재료로 구성함으로써, 보유 용량부(151a)를 크게 할 수도 있기 때문에, 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 피드스루 전위를 작게 할 수 있다.
이상에 의해, 트랜지스터(150a), 보유 용량부(151a)를 제작할 수 있다. 또한, 트랜지스터(150a), 보유 용량부(151a)를 투광성을 가지는 소자로 할 수 있다. 또한, 산화물 반도체층(103b)을 이용하여 게이트 절연막(104)을 유전체로 하여, 보유 용량부를 형성하는 경우에는, 도전층(109b)으로 형성하는 용량 배선의 전위는 대향 전극의 전위(공통선 전위)보다 높게 해 두는 것이 가능하다. 산화물 반도체층(103b)에 전하를 야기시킬 수 있어, 산화물 반도체층(103b)이 보유 용량부의 전극으로서 기능하기 쉽게 할 수 있다. 한편, 산화물 반도체층(103b)을 이용하지 않고 보유 용량부를 형성하는 경우, 또는 산화물 반도체층(103b)에 수소화 처리 등에 의해, 도전율을 높이는 처리를 하고 있는 경우에는, 대향 전극(공통 전극)과 같은 전위로 해도 좋다. 이것에 의해, 배선의 수를 저감할 수 있다.
다음에, 절연막(120)을 형성한 후, 절연막(120) 위에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 이용하여, 절연막(120)을 에칭하여, 절연막(120)에 콘택트홀을 형성한다(도 5(A), 도 5(B) 참조). 절연막(120)은, 트랜지스터(150a), 보유 용량부(151a), 또는 배선 등이 형성된 표면을 평탄하게 하는 절연막으로서 기능하는 것이 가능하다. 트랜지스터(150a), 보유 용량부(151a)를 투광성을 가지는 소자로서 형성할 수 있기 때문에, 그것들이 배치되어 있는 영역도 개구 영역으로서 이용할 수 있다. 그 때문에, 트랜지스터(150a), 보유 용량부(151a), 또는 배선 등에 의한 요철을 완화하여, 이들 소자가 형성된 상부를 평탄하게 하는 것은 유익하다.
또한, 절연막(120)은, 불순물 등에서 트랜지스터(150a)를 보호하는 절연막으로서 기능하는 것이 가능하다. 절연막(120)은, 예를 들면, 질화규소를 가지는 막으로 형성할 수 있다. 질화규소를 가지는 막은 불순물을 블로킹하는 효과가 높기 때문에 적합하다. 또는, 절연막(120)은 유기 재료를 가지는 막으로 형성할 수 있다. 유기 재료의 예로서, 아크릴, 폴리이미드, 폴리아미드 등이 적합하다. 이러한 유기 재료는 요철을 평탄하게 하는 기능이 높기 때문에 적합하다. 따라서, 절연막(120)을 질화규소를 가지는 막과, 유기 재료를 가지는 막으로 적층 구조로 하는 경우에는, 하측에 질화규소를 가지는 막을 배치하고, 상측에 유기 재료를 가지는 막을 배치하는 것이 매우 적합하다. 또한, 절연막(120)을 적층 구조로 형성하는 경우에는, 각각의 막의 투광성이 충분히 높은 것이 바람직하다. 또한, 감광성 재료도 이용할 수 있다. 그 경우에는, 절연막(120)에 에칭을 행하여, 콘택트홀을 형성할 필요가 없어진다.
또한, 절연막(120)은, 컬러 필터로서의 기능을 가지는 것이 가능하다. 기판(100)측에 컬러 필터를 형성함으로써, 대향 기판측에 컬러 필터를 형성할 필요가 없어져, 2개의 기판의 위치를 조정하기 위한 마진이 필요 없어지기 때문에, 패널의 제조를 용이하게 할 수 있다. 또한, 절연막(120)은, 형성하지 않아도 된다. 소스 전극, 소스 배선과 같은 층 위에 화소 전극이 있어도 좋다.
다음에, 절연막(120) 및 콘택트홀 위에 도전막(121)을 형성한다(도 5(C), 도 5(D) 참조). 도전막(121)은, 도전막(105), 도전막(113)을 형성한 재료와 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 이와 같이, 대체로 같은 재료를 이용함으로써, 스퍼터나 증착 등에 의해 도전막(121)을 형성하는 경우, 도전막(105), 도전막(113)과 재료를 공유할 수 있다는 메리트가 있다. 재료를 공유할 수 있기 때문에, 같은 제조 장치를 이용할 수 있어, 제조 공정을 순조롭게 진행시킬 수 있어, 스루풋을 향상시키는 것이 가능하게 되어, 저비용화를 실현하는 것이 가능하게 된다.
다음에, 도전막(121) 위에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 이용하여 도전막(121)을 선택적으로 에칭하여, 도전층(122a, 122b)을 형성한다(도 5(E), 도 5(F) 참조). 또한, 상기 에칭 후에는 레지스트 마스크는 제거한다.
도전층(122a, 122b)은, 화소 전극으로서 기능시킬 수 있다. 또한, 도전층(122a, 122b)은, 콘택트홀을 통하여, 소스 배선, 소스 전극, 게이트 배선, 게이트 전극, 화소 전극, 용량 배선, 보유 용량부의 전극 등을 서로 접속시킬 수 있다. 따라서, 도전층(122a, 122b)은 도체와 도체를 접속하기 위한 배선으로서 기능시킬 수 있다.
이상에 의해, 반도체 장치를 제작할 수 있다. 본 실시형태에 나타내는 제작 방법에 의해, 투광성을 가지는 트랜지스터(150a) 및 투광성을 가지는 보유 용량부(151a)를 형성할 수 있다. 그 때문에, 화소 내에, 트랜지스터나 보유 용량부를 배치하는 경우에도, 트랜지스터나 보유 용량부가 형성된 부분에도 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 트랜지스터와 소자(예를 들면, 다른 트랜지스터)를 접속하는 배선은, 저항율이 낮고 도전율이 높은 재료를 이용하여 형성할 수 있기 때문에, 신호의 파형 변형을 저감하여, 배선 저항에 의한 전압 강하를 저감할 수 있다.
다음에, 반도체 장치의 다른 일례에 대하여, 도 7을 이용하여 설명한다. 또한, 도 7에 나타낸 반도체 장치는, 많은 부분에서 도 1과 공통된다. 따라서, 이하에서는, 중복되는 부분은 생략하고, 다른 점에 대하여 설명한다. 또한, 도 7(A)은 평면도이며, 도 7(B)은 도 7(A)을 A-B로 절단한 단면도, 도 7(C)은 도 7(A)을 C-D로 절단한 단면도이다.
도 1에서는, 게이트 배선 및 소스 배선을, 투광성을 가지는 도전층 위에 차광성을 가지는 도전층의 순으로 적층하는 예를 나타내었지만, 차광성을 가지는 도전층과 투광성을 가지는 도전층의 순으로 형성할 수도 있다(도 7 참조). 게이트 전극으로서 기능하는 투광성을 가지는 도전층(109a)이 게이트 배선으로서 기능하는 차광성을 가지는 도전층(111a)과 접속되어 있으면 좋다. 게이트 배선과 마찬가지로, 소스 전극 또는 드레인 전극으로서 기능하는 투광성을 가지는 도전층(117a)이 소스 배선으로서 기능하는 차광성을 가지는 도전층(119a)과 접속되어 있으면 좋다.
다음에, 반도체 장치의 다른 일례에 대하여, 도 8을 이용하여 설명한다. 또한, 도 8에 나타낸 반도체 장치는, 많은 부분에서 도 1과 공통된다. 따라서, 이하에서는, 중복하는 부분은 생략하고, 다른 점에 대하여 설명한다. 또한, 도 8(A)은 평면도이며, 도 8(B)은 도 8(A)을 A-B로 절단한 단면도, 도 8(C)은 도 8(A)을 C-D로 절단한 단면도이다.
도 1에서는, 게이트 배선 및 소스 배선을, 투광성을 가지는 도전층과 차광성을 가지는 도전층의 순으로 적층하는 예를 나타냈지만, 게이트 배선 및 소스 배선은 차광성을 가지는 도전층으로 형성할 수도 있다(도 8 참조). 게이트 전극으로서 기능하는 투광성을 가지는 도전층(109a)과, 게이트 배선으로서 기능하는 차광성을 가지는 도전층(111a)이 접속되어 있으면 좋다. 게이트 배선과 마찬가지로, 소스 전극 또는 드레인 전극으로서 기능하는 투광성을 가지는 도전층(117a)과, 소스 배선으로서 기능하는 차광성을 가지는 도전층(119a)이 접속되어 있으면 좋다.
또한, 게이트 배선 위에 트랜지스터를 제작하는 경우, 트랜지스터의 크기는 트랜지스터의 게이트 배선폭에 의존하지만, 본 실시형태에서는 화소 내에 트랜지스터를 형성할 수 있기 때문에, 트랜지스터를 크게 형성할 수 있다. 예를 들면, 도 9에 나타낸 바와 같이, 게이트 배선폭보다 트랜지스터의 채널폭(W)이 긴, 또는 채널 길이(L)가 긴 트랜지스터를 제작할 수 있다. 트랜지스터를 크게 함으로써, 그 전류 능력을 충분히 높일 수 있고, 화소에 대한 신호 기입 시간을 단축할 수 있다. 또는, 오프 전류를 저감할 수 있어, 플리커 등을 저감할 수 있다. 따라서, 고정밀 표시 장치를 제공할 수 있다.
또한, 화소 구성은 도 1에 한정되지 않는다. 예를 들면, 도 10에 나타낸 바와 같이, 용량 배선을 형성하지 않고, 화소 전극을 서로 인접하는 화소의 게이트 배선과 절연막, 게이트 절연막을 통하여 중첩하여 보유 용량을 형성할 수 있다.
다음에, 반도체 장치의 다른 일례에 대하여, 도 11을 이용하여 설명한다. 또한, 도 11에 나타낸 반도체 장치는, 많은 부분에서 도 1과 공통된다. 따라서, 이하에서는, 중복되는 부분은 생략하고, 다른 점에 대하여 설명한다. 또한, 도 11(A)는 평면도이며, 도 11(B)는 도 11(A)을 A-B로 절단한 단면도이다.
도 11과 도 1의 다른 점은, 보유 용량부(151c)의 전극으로서, 산화물 반도체층을 이용하지 않고, 용량 배선을 구성하는 투광성을 가지는 도전층(109c)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117c)을 이용하고 있는 점에 있다. 그 때문에, 용량 배선은 대향 전극과 같은 전위로 할 수 있다. 또한, 보유 용량부(151c)에 산화물 반도체층을 이용하지 않기 때문에, 용량값이 작아지게 되므로, 도 11에 나타낸 도전층(109c)과 도전층(117c)의 표면적을 도 1에 나타낸 도전층(109b)과 도전층(117b)보다 크게 하는 것이 바람직하다. 보유 용량부(151c)의 크기는, 화소 피치의 70% 이상, 또는 80% 이상으로 하는 것이 바람직하다. 또한, 화소 전극의 콘택트는 도전층(117c) 위의 도전층(119b) 위를 취하는 것으로 했다. 이하, 도 1에 도시한 구성과 동일하므로, 상세한 설명은 생략한다.
이러한 구성으로 함으로써, 광투과율이 높은 보유 용량부(151c)를 크게 형성할 수 있다. 보유 용량부(151c)를 크게 하는 것에 의해, 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 피드스루 전위를 작게 할 수 있다. 또한, 보유 용량부(151c)를 크게 형성한 경우에도, 보유 용량부(151c)가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 개구율을 높일 수 있어, 소비 전력을 저감할 수 있다. 또한, 화소 전극의 콘택트홀에 의한 요철로, 액정의 배향의 흐트러짐이 있었다고 해도, 차광성을 가지는 도전층(119b)에 의해, 광누출을 방지할 수 있다.
다음에, 반도체 장치의 다른 일례에 대하여, 도 12를 이용하여 설명한다. 또한, 도 12에 나타낸 반도체 장치는, 많은 부분에서 도 1과 공통된다. 따라서, 이하에서는, 중복되는 부분은 생략하고, 다른 점에 대하여 설명한다. 또한, 도 12는 평면도이다.
도 12에, 화소의 구성의 일례로서 EL 표시 장치의 예를 나타낸다. 도 12에 나타낸 화소는, 도전층(109a)과 도전층(111a)의 순으로 적층되는 게이트 배선과, 도전층(117a, 119a)의 순으로 적층되는 소스 배선과, 스위칭용 트랜지스터(150a), 구동용 트랜지스터(150c), 보유 용량부(151d), 도전층(117e)과 도전층(119c)의 순으로 적층되는 전원선을 가지고 있다.
도 12에 나타낸 트랜지스터(150a)는, 도 1(B)에 나타낸 트랜지스터(150a)와 마찬가지이고, 절연 표면을 가지는 기판 위에, 산화물 반도체층(103a)과, 산화물 반도체층(103a)을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 게이트 전극으로서 기능하는 도전층(109a)과, 산화물 반도체층(103a)과 도전층(109a)을 덮는 절연막과, 절연막 위에 형성되고, 산화물 반도체층(103a)과 전기적으로 접속되어, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117a, 117b)으로 구성되어 있다. 또한, 구동용 트랜지스터(150c)는 절연 표면을 가지는 기판 위에 산화물 반도체층(103c), 산화물 반도체층(103c)을 덮는 게이트 절연막과, 게이트 절연막 위에 형성된 게이트 전극으로서 기능하는 도전층(109d)과, 산화물 반도체층(103c)과 도전층(109d)을 덮는 절연막(112)과, 절연막(112) 위에 형성되고, 산화물 반도체층(103c)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(117e, 117f)을 가지고 있다. 보유 용량부(151d)는, 게이트 절연막과 절연막을 유전체로 하여, 전극으로서 기능하는 산화물 반도체층(103d)과 도전층(109d)과 도전층(117e)으로 구성되어 있다.
도 12에 나타낸 반도체 장치는, 스위칭용 트랜지스터(150a), 구동용 트랜지스터(150c)의 2개의 트랜지스터를 가지는 경우에 대하여 설명했지만, 1개의 화소에 3개 이상의 트랜지스터를 형성할 수도 있다.
이와 같이, 1 화소 중에, 2개 이상의 트랜지스터를 형성하는 경우에도, 트랜지스터가 형성된 부분에서 광을 투과시킬 수 있기 때문에, 개구율을 높일 수 있다.
또한, 보호 회로나 게이트 드라이버나 소스 드라이버 등의 주변 구동 회로 부분에서는, 트랜지스터 부분에서 광이 투과할 필요가 없다. 따라서, 화소부는 트랜지스터나 용량 소자를 투광성을 가지는 재료로 형성하고, 주변 구동 회로 부분의 트랜지스터는 차광성을 가지는 재료로 형성해도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 2]
본 실시형태에서는, 반도체 장치의 제작 공정의 일례에 대하여 도 13 내지 도 22를 이용하여 설명한다. 또한, 본 실시형태에서의 반도체 장치 및 그 제작 공정은, 많은 부분에서 실시형태 1과 공통된다. 따라서, 이하에서는, 중복되는 부분은 생략하고, 다른 점에 대하여 상세하게 설명한다.
도 13에, 본 실시형태의 반도체 장치를 나타낸다. 도 13(A)는 평면도이며, 도 13(B)는 도 13(A)를 A-B로 절단한 단면도이다.
도 13과 도 1의 다른 점은, 도 1에서, 트랜지스터(150a)용 산화물 반도체층(103a)과, 보유 용량부(151a)용 산화물 반도체층(103b)을 형성한 것에 대하여, 도 13에서는, 트랜지스터(250) 산화물 반도체층과 보유 용량부(251) 산화물 반도체층을 하나의 아일랜드로 한 점에 있다.
이러한 구성으로 함으로써, 산화물 반도체층을 형성하기 위한 레이아웃이 용이해진다. 또한, 콘택트홀의 수를 저감할 수 있기 때문에, 콘택트 저항을 저감할 수 있다. 또한, 콘택트 불량을 저감할 수 있다.
다음에, 반도체 장치의 제작 공정의 일례에 대하여, 도 14 내지 도 19를 이용하여 설명한다. 또한, 본 실시형태에서는, 다계조 마스크를 이용하여 반도체 장치를 제작하는 경우에 대하여 설명한다.
먼저, 절연 표면을 가지는 기판(200) 위에 산화물 반도체층(203a, 203b)을 형성한다(도 14(A), 도 14(B) 참조).
기판(200)의 재료, 산화물 반도체층(203a, 203b)의 재료나 제작 방법에 대해서는, 실시형태 1에 나타낸 기판(100), 산화물 반도체층(103a, 103b)을 참조할 수 있다. 또한, 절연 표면을 가지는 기판(200) 위에 하지막으로서 기능하는 절연막을 형성해도 좋다.
다음에, 산화물 반도체층(203a, 203b) 위에 게이트 절연막(204), 도전막(205), 도전막(206)을 형성한다(도 14(C), 도 14(D) 참조).
게이트 절연막(204), 도전막(205), 도전막(206)의 재료 및 제작 방법에 대해서는, 실시형태 1에 나타낸 게이트 절연막(104), 도전막(105), 도전막(106)을 참조할 수 있다.
다음에, 도전막(206) 위에 레지스트 마스크(207a, 207b)를 형성한다. 레지스트 마스크(207a, 207b)는, 다계조 마스크를 이용함으로써, 두께가 다른 영역을 가지는 레지스트 마스크를 형성할 수 있다. 다계조 마스크를 이용함으로써, 사용하는 포토마스크의 장수가 저감되어, 제작 공정이 감소하기 때문에 바람직하다. 본 실시형태에서, 도전막(205, 206)의 패턴을 형성하는 공정과, 도전막(213, 214)의 패턴을 형성하는 공정에서, 다계조 마스크를 이용할 수 있다.
다계조 마스크란, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크로서, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3 단계의 광량으로 노광을 행한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 그 때문에, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다.
도 19(A-1) 및 도 19(B-1)는, 대표적인 다계조 마스크의 단면을 나타낸다. 도 19(A-1)에는, 그레이톤 마스크(403)를 나타내고, 도 19(B-1)에는 하프톤 마스크(414)를 나타낸다.
도 19(A-1)에 나타낸 그레이톤 마스크(403)는, 투광성을 가지는 기판(400)에 차광층에 의해 형성된 차광부(401), 및 차광층의 패턴에 의해 형성된 회절 격자부(402)로 구성되어 있다.
회절 격자부(402)는, 노광에 이용하는 광의 해상도 한계 이하의 간격으로 형성된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 광의 투과율을 제어한다. 또한, 회절 격자부(402)에 형성되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다.
투광성을 가지는 기판(400)으로서는, 석영 등을 이용할 수 있다. 차광부(401) 및 회절 격자부(402)를 구성하는 차광층은, 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(403)에 노광하기 위한 광을 조사한 경우, 도 19(A-2)에 나타낸 바와 같이, 차광부(401)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(401) 또는 회절 격자부(402)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 회절 격자부(402)에서의 투광율은, 대체로 10%∼70%의 범위이며, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조절 가능하다.
도 19(B-1)에 나타낸 하프톤 마스크(414)는, 투광성을 가지는 기판(411) 위에 반투광층에 의해 형성된 반투광부(412) 및 차광층에 의해 형성된 차광부(413)로 구성되어 있다.
반투광부(412)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 이용하여 형성할 수 있다. 차광부(413)는, 그레이톤 마스크의 차광층과 같은 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(414)에 노광하기 위한 광을 조사한 경우, 도 19(B-2)에 나타낸 바와 같이, 차광부(413)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(413) 또는 반투광부(412)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 반투광부(412)에서의 투광율은, 대체로 10%∼70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막 두께 등에 의해 조정 가능하다.
다계조 마스크를 이용함으로써, 노광 부분, 중간 노광 부분, 및 미노광 부분의 3개의 노광 레벨의 마스크를 형성할 수 있고, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 이 때문에, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다.
도 14(E), 도 14(F)에 나타낸 하프톤 마스크는, 광을 투과하는 기판(300) 위에 반투과층(301a, 301b) 및 차광층(301c)으로 구성되어 있다. 따라서, 도전막(206) 위에는, 후에 보유 용량부(251)의 전극 및 게이트 전극이 되는 개소에는, 레지스트 마스크(207a, 207b)가 얇게 형성되고, 후에 게이트 배선이 되는 개소에는 레지스트 마스크(207a)가 두껍게 형성된다(도 14(E), 도 14(F) 참조).
레지스트 마스크(207a, 207b)를 이용하여, 도전막(205, 206)의 불필요한 부분을 선택적으로 에칭하여 제거하고, 도전층(208a, 209a), 도전층(208b, 209b)을 형성한다(도 15(A), 도 15(B) 참조).
다음에, 레지스트 마스크(207a, 207b)에 대하여, 산소 플라즈마에 의한 애싱을 행한다. 레지스트 마스크(207a, 207b)에 대하여 산소 플라즈마에 의한 애싱을 행함으로써, 레지스트 마스크(207b)는 제거되고, 도전층(208b)이 노출된다. 또한, 레지스트 마스크(207a)는 축소되고, 레지스트 마스크(210)로서 잔존한다(도 15(C), 도 15(D) 참조). 이와 같이, 다계조 마스크로 형성한 레지스트 마스크를 이용함으로써, 추가의 레지스트 마스크를 이용하는 일이 없어지기 때문에, 공정을 간략화할 수 있다.
다음에, 레지스트 마스크(210)를 이용하여, 도전층(208a, 208b)에 대하여 에칭한다(도 16(A), 도 16(B) 참조). 상기 에칭 후에는 레지스트 마스크(210)는 제거한다. 그 결과, 도전층(208b)은 제거되고, 도전층(209b)이 노출된다. 또한, 도전층(208a)은, 레지스트 마스크(210)가 형성되어 있는 부분을 남기고 제거되고, 도전층(209a)이 노출된다. 이것에 의해, 도전층(208a)과 도전층(209a)은, 각각의 층이 가지는 표면적이 크게 다르다. 즉, 도전층(209a)이 가지는 표면적은, 도전층(208a)이 가지는 표면적보다 크다. 또는, 도전층(208a)과 도전층(209a)은, 도전층(208a)과 도전층(209a)이 중첩된 영역과, 도전층(208a)과 도전층(209a)이 중첩되지 않은 영역을 가진다.
적어도 차광성을 가지는 도전층(211a)이 있는 영역에서는, 게이트 배선으로서 기능하고, 투광성을 가지는 도전층(209a)이 있는 영역에서는, 게이트 전극으로서 기능한다. 게이트 전극으로서 기능하는 도전층(209a)을 투광성을 가지는 재료로 형성함으로써, 화소의 개구율을 향상시킬 수 있다. 또한, 게이트 배선으로서 기능하는 도전층(209a)과 도전층(211a)을 투광성을 가지는 도전층과 차광성을 가지는 도전층의 순으로 적층함으로써, 배선 저항을 저감하여, 소비 전력을 저감할 수 있다. 또한, 게이트 배선은 차광성을 가지는 도전층을 이용하여 구성되어 있기 때문에, 화소간을 차광할 수 있다.
또한, 게이트 배선과 같은 방향으로 용량 배선이 배치되어 있다. 용량 배선은, 화소 영역에서는, 투광성을 가지는 도전층(209b)으로 형성하는 것이 바람직하지만, 후에 형성되는 소스 배선과 중첩되는 영역에서는, 투광성을 가지는 도전층(209b)과, 차광성을 가지는 도전층(211b)의 순으로 적층시켜도 좋다.
이와 같이, 다계조 마스크를 이용함으로써, 1장의 마스크로, 투광성을 가지는 영역(광과 투과율이 높은 영역)과, 차광성을 가지는 영역(광투과율이 낮은 영역)을 형성할 수 있다. 이것에 의해, 마스크를 증가시키지 않고, 투광성을 가지는 영역(광투과율이 높은 영역)과, 차광성을 가지는 영역(광투과율이 낮은 영역)을 형성할 수 있다.
다음에, 도전층(209a, 209b), 게이트 절연막(204)을 덮도록 층간 절연막으로서 기능하는 절연막(212)을 형성한 후, 절연막(212)에 산화물 반도체층에 달하는 콘택트홀을 형성하고, 산화물 반도체층의 표면의 일부를 노출시킨다. 절연막(212)의 재료 및 제작 방법에 대해서는, 실시형태 1에 나타낸 절연막(112)을 참조할 수 있다.
다음에, 절연막(212) 위에, 도전막(213), 도전막(214)을 형성한다(도 16(C), 도 16(D) 참조). 도전막(213), 도전막(214)의 재료 및 제작 방법에 대해서는, 실시형태 1에 나타낸 도전막(113), 도전막(114)을 참조할 수 있다.
다음에, 하프톤 마스크를 이용하여, 도전막(214) 위에 레지스트 마스크(215a, 215b)를 형성한다(도 17(A), 도 17(B) 참조). 하프톤 마스크는 광을 투과하는 기판(302) 위에 반투과층(303b) 및 차광층(303a)으로 구성되어 있다. 따라서, 도전막(214) 위에는, 후에 소스 전극 또는 드레인 전극이 되는 개소에는 얇은 레지스트 마스크(215b), 후에 소스 배선이 되는 개소에는 두꺼운 레지스트 마스크(215a)가 형성된다.
레지스트 마스크(215a, 215b)를 이용하여, 도전막(213, 214)의 불필요한 부분을 선택적으로 에칭하여 제거하고, 도전층(216a, 217a), 도전층(216b, 217b)을 형성한다(도 17(C), 도 17(D) 참조).
다음에, 레지스트 마스크(215a, 215b)에 대하여, 산소 플라즈마에 의한 애싱을 행한다. 레지스트 마스크(215a, 215b)에 대하여 산소 플라즈마에 의한 애싱을 행함으로써, 레지스트 마스크(215b)는 제거되고 도전층(217b)이 노출된다. 또한, 레지스트 마스크(215a)는 축소되어, 레지스트 마스크(218)로서 잔존한다. 이와 같이, 다계조 마스크로 형성한 레지스트 마스크를 이용함으로써, 추가의 레지스트 마스크를 이용하는 일이 없어지기 때문에, 공정을 간략화할 수 있다.
다음에, 레지스트 마스크(218)를 이용하여, 도전층(216a, 216b)에 대하여 에칭한다(도 18(A), 도 18(B) 참조). 그 결과, 도전층(216b)은 제거되고, 도전층(217b)이 노출된다. 또한, 도전층(216a)은, 레지스트 마스크(218)가 형성되어 있는 부분을 남기고 제거되어, 도전층(219a)이 형성된다. 이것에 의해, 도전층(219a)과 도전층(217a)은 각각의 층이 가지는 표면적이 크게 다르다. 즉, 도전층(217a)이 가지는 표면적은 도전층(219a)이 가지는 표면적보다 크다. 또는, 도전층(219a)과 도전층(217a)은, 도전층(219a)과 도전층(217a)이 중첩된 영역과, 도전층(219a)과 도전층(217a)이 중첩되지 않은 영역을 가진다. 또한, 상기 에칭 후에는, 레지스트 마스크(218)는 제거한다.
적어도 차광성을 가지는 도전층(219a)이 있는 영역에서는, 소스 배선으로서 기능하고, 투광성을 가지는 도전층(217a)이 있는 영역에서는, 소스 전극 또는 드레인 전극으로서 기능한다. 소스 전극 또는 드레인 전극으로서 기능하는 도전층(217a, 217b)을, 투광성을 가지는 도전층으로 형성함으로써, 화소의 개구율을 향상시킬 수 있다. 또한, 소스 배선으로서 기능하는 도전층(217a)과 도전층(219a)을, 투광성을 가지는 도전층과, 차광성을 가지는 도전층의 순으로 적층함으로써, 배선 저항을 저감하여, 소비 전력을 저감할 수 있다. 또한, 소스 배선은, 차광성을 가지는 도전층(219a)을 이용하여 구성되어 있기 때문에, 화소간을 차광할 수 있다. 즉, 행방향으로 배치된 게이트 배선과 열방향으로 배치된 소스 배선에 의해, 블랙 매트릭스를 이용하는 일 없이 화소간의 간극을 차광할 수 있다.
또한, 도전층(217a)은, 보유 용량부(251)의 전극으로서도 기능한다. 용량 배선에는, 보유 용량부(251)가 게이트 절연막(204)과 절연막(212)을 유전체로 하여, 전극으로서 기능하는 산화물 반도체층(203a)과 도전층(209b)과 도전층(217b)으로 구성된다.
이와 같이 하여, 보유 용량부(251)를, 투광성을 가지는 도전층으로 구성함으로써, 보유 용량부(251)가 형성된 부분에서도 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 보유 용량부(251)를 투광성을 가지는 재료로 구성함으로써, 보유 용량부(251)를 크게 할 수도 있기 때문에, 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위 보유 특성이 향상되어, 표시 품질이 향상된다. 또한, 피드스루 전위를 작게 할 수 있다.
이상에 의해, 트랜지스터(250), 보유 용량부(251)를 제작할 수 있다. 또한, 트랜지스터(250), 보유 용량부(251)를 투광성을 가지는 소자로 할 수 있다.
다음에, 절연막(220)을 형성한 후, 절연막(220) 위에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 이용하여, 절연막(220)을 에칭하고, 절연막(220)에 콘택트홀을 형성한다. 다음에, 절연막(220) 및 콘택트홀 위에 도전막(221)을 형성한다. 절연막(220), 도전막(221)의 재료 및 제작 방법은, 실시형태 1의 절연막(120), 도전막(121)을 참조할 수 있다. 또한, 절연막(220)은, 형성하지 않아도 된다. 소스 전극, 소스 배선과 같은 층 위에 화소 전극이 있어도 좋다.
다음에, 도전막(221) 위에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 이용하여 도전막(221)을 선택적으로 에칭하여, 도전막(222a, 222b)을 형성한다(도 18(C), 도 18(D) 참조). 또한, 상기 에칭 후에는 레지스트 마스크는 제거한다.
이상에 의해, 반도체 장치를 제작할 수 있다. 다계조 마스크를 이용하는 것에 의해, 노광 부분, 중간 노광 부분, 및 미노광 부분의 3개의 노광 레벨의 마스크를 형성할 수 있어, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 이 때문에, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다. 또한, 본 실시형태에 나타내는 제작 방법에 의해, 투광성을 가지는 트랜지스터(250) 및 투광성을 가지는 보유 용량부(251)를 형성할 수 있다. 그 때문에, 화소 내에, 트랜지스터와 소자(예를 들면, 다른 트랜지스터)를 접속하는 배선은, 저항율이 낮고 도전율이 높은 재료를 이용하여 형성할 수 있기 때문에, 신호의 파형 변형을 저감하여, 배선 저항에 의한 전압 강하를 저감할 수 있다. 또한, 트랜지스터(250)의 반도체층과 보유 용량부(251)의 산화물 반도체층을 하나의 아일랜드로 했기 때문에, 산화물 반도체층을 형성하기 위한 레이아웃이 용이해진다. 또한, 콘택트홀의 수를 저감할 수 있기 때문에, 콘택트 저항을 저감할 수 있다. 또한, 콘택트 불량을 저감할 수 있다. 또한, 본 실시형태에서는, 게이트 배선을 형성하는 공정과, 소스 배선을 형성하는 공정의 양쪽 모두의 공정으로 다계조 마스크를 이용하는 경우에 대하여 설명했지만, 게이트 배선을 형성하는 공정과, 소스 배선을 형성하는 공정 중 어느 한쪽을 이용해도 좋다.
다음에, 반도체 장치의 다른 일례에 대하여, 도 20을 이용하여 설명한다. 또한, 도 20에서의 반도체 장치는, 많은 부분에서 도 1과 공통된다. 따라서, 이하에서는, 중복되는 부분은 생략하고, 다른 점에 대하여 설명한다. 또한, 도 20(A)는 평면도이며, 도 20(B)는 도 20(A)를 A-B로 절단한 단면도이다.
도 20의 도 1과의 다른 점은, 용량 배선에서, 투광성을 가지는 도전층(109b)과 차광성을 가지는 도전층(111c)의 순으로 적층하여, 도 1보다 차광성을 가지는 도전층(111c)의 면적을 크게 하고 있는 점에 있다. 또한, 화소 전극과 도전층(117b)의 콘택트는 용량 배선의 차광성을 가지는 도전층(111c) 위를 취하는 것으로 했다. 이하, 도 1에서 도시한 구성과 동일하므로, 상세한 설명은 생략한다.
이러한 구성으로 함으로써, 용량 배선을 저항율이 낮고, 도전율이 높은 재료를 이용하여 형성할 수 있기 때문에, 신호의 파형 변형을 저감하여, 배선 저항에 의한 전압 강하를 저감할 수 있다. 또한, 화소 전극의 콘택트홀에 의한 요철로, 액정의 배향의 흐트러짐이 있었다고 해도, 용량 배선의 차광성을 가지는 도전층(111c)에 의해, 광누출을 방지할 수 있다.
또한, 보호 회로나 게이트 드라이버나 소스 드라이버 등의 주변 구동 회로 부분에서는, 트랜지스터 부분에서 광이 투과할 필요가 없다. 따라서, 화소부는 트랜지스터나 용량 소자를, 투광성을 가지는 재료로 형성하고, 주변 구동 회로 부분의 트랜지스터는 차광성을 가지는 재료로 형성해도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 3]
본 실시형태에서는, 표시 장치에서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
표시 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블럭도의 일례를 도 21(A)에 나타낸다. 도 21(A)에 나타낸 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
도 21(B)에 나타낸 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 21(B)에 나타낸 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 혹은 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 이용하여 계조의 표시를 행할 수 있다. 면적 계조법은, 1 화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 기초하여 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또한, 시간 계조법은, 화소가 발광하는 기간을 제어하는 것에 의해, 계조 표시를 행하는 구동법이다.
발광 소자는, 액정 소자 등에 비하여 응답 속도가 높기 때문에, 액정 소자보다 시간 계조법에 적합하다. 시간 계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에서 화소의 발광 소자를 발광 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할하는 것에 의해, 1 프레임 기간 중에 화소가 발광하는 기간의 합계의 길이를 비디오 신호에 의해 제어할 수 있어, 계조를 표시할 수 있다.
또한, 도 21(B)에 나타낸 발광 표시 장치에서는, 하나의 화소에 2개의 스위칭용 TFT를 배치하는 경우이며, 한쪽의 스위칭용 TFT의 게이트 배선인 제1 주사선에 입력되는 신호를 제1 주사선 구동 회로(5402)로 생성하고, 다른 한쪽의 스위칭용 TFT의 게이트 배선인 제2 주사선에 입력되는 신호를 제2 주사선 구동 회로(5404)로 생성하는 예를 나타내고 있지만, 제1 주사선에 입력되는 신호와, 제2 주사선에 입력되는 신호를, 모두 하나의 주사선 구동 회로로 생성하도록 해도 좋다. 또한, 예를 들면, 하나의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하기 위해 이용되는 주사선이 각 화소에 복수 형성되는 경우도 있을 수 있다. 이 경우, 복수의 주사선에 입력되는 신호를 모두 하나의 주사선 구동 회로로 생성해도 좋고, 복수의 각 주사선 구동 회로로 생성해도 좋다.
액정 표시 장치의 화소부에 배치하는 박막 트랜지스터는, 실시형태 1, 2에 따라 형성한다. 또한, 실시형태 1, 2에 나타낸 박막 트랜지스터는 n 채널형 TFT이기 때문에, 구동 회로 중, n 채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
또한, 발광 표시 장치에서도, 구동 회로 중, n 채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1, 2에 나타낸 n 채널형 TFT만으로 제작하는 것도 가능하다.
또한, 보호 회로나 게이트 드라이버나 소스 드라이버 등의 주변 구동 회로 부분에서는, 트랜지스터에서 광을 투과시킬 필요가 없다. 따라서, 화소 부분은 트랜지스터나 용량 소자에서 광을 투과시키고, 주변 구동 회로 부분에서는 트랜지스터에서 광을 투과시키지 않아도 좋다.
도 22(A)는 다계조 마스크를 이용하지 않고 박막 트랜지스터를 형성한 경우, 도 22(B)는 다계조 마스크를 이용하여 형성한 경우이다. 다계조 마스크를 이용하지 않고 박막 트랜지스터를 형성하는 경우는, 게이트 전극으로서 기능하는 도전층(111a), 소스 전극 또는 드레인 전극으로서 기능하는 도전층(119a, 119b)을, 차광성을 가지는 도전층으로 형성할 수 있다(도 22(A) 참조). 다계조 마스크를 이용하여 박막 트랜지스터를 형성하는 경우에는, 게이트 전극, 소스 전극 또는 드레인 전극은, 각각, 투광성을 가지는 도전층과 차광성을 가지는 도전층을 적층하여 형성할 수 있다.
또한, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한정하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편안하게 할 수 있도록 하고, 다른 표시 장치에 비해 소비 전력을 억제하고, 또한, 박형, 경량으로 하는 것이 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 4]
다음에, 반도체 장치의 일 형태인 표시 장치의 구성에 대하여 설명한다. 본 실시형태에서는, 표시 장치로서 일렉트로루미네슨스를 이용하는 발광 소자를 가지는 발광 표시 장치에 대하여 설명한다. 일렉트로루미네슨스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 복귀할 때에 발광한다. 이러한 메카니즘으로부터, 이와 같은 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 다시 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
다음에, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성 및 화소의 동작에 대하여 설명한다. 도 23은 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 여기에서는 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 이용하는 n 채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제1 전극이 전원선(6407)에 접속되고, 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위는, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 만족시키는 전위이며, 저전원 전위로서는 예를 들면 GND, 0 V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향 스레시홀드 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극과의 사이에 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하는지, 오프하는지의 2개 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또한, 신호선(6405)에는, (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 23과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압은, 소망의 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 스레시홀드 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 23에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 23에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
다음에, 발광 소자의 구성에 대하여, 도 24(A), 도 24(B), 도 24(C)를 이용하여 설명한다. 여기에서는, 구동용 TFT가 도 12에 나타낸 트랜지스터(150c)의 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 24(A), 도 24(B), 도 24(C)의 반도체 장치에 이용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 1, 2에 설명한 트랜지스터와 같이 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 높은 전기 특성을 가지는 박막 트랜지스터이다.
발광 소자는 발광을 취출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 도 23에 나타낸 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 24(A)를 이용하여 설명한다.
도 24(A)에, 구동용 TFT인 TFT(7001)가 도 12에 나타낸 트랜지스터(150c)이며, 발광 소자(7002)로부터 발해지는 광이 양극(7005)측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 24(A)에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층되어 있다. 음극(7003)은 일 함수가 작고, 또한, 광을 반사하는 도전막이라면 다양한 재료를 이용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성하고, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전막을 이용해도 좋다.
음극(7003) 및 양극(7005)에서 발광층(7004)을 사이에 두고 있는 영역이 발광 소자(7002)에 상당한다. 도 24(A)에 나타낸 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7005)측으로 사출된다.
또한, 구동 회로에서 산화물 반도체층 위에 형성하는 게이트 전극은, 음극(7003)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 24(B)를 이용하여 설명한다. 구동용 TFT(7011)가 도 12에 나타낸 트랜지스터(150c)이며, 발광 소자(7012)로부터 발해지는 광이 음극(7013)측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 24(B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층되어 있다. 또한, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 24(A)의 경우와 마찬가지로, 일 함수가 작은 도전막이라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들면 20 nm의 막 두께를 가지는 알루미늄막을 음극(7013)으로서 이용할 수 있다. 그리고 발광층(7014)은 도 24(A)와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 24(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면, 광을 반사하는 금속 등을 이용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 흑의 안료를 첨가한 수지 등을 이용할 수도 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 24(B)에 나타낸 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 음극(7013)측으로 사출한다.
또한, 구동 회로에서 산화물 반도체층 위에 형성하는 게이트 전극은, 음극(7013)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다.
다음에, 양면 사출 구조의 발광 소자에 대하여, 도 24(C)를 이용하여 설명한다. 도 24(C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 24(A)의 경우와 마찬가지로, 일 함수가 작은 도전막이라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들면 20 nm의 막 두께를 가지는 Al을 음극(7023)으로서 이용할 수 있다. 그리고 발광층(7024)은, 도 24(A)와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 양극(7025)은, 도 24(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(7023)과 발광층(7024)과 양극(7025)이 중첩되어 있는 부분이 발광 소자(7022)에 상당한다. 도 24(C)에 나타낸 화소의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7025)측과 음극(7023)측의 양쪽 모두로 사출된다.
또한, 구동 회로에서 산화물 반도체층 위에 형성하는 게이트 전극은, 도전막(7027)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다. 또한, 구동 회로에서 산화물 반도체층 위에 형성하는 게이트 전극은, 도전막(7027) 및 음극(7023)과 같은 재료를 이용하여 적층시키면, 공정을 간략화할 수 있는 것에 더하여 적층함으로써 배선 저항을 저하시킬 수 있어 바람직하다.
또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대하여 설명했지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또한, 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 본 실시형태에 나타낸 반도체 장치는, 도 24(A), 도 24(B), 도 24(C)에 나타낸 구성에 한정되는 것은 아니고, 개시한 기술적 사상에 기초한 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 상면 및 단면에 대하여, 도 25(A), 도 25(B)를 이용하여 설명한다. 도 25(A)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제2 기판과의 사이에 시일재에 의해 봉지한 패널의 상면도이며, 도 25(B)는, 도 25(A)의 H-I에서의 단면도에 상당한다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)의 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501)과 시일재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 외기(外氣)에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 25(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다. 박막 트랜지스터(4509, 4510)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1∼3에 나타낸 박막 트랜지스터를 적용할 수 있다.
또한, 보호 회로나 게이트 드라이버나 소스 드라이버 등의 주변 구동 회로 부분에서는, 트랜지스터 부분에서 광을 투과시킬 필요가 없다. 따라서, 화소부(4502)에서는 트랜지스터나 용량 소자를, 투광성을 가지는 재료로 형성하고, 주변 구동 회로 부분의 트랜지스터에서는, 차광성을 가지는 재료로 형성해도 좋다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제1 전극층(4517), 전계 발광층(4512), 제2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출되는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히, 감광성의 재료를 이용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 부여되는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4515)이 발광 소자(4511)가 가지는 제1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 기판에는, 제2 기판은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 이용할 수 있다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는, 원편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 단결정 반도체 기판, 혹은 절연 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 일부, 또는 주사선 구동 회로만, 혹은 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 25(A) 및 도 25(B)의 구성에 한정되지 않는다.
이상의 공정에 의해, 제조 비용을 저감한 발광 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 5]
다음에, 반도체 장치의 일 형태인 표시 장치의 다른 구성에 대하여 설명한다. 본 실시형태에서는, 표시 장치로서 액정 소자를 가지는 액정 표시 장치에 대하여 설명한다.
먼저, 액정 표시 장치의 일 형태인 액정 표시 패널(액정 패널이라고도 함)의 상면 및 단면에 대하여, 도 26(A1), 도 26(A2), 도 26(B)를 이용하여 설명한다. 도 26(A1), 도 26(A2)는, 제1 기판(4001) 위에 형성된 실시형태 1∼3에서 설명한 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 26(B)는, 도 26(A1), 도 26(A2)의 M-N에서의 단면도에 상당한다.
제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 이용할 수 있다. 도 26(A1)은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 26(A2)은, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 26(B)에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4021)이 형성되어 있다. 박막 트랜지스터(4010, 4011)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 실시형태 1∼3에 나타낸 박막 트랜지스터를 적용할 수 있다.
또한, 보호 회로나 게이트 드라이버나 소스 드라이버 등의 주변 구동 회로 부분에서는 트랜지스터 부분에서 광을 투과시킬 필요가 없다. 따라서, 화소부(4002)에서는 트랜지스터나 용량 소자를 투광성을 가지는 재료로 형성하고, 주변 구동 회로 부분의 트랜지스터에서는 차광성을 가지는 재료로 형성해도 좋다.
또한, 액정 소자(4013)가 가지는 화소 전극(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지한다.
화소부(4002)에서는, 격자 형상의 배선 부분은 광을 통하지 않지만, 그 이외는 광을 투과시킬 수 있기 때문에, 개구율을 향상시킬 수 있다. 또한, 각 화소 전극간에는 간극이 필요하고, 간극 부분에는 액정에 전계가 가해지지 않는다. 그 때문에, 그 간극 부분은 광을 투과시키지 않는 것이 바람직하다. 따라서, 격자 형상의 배선 부분을 블랙 매트릭스로서 이용할 수 있다.
또한, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹, 플라스틱을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 화소 전극(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성되어 있다. 또한, 구상의 스페이서를 이용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10 ㎲∼100 ㎲로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태에 나타낸 액정 표시 장치는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치에서도 반투과형 액정 표시 장치에서도 적용할 수 있다.
또한, 본 실시형태에 나타내는 액정 표시 장치는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 이용하는 전극층과 같은 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 제공하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감시키기 위하여, 그리고, 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 실시형태 1∼3에 의해 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(4021)으로 덮는 구성으로 되어 있다. 절연층(4021)은, 1층 또는 2층 이상의 적층 구조로 형성할 수 있다. 또한, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은 스퍼터법을 이용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 나타내었지만, 특별히 한정되지 않고 플라즈마 CVD법 등의 다양한 방법으로 형성하면 좋다.
보호막으로서 적층 구조의 절연층에서 형성할 수 있다. 적층 구조의 절연층을 형성하는 경우에는, 보호막의 첫번째 층으로서, 예를 들면, 스퍼터법을 이용하여 산화규소막을 형성한다. 보호막으로서 산화규소막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 두번째 층으로서, 예를 들면 스퍼터법을 이용하여 질화규소막을 형성한다. 보호막으로서 질화규소막을 이용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 반도체층의 어닐(300℃∼400℃)을 행하여도 좋다. 또한, 보호막을 형성한 후에 백 게이트를 형성한다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass: 인 유리), BPSG(borophosphosilicate glass: 인 붕소 유리) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성해도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 또는 아릴기 중 적어도 1종을 가지고 있어도 좋다.
절연층(4021)의 형성법은, 특별히 한정되는 것은 아니고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)을 재료액을 이용하여 형성하는 경우, 베이크하는 공정과 동시에, 반도체층의 어닐(300℃∼400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써, 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.
화소 전극(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 화소 전극(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 10000 Ω/□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1 Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4015)이 액정 소자(4013)가 가지는 화소 전극(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은 FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 26(A1), 도 26(A2)에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제1 기판(4001)에 실장하고 있는 예를 나타내었지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 27은, TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 나타낸다.
도 27은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되고 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은 플렉서블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한, 편광판과 액정층과의 사이에 위상차판을 가진 상태로 적층해도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 이용할 수 있다.
이상의 공정에 의해, 제조 비용을 저감한 액정 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 6]
다음에, 반도체 장치의 일 형태인 전자 페이퍼에 대하여 설명한다. 전자 페이퍼는, 종이와 같이 읽기 쉽도록 하여, 다른 표시 장치에 비해 소비 전력을 억제하고 또한, 박형, 경량으로 하는 것이 가능하다.
도 28에, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치의 화소부에 이용되는 박막 트랜지스터(581)로서는, 상기의 실시형태에 나타낸 화소부의 박막 트랜지스터와 같이 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터이다.
도 28에 나타낸 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층은 제1 전극층(587)과 절연층(585)에 형성하는 개구에서 접해 있고, 전기적으로 접속되어 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는 검은색 영역(590a) 및 백색 영역 (590b)을 가지고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 28 참조).
또한, 트위스트 볼 대신에, 전기 영동 표시 소자를 이용하는 것도 가능하다. 투명한 액체와 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10 ㎛∼200 ㎛ 정도의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층과의 사이에 형성되는 마이크로 캡슐은, 제1 전극층과 제2 전극층에 의해, 전장이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동하여, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이다. 전기 영동 표시 소자는, 액정 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 소비 전력이 작고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상을 보유하는 것이 가능하기 때문에, 전원 공급원(예를 들면, 전파 발신원)으로부터 전자 페이퍼를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 제조 비용이 저감된 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 7]
개시한 발명에 관한 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(TV, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 29(A)는, 휴대 정보 단말 기기(9200)의 일례를 나타내고 있다. 휴대 정보 단말 기기(9200)는, 컴퓨터를 내장하고 있고, 다양한 데이터 처리를 행하는 것이 가능하다. 이러한 휴대 정보 단말 기기(9200)로서는, PDA(Personal Digital Assistance)를 들 수 있다.
휴대 정보 단말 기기(9200)는, 케이스(9201) 및 케이스(9203)의 2개의 케이스로 구성되어 있다. 케이스(9201)와 케이스(9203)는, 연결부(9207)와 접이 가능하게 연결되어 있다. 케이스(9201)에는 표시부(9202)가 내장되어 있고, 케이스(9203)는 키보드(9205)를 구비하고 있다. 물론, 휴대 정보 단말 기기(9200)의 구성은 상술한 것에 한정되지 않고, 적어도 백 게이트 전극을 가지는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되어, 전기 특성이 높은 박막 트랜지스터를 가지는 휴대 정보 단말 기기를 실현할 수 있다.
도 29(B)는, 디지털 비디오 카메라(9500)의 일례를 나타내고 있다. 디지털 비디오 카메라(9500)는, 케이스(9501)에 표시부(9503)가 내장되고, 그 외에 각종 조작부가 형성되어 있다. 또한, 디지털 비디오 카메라(9500)의 구성은 특별히 한정되는 것은 아니고, 적어도 백 게이트 전극을 가지는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되어, 전기 특성이 높은 박막 트랜지스터를 가지는 디지털 비디오 카메라를 실현할 수 있다.
도 29(C)는, 휴대전화기(9100)의 일례를 나타내고 있다. 휴대전화기(9100)는, 케이스(9102) 및 케이스(9101)의 2개의 케이스로 구성되어 있고, 연결부(9103)에 의해 접이 가능하게 연결되어 있다. 케이스(9102)에는 표시부(9104)가 내장되어 있고, 케이스(9101)에는 조작 키(9106)가 형성되어 있다. 또한, 휴대전화기(9100)의 구성은 특별히 한정되지 않고, 적어도 백 게이트 전극을 가지는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되어, 전기 특성이 높은 박막 트랜지스터를 가지는 휴대전화기를 실현할 수 있다.
도 29(D)는, 휴대 가능한 컴퓨터(9800)의 일례를 나타내고 있다. 컴퓨터(9800)는, 개폐 가능하게 연결된 케이스(9801)와 케이스(9804)를 구비하고 있다. 케이스(9804)에는 표시부(9802)가 내장되고, 케이스(9801)는 키보드(9803) 등을 구비하고 있다. 또한, 컴퓨터(9800)의 구성은 특별히 한정되지 않고, 적어도 백 게이트 전극을 가지는 박막 트랜지스터를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동 회로와 화소부를 형성함으로써 제조 비용이 저감되어, 전기 특성이 높은 박막 트랜지스터를 가지는 컴퓨터를 실현할 수 있다.
도 30(A)는, 텔레비전 장치(9600)의 일례를 나타내고 있다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 30(B)는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 장치와 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은, 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하고 화상 데이터를 판독하여, 판독한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 판독하여, 표시시키는 구성으로 할 수도 있다.
도 31(A)는, 도 29(C)의 휴대전화와는 다른 다른 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 31(A)에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 혹은 메일을 쓰는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1은 화상의 표시를 주로 하는 표시 모드이며, 제2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화를 걸거나, 혹은 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 형성함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 변환은, 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환시킬 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터인 경우에는 표시 모드, 텍스트 데이터인 경우에는 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 터치함으로써, 장문(掌紋), 지문 등을 촬상(撮像)함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 31(B)도 휴대전화기의 일례이다. 도 31(B)의 휴대전화기는, 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 주사 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2 방향으로 탈착 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축(短軸)들을 부착시킬 수도, 표시 장치(9410)와 통신 장치(9400)의 장축(長軸)들을 부착시킬 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내어, 표시 장치(9410)를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전 가능한 배터리를 가진다.

Claims (5)

  1. 반도체 장치로서,
    기판 상방에 반도체막을 포함하고,
    상기 반도체막 상방에 제 1 절연막을 포함하고,
    상기 제 1 절연막 상방에 제 1 도전막을 포함하고,
    상기 제 1 도전막 상방에 유기 재료를 포함하는 제 2 절연막을 포함하고,
    상기 제 2 절연막 상방에 제 2 도전막을 포함하고,
    상기 제 2 도전막은 차광성을 가지는 막과 중첩되는 영역 및 중첩되지 않는 영역을 가지고,
    상기 제 2 도전막 및 상기 차광성을 가지는 막 위에 유기 재료를 포함하는 제 3 절연막을 포함하고,
    상기 제 3 절연막 위에 투광성을 가지는 제 3 도전막을 포함하고,
    상기 반도체막은 트랜지스터의 채널 형성 영역을 포함하고,
    상기 제 2 도전막은 상기 제 1 절연막과 상기 제 2 절연막에 제공된 콘택트홀을 통하여, 상기 반도체막과 전기적으로 접속되고,
    상기 제 3 도전막은 상기 제 2 도전막과 전기적으로 접속되며, 화소 전극이 될 수 있는 기능을 가지고,
    상기 기판 상방에서 봤을 때, 상기 제 2 도전막은 인접하는 화소간의 상기 제 3 도전막의 간극과 중첩되는 영역을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    기판 상방에 산화물 반도체막을 포함하고,
    상기 산화물 반도체막 상방에 제 1 절연막을 포함하고,
    상기 제 1 절연막 상방에 제 1 도전막을 포함하고,
    상기 제 1 도전막은 차광성을 가지는 막과 중첩되는 영역 및 중첩되지 않는 영역을 가지고,
    상기 제 1 도전막 및 상기 차광성을 가지는 막 상방에 유기 재료를 포함하는 제 2 절연막을 포함하고,
    상기 제 2 절연막 상방에 제 2 도전막을 포함하고,
    상기 제 2 도전막 위에 유기 재료를 포함하는 제 3 절연막을 포함하고,
    상기 제 3 절연막 위에 투광성을 가지는 제 3 도전막을 포함하고,
    상기 산화물 반도체막은 트랜지스터의 채널 형성 영역을 포함하고,
    상기 제 2 도전막은 상기 제 1 절연막과 상기 제 2 절연막에 제공된 콘택트홀을 통하여, 상기 산화물 반도체막과 전기적으로 접속되고,
    상기 제 3 도전막은 상기 제 2 도전막과 전기적으로 접속되며, 화소 전극이 될 수 있는 기능을 가지고,
    상기 기판 상방에서 봤을 때, 상기 제 2 도전막은 인접하는 화소간의 상기 제 3 도전막의 간극과 중첩되는 영역을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    기판 상방에 반도체막을 포함하고,
    상기 반도체막 상방에 제 1 절연막을 포함하고,
    상기 제 1 절연막 상방에 제 1 도전막을 포함하고,
    상기 제 1 도전막 상방에 유기 재료를 포함하는 제 2 절연막을 포함하고,
    상기 제 2 절연막 상방에 적층 구조의 제 2 도전막을 포함하고,
    상기 제 2 도전막은 차광성을 가지는 막과 중첩되는 영역 및 중첩되지 않는 영역을 가지고,
    상기 제 2 도전막 및 상기 차광성을 가지는 막 위에 유기 재료를 포함하는 제 3 절연막을 포함하고,
    상기 제 3 절연막 위에 투광성을 가지는 제 3 도전막을 포함하고,
    상기 반도체막은 트랜지스터의 채널 형성 영역을 포함하고,
    상기 제 2 도전막은 상기 제 1 절연막과 상기 제 2 절연막에 제공된 콘택트홀을 통하여, 상기 반도체막과 전기적으로 접속되고,
    상기 제 3 도전막은 상기 제 2 도전막과 전기적으로 접속되며, 화소 전극이 될 수 있는 기능을 가지고,
    상기 기판 상방에서 봤을 때, 상기 제 2 도전막은 인접하는 화소간의 상기 제 3 도전막의 간극과 중첩되는 영역을 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    기판 상방에 반도체막을 포함하고,
    상기 반도체막 상방에 제 1 절연막을 포함하고,
    상기 제 1 절연막 상방에 제 1 도전막을 포함하고,
    상기 제 1 도전막은 차광성을 가지는 막과 중첩되는 영역 및 중첩되지 않는 영역을 가지고,
    상기 제 1 도전막 및 상기 차광성을 가지는 막 상방에 유기 재료를 포함하는 제 2 절연막을 포함하고,
    상기 제 2 절연막 상방에 제 2 도전막을 포함하고,
    상기 제 2 도전막 위에 유기 재료를 포함하는 제 3 절연막을 포함하고,
    상기 제 3 절연막 위에 투광성을 가지는 제 3 도전막을 포함하고,
    상기 제 3 도전막 위에 일렉트로루미네슨스(electroluminescence)를 이용하는 유기 발광층을 포함하고,
    상기 반도체막은 트랜지스터의 채널 형성 영역을 포함하고,
    상기 제 2 도전막은 상기 제 1 절연막과 상기 제 2 절연막에 제공된 콘택트홀을 통하여, 상기 반도체막과 전기적으로 접속되고,
    상기 제 3 도전막은 상기 제 2 도전막과 전기적으로 접속되며, 화소 전극이 될 수 있는 기능을 가지고,
    상기 기판 상방에서 봤을 때, 상기 제 2 도전막은 인접하는 화소간의 상기 제 3 도전막의 간극과 중첩되는 영역을 포함하는, 반도체 장치.
  5. 반도체 장치로서,
    기판 상방에 반도체막을 포함하고,
    상기 반도체막 상방에 제 1 절연막을 포함하고,
    상기 제 1 절연막 상방에 제 1 도전막을 포함하고,
    상기 제 1 도전막은 차광성을 가지는 막과 중첩되는 영역 및 중첩되지 않는 영역을 가지고,
    상기 제 1 도전막 및 상기 차광성을 가지는 막 상방에 유기 재료를 포함하는 제 2 절연막을 포함하고,
    상기 제 2 절연막 상방에 제 2 도전막을 포함하고,
    상기 제 2 도전막 위에 유기 재료를 포함하는 제 3 절연막을 포함하고,
    상기 제 3 절연막 위에 투광성을 가지는 제 3 도전막을 포함하고,
    상기 제 3 도전막 위에 액정층을 포함하고,
    상기 반도체막은 트랜지스터의 채널 형성 영역을 포함하고,
    상기 제 2 도전막은 상기 제 1 절연막과 상기 제 2 절연막에 제공된 콘택트홀을 통하여, 상기 반도체막과 전기적으로 접속되고,
    상기 제 3 도전막은 상기 제 2 도전막과 전기적으로 접속되며, 화소 전극이 될 수 있는 기능을 가지고,
    상기 기판 상방에서 봤을 때, 상기 제 2 도전막은 인접하는 화소간의 상기 제 3 도전막의 간극과 중첩되는 영역을 포함하는, 반도체 장치.
KR1020190006160A 2008-12-05 2019-01-17 반도체 장치 Active KR102171713B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200137512A KR102321760B1 (ko) 2008-12-05 2020-10-22 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008311146 2008-12-05
JPJP-P-2008-311146 2008-12-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020180077982A Division KR101942384B1 (ko) 2008-12-05 2018-07-05 반도체 장치

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020190133760A Division KR102103373B1 (ko) 2008-12-05 2019-10-25 반도체 장치
KR1020200137512A Division KR102321760B1 (ko) 2008-12-05 2020-10-22 반도체 장치

Publications (2)

Publication Number Publication Date
KR20190008975A KR20190008975A (ko) 2019-01-25
KR102171713B1 true KR102171713B1 (ko) 2020-10-29

Family

ID=42230060

Family Applications (10)

Application Number Title Priority Date Filing Date
KR1020090119090A Active KR101563670B1 (ko) 2008-12-05 2009-12-03 반도체 장치
KR1020140168976A Active KR101747419B1 (ko) 2008-12-05 2014-11-28 반도체 장치
KR1020170070977A Active KR101787735B1 (ko) 2008-12-05 2017-06-07 반도체 장치
KR1020170132861A Active KR101816091B1 (ko) 2008-12-05 2017-10-12 반도체 장치
KR1020170179899A Active KR101879320B1 (ko) 2008-12-05 2017-12-26 반도체 장치
KR1020180077982A Active KR101942384B1 (ko) 2008-12-05 2018-07-05 반도체 장치
KR1020190006160A Active KR102171713B1 (ko) 2008-12-05 2019-01-17 반도체 장치
KR1020190133760A Active KR102103373B1 (ko) 2008-12-05 2019-10-25 반도체 장치
KR1020200137512A Active KR102321760B1 (ko) 2008-12-05 2020-10-22 반도체 장치
KR1020210146409A Active KR102513832B1 (ko) 2008-12-05 2021-10-29 반도체 장치

Family Applications Before (6)

Application Number Title Priority Date Filing Date
KR1020090119090A Active KR101563670B1 (ko) 2008-12-05 2009-12-03 반도체 장치
KR1020140168976A Active KR101747419B1 (ko) 2008-12-05 2014-11-28 반도체 장치
KR1020170070977A Active KR101787735B1 (ko) 2008-12-05 2017-06-07 반도체 장치
KR1020170132861A Active KR101816091B1 (ko) 2008-12-05 2017-10-12 반도체 장치
KR1020170179899A Active KR101879320B1 (ko) 2008-12-05 2017-12-26 반도체 장치
KR1020180077982A Active KR101942384B1 (ko) 2008-12-05 2018-07-05 반도체 장치

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020190133760A Active KR102103373B1 (ko) 2008-12-05 2019-10-25 반도체 장치
KR1020200137512A Active KR102321760B1 (ko) 2008-12-05 2020-10-22 반도체 장치
KR1020210146409A Active KR102513832B1 (ko) 2008-12-05 2021-10-29 반도체 장치

Country Status (5)

Country Link
US (3) US8476625B2 (ko)
JP (13) JP5491833B2 (ko)
KR (10) KR101563670B1 (ko)
CN (2) CN101752390B (ko)
TW (9) TWI704624B (ko)

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102386147B1 (ko) 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
JP5758584B2 (ja) * 2010-03-18 2015-08-05 本田技研工業株式会社 ジャンクションボックス
WO2011142371A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101108175B1 (ko) * 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
WO2011162104A1 (en) * 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9305496B2 (en) * 2010-07-01 2016-04-05 Semiconductor Energy Laboratory Co., Ltd. Electric field driving display device
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5658978B2 (ja) * 2010-11-10 2015-01-28 株式会社ジャパンディスプレイ 薄膜トランジスタ回路基板及びその製造方法
US8936965B2 (en) * 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101318601B1 (ko) * 2010-12-01 2013-10-15 샤프 가부시키가이샤 Tft 기판 및 tft 기판의 제조 방법
TWI432865B (zh) 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
WO2012090974A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101813492B1 (ko) * 2011-01-05 2018-01-02 삼성디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
TWI621121B (zh) * 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI657580B (zh) * 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20120091638A (ko) 2011-02-09 2012-08-20 삼성전자주식회사 표시 장치 및 그 제조 방법
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5766481B2 (ja) * 2011-03-29 2015-08-19 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9960278B2 (en) 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US8878174B2 (en) * 2011-04-15 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, memory circuit, integrated circuit, and driving method of the integrated circuit
JP2012237805A (ja) * 2011-05-10 2012-12-06 Sony Corp 表示装置及び電子機器
JP5810810B2 (ja) * 2011-10-04 2015-11-11 大日本印刷株式会社 トップゲート型アクティブマトリックス基板、およびその製造方法
KR101950824B1 (ko) * 2011-11-25 2019-02-22 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
TWI497689B (zh) * 2011-12-02 2015-08-21 Ind Tech Res Inst 半導體元件及其製造方法
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP2013183001A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP6051960B2 (ja) 2012-03-19 2016-12-27 株式会社リコー 導電性薄膜、導電性薄膜形成用塗布液、電界効果型トランジスタ、及び電界効果型トランジスタの製造方法
FR2989519A1 (fr) 2012-04-13 2013-10-18 St Microelectronics Crolles 2 Procede de fabrication d'un capteur d'image a surface courbe.
FR2989518A1 (fr) * 2012-04-13 2013-10-18 St Microelectronics Crolles 2 Procede de fabrication d'un capteur d'image a surface courbe
US9373648B2 (en) * 2012-04-23 2016-06-21 Sharp Kabushiki Kaisha Semiconductor device and method of manufacture thereof
US8658444B2 (en) 2012-05-16 2014-02-25 International Business Machines Corporation Semiconductor active matrix on buried insulator
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
DE112013007566B3 (de) * 2012-08-03 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2014093433A (ja) * 2012-11-05 2014-05-19 Sony Corp 半導体装置、表示装置および電子機器
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
TWI607510B (zh) * 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102770182B1 (ko) 2012-12-28 2025-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR102109166B1 (ko) * 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
US8981374B2 (en) 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6063766B2 (ja) * 2013-02-20 2017-01-18 株式会社ジャパンディスプレイ 半導体装置
JP6186757B2 (ja) * 2013-03-06 2017-08-30 セイコーエプソン株式会社 電気光学装置及び電子機器
US8856695B1 (en) * 2013-03-14 2014-10-07 Samsung Electronics Co., Ltd. Method for generating post-OPC layout in consideration of top loss of etch mask layer
WO2014147964A1 (ja) 2013-03-18 2014-09-25 パナソニック株式会社 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101361440B1 (ko) 2013-03-28 2014-02-24 경상대학교산학협력단 금속박막을 확산소스로 이용하는 투명 박막트랜지스터 및 그 제조방법
JP6300589B2 (ja) 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6456598B2 (ja) * 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
KR102087195B1 (ko) * 2013-09-05 2020-03-11 삼성디스플레이 주식회사 표시 장치용 박막 트랜지스터 표시판 및 표시판의 제조방법
JP6383616B2 (ja) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
JP2015179247A (ja) * 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
KR102493498B1 (ko) 2013-11-27 2023-01-27 매직 립, 인코포레이티드 가상 및 증강 현실 시스템들 및 방법들
JP6486660B2 (ja) * 2013-11-27 2019-03-20 株式会社半導体エネルギー研究所 表示装置
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9601634B2 (en) * 2013-12-02 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6315966B2 (ja) * 2013-12-11 2018-04-25 三菱電機株式会社 アクティブマトリックス基板およびその製造方法
JP6506545B2 (ja) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
US9276050B2 (en) * 2014-02-25 2016-03-01 Lg Display Co., Ltd. Organic light emitting display device
KR101672091B1 (ko) * 2014-02-25 2016-11-02 엘지디스플레이 주식회사 복합형 박막 트랜지스터를 갖는 유기 전계 발광 표시 장치
WO2015132694A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
TWI548067B (zh) 2014-05-22 2016-09-01 友達光電股份有限公司 畫素結構
KR20250078611A (ko) * 2014-06-09 2025-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
CN105336742A (zh) * 2014-07-03 2016-02-17 上海和辉光电有限公司 多晶硅显示基板及其制造方法
JP6432222B2 (ja) * 2014-09-03 2018-12-05 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置および電子機器
US9766517B2 (en) * 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
JP6618779B2 (ja) * 2014-11-28 2019-12-11 株式会社半導体エネルギー研究所 半導体装置
CN107112364B (zh) * 2014-12-16 2020-09-08 夏普株式会社 半导体装置、其制造方法、及具备半导体装置的显示装置
JP6758844B2 (ja) 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
TWI534682B (zh) * 2015-03-24 2016-05-21 群創光電股份有限公司 顯示面板
KR102370474B1 (ko) * 2015-07-15 2022-03-07 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP6370756B2 (ja) 2015-09-25 2018-08-08 矢崎総業株式会社 電池配索用電線及びワイヤーハーネス
CN105576038A (zh) 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
WO2017150502A1 (ja) * 2016-03-04 2017-09-08 シャープ株式会社 薄膜トランジスタ基板及び表示パネル
KR20170119801A (ko) 2016-04-19 2017-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
WO2017204789A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Package substrates with integral devices
KR101831186B1 (ko) * 2016-06-30 2018-02-22 엘지디스플레이 주식회사 코플라나 형태의 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
JP6987188B2 (ja) * 2016-09-05 2021-12-22 株式会社ジャパンディスプレイ 半導体装置
KR102490188B1 (ko) * 2016-11-09 2023-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 전자 기기, 및 표시 장치의 제작 방법
US10790318B2 (en) * 2016-11-22 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device
US10756118B2 (en) 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
TWI605284B (zh) * 2016-12-30 2017-11-11 友達光電股份有限公司 畫素結構
JP6811096B2 (ja) * 2017-01-12 2021-01-13 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
CN117116946A (zh) * 2017-05-19 2023-11-24 株式会社半导体能源研究所 半导体装置、显示装置以及半导体装置的制造方法
US10957720B2 (en) 2017-11-09 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR102633768B1 (ko) 2017-12-06 2024-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 전자 기기, 및 동작 방법
CN111433838B (zh) 2017-12-21 2025-03-04 株式会社半导体能源研究所 显示装置及电子设备
US11733574B2 (en) 2018-01-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2019140007A1 (en) * 2018-01-11 2019-07-18 Applied Materials, Inc. Thin film transistor with small storage capacitor with metal oxide switch
KR102652448B1 (ko) * 2018-03-13 2024-03-29 삼성디스플레이 주식회사 디스플레이 장치
WO2019207404A1 (ja) 2018-04-26 2019-10-31 株式会社半導体エネルギー研究所 半導体装置
CN112385020A (zh) * 2018-04-27 2021-02-19 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
CN108873522B (zh) 2018-06-29 2021-07-23 上海天马微电子有限公司 显示面板和显示装置及显示面板的制造方法
GB2576950B (en) * 2018-09-10 2022-03-02 Pragmatic Printing Ltd Electronic circuit and method of manufacture
WO2020053701A1 (ja) 2018-09-12 2020-03-19 株式会社半導体エネルギー研究所 表示装置
KR102680693B1 (ko) * 2018-12-18 2024-07-01 엘지디스플레이 주식회사 디스플레이 장치
WO2020229912A1 (ja) 2019-05-10 2020-11-19 株式会社半導体エネルギー研究所 複合デバイス、および電子機器の駆動方法
TWI693682B (zh) * 2019-08-28 2020-05-11 財團法人工業技術研究院 電子元件封裝結構
US11069676B2 (en) * 2019-09-27 2021-07-20 Nanya Technology Corporation Semiconductor device and method for fabricating the same
JP7305510B2 (ja) * 2019-10-11 2023-07-10 株式会社ジャパンディスプレイ 表示装置及び半導体装置
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
US20240030905A1 (en) 2022-07-15 2024-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
WO2024052772A1 (ja) 2022-09-08 2024-03-14 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
US20240387542A1 (en) * 2023-05-18 2024-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor die

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669341B1 (ko) * 1999-11-11 2007-01-16 삼성전자주식회사 반사 투과 복합형 박막트랜지스터 액정표시장치
JP2007220817A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008121384A (ja) 2006-11-16 2008-05-29 Matsushita Electric Works Ltd 便器
US20100045179A1 (en) 2006-12-05 2010-02-25 Canon Kabushiki Kaisha Display apparatus using oxide semiconductor and production method thereof

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04253030A (ja) * 1991-01-30 1992-09-08 Matsushita Electron Corp 画像表示装置およびその製造方法
JP3055237B2 (ja) * 1991-08-29 2000-06-26 セイコーエプソン株式会社 液晶表示パネル及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06235939A (ja) * 1993-02-12 1994-08-23 Hitachi Ltd 液晶表示装置及びその製造方法
JPH0792491A (ja) * 1993-09-21 1995-04-07 Matsushita Electric Ind Co Ltd アクティブマトリクス表示装置用薄膜トランジスタ基板
JPH0869009A (ja) * 1994-08-30 1996-03-12 Rohm Co Ltd Ｔｆｔ型液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH0926600A (ja) * 1995-07-13 1997-01-28 Sanyo Electric Co Ltd 液晶表示装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3279929B2 (ja) * 1996-03-21 2002-04-30 シャープ株式会社 液晶表示装置
US6268895B1 (en) 1995-10-27 2001-07-31 Sharp Kabushiki Kaisha Liquid crystal display device having light shield in periphery of display
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10253976A (ja) 1997-03-12 1998-09-25 Toshiba Corp 液晶表示素子
US5953088A (en) * 1997-12-25 1999-09-14 Kabushiki Kaisha Toshiba Liquid crystal display with shield electrodes arranged to alternately overlap adjacent pixel electrodes
JP3076030B2 (ja) 1998-07-14 2000-08-14 東芝電子エンジニアリング株式会社 アクティブマトリクス型液晶表示装置
KR100430773B1 (ko) 1998-07-14 2004-05-10 가부시끼가이샤 도시바 액티브 매트릭스형 액정표시장치
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3141860B2 (ja) * 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100313125B1 (ko) * 1999-12-08 2001-11-07 김순택 박막 트랜지스터의 제조 방법
JP4238956B2 (ja) * 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP4278834B2 (ja) * 2000-06-02 2009-06-17 株式会社日立製作所 液晶表示装置とその製造方法
JP2002072248A (ja) 2000-08-24 2002-03-12 Toshiba Corp 液晶表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4342711B2 (ja) 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
GB0029427D0 (en) * 2000-12-02 2001-01-17 Koninkl Philips Electronics Nv Pixellated devices such as active matrix liquid crystal displays
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003131590A (ja) 2001-08-16 2003-05-09 Toshiba Corp 平面表示装置およびその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003098515A (ja) * 2001-09-25 2003-04-03 Sharp Corp 液晶表示装置及びそれを用いたプロジェクタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3718469B2 (ja) * 2001-12-17 2005-11-24 セイコーエプソン株式会社 液晶表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4084080B2 (ja) 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004014982A (ja) * 2002-06-11 2004-01-15 Konica Minolta Holdings Inc 半導体回路および画像表示装置
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4631255B2 (ja) * 2003-07-16 2011-02-16 セイコーエプソン株式会社 アクティブマトリクス基板、表示装置、及び電子機器
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) * 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN100474502C (zh) * 2004-05-07 2009-04-01 株式会社半导体能源研究所 半导体器件的制造方法
US7521368B2 (en) * 2004-05-07 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101125252B1 (ko) 2004-12-31 2012-03-21 엘지디스플레이 주식회사 폴리 액정 표시 패널 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4887647B2 (ja) * 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置の製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7710739B2 (en) * 2005-04-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
JP4687259B2 (ja) 2005-06-10 2011-05-25 カシオ計算機株式会社 液晶表示装置
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP5132097B2 (ja) * 2005-07-14 2013-01-30 株式会社半導体エネルギー研究所 表示装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7994711B2 (en) * 2005-08-08 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
EP1758072A3 (en) * 2005-08-24 2007-05-02 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US7982215B2 (en) * 2005-10-05 2011-07-19 Idemitsu Kosan Co., Ltd. TFT substrate and method for manufacturing TFT substrate
US8149346B2 (en) 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI517378B (zh) * 2005-10-17 2016-01-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123700A (ja) 2005-10-31 2007-05-17 Toppan Printing Co Ltd 酸化物半導体のパターニング方法と薄膜トランジスタの製造方法
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5244295B2 (ja) * 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7592627B2 (en) * 2006-01-30 2009-09-22 Wintek Corporation Pixel structure of thin film transistor liquid crystal display
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7435633B2 (en) * 2006-03-14 2008-10-14 Seiko Epson Corporation Electroluminescence device, manufacturing method thereof, and electronic apparatus
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
KR101277606B1 (ko) * 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
WO2007111044A1 (ja) 2006-03-24 2007-10-04 Sharp Kabushiki Kaisha 液晶表示装置
JP5369367B2 (ja) * 2006-03-28 2013-12-18 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
TWI570691B (zh) * 2006-04-05 2017-02-11 半導體能源研究所股份有限公司 半導體裝置，顯示裝置，和電子裝置
EP1843194A1 (en) * 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
JP5148912B2 (ja) * 2006-04-06 2013-02-20 株式会社半導体エネルギー研究所 液晶表示装置及び半導体装置、並びに電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070254415A1 (en) 2006-04-27 2007-11-01 Oh Hyun U Thin film transistor substrate, method of manufacturing the same and method of manufacturing liquid crystal display panel including the same
KR20080020308A (ko) * 2006-08-31 2008-03-05 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5250944B2 (ja) * 2006-04-28 2013-07-31 凸版印刷株式会社 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI633365B (zh) * 2006-05-16 2018-08-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
US20070278498A1 (en) * 2006-06-02 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, electronic apparatus, and manufacturing method of light emitting device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5090708B2 (ja) * 2006-10-20 2012-12-05 株式会社ジャパンディスプレイイースト 画像表示装置とその製造方法
JP2008134625A (ja) 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008151963A (ja) * 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8581260B2 (en) 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR100857455B1 (ko) * 2007-04-17 2008-09-08 한국전자통신연구원 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5044273B2 (ja) * 2007-04-27 2012-10-10 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010035627A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI536577B (zh) * 2008-11-13 2016-06-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI529949B (zh) * 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669341B1 (ko) * 1999-11-11 2007-01-16 삼성전자주식회사 반사 투과 복합형 박막트랜지스터 액정표시장치
JP2007220817A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008121384A (ja) 2006-11-16 2008-05-29 Matsushita Electric Works Ltd 便器
US20100045179A1 (en) 2006-12-05 2010-02-25 Canon Kabushiki Kaisha Display apparatus using oxide semiconductor and production method thereof

Also Published As

Publication number Publication date
TWI704624B (zh) 2020-09-11
KR101879320B1 (ko) 2018-07-17
TW201631773A (zh) 2016-09-01
JP2014160249A (ja) 2014-09-04
JP6764897B2 (ja) 2020-10-07
JP5491833B2 (ja) 2014-05-14
CN104201179A (zh) 2014-12-10
JP2017050544A (ja) 2017-03-09
KR102103373B1 (ko) 2020-04-22
KR20180001543A (ko) 2018-01-04
KR20190008975A (ko) 2019-01-25
TWI627680B (zh) 2018-06-21
KR20200123071A (ko) 2020-10-28
TW201933495A (zh) 2019-08-16
CN104201179B (zh) 2018-04-03
TW201727768A (zh) 2017-08-01
KR101816091B1 (ko) 2018-01-08
JP5600818B2 (ja) 2014-10-08
TWI710031B (zh) 2020-11-11
US8999750B2 (en) 2015-04-07
US20100140613A1 (en) 2010-06-10
JP2018160679A (ja) 2018-10-11
TWI587521B (zh) 2017-06-11
JP2021007157A (ja) 2021-01-21
TWI544640B (zh) 2016-08-01
JP7558219B2 (ja) 2024-09-30
KR20170118024A (ko) 2017-10-24
JP2015149481A (ja) 2015-08-20
JP5973615B2 (ja) 2016-08-23
TW201841263A (zh) 2018-11-16
KR101787735B1 (ko) 2017-10-18
KR20170069184A (ko) 2017-06-20
KR20210133931A (ko) 2021-11-08
KR20190123712A (ko) 2019-11-01
KR20100065110A (ko) 2010-06-15
JP7029492B2 (ja) 2022-03-03
JP2010156963A (ja) 2010-07-15
KR101747419B1 (ko) 2017-06-14
US20150177543A1 (en) 2015-06-25
KR101942384B1 (ko) 2019-01-25
KR102513832B1 (ko) 2023-03-23
TWI665738B (zh) 2019-07-11
CN101752390A (zh) 2010-06-23
KR101563670B1 (ko) 2015-10-27
JP2022084595A (ja) 2022-06-07
KR20150006396A (ko) 2015-01-16
US9201280B2 (en) 2015-12-01
JP7080286B2 (ja) 2022-06-03
JP2015187728A (ja) 2015-10-29
JP6351680B2 (ja) 2018-07-04
JP2024001152A (ja) 2024-01-09
TWI509799B (zh) 2015-11-21
TW201523888A (zh) 2015-06-16
KR20180080710A (ko) 2018-07-12
JP6651048B1 (ja) 2020-02-19
JP2014179622A (ja) 2014-09-25
JP5732156B2 (ja) 2015-06-10
TWI767372B (zh) 2022-06-11
US20130280858A1 (en) 2013-10-24
CN101752390B (zh) 2014-09-24
TW202006833A (zh) 2020-02-01
TW201036163A (en) 2010-10-01
US8476625B2 (en) 2013-07-02
JP6018654B2 (ja) 2016-11-02
TW202107572A (zh) 2021-02-16
JP2020043346A (ja) 2020-03-19
JP2022122916A (ja) 2022-08-23
JP7362804B2 (ja) 2023-10-17
TW202236666A (zh) 2022-09-16
JP2020198436A (ja) 2020-12-10
KR102321760B1 (ko) 2021-11-03

Similar Documents

Publication Publication Date Title
KR102171713B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20190117

Patent event code: PA01071R01D

Filing date: 20180705

Application number text: 1020180077982

PA0201 Request for examination
PG1501 Laying open of application
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20191025

Patent event code: PA01071R01D

Filing date: 20180705

Application number text: 1020180077982

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200121

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200723

A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20201022

Patent event code: PA01071R01D

Filing date: 20180705

Application number text: 1020180077982

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201023

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201023

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20230918

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20240919

Start annual number: 5

End annual number: 5