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KR101376073B1 - 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법 - Google Patents

박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법 Download PDF

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KR101376073B1
KR101376073B1 KR1020070058353A KR20070058353A KR101376073B1 KR 101376073 B1 KR101376073 B1 KR 101376073B1 KR 1020070058353 A KR1020070058353 A KR 1020070058353A KR 20070058353 A KR20070058353 A KR 20070058353A KR 101376073 B1 KR101376073 B1 KR 101376073B1
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Abstract

표시 품질을 향상시키기 위한 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에서, 박막 트랜지스터는 반도체 패턴, 소스 전극, 드레인 전극 및 게이트 전극을 포함한다. 반도체 패턴은 베이스 기판 상에 형성되고 금속 산화물을 포함한다. 소스 및 드레인 전극들은 반도체 패턴의 경계와 대응되는 일부 영역이 반도체 패턴의 경계를 따라 형성되며, 반도체 패턴 상에 서로 이격되어 배치된다. 게이트 전극은 소스 및 드레인 전극들이 서로 이격된 영역 상에 배치되어 양단부가 소스 및 드레인 전극들과 오버랩된다. 이에 따라, 금속 산화물을 포함하는 반도체 패턴에 의해 누설 전류의 발생이 방지되어 표시 품질을 향상시킬 수 있다.
Figure R1020070058353
박막 트랜지스터, 산화물 반도체, 4매 공정, 습식 식각, 누설 전류

Description

박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법{THIN FILM TRANSISTOR, ARRAY SUBSTRATE HAVING THE TRANSISTOR, AND METHOD OF MANUFACTURING THE ARRAY SUBSTRATE}
도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 실시예 1에 따른 어레이 기판의 단면도이다.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 4는 도 1의 I-I'선을 따라 절단한 실시예 2에 따른 어레이 기판의 단면도이다.
도 5a 및 도 5b는 도 4에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 6은 도 1의 I-I'선을 따라 절단한 실시예 3에 따른 어레이 기판의 단면도이다.
도 7a 내지 도 7c는 도 6에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 8은 도 1의 I-I'선을 따라 절단한 실시예 4에 따른 어레이 기판의 단면도 이다.
도 9a 및 도 9b는 도 8에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 10은 도 1의 I-I'선을 따라 절단한 실시예 5에 따른 어레이 기판의 단면도이다.
도 11a 내지 도 11c는 도 10에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 12는 도 1의 I-I'선을 따라 절단한 실시예 6에 따른 어레이 기판의 단면도이다.
도 13은 도 12에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도이다.
도 14는 도 1의 I-I'선을 따라 절단한 실시예 7에 따른 어레이 기판의 단면도이다.
도 15a 내지 도 15c는 도 14에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 16은 도 1의 I-I'선을 따라 절단한 실시예 8에 따른 어레이 기판의 단면도이다.
도 17은 도 1의 I-I'선을 따라 절단한 실시예 9에 따른 어레이 기판의 단면도이다.
도 18a 및 도 18b는 도 17에 도시된 어레이 기판의 제조 방법을 설명하기 위 한 공정도들이다.
도 19a 및 도 19b는 박막 트랜지스터의 특성을 나타낸 전류-전압 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 베이스 기판 120 : 산화물 반도체층
122 : 반도체 패턴 130 : 소스 금속층
140 : 제1 절연층 150 : 게이트 금속층
160 : 제2 절연층 170 : 유기층
180 : 캡핑막 OC : 오버 코팅층
CF1, CF2, CF3 : 제1, 제2, 제3 컬러필터
PE1, PE2, PE3 : 제1, 제2, 제3 화소 전극
PR1 : 제1 포토레지스트막 PRP1 : 제1 포토레지스트 패턴
R-PRP1 : 잔류 포토패턴
본 발명은 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 표시 장치의 표시 품질을 향상시키기 위한 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정표시패널은 각 화소부를 구동하기 위한 스위칭 소자들이 형 성된 어레이 기판과, 상기 어레이 기판과 대향하는 대향 기판과, 상기 어레이 기판 및 상기 대향 기판 사이에 개재되어 형성된 액정층을 포함한다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
어레이 기판의 스위칭 소자는 박막 트랜지스터(Thin Film Transistor: TFT)를 이용할 수 있다. 박막 트랜지스터는 게이트 전극과, 소스 전극 및 드레인 전극과, 채널층을 포함한다. 박막 트랜지스터(TFT)의 채널층의 종류에 따라 비정질 실리콘(Amorphous Silicon: a-Si:H) 박막 트랜지스터, 다결정 실리콘(Poly-Silicon : poly-Si) 박막 트랜지스터, 카드뮴-세레늄(Cd-Se) 박막 트랜지스터 등이 있다. 현재 대부분의 박막 트랜지스터는 비정질 실리콘을 채널층으로 이용하고 있다.
한편, 비정질 실리콘의 광학 밴드 갭(Optical Band Gap)은 대략 1.8eV 이하이다. 이에 따라, 비정질 실리콘을 박막 트랜지스터의 채널층으로 이용하는 경우에 가시광선 파장 영역인 대략 380nm 내지 780nm의 에너지 범위인 대략 1.59eV 내지 3.26eV를 대부분 흡수하여 누설 전류(Leakage Current)가 발생한다. 박막 트랜지스터의 구동 시에 댕글링 본드(Dangling Bond)의 증가로 잔상 및 안정성(Stability)에 매우 약한 특성을 갖는다.
박막 트랜지스터의 누설 전류 문제를 해결하기 위해 박막 트랜지스터를 바텀 게이트 스태거드(Bottom gate staggered) 형태로 제작하고 있다. 그러나 박막 트랜지스터의 게이트 전극에 의해 광이 차단되지 않는 활성층이 유발하는 누설 전류를 근본적으로 방지할 수 없는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 누설 전류를 방지하기 위한 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터를 포함하는 어레이 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 어레이 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는 반도체 패턴, 소스 전극, 드레인 전극 및 게이트 전극을 포함한다. 상기 반도체 패턴은 베이스 기판 상에 형성되고 금속 산화물을 포함한다. 상기 소스 및 드레인 전극들은 상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며 반도체 패턴 상에 서로 이격되어 배치된다. 상기 게이트 전극은 상기 소스 및 드레인 전극들이 서로 이격된 영역 상에 배치되어 양단부가 상기 소스 및 드레인 전극들과 오버랩된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 어레이 기판은 반도체 패턴, 소스 패턴, 게이트 패턴 및 화소 전극을 포함한다. 상기 반도체 패턴은 베이스 기판과 접촉하고 금속 산화물을 포함한다. 상기 소스 패턴은 상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며 상기 반도체 패턴 상에 서로 이격되어 배치된 소스 및 드레인 전극들과, 상기 소스 전극과 연결된 데이터 배선을 포함한다. 상기 게이트 패턴은 상기 소스 패턴이 형성된 상기 베이스 기판 상에 배치되고, 상기 소스 및 드레인 전극들이 서로 이격된 영역 상에 배치되어 양단부가 상기 소스 및 드레인 전극들과 오버랩된 게이트 전극과, 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함한다. 상기 화소 전극은 상기 베이스 기판의 화소부에 배치되고 상기 드레인 전극과 전기적으로 연결된다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 어레이 기판의 제조 방법은 베이스 기판 상에 산화물 반도체층 및 소스 금속층을 적층한다. 상기 산화물 반도체층 상기 소스 금속층을 패터닝하여 반도체 패턴과, 상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며 상기 반도체 패턴 상에 이격되어 배치된 소스 전극과 드레인 전극 및 상기 소스 전극과 연결된 데이터 배선을 포함하는 소스 패턴을 형성한다. 상기 소스 패턴을 포함하는 상기 베이스 기판 상에 형성된 게이트 금속층을 패터닝하여 게이트 전극 및 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 게이트 패턴을 형성한다. 상기 베이스 기판의 화소부에 상기 드레인 전극과 접촉하는 화소 전극을 형성한다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 다른 실시예에 따른 어레이 기판의 제조 방법은 베이스 기판 상의 산화물 반도체층을 패터닝하여 반도체 패턴을 형성한다. 상기 반도체 패턴을 포함하는 상기 베이스 기판 상에 형성된 소스 금속층을 패터닝하여 상기 반도체 패턴과 일부 영역이 중첩되고 상기 반도체 패턴 상 에 서로 이격되어 소스 및 드레인 전극들과, 상기 소스 전극과 연결된 데이터 배선을 포함하는 소스 패턴을 형성한다. 상기 소스 패턴을 포함하는 상기 베이스 기판 상에 형성된 게이트 금속층을 패터닝하여 게이트 전극과, 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 게이트 패턴을 형성한다. 상기 베이스 기판의 화소부에 화소 전극을 형성한다.
이러한 박막 트랜지스터, 이를 포함하는 어레이 기판, 및 이의 제조 방법에 따르면, 상기 금속 산화물을 포함하는 산화물 반도체층으로 반도체 패턴을 형성함으로써 외부광에 의해 누설 전류가 발생하는 것을 방지할 수 있다. 이에 따라, 잔상을 개선하여 표시 품질을 향상시킬 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 상세한 설명에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다.
도 1을 참조하면, 어레이 기판은 데이터 배선들(DLn, DLn+1, 이하, n은 자연 수임)과, 게이트 배선들(GLm, GLm+1, 이하, m은 자연수임)과, 스토리지 전극(STE)과, 스위칭 소자인 박막 트랜지스터(TFT)와, 제1 화소 전극(PE1)을 포함한다.
데이터 배선들(DLn, DLn+1)은 베이스 기판(110)의 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 다른 제2 방향(D2)으로 서로 평행하게 병렬로 배열된다. 제2 방향(D2)은 제1 방향(D1)과 수직한 방향일 수 있다. 예를 들어, 제n 데이터 배선(DLn)과 제n+1 데이터 배선(DLn+1)은 제1 방향(D1)으로 연장되며, 제n+1 데이터 배선(DLn+1)은 제n 데이터 배선(DLn)의 제2 방향(D2)에 평행하게 배치된다.
게이트 배선들(GLm, GLm+1)은 베이스 기판(110)의 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 서로 평행하게 병렬로 배열된다. 예를 들어, 제m 게이트 배선(GLm)과 제m+1 게이트 배선(GLm+1)은 제2 방향(D2)으로 연장되며, 제m+1 게이트 배선(GLm+1)은 제m 게이트 배선(GLm)의 제1 방향(D1)에 평행하게 배치된다. 게이트 배선들(GLm, GLm+1)은 데이터 배선들(DLn, DLn+1)과 교차하여 베이스 기판(110)의 제1 화소부(P1)를 정의한다.
제1 화소부(P1)는 전단 게이트 방식으로 제m+1 게이트 배선(GLm+1)과 전기적으로 연결된 스토리지 캐패시터를 포함한다. 상기 스토리지 캐패시터는 제m+1 게이트 배선(GLm+1)으로부터 연장된 스토리지 전극(STE)과, 스토리지 전극(STE)과 중첩된 제1 화소 전극(PE1) 및 상기 스토리지 전극(STE)과 제1 화소 전극(PE1)사이에 배치된 절연층(미도시)을 포함한다.
박막 트랜지스터(TFT)는 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)을 포함한다. 일례로, 제1 화소부(P1)에 형성된 소스 전극(SE)은 제n 데이터 배선(DLn)과 연결되고, 드레인 전극(DE)은 소스 전극(SE)과 이격되어 배치된다. 게이트 전극(GE)은 제m 게이트 배선(GLm)과 연결되며, 게이트 전극(GE)은 소스 전극(SE) 및 드레인 전극(DE)과 각각 일단부가 오버랩된다.
제1 화소 전극(PE1)은 제1 화소부(P1)에 형성되고, 박막 트랜지스터(TFT)와 전기적으로 연결된다. 제1 화소 전극(PE1)은 콘택홀(CNT)을 통해 드레인 전극(DE)과 접촉한다.
실시예 1
도 2는 도 1의 I-I'선을 따라 절단한 실시예 1에 따른 어레이 기판의 단면도이다.
도 2를 참조하면, 본 실시예의 어레이 기판(101)은 베이스 기판(110) 상에 형성된 제1 및 제2 반도체 패턴들(122a, 122b), 데이터 배선들(DLn, DLn+1), 소스 전극(SE), 드레인 전극(DE), 제1 절연층(140), 게이트 배선들(GLm, GLm+1), 게이트 전극(GE), 제2 절연층(160) 및 화소 전극들(PE1, PE2, PE3)을 포함한다.
제1 반도체 패턴(122a)은 베이스 기판(110) 상에 형성되고, 베이스 기판(110)의 소스 영역(SEA), 드레인 영역(DEA) 및 채널 영역(CHA)에 형성된다. 제2 반도체 패턴(122b)은 데이터 배선 영역(DLA)에 형성된다. 제1 및 제2 반도체 패턴들(122a, 122b)은 산화물 반도체층으로 형성된다.
상기 산화물 반도체층은 아연 산화물(Zinc Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 갈륨 산화물(Gallium Oxide) 또는 알루미늄 산화 물(Aluminium Oxide)을 포함할 수 있다. 상기 산화물 반도체층은 예를 들어, 아연 산화물 또는 인듐 산화물 등의 단일 산화물로 이루어지거나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3) 또는 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 혼합 산화물로 이루어질 수 있다. 상기 산화물 반도체층은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 또는 러더포늄(Rf) 등의 금속 산화물을 더 포함할 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 제1 반도체 패턴(122a) 상에 형성된다. 소스 전극(SE)은 제n 데이터 배선(DLn)과 연결되고, 제n 데이터 배선(DLn)과 동일한 소스 금속층으로 형성된다. 제n+1 데이터 배선(DLn+1)은 데이터 배선 영역(DLA)의 제2 반도체 패턴(122b) 상에 형성된다. 드레인 전극(DE)은 소스 전극(SE)과 이격되어 배치되고, 상기 소스 금속층으로 형성된다.
소스 전극(SE) 및 드레인 전극(DE)은 채널 영역(CHA)의 제1 반도체 패턴(122a)을 노출시킨다. 소스 전극(SE) 및 드레인 전극(DE)은 제1 반도체 패턴(122a)과 동일한 패턴으로 형성될 수 있다. 제n+1 데이터 배선(DLn+1)은 제2 반도체 패턴(122b)과 동일한 패턴으로 형성될 수 있다.
이와 달리, 소스 전극(SE) 및 드레인 전극(DE)은 제1 반도체 패턴(122a)의 양측 단부들을 각각 커버하면서 베이스 기판(110)과 접촉하도록 연장되어 제1 반도체 패턴(122a) 및 베이스 기판(110) 상에 형성될 수 있다. 데이터 배선 영역(DLA)의 제2 반도체 패턴(122b)은 생략되어 제n+1 데이터 배선(DLn+1)이 데이터 배선 영역(DLA)의 베이스 기판(110)과 접촉하여 형성될 수 있다.
한편, 상기 소스 금속층은 단일층 또는 물리적 성질이 서로 다른 2이상의 금속층들이 적층된 구조로 형성될 수 있다. 상기 소스 금속층이 2이상의 금속층들이 적층된 구조로 형성되는 경우, 제1 및 제2 반도체 패턴들(122a, 122b)과 접촉하는 금속층(미도시)이 오믹 콘택의 역할을 할 수 있다. 일례로, 상기 소스 금속층은 실질적으로 신호를 전달하는 제1 금속층(미도시)과, 상기 제1 금속층과 반도체 패턴 사이에 배치된 오믹 콘택층인 제2 금속층(미도시)을 포함할 수 있다. 상기 제1 금속층은 예를 들어, 은(Silver, Ag)을 포함하고, 상기 제2 금속층은 예를 들어, 몰리브덴(Molybdenum, Mo)을 포함할 수 있다.
제1 절연층(140)은 데이터 배선들(DLn, DLn+1), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 베이스 기판(110) 상에 형성된다. 제1 절연층(140)은 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)의 제1 홀을 포함한다.
게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1)은 제1 절연층(140)을 포함하는 베이스 기판(110) 상에 형성된다. 게이트 전극(GE)은 제m 게이트 배선(GLm)과 연결되고, 제m 게이트 배선(GLm)과 동일한 게이트 금속층으로 형성된다. 게이트 전극(GE)은 채널 영역(CHA)의 제1 절연층(140) 상에 배치되며, 채널 영역(CHA)으로부터 소스 영역(SEA) 및 드레인 영역(DEA)의 일부로 확장되어 게이트 전극(GE)이 소 스 전극(SE) 및 드레인 전극(DE)과 일단부가 오버랩될 수 있다. 상기 게이트 금속층은 단일층 또는 물리적 성질이 서로 다른 2이상의 금속층이 적층된 다층 구조로 형성될 수 있다.
제2 절연층(160)은 박막 트랜지스터(TFT)를 포함하는 베이스 기판(110)을 커버한다. 예를 들어, 제2 절연층(160)은 게이트 배선들(GLm, GLm+1) 및 게이트 전극(GE) 상에 형성되고, 화소부들(P1, P2, P3) 및 데이터 배선 영역(DLA)의 제1 절연층(140) 상에 형성된다. 제2 절연층(160)은 제1 절연층(140)의 상기 제1 홀과 대응하여 드레인 전극(DE)을 노출시키는 콘택홀(CNT)의 제2 홀을 포함한다.
이와 달리, 제2 절연층(160)을 형성하지 않고, 게이트 전극(GE) 및 상기 게이트 배선들을 포함하는 베이스 기판(110) 상에 게이트 전극(GE) 및 상기 게이트 배선들과 접촉하는 유기층(미도시)이 형성될 수 있다.
화소 전극들(PE1, PE2, PE3)은 베이스 기판(110)의 화소부들(P1, P2, P3)에 형성된다. 일례로, 제1 화소 전극(PE1)은 베이스 기판(110)의 제1 화소부(P1)에 형성되고, 제1 화소부(P1)에 형성된 박막 트랜지스터(TFT)와 전기적으로 연결된다. 제1 화소 전극(PE1)은 콘택홀(CNT)을 통해 드레인 전극(DE)과 접촉한다. 제2 화소 전극(PE2)은 베이스 기판(110)의 제1 화소부(P1)의 제1 방향(D1)으로 인접하게 배치된 제2 화소부(P2)에 형성된다. 예를 들어, 제1 및 제2 화소부들(P1, P2)의 경계 영역에 제n+1 데이터 배선(DLn+1)이 배치된다. 제3 화소 전극(PE3)은 베이스 기판(110)의 제3 화소부(P3)에 형성된다. 이와 달리, 화소 전극들(PE1, PE2, PE3)은 액정 제어를 위한 패턴을 포함할 수 있다.
도 3a 내지 도 3i는 도 2에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 3a를 참조하면, 베이스 기판(110) 상에 산화물 반도체층(120) 및 소스 금속층(130)을 순차적으로 형성한다.
베이스 기판(110)은 광을 투과시킬 수 있는 투명한 재질로 형성될 수 있다. 베이스 기판(110)은 예를 들어, 유리 기판, 소다 라임(Soda Lime) 기판 또는 플라스틱 기판 등일 수 있다.
산화물 반도체층(120)은 예를 들어, 스퍼터링(Sputtering) 방식으로 베이스 기판(110) 상에 형성할 수 있다. 소스 금속층(130)은 산화물 반도체층(120)이 형성된 베이스 기판(110) 상에 형성되고, 소스 금속층(130)은 예를 들어, 스퍼터링 방식으로 산화물 반도체층(120) 상에 형성할 수 있다.
산화물 반도체층(120)은 아연 산화물(Zinc Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 갈륨 산화물(Gallium Oxide) 또는 알루미늄 산화물(Aluminium Oxide)을 포함할 수 있다. 산화물 반도체층(120)은 예를 들어, 아연 산화물 또는 인듐 산화물 등의 단일 산화물로 이루어지거나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3) 또는 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 혼합 산화물로 이루어질 수 있다. 산화물 반도체층(120)은 베릴륨(Be), 마그네슘(Mg), 칼 슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 또는 러더포늄(Rf) 등의 금속 산화물을 더 포함할 수 있다.
소스 금속층(130)은 단일층 또는 물리적 성질이 서로 다른 2이상의 금속층이 적층된 구조로 형성될 수 있다. 소스 금속층(130)은 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nb), 크롬(Cr) 또는 은(Ag) 등을 포함할 수 있다.
산화물 반도체층(120) 및 소스 금속층(130)이 형성된 베이스 기판(110) 상에 제1 포토레지스트막(PR1)을 형성한다. 일례로, 제1 포토레지스트막(PR1)은 광이 조사되는 영역은 경화되어 잔류하고, 광이 조사되지 않는 영역은 현상액에 의해 제거되는 네가티브형 포토레지스트 조성물로 형성될 수 있다. 제1 포토레지스트막(PR1)은 스핀 코팅법 및/또는 슬릿 코팅법 등으로 소스 금속층이 형성된 베이스 기판(110) 상에 형성할 수 있다.
도 3b를 참조하면, 제1 포토레지스트막(PR1)이 형성된 베이스 기판(110) 상에 제1 마스크(MASK 1)를 배치시킨다. 제1 마스크(MASK 1)를 이용하여 제1 마스크(MASK 1)의 상부에서 제1 포토레지스트막(PR1)이 형성된 베이스 기판(110)을 향해 광을 조사하고, 현상액을 이용하여 경화되지 않은 상기 네가티브형 포토레지스트 조성물을 제거하여 소스 금속층(130) 상에 제1 포토레지스트 패턴(PRP1)을 형성한다. 제1 포토레지스트 패턴(PRP1)은 제1 두께부(TH1) 및 제2 두께부(TH2)를 포함한다.
제1 마스크(MASK 1)는 회절부(14)를 포함하는 슬릿 마스크일 수 있다. 이와 달리, 제1 마스크(MASK 1)는 반투광부를 포함하는 하픈 톤 마스크(Half tone Mask)일 수 있다.
일례로, 제1 마스크(MASK 1)는 개구부(12), 회절부(14) 및 차광부(16)를 포함한다.
제1 마스크(MASK 1)의 개구부(12)는 베이스 기판(110)의 소스 영역(SEA), 드레인 영역(DEA) 및 데이터 배선 영역(DLA)과 대응하여 배치된다. 개구부(12)와 대응하는 제1 포토레지스트막(PR1)은 경화되어 소스 금속층(130) 상에 제1 두께(a)로 잔류하여 제1 두께부(TH1)를 형성한다. 제1 두께부(TH1)의 제1 두께(a)는 예를 들어, 제1 포토레지스트막(PR1)의 초기 형성 두께와 동일할 수 있다.
제1 마스크(MASK 1)의 회절부(14)는 베이스 기판(110)의 채널 영역(CHA)과 대응하여 배치된다. 회절부(14)와 대응하는 제1 포토레지스트막(PR1)은 제1 두께(a)보다 얇은 제2 두께로 소스 영역(SEA) 및 드레인 전극(DEA) 사이의 영역인 채널 영역(CHA)과 대응한다. 회절부(14)와 대응하는 제1 포토레지스트막(PR1)은 소스 금속층(130) 상에 제2 두께(b)로 잔류하여 제2 두께부(TH2)를 형성한다. 제2 두께부(TH2)의 제2 두께(b)는 제1 두께(a)보다 얇게 형성된다.
제1 마스크(MASK 1)의 차광부(16)는 소스 영역(SEA), 드레인 영역(DEA), 데이터 배선 영역(DLA) 및 채널 영역(CHA)을 제외한 영역과 대응한다. 예를 들어, 차광부(16)는 제1 화소부(P1), 제2 화소부(P2) 및 제3 화소부(P3)와 대응할 수 있다. 차광부(16)와 대응하는 제1 포토레지스트막(PR1)은 현상액에 의해 제거되어 소스 금속층(130)을 노출시킨다.
이와 달리, 제1 포토레지스트막(PR1)은 포지티브형 포토레지스트 조성물로 형성될 수 있다. 포지티브형 포토레지스트 조성물로 형성된 제1 포토레지스트막(PR1)은 노광되는 영역이 현상액에 의해 제거되고, 노광되지 않는 영역이 경화되어 잔류한다. 제1 포토레지스트막(PR1)을 포지티브형 포토레지스트 조성물로 형성하는 경우의 마스크는 제1 마스크(MASK 1)의 개구부(12) 및 차광부(16)의 위치가 반전되어 배치된다.
도 3c를 참조하면, 제1 포토레지스트 패턴(PRP1)을 마스크로 이용하여 소스 금속층(130)을 식각하여 소스 잔류 패턴(132)을 형성한다.
소스 잔류 패턴(132)은 소스 영역(SEA), 채널 영역(CHA) 및 드레인 영역(DEA)의 산화물 반도체층(120) 상에 형성된다. 소스 잔류 패턴(132)은 제n 데이터 배선(미도시)과 연결될 수 있다. 베이스 기판(110)의 데이터 배선 영역(DLA)에는 상기 제n 데이터 배선과 평행하게 배치된 제n+1 데이터 배선(DLn+1)이 형성된다.
소스 금속층(130)은 제1 식각액을 이용한 습식 식각(Wet Etch) 공정으로 패터닝할 수 있다. 소스 금속층(130)이 구리를 포함하는 경우에, 상기 제1 식각액은 예를 들어, 과산화수소(Hydrogen peroxide: H2O2)를 베이스로 하는 식각액일 수 있다. 상기 제1 식각액은 불산(Hydrofluoric acid: HF-d(H2O), 0<d<1)을 더 포함할 수 있다. 일례로, 상기 제1 식각액은 대략 10 내지 대략 20 vol %의 과산화수소와, 대 략 0.01 vol % 내지 0.5 vol %의 불산을 포함할 수 있다. 1000ml의 상기 제1 식각액은 대략 100ml 내지 200ml의 과산화수소와, 대략 0.1ml 내지 5ml의 불산을 포함할 수 있다. 상기 제1 식각액이 소스 금속층(130)을 식각하는 속도(Etch Rate)는 대략 60 ㅕ /sec인데 비해, 상기 제1 식각액이 산화물 반도체층(120)을 식각하는 속도는 대략 0.17 ㅕ /sec이다. 이에 따라, 상기 제1 식각액을 이용하여 소스 금속층(130)을 식각하더라도, 상기 제1 식각액에 의해 산화물 반도체층(120)은 거의 식각되지 않을 수 있다.
도 3d를 참조하면, 제1 포토레지스트 패턴(PRP1)과, 소스 잔류 패턴(132)과, 제n+1 데이터 배선(DLn+1)을 마스크로 이용하여 산화물 반도체층(120)을 식각한다. 베이스 기판(110) 상에 잔류하는 산화물 반도체층(120)은 제1 반도체 패턴(122a) 및 제2 반도체 패턴(122b)을 형성한다.
제1 반도체 패턴(122a)은 소스 잔류 패턴(132)과 동일하게 소스 영역(SEA), 채널 영역(CHA) 및 드레인 영역(DEA)에 형성된다. 제2 반도체 패턴(122b)은 제n+1 데이터 배선(DLn+1)과 동일하게 데이터 배선 영역(DLA)에 형성된다.
제1 및 제2 반도체 패턴들(122a, 122b)은 제2 식각액을 이용한 습식 식각(Wet Etch) 공정으로 형성할 수 있다. 상기 제2 식각액은 염산(Hydrochloric acid: HCl), 아세트산(Acetic acid: CH3COOH), 질산(Nitric acid: HNO3) 및 황산(Sulfuric acid: H2SO4)을 포함한다. 상기 제2 식각액은 불산(HF-d(H2O), 0<d<1)을 더 포함할 수 있다. 일례로, 상기 제2 식각액은 대략 0.1 vol % 내지 대략 10 vol %의 질산과, 대략 1 vol % 내지 대략 30 vol %의 황산과, 대략 0.1 vol % 내지 대략 10 vol %의 염산 및 대략 0.1 vol % 내지 대략 10 vol %의 아세트산을 포함할 수 있다. 1000ml의 상기 제2 식각액은 대략 1ml 내지 100ml의 염산과, 대략 1ml 내지 100ml의 아세트산과, 대략 1ml 내지 100ml의 질산과, 대략 10ml 내지 300ml의 황산을 포함할 수 있다. 상기 제2 식각액이 산화물 반도체층(120)을 식각하는 속도는 대략 7 ㅕ /sec 이상의 값을 갖고, 상기 제2 식각액이 소스 금속층(130)을 식각하는 속도는 대략 0.5 ㅕ /sec 이하의 값을 갖는다. 상기 제2 식각액을 이용하여 제1 및 제2 반도체 패턴들(122a, 122b)을 형성하더라도, 상기 제2 식각액에 의해 소스 잔류 패턴(132) 및 제n+1 데이터 배선(DLn+1)은 거의 식각되지 않을 수 있다.
이와 달리, 산화물 반도체층(120)은 건식 식각(Dry Etch) 공정으로 패터닝하여 제1 및 제2 반도체 패턴들(122a, 122b)을 형성할 수 있다. 상기 건식 식각 공정에서 이용되는 건식 가스는 예를 들어, 메탄 가스(Methane gas: CH4), 아르곤 가스(Argon gas) 및 트리플루오르메탄(Tri-fluoromethane: CHF3)을 포함할 수 있다.
도 3e를 참조하면, 제1 포토레지스트 패턴(PRP1)의 제2 두께부(TH2)를 제거하여 잔류 포토패턴(R-PRP1)을 형성한다.
잔류 포토패턴(R-PRP1)은 소스 영역(SEA), 드레인 영역(DEA) 및 데이터 배선 영역(DLA) 상에 형성된다. 제2 두께부(TH2)를 제거함에 따라 채널 영역(CHA)의 소스 잔류 패턴(132)이 노출된다. 잔류 포토패턴(R-PRP1)은 예를 들어, 산소(Oxygen: O2) 플라즈마를 이용하여 제1 포토레지스트 패턴(PRP1)을 에싱(Ashing)하여 형성할 수 있다. 잔류 포토패턴(R-PRP1)은 소스 잔류 패턴(132) 상에 제3 두께(c)로 잔류할 수 있다. 잔류 포토패턴(R-PRP1)의 제3 두께(c)는 예를 들어, 제1 두께부(TH1)의 제1 두께(a)와, 제2 두께부(TH2)의 제2 두께(b)의 차와 같은 값을 가질 수 있다.
도 3f를 참조하면, 잔류 포토패턴(R-PRP1)을 이용하여 채널 영역(CHA)의 소스 잔류 패턴(132)을 제거한다.
소스 영역(SEA)의 제1 반도체 패턴(122a) 상에는 소스 전극(SE)이 형성되고, 드레인 영역(DEA)의 제1 반도체 패턴(4122b) 상에는 드레인 전극(DE)이 형성된다. 소스 전극(SE) 및 드레인 전극(DE)은 서로 채널 영역(CHA)만큼 이격되어 형성된다. 소스 전극(SE)과 드레인 전극(DE) 사이로 채널 영역(CHA)의 제1 반도체 패턴(122a)이 노출된다. 상기 제1 식각액을 이용하여 채널 영역(CHA)의 소스 잔류 패턴(132)을 제거할 수 있다.
산화물 반도체층(120) 및 소스 금속층(130)을 하나의 마스크를 이용하여 패터닝함으로써 제1 및 제2 반도체 패턴들(122a, 122b)을 형성할 수 있고, 상기 데이터 배선들(DLn+1), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 소스 패턴을 형성할 수 있다.
도 3g를 참조하면, 소스 전극(SE), 드레인 전극(DE) 및 제n+1 데이터 배선(DLn+1)을 포함하는 상기 소스 패턴이 형성된 베이스 기판(110) 상에 제1 절연층(140)을 형성한다. 제1 절연층(140)은 예를 들어, 유기 물질, 질화 실리콘(SiNx, 0<x<1), 산화 실리콘(SiOx, 0<x<1) 또는 질산화 실리콘(SiOxN(1-x), 0<x<1) 등으로 형성될 수 있다.
제1 절연층(140)이 형성된 베이스 기판(110) 상에 게이트 금속층(150)을 형성한다. 게이트 금속층(150)은 스퍼터링 방식으로 제1 절연층(140) 상에 증착될 수 있다. 게이트 금속층(150)은 단일 금속층 또는 물리적 성질이 서로 다른 2이상의 금속층이 적층되어 형성될 수 있다. 게이트 금속층(150)은 예를 들어, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nb), 크롬(Cr) 또는 은(Ag) 등을 포함할 수 있다.
게이트 금속층(150)이 형성된 베이스 기판(110) 상에 제2 포토레지스트막(미도시)을 형성한다. 일례로, 상기 제2 포토레지스트막은 스핀 코팅법 및/또는 슬릿 코팅법 등으로 게이트 금속층(150) 상에 형성될 수 있다. 상기 제2 포토레지스트막은 예를 들어, 네가티브형 포토레지스트 조성물로 형성될 수 있다.
상기 제2 포토레지스트막이 형성된 베이스 기판(110)의 상부에 제2 마스크(MASK 2)를 배치시킨다. 제2 마스크(MASK 2)는 개구부(22) 및 차광부(24)를 포함한다. 제2 마스크(MASK 2)의 상부에서 상기 제2 포토레지스트막이 형성된 베이스 기판(110)을 향해 광을 조사하고, 현상액을 이용하여 경화되지 않은 상기 네가티브형 포토레지스트 조성물을 제거하여 제2 포토레지스트 패턴(PRP2)을 형성한다. 제2 포토레지스트 패턴(PRP2)은 채널 영역(CHA)과, 채널 영역(CHA)으로부터 각각 소스 영역(SEA) 및 드레인 영역(DEA)으로 확장된 일부 영역의 게이트 금속층(150) 상에 형성된다.
도 3h를 참조하면, 제2 포토레지스트 패턴(PRP2)을 마스크로 이용하여 게이 트 금속층(150)을 식각하여 게이트 전극(GE)과, 게이트 배선들(미도시)을 포함하는 게이트 패턴을 형성한다.
게이트 전극(GE)은 채널 영역(CHA)의 제1 절연층(140) 상에 형성되고, 소스 전극(SE) 및 드레인 전극(DE)과 각각 일부가 오버랩되어 형성된다. 게이트 전극(GE)은 일 게이트 배선과 연결된다.
게이트 전극(GE) 및 상기 게이트 배선들을 포함하는 상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성한다. 제2 절연층(160)은 게이트 전극(GE) 및 상기 게이트 배선들과 접촉하고, 화소부들(P1, P2, P3)의 제1 절연층(140)과 접촉한다. 제2 절연층(160)은 예를 들어, 유기 물질, 질화 실리콘(SiNx, 0<x<1), 산화 실리콘(SiOx, 0<x<1) 또는 질산화 실리콘(SiOxN(1-x), 0<x<1) 등으로 형성될 수 있다.
도 3i를 참조하면, 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)을 형성한다. 콘택홀(CNT)은 통상의 사진 식각 공정을 통해 드레인 전극(DE)의 일단부 상에 형성된 제1 절연층(140) 및 제2 절연층(160)을 식각하여 형성할 수 있다. 제1 및 제2 절연층들(140, 160)은 예를 들어, 식각 가스를 이용하여 건식 식각할 수 있다.
콘택홀(CNT)이 형성된 베이스 기판(110) 상에 투명 도전층(TE)을 형성한다. 투명 도전층(TE)은 예를 들어, 스퍼터링 방식으로 제2 절연층(160) 상에 증착시킬 수 있다. 투명 도전층(TE)은 예를 들어, 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 등으로 형성될 수 있다. 투명 도 전층(TE)은 콘택홀(CNT)을 통해 드레인 전극(DE)의 일단부와 접촉한다. 투명 도전층(TE)을 통상의 사진 식각 공정을 통해 패터닝하여 화소 전극들(PE1, PE2, PE3)을 형성한다. 화소 전극들(PE1, PE2, PE3)은 액정 제어를 위한 패턴(미도시)을 포함할 수 있다.
실시예 2
도 4는 도 1의 I-I'선을 따라 절단한 실시예 2에 따른 어레이 기판의 단면도이다.
도 1 및 도 4를 참조하면, 본 실시예에 따른 어레이 기판(102)은 베이스 기판(110) 상에 형성된 제1 및 제2 반도체 패턴들(122a, 122b), 데이터 배선들(DLn, DLn+1), 소스 전극(SE), 드레인 전극(DE), 제1 절연층(140), 게이트 배선들(GLm, GLm+1), 게이트 전극(GE), 제2 절연층(160), 유기층(170) 및 화소 전극들(PE1, PE2, PE3)을 포함한다. 본 실시예에 따른 어레이 기판(102)은 유기층(170)을 제외하고는 도 2에 도시된 실시예 1의 어레이 기판(101)과 동일하다. 따라서, 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
제1 반도체 패턴(122a)은 베이스 기판(110) 상에 형성되고, 베이스 기판(110)의 소스 영역(SEA), 드레인 영역(DEA) 및 채널 영역(CHA)에 형성된다. 제1 반도체 패턴(122a)은 산화물 반도체층으로 형성된다.
상기 산화물 반도체층은 아연 산화물(Zinc Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 갈륨 산화물(Gallium Oxide) 또는 알루미늄 산화물(Aluminium Oxide)을 포함할 수 있다. 상기 산화물 반도체층은 예를 들어, 아연 산화물 또는 인듐 산화물 등의 단일 산화물로 이루어지거나, 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3) 또는 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 혼합 산화물로 이루어질 수 있다. 상기 산화물 반도체층은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 또는 러더포늄(Rf) 등의 금속 산화물을 더 포함할 수 있다. 유기층(170)은 제2 절연층(160) 상에 형성된다. 예를 들어, 유기층(170)은 게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1) 상에 형성된 제2 절연층(160) 상에 형성되고, 화소부들(P1, P2, P3) 및 데이터 배선 영역(DLA)의 제2 절연층(160) 상에 형성될 수 있다. 유기층(170)은, 유기층(170)을 제외한 어레이 기판(102)의 다른 층들보다 상대적으로 두꺼운 두께로 형성됨으로써 어레이 기판(102)을 평탄화시킬 수 있다.
화소 전극들(PE1, PE2, PE3)은 화소부들(P1, P2, P3)의 유기층(170) 상에 형성된다. 제1 화소 전극(PE1)은 드레인 전극(DE)과 콘택홀(CNT)을 통해 접촉하고, 제1 화소 전극(PE1)이 박막 트랜지스터(TFT)와 전기적으로 연결된다.
도 5a 및 도 5b는 도 4에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 5a에서, 유기층(170)을 제외하고는 도 3a 내지 도 3h에 도시된 공정들과 동일하다. 따라서, 실시예 2에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
도 5a를 참조하면, 베이스 기판(110) 상에 제1 반도체 패턴(122a), 제2 반도체 패턴(122b)과, 소스 전극(SE), 드레인 전극(DE) 및 제n+1 데이터 배선(DLn+1)을 포함하는 소스 패턴을 형성한다. 제1 및 제2 반도체 패턴들(122a, 122b)과 상기 소스 패턴이 형성된 베이스 기판 상에 제1 절연층(140)을 형성하고, 게이트 전극(GE)을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성한다. 제2 절연층(160)이 형성된 베이스 기판(110) 상에 유기층(170)을 형성한다. 유기층(170)은 예를 들어, 감광성 유기 물질로 형성될 수 있다.
도 5b를 참조하면, 드레인 전극(DE)의 일단부 상의 유기층(170), 제2 절연층(160) 및 제1 절연층(140)을 식각하여 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)을 형성한다. 일례로, 유기층(170)을 사진 식각 공정을 통해 패터닝하고, 패터닝된 유기층(170)을 마스크로 이용하여 제1 및 제2 절연층들을 식각 가스로 건식 식각할 수 있다.
콘택홀(CNT)이 형성된 베이스 기판(110) 상에 투명 도전층(TE)을 형성한다. 투명 도전층(TE)은 콘택홀(CNT)을 통해 드레인 전극(DE)의 일단부와 접촉한다. 투명 도전층(TE)을 패터닝하여 화소 전극들(PE1, PE2, PE3)을 형성한다.
이와 달리, 도면으로 도시되지 않았으나, 제2 절연층(160)이 생략되고 유기층(170)이 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1)과 접촉하고, 화소부들(P1, P2, P3)의 제1 절연층(140)과 접촉하여 형성될 수 있다.
실시예 3
도 6은 도 1의 I-I'선을 따라 절단한 실시예 3에 따른 어레이 기판의 단면도이다.
도 6을 참조하면, 본 실시예에 따른 어레이 기판(103)은 컬러필터들(CF1, CF2, CF3)을 제외하고는 도 2에 도시된 실시예 1의 어레이 기판(101)과 동일하다. 따라서, 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
컬러필터들(CF1, CF2, CF3)은 제2 절연층(160) 상에 형성된다. 컬러필터들(CF1, CF2, CF3)은 박막 트랜지스터(TFT)를 포함하는 베이스 기판(110)을 커버한다. 컬러필터들(CF1, CF2, CF3)은 컬러필터들(CF1, CF2, CF3)을 제외한 다른 층들보다 상대적으로 두꺼운 두께로 형성되어 어레이 기판(104)을 평탄화시킬 수 있다.
각 컬러필터(CF1, CF2, CF3)는 각 화소부(P1, P2, P3)에 형성된다. 컬러필터들(CF1, CF2, CF3)은 예를 들어, 제1 컬러필터(CF1)와, 제2 컬러필터(CF2)와, 제3 컬러필터(CF3)를 포함할 수 있다. 제1 화소부(P1)에 제1 컬러필터(CF1)가 형성되고, 제2 화소부(P2)에 제2 컬러필터(CF2)가 형성되며, 제3 화소부(P3)에 제3 컬러 필터(CF3)가 형성된다. 상기 제1 컬러는 레드(Red) 컬러이고, 상기 제2 컬러는 그린(Green) 컬러이며, 상기 제3 컬러는 블루(Blue) 컬러일 수 있다.
서로 다른 컬러의 컬러필터들(CF1, CF2, CF3)은 박막 트랜지스터(TFT) 및 제n+1 데이터 배선(DLn+1) 상에 중첩될 수 있다. 일례로, 제1 화소부(P1)에 형성된 박막 트랜지스터(TFT) 상에는 제2 컬러필터(CF2) 및 제1 컬러필터(CF1)가 순차적으로 적층될 수 있다. 제n+1 데이터 배선(DLn+1) 상에는 제1 컬러필터(CF1) 및 제3 컬러필터(CF3)가 순차적으로 적층될 수 있다. 컬러필터들(CF1, CF2, CF3)의 적층된 구조는 컬러필터들(CF1, CF2, CF3)을 제조하는 순서에 따라 달라질 수 있다.
이와 달리, 데이터 배선 영역(DLA) 및 박막 트랜지스터(TFT)와 대응하는 제2 절연층(160) 상에는 차광 패턴(미도시)이 형성될 수 있다. 상기 차광 패턴은 게이트 배선들(GLm, GLm+1)과 대응하는 제2 절연층(160) 상에 형성될 수 있다. 상기 차광 패턴은 화소부들(P1, P2, P3)의 경계에 형성되어 각 화소부(P1, P2, P3)를 정의할 수 있고, 박막 트랜지스터(TFT)로 유입되는 외부광을 차단할 수 있다.
화소 전극들(PE1, PE2, PE3)은 컬러필터들(CF1, CF2, CF3) 상에 형성된다. 제1 화소 전극(PE1)은 제1 화소부(P1)의 제1 컬러필터(CF1) 상에 형성되고, 제1 화소부(P1)에 형성된 박막 트랜지스터(TFT)와 전기적으로 연결된다. 제2 화소 전극(PE2)은 제2 화소부(P2)의 제2 컬러필터(CF2) 상에 형성되며, 제3 화소 전극(PE3)은 제3 화소부(P3)의 제3 컬러필터(CF3) 상에 형성된다.
도 7a 내지 도 7c는 도 6에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 7a에서, 제2 절연층(160)의 제1 홀(162) 및 제1 절연층(140)의 제2 홀(142)과, 제1 컬러 포토층(CPR1)을 제외하고는 도 3a 내지 도 3h와 동일한 공정들로 형성된다. 따라서, 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
도 7a를 참조하면, 제2 절연층(160) 및 제1 절연층(140)에 사진 식각 공정을 통해 각각 제1 홀(162) 및 제2 홀(142)을 형성한다. 제1 및 제2 홀들(162, 142)을 통해 드레인 전극(DE)의 일단부가 노출된다.
제1 홀(162)을 포함하는 제2 절연층(160)이 형성된 베이스 기판(110) 상에 제1 컬러 포토층(CPR1)을 형성한다. 제1 컬러 포토층(CPR1)을 패터닝하여 제1 화소부(P1)에 제1 컬러필터(CF1)를 형성한다.
제1 컬러 포토층(CPR1)은 예를 들어, 제1 컬러 안료를 포함하는 네가티브형 포토레지스트 조성물로 이루어질 수 있다. 상기 제1 컬러는 레드 컬러일 수 있다. 제1 컬러 포토층(CPR1)은 예를 들어, 상기 네가티브형 포토레지스트 조성물을 스핀 코팅법 및/또는 슬릿 코팅법을 이용하여 제2 절연층(160)이 형성된 베이스 기판(110) 상에 형성할 수 있다.
제1 컬러 포토층(CPR1)은 제1 컬러 포토층(CPR1)이 형성된 베이스 기판(110) 상에 제3 마스크(MASK 3)를 배치하고, 제3 마스크(MASK 3)의 상부에서 제1 컬러 포토층(CPR1)을 향해 광을 조사하며, 현상액을 이용하여 현상함으로써 패터닝할 수 있다. 제3 마스크(MASK 3)는 제1 화소부(P1)와 대응하는 투광부(32)와, 제2 및 제3 화소부들(P2, P3), 데이터 배선 영역(DLA) 및 드레인 전극(DE)의 일단부와 대응하 는 차광부(34)를 포함한다. 제3 마스크(MASK 3)의 상기 드레인 전극(DE)의 일단부와 대응하는 차광부(34)는 제1 및 제2 홀들(162, 142)과 대응하여 배치된다.
도 7b를 참조하면, 광이 조사된 영역의 제1 컬러 포토층(CPR1)은 경화되어 잔류하고, 광이 차단된 영역의 제1 컬러 포토층(CPR1)은 현상액에 의해 제거되어 제1 컬러필터(CF1)가 제1 화소부(P1)에 형성된다.
제1 컬러필터(CF1)는 제1 홀(162) 및 제2 홀(142)과 대응하는 제3 홀(H1)을 포함한다. 제1 컬러필터(CF1)의 제3 홀(H1), 제2 절연층(160)의 제1 홀(162) 및 제1 절연층(140)의 제2 홀(142)을 통해 드레인 전극(DE)의 일단부가 노출된다.
이와 달리, 제2 절연층(160)의 제1 홀(162) 및 제1 절연층(140)의 제2 홀(142)은 제1 컬러필터(CF1)의 제3 홀(H1)을 형성하는 제5 마스크(MASK 5)를 이용하여 형성될 수 있다. 예를 들어, 게이트 전극(GE)이 형성된 베이스 기판(110) 상에 제2 절연층(160) 및 제1 컬러 포토층(CPR1)을 순차적으로 형성하고, 제1 컬러 포토층(CPR1)을 노광, 현상하여 제3 홀(H1)을 포함하는 제1 컬러필터(CF1)를 형성할 수 있다. 이어서, 제3 홀(H1)을 포함하는 제1 컬러필터(CF1)를 마스크로 이용하여 제2 절연층(160) 및 제1 절연층(140)을 식각하여 드레인 전극(DE)의 일단부를 노출시킬 수 있다.
제1 컬러필터(CF1)가 형성된 베이스 기판(110) 상에 제2 컬러 포토층(미도시)을 스핀 코팅법 및/또는 슬릿 코팅법을 이용하여 형성한다. 상기 제2 컬러 포토층은 제5 마스크(MASK 5)의 투광부(32)를 제2 화소부(P2)와 대응시키고, 상기 제2 컬러 포토층을 노광시키며 현상액을 이용하여 현상함으로써 제2 컬러필터(CF2)를 형성한다. 제2 컬러필터(CF2)는 베이스 기판(110)의 제2 화소부(P2)에 형성된다. 데이터 배선 영역(DLA)의 제2 절연층(160) 상에는 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)가 순차적으로 적층된다.
도 7c를 참조하면, 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)가 형성된 베이스 기판(110)의 제3 화소부(P3)에 제3 컬러필터(CF3)를 형성한다.
이와 달리, 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)은 컬러잉크를 프린터를 이용하여 제2 절연층(160)이 형성된 베이스 기판(110)에 젯팅하는 방식으로 형성할 수 있다. 예를 들어, 제1 컬러잉크를 젯팅하여 베이스 기판(110)의 제1 화소부(P1)에 제1 컬러필터(CF1)를 형성하고, 제2 컬러잉크를 젯팅하여 베이스 기판(110)의 제2 화소부(P2)에 제2 컬러필터를 형성하며, 제3 컬러잉크를 젯팅하여 베이스 기판(110)의 제3 화소부(P3)에 제3 컬러필터를 형성할 수 있다. 일례로, 제1 컬러잉크는 제1 컬러 안료를 포함하는 유기 물질로 형성될 수 있다.
제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)이 형성된 베이스 기판(110) 상에 투명 도전층(TE)을 형성한다. 투명 도전층(TE)은 예를 들어, 스퍼터링 방식으로 베이스 기판(110) 상에 증착시킬 수 있다. 투명 도전층(TE)은 제1 컬러필터(CF1)의 제3 홀(H1), 제2 절연층(160)의 제1 홀(162) 및 제1 절연층(140)의 제2 홀(142)을 통해 노출된 드레인 전극(DE)의 일단부와 접촉한다. 투명 도전층(TE)을 통상의 사진 식각 공정을 통해 패터닝하여 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3)을 형성한다.
실시예 4
도 8은 도 1의 I-I'선을 따라 절단한 실시예 4에 따른 어레이 기판의 단면도이다.
도 1 및 도 8을 참조하면, 본 실시예의 어레이 기판(104)은 컬러필터들(CF1, CF2, CF3) 및 유기층(170)을 제외하고는 도 2에 도시된 실시예 1의 어레이 기판(101)과 동일하다. 따라서, 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
컬러필터들(CF1, CF2, CF3)은 제2 절연층(160) 상에 형성된다. 컬러필터들(CF1, CF2, CF3)은 박막 트랜지스터(TFT)를 포함하는 베이스 기판(110)을 커버한다. 일례로, 제1 화소부(P1)에 제1 컬러필터(CF1)가 형성되고, 제2 화소부(P2)에 제2 컬러필터(CF2)가 형성되며, 제3 화소부(P3)에 제3 컬러필터(CF3)가 형성된다. 서로 다른 컬러의 컬러필터들(CF1, CF2, CF3)은 박막 트랜지스터(TFT) 및 제n+1 데이터 배선(DLn+1) 상에 중첩될 수 있다. 일례로, 제1 화소부(P1)에 형성된 박막 트랜지스터(TFT) 상에는 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)가 순차적으로 적층될 수 있다. 제n+1 데이터 배선(DLn+1) 상에는 제1 컬러필터(CF1) 및 제3 컬러필터(CF3)가 순차적으로 적층될 수 있다. 컬러필터들(CF1, CF2, CF3)의 적층된 구조는 컬러필터들(CF1, CF2, CF3)을 제조하는 순서에 따라 달라질 수 있다.
유기층(170)은 컬러필터들(CF1, CF2, CF3)을 포함하는 베이스 기판(110) 상에 형성된다. 유기층(170)은, 유기층(170)을 제외한 다른 층들보다 상대적으로 두꺼운 두께로 형성되어 어레이 기판(103)을 평탄화시킬 수 있다.
화소 전극들(PE1, PE2, PE3)은 유기층(170) 상에 형성된다. 각 화소 전 극(PE1, PE2, PE3)은 각 화소부(P1, P2, P3)의 유기층(170) 상에 형성된다. 제1 화소 전극(PE1)은 제1 화소부(P1)에 형성되고, 제2 화소 전극(PE2)은 제2 화소부(P2)에 형성되며, 제3 화소 전극(PE3)은 제3 화소부(P3)에 형성된다. 제1 화소 전극(PE1)은 제1 화소부(P1)에 형성된 박막 트랜지스터(TFT)와 콘택홀(CNT)을 통해 전기적으로 연결된다. 콘택홀(CNT)은 드레인 전극(DE) 상의 제1 절연층(140), 제2 절연층(160), 제1 컬러필터(CF1) 및 유기층(170)이 일부 제거되어 형성된다.
도 9a 및 도 9b는 도 8에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 9a에서, 유기층(170)을 제외하고는 도 7a 및 도 7b와 동일한 공정으로 형성된다. 따라서, 실시예 3에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
도 9a를 참조하면, 베이스 기판(110) 상에 제1 반도체 패턴(122a), 제2 반도체 패턴(122b)과, 소스 전극(SE), 드레인 전극(DE) 및 제n+1 데이터 배선(DLn+1)을 포함하는 소스 패턴을 형성한다. 제1 및 제2 반도체 패턴들(122a, 122b)과 상기 소스 패턴이 형성된 베이스 기판 상에 제1 절연층(140)을 형성하고, 게이트 전극(GE)을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성한다. 제2 절연층(160) 상에 컬러필터들(CF1, CF2, CF3)을 형성하고, 컬러필터들(CF1, CF2, CF3)이 형성된 베이스 기판(110) 상에 유기층(170)을 형성한다.
도 9b를 참조하면, 드레인 전극(DE)의 일단부 상의 유기층(170)을 제거하여 콘택홀(CNT)을 형성한다. 콘택홀(CNT)이 형성된 베이스 기판(110) 상에 투명 도전층(TE)을 형성한다. 투명 도전층(TE)은 콘택홀(CNT)을 통해 드레인 전극(DE)의 일단부와 접촉한다. 투명 도전층(TE)을 통상의 사진 식각 공정을 통해 패터닝하여 화소 전극들(PE1, PE2, PE3)을 형성한다.
실시예 5
도 10은 도 1의 I-I'선을 따라 절단한 실시예 5에 따른 어레이 기판의 단면도이다.
도 1 및 도 10을 참조하면, 본 실시예에 따른 어레이 기판(105)은 차광 패턴(BM) 및 캡핑막(180)을 제외하고는 도 6에 도시된 실시예 3의 어레이 기판(103)과 동일하므로, 중복되는 상세한 설명은 생략하기로 한다.
차광 패턴(BM)은 데이터 배선들(DLn, DLn+1)과, 게이트 배선들(GLm, GLm+1)과, 박막 트랜지스터(TFT)와 대응하는 제2 절연층(160)에 형성된다. 차광 패턴(BM)은 예를 들어, 유기 물질로 형성될 수 있다.
컬러필터들(CF1, CF2, CF3)은 제2 절연층(160)을 포함하는 베이스 기판(110) 상에 형성된다. 제1 컬러필터(CF1)는 제1 화소부(P1)에 형성되고, 제2 컬러필터(CF2)는 제2 화소부(P2)에 형성되며, 제3 컬러필터(CF3)는 제3 화소부(P3)에 형성된다. 컬러필터들(CF1, CF2, CF3)은 컬러필터들(CF1, CF2, CF3)을 제외한 다른 층들보다 상대적으로 두꺼운 두께로 형성되어 어레이 기판(105)을 평탄화시킬 수 있다.
캡핑막(180)은 차광 패턴(BM) 및 컬러필터들(CF1, CF2, CF3)을 포함하는 베이스 기판(110) 상에 형성된다. 캡핑막(180)은 차광 패턴(BM)을 커버하고, 컬러필터들(CF1, CF2, CF3)을 커버한다. 캡핑막(180)은 차광 패턴(BM) 및 컬러필터들(CF1, CF2, CF3)로부터 방출되는 불순물 또는 가스가 화소 전극들(PE1, PE2, PE3)로 유입되는 것을 차단할 수 있다.
도 11a 내지 도 11c는 도 10에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 11a에서, 제2 절연층(160)의 제1 홀(162), 제1 절연층(140)의 제2 홀(142) 및 차광 패턴(BM)을 제외하고는 도 3a 내지 도 3h와 동일한 공정들로 형성된다. 따라서, 실시예 1에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
베이스 기판(110) 상에 제1 반도체 패턴(122a), 제2 반도체 패턴(122b)과, 소스 전극(SE), 드레인 전극(DE) 및 제n+1 데이터 배선(DLn+1)을 포함하는 소스 패턴을 형성한다. 제1 및 제2 반도체 패턴들(122a, 122b)과 상기 소스 패턴이 형성된 베이스 기판 상에 제1 절연층(140)을 형성하고, 게이트 전극(GE)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성한다. 제2 절연층(160) 및 제1 절연층(140)에 사진 식각 공정을 통해 각각 제1 홀(162) 및 제2 홀(142)을 형성한다. 제1 및 제2 홀들(162, 142)을 통해 드레인 전극(DE)의 일단부가 노출된다.
제1 및 제2 홀들(162, 142)이 형성된 베이스 기판(110) 상에 차광 패턴(BM)을 형성한다. 차광 패턴(BM)은 게이트 전극(GE) 및 데이터 배선 영역(DLA)의 제2 절연층(160) 상에 형성된다.
구체적으로, 제2 절연층(160)이 형성된 베이스 기판(110) 상에 유기 물질을 도포하여 블랙 매트릭스층(미도시)을 형성하고, 상기 블랙 매트릭스층을 사진 식각 공정을 통해 패터닝하여 차광 패턴(BM)을 형성할 수 있다. 이와 달리, 차광 패턴(BM)은 제2 절연층(160)이 형성된 베이스 기판(110) 상에 금속층(미도시)을 스퍼터링 방식으로 형성한 후, 상기 금속층을 사진 식각 공정을 통해 패터닝하여 형성할 수 있다. 이와 달리, 차광 패턴(BM)은 유기 물질을 프린트를 이용하여 젯팅하는 방식으로 형성할 수 있다.
도 11b를 참조하면, 차광 패턴(BM)이 형성된 베이스 기판(110)의 제1 화소부(P1)에 제1 컬러필터(CF1)를 형성한다. 제1 컬러필터(CF1)는 제1 및 제2 홀들(162, 142)과 대응하는 제3 홀(H1)을 포함한다. 제1 컬러필터(CF1)는 차광 패턴(BM)이 형성된 베이스 기판(110) 상에 형성된 제1 컬러 포토층(미도시)을 사진 식각 공정을 통해 패터닝하여 형성할 수 있다. 상기 제1 컬러 포토층의 사진 식각 공정에서 제1 컬러필터(CF1)의 제3 홀(H1)이 형성될 수 있다.
제1 컬러필터(CF1)가 형성된 베이스 기판(110)의 제2 화소부(P2)에 제2 컬러필터(CF2)를 형성하고, 제1 및 제2 컬러필터들(CF1, CF2)이 형성된 베이스 기판(110)의 제3 화소부(P3)에 제3 컬러필터(CF3)를 형성한다. 예를 들어, 제2 및 제3 컬러필터들(CF2, CF3)은 컬러 포토층을 사진 식각 공정을 통해 패터닝하여 형성 할 수 있다.
이와 달리, 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)은 프린트를 이용하여 컬러 잉크를 젯팅하여 형성할 수 있다.
도면으로 도시하지는 않았으나, 차광 패턴(BM)이 생략되고, 게이트 전극(GE) 상의 제2 절연층(160) 및 데이터 배선 영역(DLA)의 제2 절연층(160) 상에 서로 다른 컬러의 컬러필터들이 오버랩되어 형성될 수 있다. 예를 들어, 게이트 전극(GE) 상의 제2 절연층(160) 상에는 제1 컬러필터(CF1) 및 제3 컬러필터(CF3)가 순차적으로 중첩될 수 있다.
차광 패턴(BM), 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)이 형성된 베이스 기판(110) 상에 캡핑막(180)을 형성한다. 캡핑막(180)은 예를 들어, 질화 실리콘(SiNx, 0<x<1) 또는 산화 실리콘(SiOx, 0<x<1) 등으로 형성될 수 있다.
도 11c를 참조하면, 드레인 전극(DE)의 일단부 상에 형성된 캡핑막(180)을 식각하여 제4 홀(H2)을 형성한다. 캡핑막(180)의 제4 홀(H2)은 제1 컬러필터(CF1)의 제3 홀(H1)과 대응하여 형성한다. 제4 홀(H2), 제3 홀(H1), 제1 홀(162) 및 제2 홀(142)을 통해 드레인 전극(DE)의 일단부가 노출된다.
제4 홀(H2)을 포함하는 캡핑막(180)이 형성된 베이스 기판(110) 상에 투명 도전층(미도시)을 형성한다. 상기 투명 도전층을 사진 식각 공정을 통해 패터닝하여 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3)을 형성한다. 일례로, 제1 화소 전극(PE1)의 베이스 기판(110)의 제1 화소부(P1)에 형성되고, 상기 노출된 드레인 전극(DE)과 접촉한다.
실시예 6
도 12는 도 1의 I-I'선을 따라 절단한 실시예 6에 따른 어레이 기판의 단면도이다.
도 12를 참조하면, 본 실시예의 어레이 기판(106)은 컬럼 스페이서(CS)를 제외하고는 도 10에 도시된 실시예 5의 어레이 기판(105)과 동일하다. 따라서, 실시예 5에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
컬럼 스페이서(CS)는 박막 트랜지스터(TFT) 상에 형성된 캡핑막(180) 상에 형성될 수 있다. 예를 들어, 컬럼 스페이서(CS)는 게이트 전극(GE) 상에 형성된 차광 패턴(BM) 상에 형성될 수 있다.
도 13은 도 12에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도이다.
도 13에서, 포토층(190)을 제외하고는 도 11a 내지 도 11c와 동일한 공정들로 형성된다. 따라서, 실시예 5에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 제1, 제2 및 제3 화소 전극들(PE1, PE2, PE3)이 형성된 베이스 기판(110) 상에 포토층(190)을 형성한다. 포토층(190)은 예를 들어, 감광성 유기 물질로 형성될 수 있다.
포토층(190)은 포토층(190)이 형성된 베이스 기판(110) 상에 제4 마스 크(MASK 4)를 배치시키고, 포토층(190)을 노광시키며, 현상액으로 현상함으로써 패터닝할 수 있다. 패터닝된 포토층(190)은 컬럼 스페이서(CS)를 형성한다. 컬럼 스페이서(CS)는 어레이 기판과, 상기 어레이 기판과 대향하는 대향 기판 사이의 거리를 일정하게 유지시킬 수 있다. 제4 마스크(MASK 4)는 차광부(42) 및 투광부(44)를 포함한다. 제4 마스크(MASK 4)의 차광부(42)는 예를 들어, 게이트 전극(GE)과 대응하여 형성된 차광 패턴(BM)과 대응하여 배치될 수 있다.
실시예 7
도 14는 도 1의 I-I'선을 따라 절단한 실시예 7에 따른 어레이 기판의 단면도이다.
도 14를 참조하면, 본 실시예의 어레이 기판(107)은 베이스 기판(110) 상에 형성된 컬러필터들(CF1, CF2, CF3), 차광 패턴(BM), 오버 코팅층(OC), 제1 반도체 패턴(122a), 제2 반도체 패턴(122b), 소스 전극(SE), 드레인 전극(DE), 데이터 배선들(DLn, DLn+1), 제1 절연층(140), 게이트 전극(GE), 게이트 배선들(GLm, GLm+1), 제2 절연층(160) 및 화소 전극들(PE1, PE2, PE3)을 포함한다.
컬러필터들(CF1, CF2, CF3)은 베이스 기판(110)과 접촉하여 형성된다. 컬러필터들(CF1, CF2, CF3)은 베이스 기판(110)의 화소부들(P1, P2, P3)에 형성된다. 일례로, 제1 컬러필터(CF1)는 제1 화소부(P1)에 형성되고, 제2 컬러필터(CF2)는 제2 화소부(P2)에 형성되며, 제3 컬러필터(CF3)는 제3 화소부(P3)에 형성된다.
차광 패턴(BM)은 베이스 기판(110)의 각 화소부(P1, P2, P3)의 경계 영역과, 소스 영역(SEA), 드레인 영역(DEA) 및 채널 영역(CHA)에 형성될 수 있다. 각 화소부(P1, P2, P3)의 상기 경계 영역은 예를 들어, 게이트 배선 영역(미도시) 및 데이터 배선 영역(DLA)일 수 있다.
오버 코팅층(OC)은 컬러필터들(CF1, CF2, CF3) 및 차광 패턴(BM)이 형성된 베이스 기판(110) 상에 형성된다. 오버 코팅층(OC)은 컬러필터들(CF1, CF2, CF3) 및 차광 패턴(BM)을 커버하고, 오버 코팅층(OC)은 컬러필터들(CF1, CF2, CF3) 및 차광 패턴(BM) 사이의 단차를 최소화시킬 수 있다.
제1 반도체 패턴(122a)은 소스 영역(SEA), 채널 영역(CHA) 및 드레인 영역(DEA)의 오버 코팅층(OC) 상에 형성된다. 제2 반도체 패턴(122b)은 베이스 기판(110)의 데이터 배선 영역(DLA)의 오버 코팅층(OC) 상에 형성된다. 제2 반도체 패턴(122b)은 어레이 기판(106)의 제조 방법에 따라 형성되지 않을 수 있다.
소스 전극(SE)은 제n 데이터 배선(DLn)과 연결되어 소스 영역(SEA)의 제1 반도체 패턴(122a) 상에 형성된다. 드레인 전극(DE)은 소스 전극(SE)과 채널 영역(CHA)만큼 이격되어 드레인 영역(DEA)에 배치되고, 드레인 영역(DEA)의 제1 반도체 패턴(122a) 상에 형성된다. 제n+1 데이터 배선(DLn+1)은 데이터 배선 영역(DLA)에 제n 데이터 배선(DLn)과 평행하게 배치된다 제n+1 데이터 배선(DLn+1)은 데이터 배선 영역(DLA)에 형성된 제2 반도체 패턴(122b) 상에 형성된다.
제1 절연층(140)은 소스 전극(SE), 드레인 전극(DE) 및 데이터 배선들(DLn, DLn+1)을 커버하고, 화소부들(P1, P2, P3)의 오버 코팅층(OC)과 접촉할 수 있다. 제1 절연층(140)은 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)의 제1 홀 을 포함한다.
게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1)은 제1 절연층(140) 상에 형성된다. 게이트 전극(GE)은 제m 게이트 배선(GLm)과 연결된다. 게이트 전극(GE)은 채널 영역(CHA)에 배치되고, 채널 영역(CHA)으로부터 각각 소스 영역(SEA) 및 드레인 영역(DEA)으로 일부가 확장되어 게이트 전극(GE)의 양측 단부들은 각각 소스 전극(SE) 및 드레인 전극(DE)과 오버랩된다.
제2 절연층(160)은 게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1)을 커버하고, 화소부들(P1, P2, P3)의 제1 절연층(140)과 접촉하여 형성된다. 제2 절연층(160)은 제1 절연층(140)의 상기 제1 홀과 대응하는 콘택홀(CNT)의 제2 홀을 포함한다. 도면으로 도시하지 않았으나, 제2 절연층(160) 상에는 유기층(미도시)이 형성될 수 있다. 이와 달리, 제2 절연층(160)이 생략되고 게이트 전극(GE) 및 게이트 배선들(GLm, GLm+1)과 접촉하는 유기층이 형성될 수 있다.
화소 전극들(PE1, PE2, PE3)은 제2 절연층(160) 상에 형성된다. 제1 화소 전극(PE1)은 제1 화소부(P1)에 형성되고, 제1 화소부(P1)의 박막 트랜지스터(TFT)와 전기적으로 연결된다. 제2 화소 전극(PE2)은 제2 화소부(P2)에 형성되고, 제3 화소 전극(PE3)은 제3 화소부(P3)에 형성된다.
도 15a 내지 도 15c는 도 14에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 15a를 참조하면, 베이스 기판(110) 상에 차광 패턴(BM) 및 컬러필터들(CF1, CF2, CF3)을 형성한다.
차광 패턴(BM)은 예를 들어, 베이스 기판(110)의 채널 영역(CHA)과, 채널 영역(CHA)에서 소스 영역(SEA) 및 드레인 영역(DEA)으로 확장된 영역과, 데이터 배선 영역(DLA)에 형성될 수 있다. 차광 패턴(BM)은 금속 또는 유기 물질 등으로 형성될 수 있다.
차광 패턴(BM)이 형성된 베이스 기판(110) 상에 컬러필터들(CF1, CF2, CF3)을 형성한다. 컬러필터들(CF1, CF2, CF3)은 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 제3 컬러필터(CF3)를 포함할 수 있다.
일례로, 차광 패턴(BM)이 형성된 베이스 기판(110) 상에 제1 컬러포토층(미도시)을 형성하고, 상기 제1 컬러포토층을 사진 식각 공정을 통해 패터닝하여 베이스 기판(110)의 제1 화소부(P1)에 제1 컬러필터(CF1)를 형성한다. 제1 컬러필터(CF1)가 형성된 베이스 기판(110) 상에 제2 컬러포토층(미도시)을 형성하고, 상기 제2 컬러포토층을 사진 식각 공정을 통해 패터닝하여 베이스 기판(110)의 제2 화소부(P2)에 제2 컬러필터(CF2)를 형성한다.
이와 달리, 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)은 각각 제1 컬러 잉크, 제2 컬러잉크 및 제3 컬러잉크를 프린터를 이용하여 젯팅하여 형성할 수 있다.
도 15b를 참조하면, 차광 패턴(BM), 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)을 포함하는 베이스 기판(110) 상에 오버 코팅층(OC), 산화물 반도체층(120) 및 소스 금속층(130)을 형성한다.
오버 코팅층(OC)은 차광 패턴(BM), 제1, 제2 및 제3 컬러필터들(CF1, CF2, CF3)을 포함하는 베이스 기판(110)을 평탄화시킬 수 있다. 산화물 반도체층(120)은 오버 코팅층(OC)이 형성된 베이스 기판(110) 상에 금속 산화물을 스퍼터링 방식으로 형성할 수 있다. 산화물 반도체층(120)이 형성된 베이스 기판(110) 상에 소스 금속층(130)을 형성한다.
소스 금속층(130)이 형성된 베이스 기판(110) 상에 제1 포토레지스트막(미도시)을 형성하고, 상기 제1 포토레지스트막을 제1 마스크(MASK1)를 이용하여 사진 식각 공정을 통해 패터닝하여 제1 포토레지스트 패턴(PRP1)을 형성한다. 제1 포토레지스트 패턴(PRP1)은 제1 두께부(TH1) 및 제2 두께부(TH2)를 포함한다. 제1 두께부(TH1)는 소스 영역(SEA), 드레인 영역(DEA) 및 데이터 배선 영역(DLA)의 소스 금속층(130) 상에 형성된다. 제2 두께부(TH2)는 채널 영역(CHA)의 소스 금속층(130) 상에 형성된다.
도 15c를 참조하면, 제1 포토레지스트 패턴(PRP1)을 마스크로 이용하여 소스 금속층(130)을 식각하고, 산화물 반도체층(120)을 식각하여 제1 및 제2 반도체 패턴들(122a, 122b)과, 소스 전극(SE), 드레인 전극(DE) 및 데이터 배선들(DLn+1)을 포함하는 소스 패턴을 형성한다.
소스 전극(SE), 드레인 전극(DE) 및 데이터 배선들(DLn+1)을 포함하는 소스 패턴이 형성된 베이스 기판(110) 상에 제1 절연층(140)을 형성한다.
제1 절연층(140)이 형성된 베이스 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 사진 식각 공정을 통해 패터닝하여 게이트 전극(GE) 및 게이트 배선(미도시)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성 한다.
실시예 8
도 16은 도 1의 I-I'선을 따라 절단한 실시예 8에 따른 어레이 기판의 단면도이다.
도 16을 참조하면, 본 실시예의 어레이 기판(108)은 유기층(170)을 제외하고는 도 14에 도시된 실시예 7의 어레이 기판(107)과 동일하다. 따라서, 실시예 7에서와 동일한 부재는 동일한 참조부호로 나타내고, 중복되는 상세한 설명은 생략하기로 한다.
유기층(170)은 제2 절연층(160) 상에 형성된다. 제1, 제2 및 제3 화소부(P1, P2, P3)의 유기층(170) 상에 각각 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)이 배치된다. 드레인 전극(DE)의 일단부를 노출시키는 제1 절연층(140), 제2 절연층(160) 및 유기층(170)의 콘택홀(CNT)을 통해 제1 화소 전극(PE1)이 드레인 전극(DE)과 접촉한다.
실시예 9
도 17은 도 1의 I-I'선을 따라 절단한 실시예 9에 따른 어레이 기판의 단면도이다.
도 17을 참조하면, 본 실시예의 어레이 기판(109)은 반도체 패턴(122c), 소스 전극(SE), 드레인 전극(DE), 제n+1 데이터 배선(DLn+1), 제1 절연층(140), 게이트 전극(DE), 제2 절연층(160), 화소 전극들(PE1, PE2, PE3)을 포함한다.
반도체 패턴(122c)은 베이스 기판(110)의 소스 영역(SEA), 채널 영역(CHA) 및 드래인 영역(DEA)에 배치된다. 반도체 패턴(122c)은 금속 산화물을 포함한다.
소스 전극(SE)은 소스 영역(SEA)의 반도체 패턴(122c) 상에 배치되고, 드레인 전극(DE)은 드레인 영역(DEA)의 반도체 패턴(122c) 상에 소스 전극(SE)과 이격되어 배치된다. 제n+1 데이터 배선(DLn+1)은 데이터 배선 영역(DLA)의 베이스 기판(110)과 접촉하여 배치된다.
제1 절연층(140)은 소스 전극(SE), 드레인 전극(DE) 및 제n+1 데이터 배선(DLn+1) 상에 배치되고, 화소부들(P1, P2, P3) 상에 배치된다. 제1 절연층(140)은 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)의 제1 홀을 포함한다.
게이트 전극(GE)은 소스 전극(SE) 및 드레인 전극(DE) 상의 제1 절연층(140) 상에 배치되고, 게이트 전극(GE)의 양측 단부들은 각각 소스 전극(SE) 및 드레인 전극(DE)과 오버랩된다.
제2 절연층(160)은 게이트 전극(GE) 상에 배치되고, 데이터 배선 영역(DLA) 및 화소부들(P1, P2, P3)의 제1 절연층(140) 상에 배치된다. 제2 절연층(160)은 상기 제1 홀과 대응하여 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)의 제2 홀을 포함한다.
화소 전극들(PE1, PE2, PE3)은 화소부들(P1, P2, P3)의 제2 절연층(160) 상에 배치된다. 제1 화소 전극(PE1)은 콘택홀(CNT)을 통해 제1 화소부(P1)의 드레인 전극(DE)과 접촉한다.
도 18a 및 도 18b는 도 17에 도시된 어레이 기판의 제조 방법을 설명하기 위 한 공정도들이다.
도 18a를 참조하면, 베이스 기판(110) 상에 산화물 반도체층(120)을 형성한다. 산화물 반도체층(120)이 형성된 베이스 기판(110) 상에는 제1 포토레지스트 패턴(PRP1)을 형성한다.
구체적으로, 제1 포토레지스트 패턴(PRP1)은 산화물 반도체층(120)이 형성된 베이스 기판(110) 상에 제1 포토레지스트막(미도시)을 형성한다. 상기 제1 포토레지스트막은 예를 들어, 네가티브형 포토레지스트 조성물로 형성될 수 있다. 상기 제1 포토레지스트막이 형성된 베이스 기판(110) 상에 제1 마스크(MASK 1)를 배치시키고, 제1 마스크(MASK 1)의 상부에서 상기 제1 포토레지스트막이 형성된 베이스 기판(110)을 향해 광을 조사한다. 제1 마스크(MASK 1)의 개구부(12)를 통과한 광에 의해 경화된 상기 네가티브형 포토레지스트 조성물은 산화물 반도체층(120) 상에 잔류한다. 제1 마스크(MASK 1)의 차광부(16)와 대응하여 경화되지 않은 상기 네가티브형 포토레지스트 조성물은 현상액에 의해 제거된다. 제1 포토레지스트 패턴(PRP1)은 베이스 기판(110)의 소스 영역(SEA), 드레인 영역(DEA) 및 채널 영역(CHA)에 형성된다.
산화물 반도체층(120)은 아연 산화물(Zinc Oxide), 인듐 산화물(Indium Oxide), 주석 산화물(Tin Oxide), 갈륨 산화물(Gallium Oxide) 또는 알루미늄 산화물(Aluminium Oxide)을 포함할 수 있다. 산화물 반도체층(120)은 예를 들어, 아연 산화물 또는 인듐 산화물 등의 단일 산화물로 이루어지거나, 갈륨 인듐 아연 산화 물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide: In2O3-Ga2O3-SnO), 인듐 아연 산화물(Indium Zinc Oxide: In2O3-Zn2O3) 또는 아연 알루미늄 산화물(Zinc Aluminium Oxide: Zn2O3-Al2O3) 등의 혼합 산화물로 이루어질 수 있다. 산화물 반도체층(120)은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 또는 러더포늄(Rf) 등의 금속 산화물을 더 포함할 수 있다.
도 18b를 참조하면, 제1 포토레지스트 패턴(PRP1)을 마스크로 이용하여 산화물 반도체층(120)을 식각하여 반도체 패턴(122c)을 형성한다. 반도체 패턴(122c)은 제1 포토레지스트 패턴(PRP1)과 동일한 패턴으로 소스 영역(SEA), 채널 영역(CHA) 및 드레인 영역(DEA)에 형성된다.
반도체 패턴(122c)이 형성된 베이스 기판(110) 상에 소스 금속층(130)을 형성한다. 소스 금속층(130)은 예를 들어, 스퍼터링 방식으로 반도체 패턴(122)이 형성된 베이스 기판(110) 상에 증착될 수 있다. 소스 금속층(130)은 단일층 또는 물리적 성질이 서로 다른 2이상의 금속층이 적층된 구조로 형성될 수 있다.
소스 금속층(130)은 제2 마스크(MASK 2)를 이용한 통상의 사진, 식각 공정을 통해 패터닝할 수 있다. 예를 들어, 소스 금속층(130)이 형성된 베이스 기판(110) 상에 제2 포토레지스트막(미도시)을 형성하고, 상기 제2 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(PRP2)을 형성한다. 제2 포토레지스트 패턴(PRP2)은 소 스 영역(SEA) 및 드레인 영역(DEA)과, 데이터 배선 영역(DLA)의 소스 금속층(130) 상에 형성되고, 채널 영역(CHA)의 소스 금속층(130)을 노출시킨다.
도 18c를 참조하면, 제2 포토레지스트 패턴(PRP2)을 이용하여 소스 금속층(130)을 식각하여 소스 전극(SE), 소스 전극(SE)과 연결된 제n 데이터 배선(미도시), 소스 전극(SE)과 이격된 드레인 전극(DE) 및 상기 제n 데이터 배선과 평행하게 배치된 제n+1 데이터 배선(DLn+1)을 포함하는 소스 패턴을 형성한다.
소스 금속층(130)은 예를 들어, 과산화수소(Hydrogen peroxide : H2O2)를 베이스로 하는 식각액을 이용하여 습식 식각을 통해 패터닝할 수 있다.
소스 전극(SE), 드레인 전극(DE) 및 데이터 배선들(DLn+1)을 포함하는 상기 소스 패턴이 형성된 베이스 기판(110) 상에 제1 절연층(140)을 형성한다. 제1 절연층(140)이 형성된 베이스 기판(110) 상에 게이트 금속층(150)을 형성하고, 게이트 금속층(150)을 패터닝하여 게이트 전극(GE) 및 게이트 배선들(미도시)을 포함하는 게이트 패턴을 형성한다. 게이트 전극(GE) 및 상기 게이트 배선들을 포함하는 상기 게이트 패턴이 형성된 베이스 기판(110) 상에 제2 절연층(160)을 형성한다. 제1 절연층(140) 및 제2 절연층(160)을 패터닝하여 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CNT)을 형성한다. 제2 절연층(160)이 형성된 베이스 기판(110) 상에 투명 도전층(TE)을 형성하고, 투명 도전층(TE)을 패터닝하여 화소 전극들(PE1, PE2, PE3)을 형성한다.
하기 [표 1]은 제1 박막 트랜지스터와, 제2 박막 트랜지스터의 특성을 나타낸 표이다. 상기 제1 박막 트랜지스터는 비정질 실리콘(Amorphous Silicon, 이하 a-Si로 표기함) 반도체 패턴을 갖고, 상기 제2 박막 트랜지스터는 금속 산화물을 포함하는 산화물 반도체 패턴을 포함하였다. 상기 금속 산화물은 갈륨 인듐 아연 산화물(Gallium Indium Zinc Oxide: Ga2O3-In2O3-ZnO)로 형성되었다. 상기 제1 및 제2 박막 트랜지스터들은 채널 너비(Width)를 대략 50㎛로 형성하고, 채널 길이(Length)를 대략 4㎛로 형성하였다.
[표 1]
Figure 112007043118031-pat00001
[표 1]을 참조하면, 상기 제1 박막 트랜지스터의 상기 a-Si 반도체 패턴은 비정질 상태이고, 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴은 비정질 상태이다. 반면, 상기 a-Si 반도체 패턴은 대략 3cm2/Vㅇs 내지 대략 10cm2/Vㅇs의 이동도를 갖고, 상기 산화물 반도체 패턴의 이동도는 대략 0.5cm2/Vㅇs로, 상기 a-Si 반도체 패턴의 이동도보다 큰 값을 갖는다. 상기 산화물 반도체 패턴의 서브쓰레스 홀드 스윙은 대략 0.85V/dec보다 작은 값을 갖고, 대략 108 이상의 온-오프 전류비를 가질 수 있다. 특히, 상기 산화물 반도체 패턴은 전기 이력 현상이 나타나지 않고, 광에 대해서 안정된 상태를 유지할 수 있다.
도 19a 및 도 19b는 박막 트랜지스터의 특성을 나타낸 전류-전압 그래프들이다.
도 19a를 참조하면, 상기 제1 박막 트랜지스터에 광을 조사한 경우의 제1 Vg-Id 그래프(PHOTO1)는, 광을 조사하지 않은 경우의 제2 Vg-Id 그래프(DARK1)와 다른 패턴을 갖는다. 상기 제1 박막 트랜지스터로 외부광이 유입된 경우, 광이 조사되지 않은 경우에 비해 대략 1 오더(order)정도의 오프 전류(Ioff, Vg=-7V에 대응하는 Id 값)가 상승한다.
도 19b를 참조하면, 상기 제2 박막 트랜지스터에 광을 조사한 경우의 제3 Vg-Id 그래프(PHOTO2)는 광을 조사하지 않은 경우의 제4 Vg-Id 그래프(DARK2)가 거의 일치한다. 즉, 상기 제2 박막 트랜지스터의 누설 전류 발생이 최소화된다.
이와 같은 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법 에 따르면, 반도체 패턴을 금속 산화물을 포함하는 산화물 금속층으로 형성함으로써 박막 트랜지스터에 외부광에 의한 누설 전류가 발생하는 것을 방지할 수 있다. 이에 따라, 박막 트랜지스터의 특성을 향상시키고, 잔상 문제를 개선할 수 있어 표시 품질을 향상시킬 수 있으며, 제조 공정의 신뢰성을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (40)

  1. 베이스 기판 상에 형성되고, 금속 산화물을 포함하는 반도체 패턴;
    상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며, 상기 반도체 패턴 상에 서로 이격되어 배치된 소스 및 드레인 전극들;
    상기 소스 및 드레인 전극들이 서로 이격된 영역 상에 배치되어 양단부가 상기 소스 및 드레인 전극들과 오버랩된 게이트 전극; 및
    상기 소스 및 드레인 전극들과, 상기 게이트 전극 사이에 배치된 제1 절연층을 포함하며,
    상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 반도체 패턴은
    아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 및 알루미늄(Al) 중에서 선택된 1이상의 금속 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 반도체 패턴은
    베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 러더포늄(Rf) 중에서 선택된 1이상의 금속의 산화물을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 제1항에 있어서, 상기 게이트 전극 상에 배치된 제2 절연층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 베이스 기판과 접촉하고 금속 산화물을 포함하는 반도체 패턴;
    상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며, 상기 반도체 패턴 상에 서로 이격되어 배치된 소스 및 드레인 전극들과, 상기 소스 전극과 연결된 데이터 배선을 포함하는 소스 패턴;
    상기 소스 패턴이 형성된 상기 베이스 기판 상에 배치되며, 상기 소스 및 드레인 전극들이 서로 이격된 영역 상에 배치되어 양단부가 상기 소스 및 드레인 전극들과 오버랩된 게이트 전극과, 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 게이트 패턴;
    상기 베이스 기판의 화소부에 배치되고 상기 드레인 전극과 전기적으로 연결된 화소 전극; 및
    상기 소스 패턴과 상기 게이트 패턴 사이에 배치되고, 상기 화소부의 상기 베이스 기판과 상기 화소 전극 사이에 배치된 제1 절연층을 포함하며,
    상기 게이트 패턴은 상기 소스 패턴 상에 배치되는 어레이 기판.
  7. 제6항에 있어서, 상기 반도체 패턴은
    아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 및 알루미늄(Al) 중에서 선택된 1이상의 금속 산화물을 포함하는 것을 특징으로 하는 어레이 기판.
  8. 제7항에 있어서, 상기 반도체 패턴은
    베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 러더포늄(Rf) 중에서 선택된 1이상의 금속의 산화물을 더 포함하는 것을 특징으로 하는 어레이 기판.
  9. 삭제
  10. 제6항에 있어서, 상기 게이트 패턴을 커버하며, 상기 화소부의 상기 제1 절연층과 상기 화소 전극 사이에 배치된 제2 절연층을 더 포함하는 것을 특징으로 하는 어레이 기판.
  11. 제10항에 있어서, 상기 게이트 패턴 상의 상기 제2 절연층을 커버하고, 상기 화소부의 상기 제2 절연층과 상기 화소 전극 사이에 배치된 유기층을 더 포함하는 것을 특징으로 하는 어레이 기판.
  12. 제11항에 있어서, 상기 화소부의 상기 제2 절연층과 상기 유기층 사이에 배치된 컬러필터를 더 포함하는 것을 특징으로 하는 어레이 기판.
  13. 제10항에 있어서, 상기 화소부의 상기 제2 절연층과 상기 화소 전극 사이에 배치된 컬러필터를 더 포함하는 것을 특징으로 하는 어레이 기판.
  14. 제13항에 있어서, 상기 컬러필터와 상기 화소 전극 사이에 배치된 캡핑막을 더 포함하는 것을 특징으로 하는 어레이 기판.
  15. 제14항에 있어서, 상기 게이트 패턴이 형성된 영역의 상기 캡핑막에 형성된 컬럼 스페이서를 더 포함하는 것을 특징으로 하는 어레이 기판.
  16. 제10항에 있어서, 상기 화소부의 상기 베이스 기판과 상기 제1 절연층 사이에 배치된 컬러필터를 더 포함하는 것을 특징으로 하는 어레이 기판.
  17. 제16항에 있어서, 상기 컬러필터와 상기 제1 절연층 사이에 배치된 오버 코팅층을 더 포함하는 것을 특징으로 하는 어레이 기판.
  18. 베이스 기판 상에 산화물 반도체층 및 소스 금속층을 적층하는 단계;
    상기 산화물 반도체층 및 상기 소스 금속층을 패터닝하여 반도체 패턴과, 상기 반도체 패턴의 경계와 대응되는 일부 영역이 상기 반도체 패턴의 경계를 따라 형성되며 상기 반도체 패턴 상에 배치된 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 소스 전극과 연결된 데이터 배선을 포함하는 소스 패턴을 형성하는 단계;
    상기 소스 패턴이 형성된 상기 베이스 기판 상에 제1 절연층을 형성하는 단계;
    상기 소스 패턴을 포함하는 상기 베이스 기판 상에 형성된 게이트 금속층을 패터닝하여 게이트 전극 및 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 베이스 기판의 화소부에 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  19. 제18항에 있어서, 상기 산화물 반도체층은
    아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 및 알루미늄(Al) 중에서 선택된 1이상의 금속 산화물을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  20. 제19항에 있어서, 상기 산화물 반도체층은
    베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 러더포늄(Rf) 중에서 선택된 1이상의 금속의 산화물을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  21. 제18항에 있어서, 상기 소스 금속층이 형성된 상기 베이스 기판 상에 형성되고, 소스 영역 및 드레인 영역에 형성된 제1 두께부와, 채널 영역에 형성되며 상기 제1 두께부보다 얇은 두께로 형성된 제2 두께부를 포함하는 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  22. 제21항에 있어서, 상기 소스 패턴을 형성하는 단계는
    상기 포토레지스트 패턴을 이용하여 상기 소스 금속층 및 상기 산화물 반도체층을 식각하여 상기 반도체 패턴과 상기 반도체 패턴 위에 소스 잔류 패턴을 형성하는 단계; 및
    상기 소스 잔류 패턴을 식각하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  23. 제22항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    상기 포토레지스트 패턴의 상기 제2 두께부를 제거하고, 상기 소스 및 드레인 영역들에 상기 포토레지스트 패턴을 잔류시키는 단계; 및
    잔류된 상기 포토레지스트 패턴을 이용하여 상기 채널 영역의 상기 소스 잔류 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  24. 제23항에 있어서, 상기 반도체 패턴 위에 소스 잔류 패턴을 형성하는 단계는
    상기 포토레지스트 패턴을 이용해 제1 식각액으로 상기 소스 금속층을 식각하여 상기 소스 잔류 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 및 상기 소스 잔류 패턴을 이용해 제2 식각액으로 상기 산화물 반도체층을 식각하여 상기 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  25. 제24항에 있어서, 상기 소스 금속층은 구리(Cu)를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  26. 제25항에 있어서, 상기 제1 식각액은 과산화수소를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  27. 제26항에 있어서, 상기 제2 식각액은 질산, 황산, 염산 및 아세트산을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  28. 제27항에 있어서, 상기 제2 식각액은 불산을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  29. 제18항에 있어서, 상기 게이트 패턴이 형성된 베이스 기판 상에 제2 절연층을 형성하는 단계를 더 포함하는 어레이 기판의 제조 방법.
  30. 제29항에 있어서, 상기 제2 절연층과 상기 화소 전극 사이에 유기층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  31. 제30항에 있어서, 상기 제2 절연층과 상기 유기층 사이에 컬러필터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  32. 제29항에 있어서, 상기 제2 절연층과 상기 화소 전극 사이에 컬러필터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  33. 제32항에 있어서, 상기 컬러필터와 상기 화소 전극 사이에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  34. 제33항에 있어서, 상기 게이트 패턴이 형성된 영역의 상기 캡핑막 상에 컬럼 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  35. 제29항에 있어서, 상기 베이스 기판과 상기 제1 절연층 사이의 상기 화소부에 컬러필터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  36. 제35항에 있어서, 상기 컬러필터와 상기 제1 절연층 사이에 오버 코팅층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  37. 베이스 기판 상의 산화물 반도체층을 패터닝하여 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴을 포함하는 상기 베이스 기판 상에 형성된 소스 금속층을 패터닝하여 상기 반도체 패턴과 일부 영역이 중첩되고 상기 반도체 패턴 상에 서로 이격되어 배치된 소스 및 드레인 전극들과, 상기 소스 전극과 연결된 데이터 배선을 포함하는 소스 패턴을 형성하는 단계;
    상기 소스 패턴이 형성된 상기 베이스 기판 상에 제1 절연층을 형성하는 단계;
    상기 소스 패턴을 포함하는 상기 베이스 기판 상에 형성된 게이트 금속층을 패터닝하여 게이트 전극과, 상기 게이트 전극과 연결되고 상기 데이터 배선과 교차하는 게이트 배선을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 베이스 기판의 화소부에 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  38. 제37항에 있어서, 상기 산화물 반도체층은
    아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 및 알루미늄(Al) 중에서 선택된 1이상의 금속 산화물을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  39. 제38항에 있어서, 상기 산화물 반도체층은
    베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 탈륨(Tl), 스칸듐(Sc), 이트륨(Y), 란탄(La), 악티늄(Ac), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 및 러더포늄(Rf) 중에서 선택된 1이상의 금속의 산화물을 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  40. 제36항에 있어서, 상기 소스 패턴을 형성하는 단계는
    상기 소스 금속층이 형성된 상기 베이스 기판의 소스 영역 및 드레인 영역에 형성되고, 채널 영역의 상기 소스 금속층을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 소스 금속층을 식각하여 상기 데이터 배선, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
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