[go: up one dir, main page]

CN102263111B - 阵列基板及制造该阵列基板的方法 - Google Patents

阵列基板及制造该阵列基板的方法 Download PDF

Info

Publication number
CN102263111B
CN102263111B CN201110151814.1A CN201110151814A CN102263111B CN 102263111 B CN102263111 B CN 102263111B CN 201110151814 A CN201110151814 A CN 201110151814A CN 102263111 B CN102263111 B CN 102263111B
Authority
CN
China
Prior art keywords
layer
oxide semiconductor
semiconductor layer
gate insulator
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110151814.1A
Other languages
English (en)
Other versions
CN102263111A (zh
Inventor
柳昌逸
徐铉植
裴钟旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN102263111A publication Critical patent/CN102263111A/zh
Application granted granted Critical
Publication of CN102263111B publication Critical patent/CN102263111B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

论述了一种阵列基板及制造该阵列基板的方法。根据一个实施例，所述方法包括在基板上形成栅极，在所述栅极上形成栅极绝缘层，使用单个掩模在所述栅极绝缘层上形成氧化物半导体层和防蚀刻层，在所述防蚀刻层上形成源极和漏极，在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层，以及在所述钝化层上并穿过所述接触孔形成像素电极。

Description

阵列基板及制造该阵列基板的方法
本申请要求2010年5月28日提交的韩国专利申请10-2010-0050457的优先权，其公开内容通过引用合并于此。
技术领域
本发明涉及一种阵列基板，并且具体地，涉及一种包含具有氧化物半导体层的薄膜晶体管的阵列基板及制造该阵列基板的方法。
背景技术
随着信息技术的快速发展，用于显示大量信息的显示设备已得到迅速发展。更特别地是，外形薄、重量轻和功耗低的平板显示(FPD)设备，例如有机电致发光显示(OLED)设备和液晶显示(LCD)设备已得到积极地推行，并且正在取代阴极射线管(CRT)。
在液晶显示设备之中，由于包含薄膜晶体管以控制各个像素开/关的有源矩阵型液晶显示设备的高分辨率、显色性能及在显示运动图像时的优势，有源矩阵型液晶显示设备得到广泛应用。
此外，有机电致发光显示设备由于具有如下的许多优点近来已成为关注的焦点：有机电致发光显示设备具有高亮度和低驱动电压；由于是自发光，有机电致发光显示设备具有良好的对比度和超薄的厚度；有机电致发光显示设备具有几微秒的响应时间，并且在显示运动图像时具有优势；有机电致发光显示设备具有宽视角，并且在低温下性能稳定；由于有机电致发光显示设备由直流(DC)低压5V-15V驱动，因此易于设计和制造驱动电路；并且由于仅需要沉积和封装步骤，有机电致发光显示设备的制造过程简单。在有机电致发光显示设备中，有源矩阵型显示设备由于其低功耗、高清晰度和大尺寸的潜能也已得到广泛使用。
有源矩阵型液晶显示设备和有源矩阵型有机电致发光显示设备的每一个都包含具有薄膜晶体管作为控制各个像素开/关的开关元件的阵列基板。
图1是表示根据现有技术用于液晶显示设备或用于有机电致发光显示设备的阵列基板的截面视图。图1示出了包含所述阵列基板中的薄膜晶体管的像素区域的截面视图。
在图1中，栅极线(未示出)和数据线33形成在基板11上并相互交叉以限定像素区域P。栅极15形成在每个像素区域P的开关区域TrA。栅极绝缘层18形成在所述栅极15上，包含本征非晶硅有源层22和掺杂非晶硅欧姆接触层26的半导体层28形成在所述栅极绝缘层18上。源极36和漏极38形成在所述欧姆接触层26上。所述源极36和漏极38对应于所述栅极15，并彼此间隔开。依次形成在所述开关区域TrA中的所述栅极15、栅极绝缘层18、半导体层28以及源极36和漏极38构成薄膜晶体管Tr。
钝化层42形成在所述源极36、漏极38和暴露的有源层22上。所述钝化层42具有暴露一部分漏极38的漏极接触孔45。像素电极50独立地形成在所述钝化层42上的每一个像素区域P中。所述像素电极50通过所述漏极接触孔45接触所述漏极38。这里，半导体图案29形成在所述数据线33下方。所述半导体图案29具有双层结构，该双层结构包含与所述欧姆接触层26相同材料的第一图案27和与所述有源层22相同材料的第二图案23。
在形成在所述现有技术的阵列基板的开关区域TrA的半导体层28中，本征非晶硅有源层22根据位置具有不同的厚度。也就是说，有源层22的通过选择性地移除欧姆接触层26所暴露的部分具有第一厚度t1，而有源层22的在所述欧姆接触层26下方的部分具有第二厚度t2，第二厚度t2比第一厚度t1厚。所述有源层22不同部分的不同厚度是由制造方法造成的，并且因为所述源极36和漏极38之间的成为所述薄膜晶体管Tr沟道的有源层22具有缩减的厚度，这会降低薄膜晶体管Tr的输出特性，并负面地影响所述薄膜晶体管Tr的性能。
为了解决这一问题，已开发出具有单层氧化物半导体层的薄膜晶体管，其不需要现有技术的欧姆接触层，并且使用氧化物半导体材料作为有源层。
图2是根据现有技术包含具有这种氧化物半导体层的薄膜晶体管的阵列基板的截面视图。在图2中，所述薄膜晶体管Tr形成在基板51上，并且包括栅极53、源极57和漏极59，以及氧化物半导体层61。栅极绝缘层55设置在所述栅极53与源极57、漏极59之间。钝化层63覆盖所述薄膜晶体管Tr，并且具有暴露所述漏极59的接触孔65。像素电极67形成在所述钝化层63上并且通过所述接触孔65连接至所述漏极59。
在图2的具有所述氧化物半导体层61的薄膜晶体管Tr中，不需要并且没有提供欧姆接触层，因此所述氧化物半导体层61不会暴露于干蚀刻处理中使用的蚀刻气体。因而，能够防止或最小化薄膜晶体管Tr输出特性的降低。
另一方面，由于所述氧化物半导体层61不具有对金属层的蚀刻选择性，当氧化物半导体层61暴露于蚀刻剂中时，所述氧化物半导体层61会被用于蚀刻金属层的蚀刻剂移除或损坏。因此可能负面地影响所述薄膜晶体管的特性和性能。
因此，在图2中，所述薄膜晶体管Tr具有先形成源极57和漏极59，然后在所述源极57和漏极59上形成氧化物半导体层61的结构。
然而，在具有由金属材料构成的源极57和漏极59上的氧化物半导体层61的薄膜晶体管Tr中，存在诸如粘合差的问题。
此外，如图2中放大区域A中所示的，由于在包含暴露在所述源极57与漏极59之间的部分栅极绝缘层55的区域以及在部分源极57与漏极59处的台阶剖面，所述氧化物半导体层61在相互面对的源极57和漏极59的侧边周围可能会断开或者可能非常薄。因此，所述氧化物半导体层61的厚度并不一致，并且所述薄膜晶体管Tr的性能特性降低。
考虑到图2和3中薄膜晶体管的这些局限性，已经引入蚀刻阻挡层来防止氧化物半导体层暴露于蚀刻剂。图3是根据现有技术包含具有氧化物半导体层和蚀刻阻挡层的薄膜晶体管的阵列基板的截面视图。
在图3中，所述薄膜晶体管Tr形成在基板71上，并且包括栅极73、源极81和漏极83，以及氧化物半导体层77。所述薄膜晶体管Tr还包括在所述源极81与漏极83之间的氧化物半导体层77上的蚀刻阻挡层79，从而当形成所述源极81和漏极83时，所述氧化物半导体层77的中心部分不会暴露于蚀刻剂。所述蚀刻阻挡层79可以由无机绝缘材料构成。
栅极绝缘层75设置在所述栅极73与氧化物半导体层77之间。钝化层85覆盖所述薄膜晶体管Tr，并且具有暴露一部分漏极83的接触孔87。像素电极89形成在所述钝化层85上并通过所述接触孔87连接至所述漏极83。
然而，图3中包含其上具有氧化物半导体层77和蚀刻阻挡层79的薄膜晶体管Tr的所述阵列基板是通过由6个掩模工艺构成的掩模方法来制造的，其中增加了一个掩模工艺来形成所述蚀刻阻挡层79。也就是说，在现有技术的用于形成所述阵列基板的掩模方法中包括6个掩模工艺，其中第一掩模工艺用于形成所述栅极，第二掩模工艺用于形成所述氧化物半导体层，第三掩模工艺用于形成所述蚀刻阻挡层，第四掩模工艺用于形成所述源极和漏极，第五掩模工艺用于形成所述漏极中的接触孔，并且第六掩模工艺用于形成所述像素电极。
然而，所述6个掩模工艺中的每一个都包括以下步骤：在需要图案化的层上涂覆光致抗蚀剂材料，通过单个光掩模暴露所述光致抗蚀剂材料于光，将曝光的光致抗蚀剂材料显影，从而形成光致抗蚀剂图案，使用所述光致抗蚀剂图案对所述层进行蚀刻，以及剥离所述光致抗蚀剂图案。因此，每个掩模工艺都很复杂，要使用很多化学溶液。这样，随着掩模方法中掩模工艺的数量增加，制造时间变长。因此，在现有技术的方法和设备中，生产力降低，产生了更多缺陷，并提高了制造成本。
因此，在根据现有技术的图3的阵列基板中，需要降低所述阵列基板的制造成本，同时需要通过减少用于形成所述薄膜晶体管的掩模方法中的掩模工艺的数量来简化所述掩模方法。
发明内容
因此，本发明涉及包含氧化物半导体层的阵列基板及制造该阵列基板的方法，其可以基本消除由于现有技术的局限和缺陷引起的一个或多个问题。
本发明的目的是提供一种包含氧化物半导体层的阵列基板及制造该阵列基板的方法，防止所述氧化物半导体层被用于对金属层进行图案化的蚀刻剂损坏，并减少制造工艺和成本。
本发明的其他特征及优点将在以下的说明中加以阐述，一部分从以下说明中可以明显看出，或者可以通过实施本发明来获知。通过在该书面说明书及其权利要求以及所述附图中着重指出的结构将会认识到并获得本发明的这些及其他优点。
为了实现这些及其他优点，并且根据本发明的目的，正如所体现和广义描述的，根据实施例，一种制造阵列基板的方法包括：在基板上形成栅极，在所述栅极上形成栅极绝缘层，使用单个掩模在所述栅极绝缘层上形成氧化物半导体层和防蚀刻层，在所述防蚀刻层上形成源极和漏极，在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层，以及在所述钝化层上并穿过所述接触孔形成像素电极。
另一个方面，一种制造阵列基板的方法，包括：在基板上形成栅极；在所述栅极上形成栅极绝缘层；在所述栅极绝缘层上形成氧化物半导体层材料；将所述氧化物半导体层材料的上部变成防蚀刻层材料；在所述防蚀刻层材料上形成金属层；通过使用单个掩模对所述氧化物半导体层材料、防蚀刻层材料以及所述金属材料进行图案化来形成氧化物半导体层、防蚀刻层以及源极和漏极；在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层；以及在所述钝化层上并穿过所述接触孔形成像素电极。
另一个方面，一种用于显示设备的阵列基板，所述阵列基板包括：形成在基板上的栅极；形成在所述栅极上的栅极绝缘层；形成在所述栅极绝缘层上的氧化物半导体层和防蚀刻层，其中所述氧化物半导体层的末端(ends)与所述防蚀刻层的末端相互对齐；形成在所述防蚀刻层上的源极和漏极；形成在所述源极和漏极以及所述栅极绝缘层上的包含接触孔的钝化层；以及形成在所述钝化层上并穿过所述接触孔的像素电极。
可以理解的是，以上的概括描述及以下的详细描述都是示例性和解释性的，并且是要对所要求保护的本发明提供进一步的解释。
附图说明
包含附图是为了提供对本发明的进一步理解，并且合并在此构成本说明书的一部分，所述附图示出了本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是表示根据现有技术用于液晶显示设备或有机电致发光显示设备的阵列基板的截面视图。
图2是根据现有技术包含具有氧化物半导体层的薄膜晶体管的阵列基板的截面视图。
图3是根据现有技术包含具有氧化物半导体层和蚀刻阻挡层的薄膜晶体管的阵列基板的截面视图。
图4A-4I是表示根据本发明第一实施例的包含具有氧化物半导体层的薄膜晶体管的阵列基板的形成的截面视图。
图5是表示根据本发明第一实施例的另一示例的包含具有氧化物半导体层的薄膜晶体管的阵列基板的截面视图。
图6A-6H是表示根据本发明第二实施例的包含具有氧化物半导体层的薄膜晶体管的阵列基板的形成的截面视图。
图7A和7B是分别描述根据相关技术和本发明在形成薄膜晶体管的源极和漏极之后的阵列基板的截面视图的示例图。
具体实施方式
下面将详细参考本发明的实施例，其示例在所述附图中示出。在可能的情况下，相似的参考标记将用于指代相同或相似的部分。
根据本发明，单个掩模工艺包括以下步骤：在需要图案化的一层或多层上涂覆光致抗蚀剂材料，通过单个光掩模暴露所述光致抗蚀剂材料于光，将曝光的光致抗蚀剂材料显影，从而形成光致抗蚀剂图案，使用所述光致抗蚀剂图案对所述一层或多层进行蚀刻，以及剥离所述光致抗蚀剂图案。因此，在单个掩模工艺中，所述一或多层可以使用单个掩模来图案化。
图4A-4I是表示根据本发明第一实施例的包含具有氧化物半导体层的薄膜晶体管的阵列基板的形成的截面视图。在图4A-4I或后面的图中所示的阵列基板对应于液晶显示设备或有机电致发光显示设备的阵列基板，但是也可以是其它类型的设备中的阵列基板。根据本发明，所述阵列基板包括多个薄膜晶体管，每个薄膜晶体管都具有氧化物半导体层。在这点上，图4A-4I示出了包含这种薄膜晶体管的像素区域。为了便于解释，用于薄膜晶体管的区域被定义为开关区域TrA。
在图4A中，通过沉积第一金属材料然后经由掩模工艺将其图案化在透明绝缘基板101上形成第一金属层，从而形成栅极线和栅极105。所述栅极线沿着像素区域P边界的第一方向形成。所述栅极105从所述栅极线延伸并设置在所述开关区域TrA中。所述栅极线和栅极105可以具有单层结构或双层结构，并且在图4A中，所述栅极线和栅极105例如具有单层结构。所述基板101可以是玻璃基板或塑料基板。所述第一金属材料可以是从铜(Cu)、铜合金、铝(Al)、例如钕化铝(AlNd)的铝合金、钼(Mo)和例如钛化钼(MoTi)的钼合金中选择的一种或多种金属材料。所述掩模工艺可以包括以下步骤：涂覆光致抗蚀剂，暴露所述光致抗蚀剂于光，将曝光的光致抗蚀剂显影，并对所述第一金属层进行蚀刻。
在图4B中，通过在所述基板101的基本整个表面上沉积无机绝缘材料，例如二氧化硅(SiO2)或氮化硅(SiNX)，在所述栅极线和栅极105上形成栅极绝缘层110。
接着，在图4C中，通过利用溅射方法沉积氧化物半导体材料，例如氧化铟镓锌(IGZO)或氧化锌锡(ZTO)，在所述栅极绝缘层110上形成氧化物半导体层材料119。
在图4D中，将其上包含所述氧化物半导体层材料119的基板101设置在真空室195中。通过向所述真空室195提供六氟化硫(SF6)和氧气(O2)并产生等离子体来处理所述氧化物半导体层材料119的上表面。
这里，为了产生所述等离子体，提供给所述真空室195的功率可以为0.5kW-10kW，六氟化硫(SF6)的流速可以为10sccm-3000sccm，氧气(O2)的流速可以为20sccm-6000sccm，并且所述真空室195的内部压力可以为50mTorr-300mTorr。可取的是，六氟化硫(SF6)与氧气(O2)的混合比可以为1∶2或1∶3。
六氟化硫(SF6)与所述氧化物半导体层材料119发生反应，并且所述氧化物半导体层材料119的上部变成防蚀刻层122，从而在所述氧化物半导体层材料119的上表面形成具有预定厚度的防蚀刻层122，以防止所述氧化物半导体层材料119与蚀刻剂发生反应。在等离子体处理过程中，氧气(O2)防止其中包含氧的氧化物半导体层材料119的氧从所述氧化物半导体层材料119中出来从而使半导体性质恶化。
因此，通过等离子体处理所述氧化物半导体层材料119，在所述氧化物半导体层材料119的上表面形成所述具有特定厚度的防蚀刻层122，并且因为所述防蚀刻层122具有提高的抗蚀刻性，所述氧化物半导体层材料119由于所述防蚀刻层122而不会受到用于蚀刻金属材料的蚀刻剂的影响。这里，所形成的防蚀刻层122的厚度可以在例如1nm-20nm的范围内，并且优选的是，所述防蚀刻层122的厚度可以在3nm-9nm的范围内。在该实施例及其他实施例中所述防蚀刻层是形成以用于防止在形成源极和漏极时蚀刻所述氧化物半导体层/材料的层。
在图4E中，通过掩模工艺图案化图4D中的在上表面包括防蚀刻层122的氧化物半导体层材料119，并且在所述开关区域TrA形成岛形氧化物半导体层120。所述氧化物半导体层120对应于所述栅极105并与所述栅极105重叠。
在所述第一实施例中，形成在所述基板101的基本整个表面上的所述氧化物半导体层材料119通过六氟化硫(SF6)和氧气(O2)等离子体进行处理，然后被图案化以形成氧化物半导体层120。另一方面，所述等离子体处理可以在所述氧化物半导体层材料119被图案化之后执行。图5是表示根据本发明第一实施例的另一示例的包含这种具有氧化物半导体层的薄膜晶体管的阵列基板的截面视图。如图5所示，在通过对所述氧化物半导体层材料图案化而在所述开关区域TrA形成所述氧化物半导体层120之后，可以执行使用六氟化硫(SF6)和氧气(O2)的等离子体处理，并且可以在所述氧化物半导体层120的上表面形成防蚀刻层122。
接着，在图4F中，通过沉积从包含铜(Cu)、铜合金、铝(Al)、例如钕化铝(AlNd)的铝合金、钼(Mo)和例如钛化钼(MoTi)的钼合金的金属材料组中选择的一种或多种金属材料在所述氧化物半导体层120上形成第二金属层131。所述第二金属层131可以具有单层结构或双层结构，并且在图4F中，所述第二金属层131例如具有单层结构。
然后，对所述第二金属层131涂覆光致抗蚀剂，通过掩模暴露所述光致抗蚀剂于光，将曝光的光致抗蚀剂显影，从而在所述第二金属层131上形成光致抗蚀剂图案191。所述光致抗蚀剂图案191对应于其中将要形成数据线、源极和漏极的区域。
在图4G中，通过使用图4F中的光致抗蚀剂图案191作为蚀刻掩模，将图4F中通过所述光致抗蚀剂图案191暴露的第二金属层131暴露于蚀刻剂。图4F中所述第二金属层131的暴露于蚀刻剂的部分与所述蚀刻剂发生反应并被移除。图4F中所述第二金属层131的被图4F的所述光致抗蚀剂图案191遮挡的部分没有暴露于蚀刻剂，仍然保留在所述基板101上。因此，图4F中在开关区域TrA暴露于图4F的所述光致抗蚀剂图案191之间的第二金属层131被移除，从而暴露所述氧化物半导体层120的中心部分。
这里，所暴露的所述氧化物半导体层120的中心部分接触用于移除图4F中的第二金属层131的蚀刻剂。然而，所述氧化物半导体层120通过六氟化硫(SF6)和氧气(O2)等离子体处理过，并且在所述氧化物半导体层120的上表面形成防蚀刻层122。因此，所述氧化物半导体层120不会与蚀刻剂发生反应。从而，所述氧化物半导体层120根本不会被移除，并且所述氧化物半导体层120的内部也不会被所述蚀刻剂损坏。
在根据上述步骤的蚀刻处理之后，在所述基板101上形成数据线(未示出)和源极133及漏极136。所述数据线沿第二方向形成并与所述栅极线交叉以限定像素区域P。所述源极133和漏极136设置在所述开关区域TrA中，并且在所述氧化物半导体层120上彼此间隔开。所述源极133连接至所述数据线。
所述栅极105、栅极绝缘层110、氧化物半导体层120以及源极133和漏极136构成薄膜晶体管Tr，即开关元件。
与本征非晶硅的半导体层不同，所述氧化物半导体层120具有金属材料的欧姆接触属性，并且不需要掺杂非晶硅欧姆接触层。因此，根据本发明的氧化物半导体层120在薄膜晶体管Tr中具有单层结构，而现有技术的半导体层具有本征非晶硅有源层和掺杂非晶硅欧姆接触层的双层结构。
具有所述单层氧化物半导体层120的薄膜晶体管Tr在形成所述源极133和漏极136之后，不需要附加的用于移除所述源极133与漏极136之间的掺杂非晶硅层以形成欧姆接触层的干蚀刻步骤。因此，所述氧化物半导体层120不会受到所述干蚀刻步骤的损坏，并且所述薄膜晶体管Tr的特性也不会恶化。
然后，如图4G所示，剥离并去除图4F中所述源极133和漏极136上的光致抗蚀剂图案191，从而暴露所述数据线和源极133与漏极136。
在图4H中，通过沉积无机绝缘材料，例如氧化硅(SiO2)或氮化硅(SiNX)，或涂覆有机绝缘材料，例如苯并环丁烯(BCB)或光丙稀，在所述数据线和源极133与漏极136上形成钝化层140。在附图中，所述钝化层140例如由有机绝缘材料构成，并具有平坦的表面。如果所述钝化层140由无机材料构成，则由于在所述钝化层140下方的层的台阶，所述钝化层140可能具有不平的表面。
通过掩模工艺图案化所述钝化层140，从而在开关区域TrA形成暴露一部分漏极136的漏极接触孔143。
在图4I中，通过在图4H的结构的基本整个表面上沉积透明导电材料，例如氧化铟锡(ITO)或氧化铟锌(IZO)，在具有所述漏极接触孔143的钝化层140上形成透明导电材料层。通过掩模工艺图案化所述透明导电材料层，从而形成所述像素区域P中的像素电极150。所述像素电极150通过所述漏极接触孔143接触所述漏极136。从而，完成了根据本发明的第一实施例的阵列基板。
如上所论述的，根据本发明的上述包含具有所述氧化物半导体层120的薄膜晶体管Tr的阵列基板通过以下5个掩模工艺来制造：第一掩模工艺用于形成所述栅极，第二掩模工艺用于形成所述氧化物半导体层和防蚀刻层，第三掩模工艺用于形成所述源极和漏极，第四掩模工艺用于形成所述漏极的接触孔，并且第五掩模工艺用于形成所述像素电极。在根据本发明第一实施例的阵列基板的制造方法中，与现有技术中使用6个掩模工艺的包含具有氧化物半导体层和蚀刻阻挡层的薄膜晶体管的阵列基板的制造方法相比省略了一个掩模工艺。因此，使用本发明简化了制造工艺，并且降低了制造成本。
图6A-6H是表示根据本发明第二实施例形成包含具有氧化物半导体层的薄膜晶体管的阵列基板的方法的截面视图。图6A-6H示出了包含这种薄膜晶体管的像素区域。为了便于解释，用与第一实施例类似的标记表示与第一实施例相同的部件。在第二实施例中，形成栅极线和栅极、形成栅极绝缘层、以及形成氧化物半导体材料层的步骤与第一实施例相同，因此为了简洁，对这些相同步骤的解释说明将被省略或很少。
在图6A中，栅极205和栅极线形成在基板201上，栅极绝缘层210形成在所述栅极205和栅极线上，并且氧化物半导体材料层219形成在所述栅极绝缘层210上。其上包含所述氧化物半导体材料层219的基板201设置在真空室295中。通过向所述真空室295提供六氟化硫(SF6)和氧气(O2)并产生等离子体来处理所述氧化物半导体材料层219的上表面，从而在所述氧化物半导体材料层219的上表面形成具有特定需求厚度的防蚀刻层222。所述防蚀刻层222的特定需求厚度范围可以在例如1nm-20nm，优选的是，所形成的防蚀刻层222的厚度范围可以在3nm-9nm。
这里，所述氧化物半导体材料层219的上表面的处理条件可以与所述第一实施例中的条件相同。
接着，在图6B中，通过沉积从包含铜(Cu)、铜合金、铝(Al)、例如钕化铝(AlNd)的铝合金、钼(Mo)和例如钛化钼(MoTi)的钼合金的金属材料组中选择的一种或多种金属材料，在经过六氟化硫(SF6)和氧气(O2)等离子体处理的所述氧化物半导体材料层219上形成第二金属层231。所述第二金属层231可以具有单层结构或双层结构，并且在附图中，所述第二金属层231例如具有单层结构。
然后，在所述第二金属层231上形成光致抗蚀剂层290。所述光致抗蚀剂层290通过掩模300暴露于光，所述掩模300包括透光部分TA、阻光部分BA以及半透光部分HTA。所述半透光部分HTA可以包括狭缝或多层涂层以控制从中透过的光的强度，并且可以具有比阻光部分BA大且比透光部分TA小的透光率。
接着，在图6C中，将图6B的曝光的光致抗蚀剂层290显影，从而在所述第二金属层231上形成第一光致抗蚀剂图案291a和第二光致抗蚀剂图案291b。所述第一光致抗蚀剂图案291a具有第一厚度，并且所述第二光致抗蚀剂图案291b具有比所述第一厚度薄的第二厚度。所述第一光致抗蚀剂图案291a对应于其中将要形成所述开关区域TrA的数据线、源极和漏极的区域，并且所述第二光致抗蚀剂图案291b对应于所述开关区域TrA中源极与漏极之间的区域。所述第二光致抗蚀剂图案291b可以对应于所述栅极205。图6B中所述光致抗蚀剂层290的对应于其他区域的部分被移除从而暴露所述第二金属层231。
在图6D中，通过使用所述第一和第二光致抗蚀剂图案291a和291b作为蚀刻掩模，将图6C中通过所述第一和第二光致抗蚀剂图案291a和291b暴露的所述第二金属层231暴露于蚀刻剂。图6C中第二金属层231的暴露于所述蚀刻剂的部分与所述蚀刻剂发生反应并被从所述基板201移除，从而暴露图6C中的氧化物半导体材料层219。所述第二金属层231中被所述第一和第二光致抗蚀剂图案291a和291b遮挡的部分没有暴露于蚀刻剂，仍然保留在所述基板201上。
接着，图6C中所述氧化物半导体材料层219的由于图6C中所述第二金属层231的部分移除而暴露的部分被移除。因此，所述栅极绝缘层210的围绕所述晶体管区域TrA的部分被暴露。
在上述步骤之后，在所述栅极绝缘层210上形成数据线、源漏图案232以及氧化物半导体层220。所述数据线沿第二方向形成并与所述栅极线交叉以限定像素区域P。所述源漏图案232设置在所述开关区域TrA中，并连接至所述数据线。所述氧化物半导体层220设置在所述源漏图案232下方。同时，在所述数据线下方形成材料与所述氧化物半导体层220相同的伪图案。
在图6E中，对其上包含所述源漏图案232和数据线的基板201执行灰化处理，并且将图6D中具有所述第二厚度的所述第二光致抗蚀剂图案291b移除，从而暴露开关区域TrA中所述源漏图案232的中心部分。此时，所述第一光致抗蚀剂图案291a也被所述灰化处理部分移除，但仍保留在所述源漏图案232上且具有减小的厚度。
在图6F中，将图6E中通过所述第一光致抗蚀剂图案291a暴露的源漏图案暴露于蚀刻剂，并且图6E中所述源漏图案232的对应于所述栅极205的中心部分被移除，从而形成所述源极233和漏极236，并且暴露所述氧化物半导体层220的在所述源极233与漏极236之间的部分。这里，氧化物半导体层220的暴露部分接触用于移除图6E中的所述源漏图案232的蚀刻剂。然而，图6A中的所述氧化物半导体材料层210通过六氟化硫(SF6)和氧气(O2)的等离子体处理过，并且在所述氧化物半导体层220的上表面形成预定厚度的防蚀刻层222。因此，所述氧化物半导体层220不与所述蚀刻剂发生反应。因而，所述氧化物半导体层220不会被移除，并且所述氧化物半导体层220的内部也不会被蚀刻剂损坏。所述防蚀刻层222的厚度可以在例如1nm-20nm的范围内，并且优选的是，所述防蚀刻层222的厚度可以在3nm-9nm的范围内。
所述栅极205、栅极绝缘层210、氧化物半导体层220以及源极233和漏极236构成薄膜晶体管Tr，即开关元件。
在图6G中，剥离并去除图6F中数据线和所述源极233、漏极236上的所述第一光致抗蚀剂图案291a，从而暴露所述数据线和源极233与漏极236。
在图6H中，通过沉积无机绝缘材料，例如二氧化硅(SiO2)或氮化硅(SiNX)，或涂覆有机绝缘材料，例如苯并环丁烯(BCB)或光丙稀，在所述数据线和源极233与漏极236上形成钝化层240。在所述附图中，所述钝化层240例如由有机绝缘层构成，并具有平坦的表面。如果所述钝化层240由无机材料构成，则由于在所述钝化层240下方的层的台阶，所述钝化层240可能具有不平的表面。
通过掩模工艺图案化所述钝化层240，从而在开关区域TrA形成暴露一部分漏极236的漏极接触孔243。
接着，通过在包含所述基板201的结构的基本整个表面上沉积透明导电材料，例如氧化铟锡(ITO)或氧化铟锌(IZ O)，在具有所述漏极接触孔243的钝化层240上形成透明导电材料层。通过掩模工艺图案化所述透明导电材料层，从而形成所述像素区域P中的像素电极250。所述像素电极250通过所述漏极接触孔243接触所述漏极236。从而，完成了根据本发明第二实施例的阵列基板。
根据所述第二实施例的上述阵列基板通过以下4个掩模工艺来制造：第一掩模工艺用于形成所述栅极，第二掩模工艺用于形成所述氧化物半导体层、防蚀刻层以及源极和漏极，第三掩模工艺用于形成所述漏极的接触孔，并且第四掩模工艺用于形成所述像素电极。在根据本发明第二实施例的阵列基板的制造方法中，与现有技术中使用6个掩模工艺的包含具有氧化物半导体层和蚀刻阻挡层的薄膜晶体管的阵列基板的制造方法相比省略了2个掩模工艺。因此，根据本发明，简化了制造工艺，并且降低了制造成本。此外，通过六氟化硫(SF6)和氧气(O2)等离子体处理所述氧化物半导体材料层，即使所述氧化物半导体层暴露于用于蚀刻所述金属材料的蚀刻剂，所述氧化物半导体层也不会与蚀刻剂发生反应，并且不会被损坏。
图7A是根据现有技术的形成所述源极和漏极之后的阵列基板的截面视图，图7B是根据本发明的具有薄膜晶体管的阵列基板的截面视图。
在图7A中，没有通过六氟化硫(SF6)和氧气(O2)等离子体处理所述氧化物半导体层。所述氧化物半导体层被暴露于用于形成所述源极和漏极的蚀刻剂并被移除。因此，在所述开关区域中几乎没有保留氧化物半导体层。
另一方面，在图7B中，通过六氟化硫(SF6)和氧气(O2)等离子体处理所述氧化物半导体层，特别是氧化物半导体材料层。因此，即使所述氧化物半导体层被暴露于用于形成所述源极和漏极的蚀刻剂，所述氧化物半导体层也不会被移除。
在本发明中，通过等离子体处理所述氧化物半导体层的表面，从而所述氧化物半导体层不会与用于移除金属材料的蚀刻剂发生反应。因此，所述氧化物半导体层不会被蚀刻剂损坏，并且所述薄膜晶体管的特性不会恶化。
此外，由于所述等离子体处理，可以省略用于防止所述氧化物半导体层暴露于所述蚀刻剂的蚀刻阻挡层，并且在根据本发明的阵列基板的制造方法中，与根据现有技术的阵列基板的制造方法相比省去了一个或两个掩模工艺。因此，根据本发明，可以简化制造工艺，并且降低了制造成本。
根据本发明的阵列基板可以用于平板显示(FPD)设备，例如有机电致发光显示(OLED)设备、液晶显示(LCD)设备以及电泳显示(EPD)设备。
对于本领域技术人员来说很明显的是，在不脱离本发明的精神和范围的情况下可以对本发明进行各种修改和变动。因此，本发明旨在覆盖在所附的权利要求及其等效物范围内提出的对本发明所做的各种修改和变动。

Claims (13)

1.一种制造阵列基板的方法，包括：
在基板上形成栅极；
在所述栅极上形成栅极绝缘层；
在所述栅极绝缘层上形成氧化物半导体层材料；
使用六氟化硫(SF6)和氧气(O2)等离子体对所述氧化物半导体层材料应用等离子体处理，将所述氧化物半导体层材料的上部变成防蚀刻材料层；
使用单个掩模对所述氧化物半导体层材料和所述防蚀刻材料层进行图案化以形成氧化物半导体层和防蚀刻层；
在所述防蚀刻层上形成源极和漏极；
在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层；以及
在所述钝化层上并穿过所述接触孔形成像素电极。
2.一种制造阵列基板的方法，包括：
在基板上形成栅极；
在所述栅极上形成栅极绝缘层；
使用单个掩模在所述栅极绝缘层上形成氧化物半导体层；
使用六氟化硫(SF6)和氧气(O2)等离子体对所述氧化物半导体层应用等离子体处理，将所述氧化物半导体层的上部变成防蚀刻层；
在所述防蚀刻层上形成源极和漏极；
在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层；以及
在所述钝化层上并穿过所述接触孔形成像素电极。
3.根据权利要求1或2所述的方法，其中使用五个掩模工艺来执行所述方法的步骤。
4.根据权利要求1或2所述的方法，其中所述阵列基板为液晶显示设备的阵列基板或有机电致发光显示设备的阵列基板。
5.根据权利要求1或2所述的方法，其中所述防蚀刻层具有1-20纳米的厚度。
6.一种制造阵列基板的方法，包括：
在基板上形成栅极；
在所述栅极上形成栅极绝缘层；
在所述栅极绝缘层上形成氧化物半导体层材料；
使用六氟化硫(SF6)和氧气(O2)等离子体对所述氧化物半导体层材料应用等离子体处理，将所述氧化物半导体层材料的上部变成防蚀刻层材料；
在所述防蚀刻层材料上形成金属层；
通过使用单个掩模对所述氧化物半导体层材料、防蚀刻层材料以及所述金属材料进行图案化来形成氧化物半导体层、防蚀刻层以及源极和漏极；
在所述源极和漏极以及所述栅极绝缘层上形成包含接触孔的钝化层；以及
在所述钝化层上并穿过所述接触孔形成像素电极。
7.根据权利要求6所述的方法，其中使用四个掩模工艺来执行所有步骤。
8.根据权利要求6所述的方法，其中所述阵列基板为液晶显示设备的阵列基板或有机电致发光显示设备的阵列基板。
9.根据权利要求6所述的方法，其中所述防蚀刻层具有1-20纳米的厚度。
10.根据权利要求6所述的方法，其中所述源极和漏极的末端与所述防蚀刻层的末端对齐。
11.根据权利要求6所述的方法，其中所述单个掩模包括透光部分、阻光部分以及半透光部分。
12.一种用于显示设备的阵列基板，所述阵列基板包括：
形成在基板上的栅极；
形成在所述栅极上的栅极绝缘层；
形成在所述栅极绝缘层上的氧化物半导体层和通过使用六氟化硫(SF6)和氧气(O2)等离子体对所述氧化物半导体层应用等离子体处理形成的防蚀刻层，其中所述氧化物半导体层的末端与所述防蚀刻层的末端相互对齐；
形成在所述防蚀刻层上的源极和漏极；
形成在所述源极和漏极以及所述栅极绝缘层上的包含接触孔的钝化层；以及
形成在所述钝化层上并穿过所述接触孔的像素电极。
13.根据权利要求12所述的阵列基板，其中所述源极和漏极的末端与所述防蚀刻层的末端对齐。
CN201110151814.1A 2010-05-28 2011-05-30 阵列基板及制造该阵列基板的方法 Active CN102263111B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100050457A KR101293130B1 (ko) 2010-05-28 2010-05-28 어레이 기판 및 이의 제조방법
KR10-2010-0050457 2010-05-28

Publications (2)

Publication Number Publication Date
CN102263111A CN102263111A (zh) 2011-11-30
CN102263111B true CN102263111B (zh) 2014-02-19

Family

ID=45009679

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110151814.1A Active CN102263111B (zh) 2010-05-28 2011-05-30 阵列基板及制造该阵列基板的方法

Country Status (4)

Country Link
US (3) US8497147B2 (zh)
KR (1) KR101293130B1 (zh)
CN (1) CN102263111B (zh)
TW (1) TWI438851B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
CN102651317B (zh) * 2011-12-28 2015-06-03 京东方科技集团股份有限公司 金属氧化物半导体表面处理方法和薄膜晶体管的制备方法
US8940647B2 (en) * 2011-12-28 2015-01-27 Boe Technology Group Co., Ltd. Method for surface treatment on a metal oxide and method for preparing a thin film transistor
CN102709328B (zh) * 2012-05-25 2013-07-03 京东方科技集团股份有限公司 一种阵列基板、其制造方法、显示面板及显示装置
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR102705677B1 (ko) 2012-07-20 2024-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
CN103022031B (zh) * 2012-11-21 2015-03-04 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR20150012874A (ko) 2013-07-26 2015-02-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법 및 평판 표시 장치용 백플레인의 제조 방법.
KR102075530B1 (ko) 2013-09-11 2020-02-11 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법, 및 이를 포함하는 표시장치
CN103474439B (zh) * 2013-09-26 2016-08-24 合肥京东方光电科技有限公司 一种显示装置、阵列基板及其制作方法
KR102183920B1 (ko) 2013-12-16 2020-11-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN106054472B (zh) * 2016-08-22 2019-09-10 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法、液晶面板
US10475822B2 (en) 2016-11-02 2019-11-12 Boe Technology Group Co., Ltd. Array substrate, display panel and display apparatus having the same, and fabricating method thereof
CN106935545B (zh) * 2017-03-24 2019-12-06 合肥京东方光电科技有限公司 阵列基板及其制备方法和应用
WO2018194184A1 (en) * 2017-04-18 2018-10-25 Okinawa Institute Of Science And Technology School Corporation Nanoplasmonic instrumentation, materials, methods and system integration
CN107579082B (zh) * 2017-09-28 2020-05-05 京东方科技集团股份有限公司 一种阵列基板的制备方法
CN110047738B (zh) * 2019-04-24 2022-04-26 合肥鑫晟光电科技有限公司 掩膜版、薄膜晶体管和阵列基板及制作方法、显示装置
CN111129037B (zh) 2019-12-25 2022-09-09 Tcl华星光电技术有限公司 Tft阵列基板及其制作方法
US12200943B2 (en) * 2022-03-11 2025-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device structure and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717638B1 (en) * 1999-11-15 2004-04-06 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223363A (ja) * 2000-02-09 2001-08-17 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
KR20060068113A (ko) * 2004-12-15 2006-06-21 삼성전자주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
KR20090124527A (ko) 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101510212B1 (ko) * 2008-06-05 2015-04-10 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
TWI387109B (zh) 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101273143B1 (ko) 2008-08-29 2013-06-17 가부시키가이샤 아루박 전계 효과형 트랜지스터의 제조 방법 및 제조 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717638B1 (en) * 1999-11-15 2004-04-06 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and method of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2001-223363A 2001.08.17

Also Published As

Publication number Publication date
US8659017B2 (en) 2014-02-25
TW201203394A (en) 2012-01-16
US20110291096A1 (en) 2011-12-01
CN102263111A (zh) 2011-11-30
KR101293130B1 (ko) 2013-08-12
KR20110130896A (ko) 2011-12-06
US8497147B2 (en) 2013-07-30
TWI438851B (zh) 2014-05-21
US20140120659A1 (en) 2014-05-01
US20130277673A1 (en) 2013-10-24
US8716062B1 (en) 2014-05-06

Similar Documents

Publication Publication Date Title
CN102263111B (zh) 阵列基板及制造该阵列基板的方法
US8062936B2 (en) Method of fabricating array substrate
CN101908537B (zh) 用于显示设备的阵列基板及其制造方法
KR101376073B1 (ko) 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
KR101392276B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
CN102023433B (zh) Tft-lcd阵列基板及其制造方法
US8674365B2 (en) Array substrate and manufacturing method thereof
CN103165598B (zh) 包括薄膜晶体管的阵列基板及其制造方法
US9842915B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US20150126006A1 (en) Manufacturing method of array substrate
CN107799466B (zh) Tft基板及其制作方法
EP2757589A2 (en) Methods for fabricating a thin film transistor and an array substrate
US11894386B2 (en) Array substrate, manufacturing method thereof, and display panel
US9741861B2 (en) Display device and method for manufacturing the same
CN104157609B (zh) Tft基板的制作方法及其结构
CN106997892A (zh) 显示装置以及该显示装置的制造方法
TWI396916B (zh) 薄膜電晶體陣列基板之製作方法
CN106952823A (zh) 金属氧化物半导体薄膜晶体管的制作方法
TWI609496B (zh) 薄膜電晶體及其製作方法
CN102830531B (zh) Tft阵列基板、制造方法及液晶显示装置
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
WO2018161372A1 (zh) 薄膜晶体管阵列基板及其制备方法、显示装置
CN106024907A (zh) 一种薄膜晶体管及其制作方法、显示基板及显示装置
KR20090131718A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant