[go: up one dir, main page]

JP6758844B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP6758844B2
JP6758844B2 JP2016024223A JP2016024223A JP6758844B2 JP 6758844 B2 JP6758844 B2 JP 6758844B2 JP 2016024223 A JP2016024223 A JP 2016024223A JP 2016024223 A JP2016024223 A JP 2016024223A JP 6758844 B2 JP6758844 B2 JP 6758844B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
semiconductor film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016024223A
Other languages
English (en)
Other versions
JP2016153885A5 (ja
JP2016153885A (ja
Inventor
三宅　博之
博之 三宅
紘慈 楠
紘慈 楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016153885A publication Critical patent/JP2016153885A/ja
Publication of JP2016153885A5 publication Critical patent/JP2016153885A5/ja
Application granted granted Critical
Publication of JP6758844B2 publication Critical patent/JP6758844B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。フラットパネルディスプレイなどの表示装置において、行方向及び列方向に配設された画素内には、スイッチング素子であるトランジスタと、当該トランジスタと電気的に接続された液晶素子と、当該液晶素子と並列に接続された容量素子とが設けられている。
当該トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）シリコン又はポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す。）は、トランジスタの半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１及び特許文献２及び特許文献３を参照。）。
特開２０１４−６３１４１ 特開２０１４−１９９４０２ 特開２０１４−１９９８９９
酸化物半導体層を用いたトランジスタの応用が広がるにつれ、信頼性の要求が多様化している。そこで、本発明の一態様は、酸化物半導体層を用いたトランジスタに安定した電気特性を付与することを課題の一とする。また、当該トランジスタを有する信頼性の高い表示装置を提供することを課題の一とする。
または、動作速度の速い表示装置を提供することを課題の一とする。または、消費電力の小さい表示装置を提供することを課題の一とする。または、使用するマスク数の削減や、工程数を削減し、生産性の高い表示装置を提供することを課題の一とする。または、歩留まりの高い表示装置を提供することを課題の一とする。
または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
絶縁表面を有する基板上に画素用トランジスタと、駆動用トランジスタを同一工程で作製し、画素用トランジスタと電気的に接続された画素電極を一方の電極とし、もう一方の電極を固定電位とし、一対の電極において互いに重なった領域を容量として用いる。こうすることにより、使用するマスク数の削減や、工程数を削減し、生産性の高い表示装置を提供する。
駆動用トランジスタは、第１のゲート電極と第２のゲート電極を有し、その第２のゲート電極は固定電位である電極（コモン電極とも呼ぶ）と同一工程で形成する。
本明細書で開示する発明の構成の一つは、絶縁表面上に第１のトランジスタと、該第１のトランジスタと電気的に接続する第１の電極と、第２のトランジスタと、該第２のトランジスタと重なる第２の電極と、固定電位の第３の電極とを有し、第２の電極と第３の電極は同一工程で形成され、第１の電極と第３の電極は間に絶縁膜を挟んで容量を形成することを特徴とする半導体装置である。
上記構成において、第１のトランジスタは画素部に配置されるスイッチング用素子であり、第１のトランジスタと電気的に接続する第１の電極は画素電極である、表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
また、上記構成において、第２のトランジスタは駆動回路のトランジスタである。
また、上記構成において、第１のトランジスタは、第１の酸化物半導体層と、該第１の酸化物半導体層と接する第２の酸化物半導体層を有する。
また、上記構成において、駆動回路のトランジスタである第２のトランジスタは、酸化物半導体層の積層を有し、チャネル形成領域上に第１の絶縁膜と、該第１の絶縁膜上に第２のゲート電極を有し、第２のゲート電極上に第２の絶縁膜を有している。第２のゲート電極及びコモン電極は第１の絶縁膜上に形成され、第２のゲート電極及びコモン電極は第２の絶縁膜でおおわれ、第２の絶縁膜上に画素電極を有する。
また、容量を大きくするため、画素用トランジスタのチャネル形成領域と同じ工程で成膜される酸化物半導体膜を低抵抗化、即ちＮ型化（Ｎ−、Ｎ＋など）させた後、Ｎ型化させた酸化物半導体膜に接する保護絶縁層（窒化珪素膜など）を形成すると、酸化物半導体膜が低抵抗化して電極として機能する。この電極と固定電位である電極とで２つ目の容量を形成する。
本明細書で開示する発明の構成の一つは、絶縁表面上に第１のトランジスタと、該第１のトランジスタと電気的に接続する第１の電極と、第２のトランジスタと、該第２のトランジスタと重なる第２の電極と、固定電位の第３の電極と、第１の電極に電気的に接続された第４の電極とを有し、第２の電極と第３の電極は同一工程で形成され、第１の電極と第３の電極は間に第１の絶縁膜を挟んで第１の容量を形成し、第４の電極と第３の電極は間に第２の絶縁膜を挟んで第２の容量を形成することを特徴とする半導体装置である。
上記構成において、第１のトランジスタは画素部に配置されるスイッチング用素子であり、第１のトランジスタと電気的に接続する第１の電極は画素電極である。
また、上記構成において、第２のトランジスタは駆動回路のトランジスタである。
また、上記構成において、第１のトランジスタは、第１の酸化物半導体層と、該第１の酸化物半導体層と接する第２の酸化物半導体層を有する。
また、上記構成において、前記第４の電極は、導電性を有する金属酸化物である。
また、上記構成において、第１の容量と第２の容量は互いに一部重なる。第１の容量と第２の容量が重なる領域も透光性を有するため、開口率を向上させることができる。
本発明の一態様により、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。または、本発明の一態様においては、製造工程が比較的低温であり、且つ、高い信頼性を有する半導体装置の作製方法を提供することができる。または、本発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様を示す上面図である。 本発明の一態様を示す断面図である。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図、半導体装置の一態様を示す上面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 バンド構造を説明する図。 表示装置を説明するブロック図及び回路図。 本発明の一態様に係る、電子機器を説明する図。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す断面図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によっては、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態においては、トランジスタを有する表示装置の一例について、図１及び図２を用いて以下説明を行う。
図１は、表示装置の一例を示す上面図である。図１に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、接続電極７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、接続電極７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子として液晶素子を用いる構成について、図２を用いて説明する。なお、図１に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。
図２に示す表示装置７００は、接続部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、接続部７１１は、接続電極７７７、接続電極７１０、導電膜７７３を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、後に詳細に説明する実施の形態２に示すトランジスタを用いることができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値とも呼ぶ）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途、駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素子７９０の一方の電極としては、画素電極として機能する導電膜７７２を用い、容量素子７９０の他方の電極としては、トランジスタ７５２のゲート電極と同一工程で形成されたコモン電極７７１を用いる。また、一対の電極間に挟持される誘電体としては、絶縁膜７６８を用いる。
透過型の液晶表示装置とする場合には、導電膜７７２及びコモン電極７７１は可視光において透光性のある導電膜を用いることが好ましい。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。
コモン電極７７１は容量線７０９と電気的に接続されている。
接続電極７１０及び容量線７０９は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。
なお、接続電極７１０及び容量線７０９は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲート電極として機能する導電膜としてもよい。接続電極７１０及び容量線７０９として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施の形態においては、第２の基板７０５側に構造体７７８を設ける構成について例示したが、これに限定されない。例えば、構造体７７８を第１の基板７０１側に設ける構成、または第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
図２に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図２に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７７２は、絶縁膜７６８上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
なお、図２に示す表示装置７００は、透過型のカラー液晶表示装置について例示したが、これに限定されない。例えば、導電膜７７２として可視光において反射性のある導電膜を用いることで反射型の表示装置としてもよい。その場合には、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂、反射型のカラー液晶表示装置となる。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
なお、図２において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図２において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
トランジスタ７５０及びトランジスタ７５２は、チャネル形成領域の膜厚が薄い構成であるが、特に限定されず、酸化物半導体膜の導電膜から露出した領域が薄くならない場合もあり、その例を図１３に示す。図１３には、チャネル形成領域の膜厚がほぼ均一な構成を有するトランジスタ７５１、トランジスタ７５３を図示している。なお、図１３においては、チャネル形成領域の膜厚以外の構成は図２と同一であるため、ここでは詳細な説明を省略する。
（実施の形態２）
図２に示したトランジスタ７５０の作製工程の一例を以下に説明する。
以下の説明では、トランジスタ７５０と同一構造を有するトランジスタ１００を用いて説明する。また、図３（Ａ）乃至図７（Ａ）は、図７（Ｂ）に示すトランジスタ１００の作製工程を説明する断面図である。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い、ゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上にゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図３（Ａ）参照）。
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代、第７世代、第８世代、第９世代、第１０世代等の大面積基板を用いることで、大型の表示装置を作製することができる。このような大面積基板を用いることで製造コストを低減させることができるため好ましい。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００を耐熱性の劣る基板や可撓性の基板にも転載できる。
本実施の形態では、基板１０２としてガラス基板を用い、ゲート電極として機能する導電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法により形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形成する。
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、第１の酸化物半導体膜１０８ａ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。
次に、絶縁膜１０７上に、酸化物半導体膜１０９を第１の温度で成膜する。なお、酸化物半導体膜１０９としては、第１の酸化物半導体膜１０９ａを成膜し、引き続いて第２の酸化物半導体膜１０９ｂを成膜する（図３（Ｂ）参照）。
酸化物半導体膜１０９としては、先に示す材料を用いることができる。酸化物半導体膜１０９がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。また、酸化物半導体膜１０９がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０９を形成しやすくなる。なお、成膜される酸化物半導体膜１０９の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０９の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
酸化物半導体膜１０９を成膜する第１の温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。酸化物半導体膜１０９を加熱して成膜することで、酸化物半導体膜１０９の結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、第１の温度を１５０℃以上３４０℃未満とした場合、基板１０２が歪む場合がある。よって、大型のガラス基板を用いる場合においては、第１の温度を１００℃以上１５０℃未満とすることで、ガラス基板の歪みを抑制することができる。
なお、第１の酸化物半導体膜１０９ａと、第２の酸化物半導体膜１０９ｂの成膜時の基板温度は、同じでも異なっていてもよい。ただし、第１の酸化物半導体膜１０９ａと、第２の酸化物半導体膜１０９ｂとの、基板温度を同じとすることで、製造コストを低減することができるため好適である。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により第１の酸化物半導体膜１０９ａを成膜し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により第２の酸化物半導体膜１０９ｂを成膜する。また、第１の酸化物半導体膜１０９ａ及び第２の酸化物半導体膜１０９ｂの成膜時の基板温度を１７０℃とする。
なお、スパッタリング法で酸化物半導体膜１０９を成膜する場合、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜１０９に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０９を成膜する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜１０９にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
引き続いて、酸化物半導体膜１０９を加工し、島状の酸化物半導体膜１０８を形成する。なお、第１の酸化物半導体膜１０９ａは島状の第１の酸化物半導体膜１０８ａに、第２の酸化物半導体膜１０９ｂは島状の第２の酸化物半導体膜１０８ｂとなる（図３（Ｃ）参照）。
例えば、第１の酸化物半導体膜１０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングターゲットを用いて形成すればよい。好ましくは、第１の酸化物半導体膜１０８ａは、Ｉｎ：Ｍ：Ｚｎ＝４：α１（１．５≦α１≦２．５）：α２（２．５≦α２≦３．５）［原子数比］であると好ましい。
また、第２の酸化物半導体膜１０８ｂとしては、上述のＩｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等のスパッタリングターゲットを用いて形成すればよい。好ましくは、第２の酸化物半導体膜１０８ｂは、Ｉｎ：Ｍ：Ｚｎ＝１：β１（０．８≦β１≦１．２）：β２（０．８≦β２≦１．２）［原子数比］であると好ましい。なお、第２の酸化物半導体膜１０８ｂに用いるスパッタリングターゲットの金属元素の原子数比としては、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ≧Ｍ、Ｚｎ＜Ｍを満たす組成でもよい。
また、例えば、第１の酸化物半導体膜１０８ａとしては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等のスパッタリングターゲットを用いて形成すればよい。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。とくに、第１の酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、第２の酸化物半導体膜１０８ｂには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。また、第１の酸化物半導体膜１０８ａよりも第２の酸化物半導体膜１０８ｂのエネルギーギャップが大きい方が好ましい。
また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、第１の酸化物半導体膜１０８ａとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、第１の酸化物半導体膜１０８ａは、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。また、第２の酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、第２の酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下とすればよい。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂとしては、それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
引き続いて、上記第１の温度よりも高い温度で行う工程をすることなしに、絶縁膜１０７及び酸化物半導体膜１０８上にソース電極及びドレイン電極となる、導電膜１１２をスパッタリング法によって形成する（図４（Ａ）参照）。
ゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
本実施の形態では、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜とが順に積層された積層膜をスパッタリング法により成膜する。なお、本実施の形態においては、導電膜１１２の２層の積層構造としたが、これに限定されない。例えば、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とが順に積層された３層の積層構造としてもよい。
引き続いて、導電膜１１２上の所望の領域にマスク１３６ａ、１３６ｂを形成する（図４（Ｂ）参照）。
本実施の形態においては、感光性の樹脂膜を導電膜１１２上に塗布し、該感光性の樹脂膜をリソグラフィ工程によりパターニングすることでマスク１３６ａ、１３６ｂを形成する。
引き続いて、導電膜１１２上にマスク１３６ａ、１３６ｂを有している状態に対してエッチャント１３８を用いて、導電膜１１２を選択的に除去することで、それぞれ互いに分離された導電膜１１２ａ、１１２ｂを形成する（図４（Ｃ）参照）。
なお、本実施の形態においては、ドライエッチング装置を用い、導電膜１１２を加工する。ただし、導電膜１１２の形成方法としては、これに限定されず、例えば、エッチャント１３８に薬液を用いることで、ウエットエッチング装置を用いて、導電膜１１２を加工してもよい。なお、ウエットエッチング装置を用いて、導電膜１１２を加工するよりも、ドライエッチング装置を用いて導電膜１１２を加工した方が、より微細なパターンを形成することができる。一方で、ドライエッチング装置を用いて、導電膜１１２を加工するよりも、ウエットエッチング装置を用いて導電膜１１２を加工した方が、製造コストを低減することができる。
引き続いて、第２の酸化物半導体膜１０８ｂ、導電膜１１２ａ、１１２ｂ、上にマスク１３６ａ、１３６ｂを有している状態に対して、エッチャント１３９を用いて、第２の酸化物半導体膜１０８ｂの表面（バックチャネル側）を洗浄する（図５（Ａ）参照）。
また、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２の酸化物半導体膜１０８ｂの導電膜１１２ａ、１１２ｂから露出した領域は、第１の酸化物半導体膜１０８ａよりも薄くなる場合がある。
なお、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２の酸化物半導体膜１０８ｂの導電膜１１２ａ、１１２ｂから露出した領域が薄くならない場合もある。
次に、マスク１３６ａ、１３６ｂを除去することで、第２の酸化物半導体膜１０８ｂ上のソース電極として機能する導電膜１１２ａと、第２の酸化物半導体膜１０８ｂ上のドレイン電極として機能する導電膜１１２ｂと、が形成される。また、酸化物半導体膜１０８は、第１の酸化物半導体膜１０８ａと、第２の酸化物半導体膜１０８ｂとの積層構造となる（図５（Ｂ）参照）。
また、第２の酸化物半導体膜１０８ｂ、及び導電膜１１２ａ、１１２ｂ上から、薬液を塗布し、第２の酸化物半導体膜１０８ｂの表面（バックチャネル側）を洗浄してもよい。
該洗浄の方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、第２の酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、該洗浄は、必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりも膜厚の薄い第２の領域が形成される。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１６を形成する。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
また、絶縁膜１１６を形成する工程は、ＰＥＣＶＤ装置にて１８０℃以上３５０℃以下の温度で実施され、トランジスタ１００の作製工程中において、絶縁膜１１６を形成する工程の温度が最も高くなると好ましい。例えば、絶縁膜１１６を形成する温度を３５０℃で実施することで、トランジスタ１００を直接フレキシブル基板等への形成が可能となる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高めることができる。
また、絶縁膜１１４、１１６を成膜した後（別言すると、絶縁膜１１６成膜後、且つ第１のバリア膜１３１成膜前）に、加熱処理を行ってもよい。該加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
加熱処理を行う場合、絶縁膜１１４、１１６への加熱処理の温度は、代表的には、４００℃まで、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３６０℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
なお、トランジスタ１００を形成する工程において、絶縁膜１１６を形成する温度が最も高くなればよく、絶縁膜１１６の形成する温度と同等の温度の加熱処理を異なる工程で行ってもよい。
次に、絶縁膜１１６上に第１のバリア膜１３１を形成する（図５（Ｃ）参照）。
第１のバリア膜１３１は、酸素と、金属（インジウム、ガリウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上）と、を有する。
また、第１のバリア膜１３１としては、スパッタリング法を用いて形成することができる。第１のバリア膜１３１が薄い場合、絶縁膜１１６から外部に放出されうる酸素を抑制するのが困難になる場合がある。一方で、第１のバリア膜１３１が厚い場合、絶縁膜１１６中に好適に酸素を添加できない場合がある。したがって、第１のバリア膜１３１の厚さとしては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好ましい。第１のバリア膜１３１の一例としては、酸化窒化タンタル膜、酸化チタン膜、インジウム錫酸化物（以下ＩＴＯともいう）膜、酸化アルミニウム膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比））等）を用いることができる。本実施の形態では、第１のバリア膜１３１として、厚さ５ｎｍの酸化シリコンを添加したインジウム錫酸化物（以下ＩＴＳＯと呼ぶ）を用いる。
次に、第１のバリア膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１４０を添加する（図６（Ａ）参照）。なお、図中において、絶縁膜１１４、１１６中に添加される酸素を酸素１４０ａと模式的に表している。
第１のバリア膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１４０を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、酸素１４０を添加する際に、基板側にバイアスを印加することで効果的に酸素１４０を絶縁膜１１４、１１６及び酸化物半導体膜１０８に添加することができる。上記バイアスとしては、例えば、電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。絶縁膜１１６上に第１のバリア膜１３１を設けて酸素を添加することで、第１のバリア膜１３１が絶縁膜１１６から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜１１４、１１６及び酸化物半導体膜１０８により多くの酸素を添加することができる。
また、第１のバリア膜１３１として、酸化アルミニウム、酸化ハフニウム、ＩＧＺＯ膜、または酸化イットリウムをスパッタリング法にて成膜する場合、スパッタリングガスとして、少なくとも酸素を含むと好ましい。第１のバリア膜１３１形成時において、スパッタリングガスに酸素を用いることで、当該酸素がプラズマ中で酸素ラジカルとなり、当該酸素または当該酸素ラジカルのいずれか一方または双方が、絶縁膜１１６中に添加される場合がある。よって、図６（Ａ）に示す酸素１４０を添加する工程を行わなくても良い。別言すると、第１のバリア膜１３１の成膜時において、酸素添加処理と、第１のバリア膜１３１の成膜を同時に行うことが可能となる。なお、第１のバリア膜１３１は、第１のバリア膜の成膜時（特に成膜初期）においては、酸素を添加する機能を有するが、第１のバリア膜１３１の形成後においては、酸素をブロックする機能を有する。
次に、エッチャント１４１により、第１のバリア膜１３１を除去する（図６（Ｂ）参照）。
第１のバリア膜１３１の除去方法としては、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。なお、ドライエッチング法の場合には、エッチャント１４１は、エッチングガスであり、ウエットエッチング法の場合には、エッチャント１４１は、薬液である。本実施の形態においては、ウエットエッチング法を用いて、第１のバリア膜１３１を除去する。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図７（Ａ）参照）。
なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜とすることで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は１８０℃以上３５０℃以下にすることで、緻密な膜を形成できるため好ましい。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料として用いて、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
また、第２のバリア膜として機能する、絶縁膜１１８の形成後に加熱処理（４００℃までの温度）を行ってもよい。なお、絶縁膜１１８の形成前の加熱処理、または絶縁膜１１８の形成後の加熱処理によって、絶縁膜１１６に含まれる過剰酸素、または酸素ラジカルを酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜とすることで、絶縁膜１１６に含まれる過剰酸素、または酸素ラジカルを酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
以上の工程で図７（Ｂ）に示すトランジスタ１００を形成することができる。図７（Ｂ）は、図７（Ｃ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図、及び一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
また、図７（Ｃ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図７（Ｃ）と同様に、構成要素の一部を省略して図示する場合がある。
また、トランジスタ１００の酸化物半導体膜は、積層構造を有している。ここで、酸化物半導体膜１０８、及び酸化物半導体膜１０８に接する絶縁膜のバンド構造について、図１０を用いて説明する。
図１０は、絶縁膜１０７、第１の酸化物半導体膜１０８ａ、第２の酸化物半導体膜１０８ｂ、及び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１０７、第１の酸化物半導体膜１０８ａ、第２の酸化物半導体膜１０８ｂ、及び絶縁膜１１４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図１０に示すバンド構造においては、絶縁膜１０７、１１４として酸化シリコン膜を用い、第１の酸化物半導体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、第２の酸化物半導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される金属酸化膜を用いる構成のバンド図である。
図１０に示すように、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、第１の酸化物半導体膜１０８ａと第２の酸化物半導体膜１０８ｂとの界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。
第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂに連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すればよい。
図１０に示す構成とすることで第１の酸化物半導体膜１０８ａがウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が第１の酸化物半導体膜１０８ａに形成されることがわかる。
なお、第２の酸化物半導体膜１０８ｂを形成しない場合、第１の酸化物半導体膜１０８ａには、トラップ準位が形成されうる。一方で、上記積層構造とすることで、当該トラップ準位は、第２の酸化物半導体膜１０８ｂに形成されうる。したがって、第１の酸化物半導体膜１０８ａからトラップ準位を離すことができる。
また、トラップ準位がチャネル領域として機能する第１の酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に遠くなることがあり、トラップ準位に電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位が第１の酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
また、図１０において、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、第１の酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位と、第２の酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、第２の酸化物半導体膜１０８ｂの電子親和力と、第１の酸化物半導体膜１０８ａの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、第１の酸化物半導体膜１０８ａが電流の主な経路となり、チャネル領域として機能する。また、第２の酸化物半導体膜１０８ｂは、チャネル領域が形成される第１の酸化物半導体膜１０８ａを構成する金属元素の一種以上から構成される酸化物半導体膜であるため、第１の酸化物半導体膜１０８ａと第２の酸化物半導体膜１０８ｂとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、第２の酸化物半導体膜１０８ｂは、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。または、第２の酸化物半導体膜１０８ｂには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が第１の酸化物半導体膜１０８ａよりも小さく、伝導帯下端のエネルギー準位が第１の酸化物半導体膜１０８ａの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、第２の酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位が、第１の酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位よりも真空準位に近い材料を用いると好適である。例えば、第２の酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位と、第１の酸化物半導体膜１０８ａの伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
また、第２の酸化物半導体膜１０８ｂは、膜中にスピネル型の結晶構造が含まれないことが好ましい。第２の酸化物半導体膜１０８ｂの膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１２ｂの構成元素が第１の酸化物半導体膜１０８ａへ拡散してしまう場合がある。なお、第２の酸化物半導体膜１０８ｂが後述するＣＡＡＣ−ＯＳである場合、導電膜１１２ａ、１１２ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
第２の酸化物半導体膜１０８ｂの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が第２の酸化物半導体膜１０８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁膜１１４から酸化物半導体膜１０８ｂへの酸素の供給を抑制する膜厚未満とする。例えば、第２の酸化物半導体膜１０８ｂの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、１１２ｂの構成元素が第１の酸化物半導体膜１０８ａへ拡散するのを抑制することができる。また、第２の酸化物半導体膜１０８ｂの膜厚を１００ｎｍ以下とすると、絶縁膜１１４、１１６から第１の酸化物半導体膜１０８ａへ効果的に酸素を供給することができる。なお、第２の酸化物半導体膜１０８ｂの膜厚は、導電膜１１２ａ、１１２ｂを形成する際、または導電膜１１２ａ、１１２ｂの形成後に洗浄する際に一部がエッチングされ、上記の膜厚より薄くなる場合がある。例えば、第２の酸化物半導体膜１０８ｂの膜厚を１０ｎｍとした場合、導電膜１１２ａ、１１２ｂが設けられていない領域の第２の酸化物半導体膜１０８ｂの膜厚は、３ｎｍ以上１０ｎｍ未満となる場合がある。
また、図２に示したトランジスタ７５２の作製工程の一例を以下に説明する。トランジスタ７５２は、酸化物半導体層の積層の上下にゲート電極を有する構造である。
以下の説明では、トランジスタ７５２と同一構造を有するトランジスタ１７０を用いて説明する。また、図９（Ａ）乃至図９（Ｃ）は、図８（Ｂ）に示すトランジスタ１７０の作製工程を説明する断面図である。トランジスタ１７０の工程は、トランジスタ１００のゲート電極上方に第２のゲート電極を設ける工程が追加されている以外ほとんど同一であるため、詳細な説明は省略することとする。
トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の導電膜１２０ａと、絶縁膜１１６上の導電膜１２０ｂと、導電膜１２０ａ上の絶縁膜１１８と、を有する。絶縁膜１１４、１１６は、トランジスタ１７０の第２のゲート絶縁膜としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、導電膜１２０ａは、例えば、表示装置に用いる画素電極と同一工程で形成することもできる。また、トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。
また、図８（Ｂ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１１６に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異なる電位を与えることができる。
また、図８（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、ゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることができる。
なお、トランジスタ１７０のその他の構成については、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
次に、本発明の一態様であるトランジスタ１７０の作製方法について、図９（Ａ）（Ｂ）（Ｃ）を用いて詳細に説明する。なお、図９（Ａ）（Ｂ）（Ｃ）は、半導体装置の作製方法を説明する断面図である。
まず、先に示すトランジスタ１００の作製方法と同様の工程（図３（Ａ）乃至図７（Ａ）に示す工程まで）を行う。
次に、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６の所望の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０４に達するように形成される（図９（Ａ）参照）。
なお、開口部１４２ａ、１４２ｂと開口部１４２ｃは、同じ工程で形成してもよく、異なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同じ工程で形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができる。また、開口部１４２ａ、１４２ｂを複数回に分けて形成してもよい。例えば、絶縁膜１０６、１０７を加工し、その後、絶縁膜１１４、１１６を加工する。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１６上に導電膜１２０を形成する（図９（Ｂ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物、インジウムスズシリコン酸化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形態においては、膜厚１１０ｎｍのＩＴＳＯをスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１１２を所望の形状に加工することで、導電膜１２０ａ、１２０ｂを形成する。
導電膜１２０ａ、１２０ｂの形成方法については、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２０を導電膜１２０ａ、１２０ｂへと加工する。
次に、導電膜１２０ａ、１２０ｂを覆う絶縁膜１１８を形成する。（図９（Ｃ）参照）
以上の工程で図８（Ａ）（Ｂ）に示すトランジスタ１７０を作製することができる。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。例えば、図７（Ａ）（Ｂ）に示すトランジスタ１００を表示装置の画素部のトランジスタに用い、図８（Ａ）（Ｂ）に示すトランジスタ１７０を表示装置のゲートドライバのトランジスタに用いることができる。
また、画素部のコモン電極７７１とドライバのトランジスタの導電膜１２０ｂ（バックゲート電極）を同一工程で作製することができるため、製造工程の短縮ができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の構造について、詳細に説明を行う。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体にチャネルが形成されるトランジスタは、オフ電流が極めて小さいことが知られている。なお、オフ電流とは、トランジスタがオフのとき（ゲート電圧がしきい値電圧よりも十分小さいとき）のドレイン電流をいう。
オフ電流の極めて小さいトランジスタは、表示装置に適用することができる。
例えば、当該トランジスタを表示装置の画素回路などに用いることで、表示装置の消費電力を低減することができる場合がある。また、当該表示装置の使用による、使用者の目の疲労を軽減することができる場合がある。
例えば、従来の表示装置では、静止画の表示時でも、３０Ｈｚ（１秒間に３０回）以上の頻度、好ましくは６０Ｈｚ（１秒間に６０回）以上の頻度で画素の書き換え動作（リフレッシュともいう。）をしなくてはならなかった。そのため、従来の表示装置は、表示する内容が静止画でも消費電力を低減が困難な構成となっていた。静止画の表示とは、例えば、１秒以上、または５秒以上同じ画像が表示されることをいう。
つまり、従来の表示装置の消費電力が高くなる要因の一つは、静止画を表示する場合でも、画素の書き換え動作を頻繁に行わなくてはならなかったことにある。以下に、従来の表示装置が、静止画の表示であっても、画素の書き換え動作を頻繁に行わなくてはならなかった理由を示す。
例えば、液晶表示装置の場合、液晶素子の電位によって、階調を決定する。当該液晶素子には、電荷を保持するための容量素子が接続される。なお、容量素子の容量には、寄生容量も含まれる。
このように、液晶表示装置の場合、階調を決定する電位の保持に容量素子が用いられる。従って、当該容量素子に蓄えられた電荷のリークによって、表示装置の階調の変化が起こることが、従来の表示装置において画素の書き換え動作を頻繁に行わなくてはならなかった理由の一つである。
また、従来の表示装置では、使用者の目の疲労が大きかった可能性がある。従来の表示装置では、頻繁に書き換え動作を行うことで表示のちらつきの軽減を図っているが、十分とはいえず、書き換え動作間に生じる階調の変化を無視できなかった。使用者の目の疲労は、表示のちらつきによって生じている可能性がある。
以上を鑑み、本発明の一態様に係る表示装置について、以下に示す。
表示装置を使用時の使用者の目の疲労を低減するためには、表示のちらつきを軽減すればよい。表示のちらつきを低減するためには、１フレーム内の階調の変化を小さくすればよい。また、静止画を表示する際は、１フレームの期間を長くすること（書き換え動作の頻度を低減すること）によって、消費電力を低減することができる。従って、書き換え動作の頻度を低減しつつ、１フレーム内の階調の変化を小さくするためには、容量素子からの電荷のリークを低減すればよいことがわかる。
容量素子には、例えば、電荷を注入するためのトランジスタが接続されており、当該トランジスタのオフ電流が当該容量素子からの電荷のリークの一つの要因となる。従って、容量素子と接続しているトランジスタを、オフ電流が極めて小さいトランジスタに置き換えることで、容量素子からの電荷のリークを極めて小さくできる場合がある。
液晶表示装置の画素回路にオフ電流の極めて小さいトランジスタを用いた場合、容量素子からの当該トランジスタを介した電荷のリークはほとんどなくなり、液晶素子を介した電荷のリークが主となる。従って、液晶素子のリーク電流にもよるが、当該液晶表示装置は、例えば、中間調を表示した場合、書き換え動作が１０Ｈｚ（１秒間に１０回）以上、５Ｈｚ（１秒間に５回）以上、１Ｈｚ（１秒間に１回）以上または０．２Ｈｚ（５秒間に１回）以上の頻度であれば、１フレーム内の階調の変化は、２５６階調中で１階調未満となる。
以上に示したように、表示装置の画素回路などにオフ電流の極めて小さいトランジスタを用いることで、静止画を表示する際に書き換え動作の頻度を低減することができる。静止画を表示する際に書き換え動作の頻度を低減することができるため、従来の表示装置と比べて消費電力の低減された表示装置とすることができる。また、１フレーム内の階調の変化を小さくできるため、従来の表示装置と比べて表示のちらつきの軽減された、目の疲労の少ない表示装置とすることができる。
換言すると、本発明の一態様に係る液晶表示装置は、例えば、中間調を表示した場合、書き換え動作が１０Ｈｚ以上、５Ｈｚ以上、１Ｈｚ以上または０．２Ｈｚ以上の頻度で駆動させたときの１フレーム内の階調の変化が、２５６階調中で１階調未満となる液晶表示装置である。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１１を用いて説明を行う。
図１１（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図１１（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図１１（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図１１（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図１１（Ａ）に示す複数の画素回路５０１は、例えば、図１１（Ｂ）に示す構成とすることができる。
図１１（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタ１００を適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１１（Ｂ）の画素回路５０１を有する表示装置では、例えば、図１１（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図１２を用いて説明を行う。
本発明を適用可能な電子機器の一例として、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音楽再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１２に示す。
図１２（Ａ）は、表示部を有する携帯情報端末１４００を示している。携帯情報端末１４００は、筐体１４０１に表示部１４０２及び操作ボタン１４０３が組み込まれている。本発明の一態様の液晶表示装置は、表示部１４０２に用いることができる。
図１２（Ｂ）は、携帯電話機１４１０を示している。携帯電話機１４１０は、筐体１４１１に表示部１４１２、操作ボタン１４１３、スピーカー１４１４、及びマイク１４１５が組み込まれている。本発明の一態様の液晶表示装置は、表示部１４１２に用いることができる。
図１２（Ｃ）は、音楽再生装置１４２０を示している。音楽再生装置１４２０は、筐体１４２１に表示部１４２２、操作ボタン１４２３、アンテナ１４２４が組み込まれている。またアンテナ１４２４からは、無線信号により情報を送受信することができる。本発明の一態様の液晶表示装置は、表示部１４２２に用いることができる。
表示部１４０２、表示部１４１２及び表示部１４２２は、タッチ入力機能を有しており、表示部１４０２、表示部１４１２及び表示部１４２２に表示された表示ボタン（図示せず）を指などで触れることで、画面操作や、情報を入力することができる。
先の実施の形態に示した液晶表示装置を表示部１４０２、表示部１４１２及び表示部１４２２に用いることで、表示品位の向上が図られた表示部１４０２、表示部１４１２及び表示部１４２２とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上記実施の形態３で説明したリフレッシュ動作の頻度（リフレッシュレートとも呼ぶ）を低減する意義に関して説明を行う。リフレッシュレートを低減すると消費電力の低減を図るだけでなく、目の疲労を軽減することができる。
目の疲労には、神経系の疲労と、筋肉系の疲労の２種類がある。神経系の疲労は、長時間液晶表示装置の発光、点滅画面を見続けることで、その明るさが眼の網膜や神経、脳を刺激して疲れさせるものである。筋肉系の疲労は、ピント調節のときに使用する毛様体の筋肉を酷使することにより疲れさせるものである。
従来の液晶表示装置の表示では、１秒間に６０回の画像の書き換えが行われている。このような画面を長時間見続けることにより、使用者の眼の網膜や神経、脳を刺激して眼の疲労が引き起こされるおそれがあった。
本発明の一態様では、フレーム周波数を１Ｈｚ以下として静止画像を表示する画素を有し、画素は、液晶層を有し、液晶層は、誘電率の異方性が２以上３．８以下とする。そのため、リフレッシュレートを低減した場合のフリッカーを抑制することができる。
本発明の一態様では、液晶表示装置の画素部に、酸化物半導体を用いたトランジスタ、例えば、ＣＡＡＣ−ＯＳを用いたトランジスタを適用する。当該トランジスタのオフ電流は、極めて小さいため、フレーム周波数を下げても、液晶表示装置の輝度の維持が可能となる。
つまり、例えば、５秒間に１回の画像の書き換えが可能となるため、極力長い時間同じ映像を見ることが可能となり、使用者に視認される画面のちらつきが低減される。これにより、使用者の眼の網膜や神経、脳の刺激が低減され、神経系の疲労が軽減される。
また、１画素のサイズが大きい場合（例えば精細度が１５０ｐｐｉ未満の場合）、液晶表示装置に表示された文字はぼやけてしまう。液晶表示装置に表示されたぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動いているにもかかわらず、ピントが合わせづらい状態が続くことになり、目に負担をかけてしまうおそれがあった。
これに対し、本発明の一態様にかかる液晶表示装置では、１画素のサイズが小さく高精細な表示が可能となるため、緻密で滑らかな表示とすることができる。これにより、毛様体の筋肉が、ピントを合わせやすくなるため、使用者の筋肉系の疲労が軽減される。
また、画像を素早く切り替えて表示すると、使用者の目の疲労を誘発する場合がある。例えば、著しく異なる場面が切り換わる動画像や、異なる静止画を切り換える場合などが含まれる。
異なる画像を切り替えて表示する際には、瞬間的に表示を切り換えるのではなく、緩やかに（静かに）、自然に画像を切り替えて表示することが好ましい。
例えば、異なる第１の画像から第２の画像に表示を切り替える場合、第１の画像と第２の画像の間に第１の画像がフェードアウトする画像または／及び第２の画像がフェードインする画像を挿入すると好ましい。また、第１の画像がフェードアウトすると同時に、第２の画像がフェードインする（クロスフェードともいう）ように、両者の画像を重ね合わせた画像を挿入してもよく、第１の画像が第２の画像に次第に変化する様子を表示する動画（モーフィングともいう）を挿入しても良い。
具体的には、第１の静止画像を低いリフレッシュレートで表示し、続いて画像の切り替えのための画像を高いリフレッシュレートで表示した後に、第２の静止画像を低いリフレッシュレートで表示する。
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標としては、調節時間や調節近点距離などが知られている。
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケート等がある。
本発明の一態様によれば、目に優しい液晶表示装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態１に示した図２の構成と一部異なる例を図１４に示す。なお、図２と同一の箇所には同じ符号を用いて説明し、詳細な説明は省略することとする。
本実施の形態では、平坦化絶縁膜７７０をトランジスタ７５０上に設ける例である。
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。
また、平坦化絶縁膜７７０上にコモン電極７７１が設けられ、その上に絶縁膜７９２を有している。絶縁膜７９２上に画素電極として機能する導電膜７７２を有している。容量は、導電膜７７２とコモン電極７７１と、それらの間に挟まれる絶縁膜７９２を誘電体として形成される。
また、図１４においてはコモン電極７７１と、導電膜７７３とが異なる工程で形成される構成である。従って、図２の構成と比べて製造工程数が増加する。また、平坦化絶縁膜７７０を形成するため、図２の構成と比べて製造工程数が増加する。
また、平坦化絶縁膜７７０の膜厚を薄くすれば、導電膜７７３と同じ工程でコモン電極を絶縁膜７６６上に形成し、平坦化絶縁膜７７０及び絶縁膜７６８を誘電体として導電膜７７２と容量を形成する構成としてもよい。なお、絶縁膜７６４上に絶縁膜７６６が積層され、絶縁膜７６６上に絶縁膜７６８が形成され、絶縁膜７６８上に平坦化絶縁膜７７０が形成されている。図１４においては、絶縁膜７６４と絶縁膜７６６の界面を点線で図示しているが、成膜条件が一部異なるだけであり、連続成膜するため図示しない場合もある。図１４においてトランジスタ７５０は、図７のトランジスタ１００に相当しており、それぞれ絶縁膜７０３は絶縁膜１０６に、絶縁膜７６４は絶縁膜１１４に、絶縁膜７６６は絶縁膜１１６、絶縁膜７６８は絶縁膜１１８に相当する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態１に示した図２の構成と一部異なる例を図１５に示す。なお、図２と同一の箇所には同じ符号を用いて説明し、詳細な説明は省略することとする。
本実施の形態では、画素部のトランジスタ７５０にもバックゲートとなる導電膜７９３を有し、コモン電極７７１と容量線７０９との接続構成が一部異なり、接続部７１１での接続構成が異なる例である。
導電膜７９３は、導電膜７７３と同一工程で形成することができ、工程数の増加なく設けることができる。
また、導電膜７９４は、導電膜７７２と同一工程で形成され、コモン電極７７１と容量線７０９とをコンタクトホールを介して電気的に接続する機能を有する。
また、接続部７１１においては、導電膜７９５は、導電膜７７２と同一工程で形成され、接続電極７７７と導電膜７７３とをコンタクトホールを介して電気的に接続する機能を有する。
マスク数を増やすことなく、導電膜７７２と同一工程で形成される導電膜７９４、７９５を用いて他の配線（例えば、接続電極７７７、導電膜７７３など）と電気的に接続することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、実施の形態１に示した図２の構成と一部異なる例を図１６に示す。なお、図２と同一の箇所には同じ符号を用いて説明し、詳細な説明は省略することとする。
図１６は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置の例である。
液晶に横電界が掛かるＦＦＳモードなどの液晶パネルは、液晶に縦電界が掛かるＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードなどの液晶パネルに比べて、押圧によりセルギャップが多少変化しても、液晶の配向が乱れにくい。横電界モードの液晶パネルでは、トランジスタが形成された素子基板に対向する対向基板に電極が存在しない。
ＦＦＳモードの液晶表示装置は、画素電極として機能する導電膜７７２にスリット状の開口部を有し、該開口部において画素電極及びコモン電極７７１で生じる電界を液晶に印加することで、液晶分子の配向を制御する。
ＦＦＳモードの液晶表示装置は、高開口率であり、広い視野角を得ることができると共に画像コントラストを改善できるという効果がある。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、実施の形態１に示した図２の構成と一部異なる例を図１７に示す。なお、図２と同一の箇所には同じ符号を用いて説明し、詳細な説明は省略することとする。
容量素子７９０は、一つの共通電極に２つの容量形成領域が形成され、それぞれ一対の電極間に誘電体を有する構造である。一つの共通電極に２つの容量形成領域が形成された構成は第１の容量素子と第２の容量素子を重ねた構成とも呼べる。より詳しくは、コモン電極７７１の上下に誘電体及び電極をそれぞれ設け、容量形成領域が複数積層されている。第１の容量形成領域の一方の電極としては、画素電極として機能する導電膜７７２を用い、第１の容量形成領域の他方の電極としては、トランジスタ７５２のゲート電極と同一工程で形成されたコモン電極７７１を用いる。また、一対の電極間に挟持される誘電体としては、絶縁膜７９１を用いる。また、第２の容量形成領域の一方の電極としては、コモン電極７７１を用い、第２の容量形成領域の他方の電極としては、低抵抗化された酸化物膜７１８ａ、７１８ｂを用いる。また、導電膜７７２と低抵抗化された酸化物膜７１８ａ、７１８ｂはドレイン電極を介して電気的に接続されており、同電位である。酸化物膜７１８ｂは、窒化シリコン膜などからなる絶縁膜７６８と接して設けられ、低抵抗化されて導電膜として機能する。また、一対の電極間に挟持される誘電体としては、絶縁膜７６８を用いる。絶縁膜７６８、７９１としては、無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、酸化窒化アルミニウム膜などを用いる。
透過型の液晶表示装置とする場合には、導電膜７７２及びコモン電極７７１は可視光において透光性のある導電膜を用いることが好ましい。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。
コモン電極７７１は容量線７０９と電気的に接続されている。
接続電極７１０及び容量線７０９は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。
なお、接続電極７１０及び容量線７０９は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲート電極として機能する導電膜としてもよい。接続電極７１０及び容量線７０９として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、導電膜７７９、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、導電膜７７９、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。導電膜７７９は、画素電極として機能する導電膜７７２と同一材料、同一工程で形成することができる。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
（実施の形態１１）
本実施の形態では、実施の形態１に示した図８、図９の構成と一部異なる例を図１８、図１９に示す。なお、図８、図９と同一の箇所には同じ符号を用いて説明し、詳細な説明は省略することとする。
また、図１７に示したトランジスタ７５２の作製工程の一例を以下に説明する。トランジスタ７５２は、酸化物半導体層の積層の上下にゲート電極を有する構造である。
以下の説明では、トランジスタ７５２と同一構造を有するトランジスタ１７０を用いて説明する。また、図１９（Ａ）乃至図１９（Ｃ）は、図１８（Ｂ）に示すトランジスタ１７０の作製工程を説明する断面図である。トランジスタ１７０の工程は、トランジスタ１００のゲート電極上方に第２のゲート電極を設ける工程が追加されている以外ほとんど同一であるため、詳細な説明は省略することとする。
トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。絶縁膜１１４、１１６、１１８は、トランジスタ１７０の第２のゲート絶縁膜としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７０において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。
また、図１８（Ｂ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異なる電位を与えることができる。
また、図１８（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６、１１８を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６、１１８を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、ゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることができる。
なお、トランジスタ１７０のその他の構成については、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
次に、本発明の一態様であるトランジスタ１７０の作製方法について、図１９（Ａ）（Ｂ）（Ｃ）を用いて詳細に説明する。なお、図１９（Ａ）（Ｂ）（Ｃ）は、半導体装置の作製方法を説明する断面図である。
まず、先に示すトランジスタ１００の作製方法と同様の工程（図３（Ａ）乃至図７（Ａ）に示す工程まで）を行う。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０４に達するように形成される（図１９（Ａ）参照）。
なお、開口部１４２ａ、１４２ｂと開口部１４２ｃは、同じ工程で形成してもよく、異なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同じ工程で形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができる。また、開口部１４２ａ、１４２ｂを複数回に分けて形成してもよい。例えば、絶縁膜１０６、１０７を加工し、その後、絶縁膜１１４、１１６、１１８を加工する。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２０を形成する（図１９（Ｂ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物、インジウムスズシリコン酸化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形態においては、膜厚１１０ｎｍのＩＴＳＯをスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１１２を所望の形状に加工することで、導電膜１２０ａ、１２０ｂを形成する。（図１９（Ｃ）参照）
導電膜１２０ａ、１２０ｂの形成方法については、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２０を導電膜１２０ａ、１２０ｂへと加工する。
以上の工程で図１８（Ａ）（Ｂ）に示すトランジスタ１７０を作製することができる。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。例えば、図７（Ａ）（Ｂ）に示すトランジスタ１００を表示装置の画素部のトランジスタに用い、図１８（Ａ）（Ｂ）に示すトランジスタ１７０を表示装置のゲートドライバのトランジスタに用いることができる。
また、画素部のコモン電極７７１とドライバのトランジスタの導電膜１２０ｂ（バックゲート電極）を同一工程で作製することができるため、製造工程の短縮ができる。
１００ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０９ 酸化物半導体膜
１０９ａ 酸化物半導体膜
１０９ｂ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１３１ バリア膜
１３６ａ マスク
１３６ｂ マスク
１３８ エッチャント
１３９ エッチャント
１４１ エッチャント
１４０ 酸素
１４０ａ 酸素
１４２ａ 開口部
１４２ｂ 開口部
１４２ｃ 開口部
１７０ トランジスタ
７００ 表示装置
７０１ 基板
７０２ 画素部
７０３ 絶縁膜
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７０９ 容量線
７１０ 接続電極
７１１ 接続部
７１２ シール材
７１６ ＦＰＣ
７１８ａ 酸化物膜
７１８ｂ 酸化物膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５１ トランジスタ
７５２ トランジスタ
７５３ トランジスタ
７６０ 接続電極
７６６ 絶縁膜
７６８ 絶縁膜
７７１ コモン電極
７７２ 導電膜
７７３ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７７ 接続電極
７７８ 構造体
７７９ 導電膜
７８０ 異方性導電膜
７９０ 容量素子
７９１ 絶縁膜
７９２ 絶縁膜

Claims (5)

  1. 基板上に、第１のトランジスタ及び容量素子を有する画素部と、第２のトランジスタを有する回路部とを有し、
    前記第１のトランジスタは、第１の酸化物半導体膜と、前記第１の酸化物半導体膜と重なる領域を有する第１のゲート電極と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体膜と、前記第１のゲート電極と同じ材料を有し、且つ前記第２の酸化物半導体膜と重なる領域を有する第２のゲート電極と、第１の絶縁膜を介して前記第２の酸化物半導体膜と重なる領域を有する第３のゲート電極と、を有し、
    前記第１のトランジスタと電気的に接続された画素電極を有し、
    前記画素電極の下方に配置され、前記第１の酸化物半導体膜と同じ材料を有する第３の酸化物半導体膜を有し、
    前記第１の絶縁膜と接し、且つ前記第３のゲート電極と同じ材料を有する第１の導電膜を有し、
    前記容量素子は、前記画素電極と、前記第３の酸化物半導体膜と、前記第１の導電膜と、が互いに重なる領域を有し、
    前記第１のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第１のゲート電極と接する領域を有さず、
    前記第２のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第３のゲート電極と接する領域を有する表示装置。
  2. 基板上に、第１のトランジスタ及び容量素子を有する画素部と、第２のトランジスタを有する回路部とを有し、
    前記第１のトランジスタは、第１の酸化物半導体膜と、前記第１の酸化物半導体膜と重なる領域を有する第１のゲート電極と、前記第１の酸化物半導体膜と電気的に接続されたソース電極及びドレイン電極と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体膜と、前記第１のゲート電極と同じ材料を有し、且つ前記第２の酸化物半導体膜と重なる領域を有する第２のゲート電極と、第１の絶縁膜を介して前記第２の酸化物半導体膜と重なる領域を有する第３のゲート電極と、を有し、
    前記ソース電極上及び前記ドレイン電極上に位置し、開口部を有する第２の絶縁膜を有し、
    前記第２の絶縁膜上に位置し、且つ前記ソース電極又は前記ドレイン電極と電気的に接続された画素電極を有し、
    前記第２の絶縁膜の下方に位置し、前記第１の酸化物半導体膜と同じ材料を有する第３の酸化物半導体膜を有し、
    前記第１の絶縁膜と接し、且つ前記第３のゲート電極と同じ材料を有する第１の導電膜を有し、
    前記第３の酸化物半導体膜は、前記開口部と重なり、且つ前記容量素子の電極としての機能を有する第１の領域を有し、
    前記第１の導電膜は、前記第１の領域と重なり、且つ前記容量素子の電極としての機能を有する第２の領域を有し、
    前記画素電極は、前記第１の領域と重なり、且つ前記容量素子の電極としての機能を有する第３の領域を有し、
    前記第１のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第１のゲート電極と接する領域を有さず、
    前記第２のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第３のゲート電極と接する領域を有する表示装置。
  3. 基板上に、第１のトランジスタ及び容量素子を有する画素部と、第２のトランジスタを有する回路部とを有し、
    前記第１のトランジスタは、第１の酸化物半導体膜と、前記第１の酸化物半導体膜と重なる領域を有する第１のゲート電極と、前記第１の酸化物半導体膜と電気的に接続されたソース電極及びドレイン電極と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体膜と、前記第１のゲート電極と同じ材料を有し、且つ前記第２の酸化物半導体膜と重なる領域を有する第２のゲート電極と、第１の絶縁膜を介して前記第２の酸化物半導体膜と重なる領域を有する第３のゲート電極と、を有し、
    前記第１のトランジスタと電気的に接続された画素電極を有し、
    前記画素電極の下方に配置され、前記第１の酸化物半導体膜と同じ材料を有する第３の酸化物半導体膜を有し、
    前記第１の絶縁膜と接し、且つ前記第３のゲート電極と同じ材料を有する第１の導電膜を有し、
    前記第１の導電膜は、前記ソース電極及び前記ドレイン電極と同じ材料を有する第２の導電膜と電気的に接続され、
    前記容量素子は、前記画素電極と、前記第３の酸化物半導体膜と、前記第１の導電膜と、が互いに重なる領域を有し、
    前記第１のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第１のゲート電極と接する領域を有さず、
    前記第２のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第３のゲート電極と接する領域を有する表示装置。
  4. 基板上に、第１のトランジスタ及び容量素子を有する画素部と、第２のトランジスタを有する回路部とを有し、
    前記第１のトランジスタは、第１の酸化物半導体膜と、前記第１の酸化物半導体膜と重なる領域を有する第１のゲート電極と、前記第１の酸化物半導体膜と電気的に接続されたソース電極及びドレイン電極と、を有し、
    前記第２のトランジスタは、第２の酸化物半導体膜と、前記第１のゲート電極と同じ材料を有し、且つ前記第２の酸化物半導体膜と重なる領域を有する第２のゲート電極と、第１の絶縁膜を介して前記第２の酸化物半導体膜と重なる領域を有する第３のゲート電極と、を有し、
    前記ソース電極上及び前記ドレイン電極上に位置し、開口部を有する第２の絶縁膜を有し、
    前記第２の絶縁膜上に位置し、且つ前記ソース電極又は前記ドレイン電極と電気的に接続された画素電極を有し、
    前記第２の絶縁膜の下方に位置し、前記第１の酸化物半導体膜と同じ材料を有する第３の酸化物半導体膜を有し、
    前記第１の絶縁膜と接し、且つ前記第３のゲート電極と同じ材料を有する第１の導電膜を有し、
    前記第１の導電膜は、前記ソース電極及び前記ドレイン電極と同じ材料を有する第２の導電膜と電気的に接続され、
    前記第３の酸化物半導体膜は、前記開口部と重なり、且つ前記容量素子の電極としての機能を有する第１の領域を有し、
    前記第１の導電膜は、前記第１の領域と重なり、且つ前記容量素子の電極としての機能を有する第２の領域を有し、
    前記画素電極は、前記第１の領域と重なり、且つ前記容量素子の電極としての機能を有する第３の領域を有し、
    前記第１のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第１のゲート電極と接する領域を有さず、
    前記第２のトランジスタのチャネル長方向の断面視において、前記第１の絶縁膜は、前記第３のゲート電極と接する領域を有する表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のトランジスタは、シングルゲートトランジスタである表示装置。
JP2016024223A 2015-02-13 2016-02-11 表示装置 Active JP6758844B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015026867 2015-02-13
JP2015026947 2015-02-13
JP2015026867 2015-02-13
JP2015026947 2015-02-13

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020147331A Division JP2021002053A (ja) 2015-02-13 2020-09-02 表示装置

Publications (3)

Publication Number Publication Date
JP2016153885A JP2016153885A (ja) 2016-08-25
JP2016153885A5 JP2016153885A5 (ja) 2019-03-22
JP6758844B2 true JP6758844B2 (ja) 2020-09-23

Family

ID=56622382

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2016024223A Active JP6758844B2 (ja) 2015-02-13 2016-02-11 表示装置
JP2020147331A Withdrawn JP2021002053A (ja) 2015-02-13 2020-09-02 表示装置
JP2022038008A Active JP7073594B1 (ja) 2015-02-13 2022-03-11 半導体装置
JP2022078101A Active JP7145354B2 (ja) 2015-02-13 2022-05-11 表示装置
JP2022147804A Active JP7274656B2 (ja) 2015-02-13 2022-09-16 表示装置
JP2023075379A Withdrawn JP2023113611A (ja) 2015-02-13 2023-05-01 半導体装置
JP2024014605A Active JP7596571B2 (ja) 2015-02-13 2024-02-02 表示装置
JP2024206055A Pending JP2025028983A (ja) 2015-02-13 2024-11-27 表示装置

Family Applications After (7)

Application Number Title Priority Date Filing Date
JP2020147331A Withdrawn JP2021002053A (ja) 2015-02-13 2020-09-02 表示装置
JP2022038008A Active JP7073594B1 (ja) 2015-02-13 2022-03-11 半導体装置
JP2022078101A Active JP7145354B2 (ja) 2015-02-13 2022-05-11 表示装置
JP2022147804A Active JP7274656B2 (ja) 2015-02-13 2022-09-16 表示装置
JP2023075379A Withdrawn JP2023113611A (ja) 2015-02-13 2023-05-01 半導体装置
JP2024014605A Active JP7596571B2 (ja) 2015-02-13 2024-02-02 表示装置
JP2024206055A Pending JP2025028983A (ja) 2015-02-13 2024-11-27 表示装置

Country Status (2)

Country Link
US (1) US10249644B2 (ja)
JP (8) JP6758844B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6758844B2 (ja) * 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
KR20180010205A (ko) 2015-05-22 2018-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
CN115857237A (zh) 2016-09-12 2023-03-28 株式会社半导体能源研究所 显示装置及电子设备
US20180145096A1 (en) 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN108761933B (zh) * 2018-05-28 2021-07-27 武汉华星光电技术有限公司 阵列基板、液晶显示器及阵列基板的制造方法
US20210093190A1 (en) * 2019-09-30 2021-04-01 Alcon Inc. Ocular aberrometer systems and methods

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR101311337B1 (ko) * 2006-10-20 2013-09-25 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101375831B1 (ko) 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP2010177223A (ja) * 2009-01-27 2010-08-12 Videocon Global Ltd 液晶表示装置及びその製造方法
CN102473733B (zh) * 2009-07-18 2015-09-30 株式会社半导体能源研究所 半导体装置以及制造半导体装置的方法
WO2011010545A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI700810B (zh) * 2009-08-07 2020-08-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN102656691B (zh) * 2009-12-28 2015-07-29 株式会社半导体能源研究所 存储器装置和半导体装置
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5505032B2 (ja) * 2010-03-30 2014-05-28 大日本印刷株式会社 アクティブマトリクス型駆動基板、その製造方法及び表示装置
KR20130055607A (ko) 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101482627B1 (ko) * 2010-06-07 2015-01-14 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조 방법
KR20120042029A (ko) * 2010-10-22 2012-05-03 삼성모바일디스플레이주식회사 표시 장치 및 그 제조 방법
CN103765306B (zh) * 2011-08-10 2016-08-31 夏普株式会社 液晶显示装置和液晶显示装置的制造方法
TWI642193B (zh) 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP2014032983A (ja) * 2012-08-01 2014-02-20 Sony Corp 半導体装置、表示装置および電子機器
DE112013003841T5 (de) 2012-08-03 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6317059B2 (ja) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR102050401B1 (ko) * 2012-11-20 2019-11-29 엘지디스플레이 주식회사 디스플레이 장치 및 그 제조방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9673267B2 (en) * 2013-03-26 2017-06-06 Lg Display Co., Ltd. Organic light emitting diode display device having a capacitor with stacked storage electrodes and method for manufacturing the same
TWI679772B (zh) * 2013-05-16 2019-12-11 日商半導體能源研究所股份有限公司 半導體裝置
CN103293790B (zh) 2013-05-27 2016-01-06 京东方科技集团股份有限公司 像素单元及其制备方法、阵列基板、显示装置
KR20240090743A (ko) 2015-02-04 2024-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제조 방법, 또는 반도체 장치를 포함하는 표시 장치
JP6758844B2 (ja) * 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
JP2022075800A (ja) 2022-05-18
JP7145354B2 (ja) 2022-09-30
JP2022176225A (ja) 2022-11-25
JP2022116032A (ja) 2022-08-09
JP2024045396A (ja) 2024-04-02
JP2016153885A (ja) 2016-08-25
JP2021002053A (ja) 2021-01-07
JP7274656B2 (ja) 2023-05-16
US10249644B2 (en) 2019-04-02
JP7073594B1 (ja) 2022-05-23
US20160240562A1 (en) 2016-08-18
JP7596571B2 (ja) 2024-12-09
JP2023113611A (ja) 2023-08-16
JP2025028983A (ja) 2025-03-05

Similar Documents

Publication Publication Date Title
JP7073594B1 (ja) 半導体装置
JP7607074B2 (ja) 半導体装置の作製方法
JP6866432B2 (ja) 半導体装置
JP7483956B2 (ja) 半導体装置の作製方法
JP7275189B2 (ja) 半導体装置
JP7008781B2 (ja) 表示装置
JP7293282B2 (ja) 半導体装置
JP6423586B2 (ja) 液晶表示装置
JP6818097B2 (ja) トランジスタの作製方法
JP2022027808A (ja) 半導体装置
JP2016066046A (ja) 表示装置、該表示装置を有する表示モジュール、及び該表示装置または該表示モジュールを有する電子機器
JP2020190734A (ja) 表示装置
JP2014142623A (ja) 表示装置
JP6942486B2 (ja) 半導体装置および表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200902

R150 Certificate of patent or registration of utility model

Ref document number: 6758844

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250