KR100857455B1 - 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 산화물 반도체막의 패터닝 과정에서 반도체막의 표면을 포토레지스터(photoresistor: PR), 포토레지스터 스트리퍼(PR stripper) 등으로부터 보호하기 위하여, 반도체막을 형성한 후 원자층 증착법을 이용하여 보호막(protection layer)으로서의 보호 절연막을 형성한 후 반도체막과 보호 절연막을 동일한 마스크를 사용하여 패터닝하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 일실시 형태의 박막 트랜지스터의 제조 방법은, 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 산화물 반도체막을 증착하는 단계; 원자층 증착법을 이용하여 상기 산화물 반도체막 상에 상기 산화물 반도체막을 보호하는 보호 절연막을 증착하는 단계; 상기 반도체막과 상기 보호 절연막을 동시에 패터닝하는 단계; 상기 패터닝된 보호 절연막 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다. 이에 따라, 트랜지스터의 누설전류(off- current)를 줄일 수 있고 이동도를 향상시킬 수 있고, 또한 서브쓰레홀드 스윙(sub-threshold swing) 값을 줄일 수 있다. 또한, 상기 보호막으로서의 보호 절연막을 하부 게이트 전극 구조에 이용하는 경우에는 환경으로부터 소자를 보호하는 역할을 수행할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
산화물 박막 트랜지스터, 원자층 증착법, 산화물 반도체막 보호막
Description
도 1a는 본 발명에 따라 제조된 상부 게이트 박막 트랜지스터의 개략적인 측단면도이고, 도 1b는 도 1a의 상부 게이트 박막 트랜지스터의 제조 공정을 나타내는 제조 블록도이다.
도 2a는 본 발명에 따라 제조된 하부 게이트 구조의 박막 트랜지스터의 개략적인 측단면도이고, 도 2b는 도 2a의 하부 게이트 구조의 박막 트랜지스터의 제조 공정을 나타내는 제조 블록도이다.
도 3a는 보호막으로서의 보호 절연막이 없는 박막트랜지스터의 전기적 특성을 나타내는 그래프이고, 도 3b는 본 발명에 따라 보호 절연막을 포함하는 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
** 도면의 주요 부분에 대한 부호의 설명 **
1: 기판 2: 소스 및 드레인 전극
3: 반도체막 4: 보호 절연막
5: 게이트 절연막 6: 게이트 전극
본 발명은 반도체막과 게이트 절연막을 포함하는 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 산화물 반도체막의 패터닝 과정에서 반도체막의 표면을 포토레지스터(photoresistor: PR), 포토레지스터 스트리퍼 (PR stripper)등으로부터 보호하기 위하여 반도체막을 형성한 후, 반도체막상에 보호 절연막을 보호막(protection layer)으로 30 ~ 1000Å이하로 형성하고, 상기 반도체막과 보호 절연막을 동일한 마스크를 사용하여 패터닝하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법에 관한 것이다. 본 발명에서 보호막 역할을 수행하는 보호 절연막의 형성은 하부게이트 트랜지스터 구조 혹은 상부 게이트 트랜지스터 모두에 적용 가능한 것으로 보호 절연막은 반도체막과 연속으로 증착할 수도 있고 혹은 연속공정인 아닌 공기 중에 노출한 후에 증착하여도 된다.
최근 장소 및 시간에 구애 받지 않고 사용할 수 있는 전자 소자의 개발 요구가 증가하고 있으며, 특히 특성이 우수한 투명성을 갖는 반도체막을 이용한 박막 트랜지스터의 개발이 관심을 끌고 있다.
현재까지 공개된 투명 트랜지스터 중에서 이동도(mobility) 특성이 가장 우 수한 것은 일본의 호소노(hosono) 그룹에서 사이언스(Science, vol. 300, p.1269, 2003)에 발표한 InGaO3(ZnO)5 반도체를 이용한 트랜지스터이다. 그 외, Wager 등은 ZnO를 반도체로 사용한 트랜지스터를 Applied. Phys. Lett, vol 82, p.733, 2003에 발표하였으며, 일본의 M. Kawasaki 등은 미국 특허 US 6563174 B2에서 ZnO, MgZnO, CadZnO 등의 반도체를 포함하고, 무기물 이중 절연막 구조를 갖는 투명 트랜지스터 기술에 대해 개시하였다.
지금까지 공개된 투명 트랜지스터의 제조 공정은 거의 단위소자 제조를 위한 것으로서, 리프트 오프(lift-off) 또는 새도우 마스크(shadow mask)를 사용하여 패터닝하는 것이 대부분이다. 그러나 상기와 같은 트랜지스터 제조 공정은 실제 양산 기술에는 적용할 수 없는 기술로, 일반적으로 어레이를 제조하는 경우에는 습식/건식 식각(wet/dry-etching)과 포토 리소그라피 등의 공정을 이용한다. 습/건식 식각(wet/dry-etching)과 포토 리소그라피 등의 공정을 이용하여 트랜지스터 어레이를 제조하는 경우에는 리프트 오프(lift-off) 또는 새도우 마스크(shadow mask) 등을 사용하여 트랜지스터 어레이를 제조하는 경우에 달성할 수 있는 특성과 동일한 특성을 얻기 어렵다.
이에 따라, 실제 양산에 적용 가능한 기술이 개발되고 있으며, 양산에 적용할 수 있는 기술로 개발된 트랜지스터로는 본 발명자에 의해 “원자층 증착법을 이용하여 형성한 ZnO를 반도체막으로 사용하고 습식식각 공정으로 패터닝한 트랜지스 터 어레이”가 개발되어 2005년에 발표되었으며(IDW proceeding), 그 외에 일본의 고치 대학(2006, SID proceeding)과 LG 전자(2006, IDW proceeding) 등에 의하여 스퍼터로 형성한 산화물 반도체층을 포함하는 트랜지스터 어레이가 개발 발표되었다.
일반적으로 트랜지스터는 절연막과 반도체막의 계면 특성에 의해 거의 대부분의 소자 특성이 결정지어지기 때문에 우수한 계면 특성 확보가 가장 중요하다. 특히 ZnO를 반도체막으로 포함하는 산화물 트랜지스터의 제조에 있어서는, 공기 중의 물의 흡착 또는 후속 공정으로 도핑되는 수소 등이 ZnO막 내에 낮은 에너지 준위의 도너(shallow donor)로 작용하며, 이에 의해 반도체막 내에 캐리어양이 증가하면서 트랜지스터의 누설전류(off-current) 증가를 야기한다. 특히, 산화물 반도체막의 경우 패터닝 공정에서 산화물 반도체막의 표면이 포토레지스터 혹은 포토레지스터 스트리퍼 등에 노출 시, 표면 특성 악화가 심각하여 트랜지스터의 특성이 많이 악화된다.
일본의 고치 대학에서는 2006년 SID 학회에서 반도체막과 절연막을 연속 증착하는 공정으로 반도체막과 절연막의 계면을 보호하는 방법으로 ‘ZnO 반도체막을 포함하는 트랜지스터 어레이’를 발표하였다. 이들은 소스 및 드레인이 형성된 기판 상에 스퍼터를 이용하여 ZnO를 50㎚ 증착하고, 진공을 유지한 상태에서 연속 공정으로 PECVD를 이용하여 SiN를 50㎚ 형성한 후에 건식식각방법을 통하여 SiN를 먼저 패터닝한 후에 SiN를 하드 마스크로 이용하여 ZnO를 습식 식각 방법(wet etching)으로 패터닝하였다. 그 다음, 제2 절연막으로 SiN를 PECVD로 증착하여 절 연특성을 확보한 후 게이트 전극을 형성함으로써 트랜지스터 어레이를 확보하였다. 그러나 전술한 공정의 경우에는 SiN 공정 시 사용되는 수소 플라즈마로 인하여 수소의 도핑을 피할 수 없으며, 이는 ZnO 박막 트랜지스터의 열화를 심각하게 야기시킨다는 단점이 있다.
따라서, 본 발명은 전술한 모든 문제점을 해결할 뿐만 아니라 상부 게이트 구조는 물론이고 하부 게이트 구조의 박막 트랜지스터에서도 모두 적용가능하게 하기 위해 안출된 발명으로, 본 발명의 목적은 ZnO 반도체막 또는 다른 산화물 반도체막을 포함하는 박막 트랜지스터를 제조할 때 반도체막상에 반도체막을 보호하는 역할을 수행하는 보호 절연막을 형성함으로써 반도체막상에 포토레지스터 혹은 포토레지스터 스트리퍼가 표면에 직접 닿는 것을 방지하는 박막 트랜지스터 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 산화물 박막 트랜지스터 형성 시 반도체막에 도너 (donor)로서 작용 가능한 원소의 도핑을 최대한 억제시킴으로써 안정하고 우수한 특성의 박막 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 물리적으로 반도체막을 보호할 수 있는 두께를 갖는 보호 절연막을 원자층 증착법으로 치밀하게 형성함으로써, 식각 또는 그 외의 다른 후속 공정 등으로 인한 산화물 반도체막의 손상을 방지하는 박막 트랜지스터의 제조방법을 제공하는 것이다.
전술한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 본 박막트랜지스터의 제조방법은 기판 상에 소스 및 드레인 전극을 패터닝하여 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 산화물 반도체막을 증착하는 단계, 원자층 증착법을 이용하여 상기 산화물 반도체막 상에 원자층 증착법을 이용하여 보호 절연막을 증착하는 단계; 상기 반도체막과 상기 보호 절연막을 동시에 동일한 마스크를 이용하여 패터닝하는 단계; 상기 패터닝된 보호 절연막 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 일 측면에 따르면, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 소스, 드레인 전극을 형성하는 단계, 상기 소스, 드레인 전극이 형성된 상기 기판 상에 산화물 반도체막을 형성하는 단계; 원자층 증착법(혹은 유기물 열분해 폴리머라이징 증착법)을 이용하여 상기 산화물 반도체막 상에 상기 산화물 반도체막을 보호하는 보호 절연막을 증착하는 단계; 상기 반도체막과 상기 보호 절연막을 동시에 패터닝하는 단계를 포함한다. 전술한 제조 방법에서 전극의 일부분을 노출시키는 공정은 경우에 따라 한꺼번에 혹은 게이트 절연막 형성 후에 할 수도 있으며 이것은 어레이 구조와 공정에 따라 조금씩 달라질 수 있다.
경우에 따라, 본 박막 트랜지스터의 제조방법은 상기 반도체막을 형성한 다음, 산소 플라즈마를 이용하여 상기 반도체막의 표면을 처리하는 단계를 더 포함할 수 있다. 상기 반도체막을 증착하는 단계에서는 원자층 증착법, 스퍼터링법, 스핀코팅, MOCVD법, 또는 프린팅법 중 하나를 이용한다. 상기 반도체막은 비정질 산화물 반도체막(IGZO) 또는 다결정질 산화물 반도체막(ZnO, ZnSnO, MgZnO, ZnSnO3, ZnSnO4 , SnO2, ZnInO또는 CdZnO)이다.
또한, 상기 보호 절연막을 형성하는 단계는 상기 원자층 증착법으로 상기 보호 절연막 전체 두께의 일부를 증착하는 단계와, 산소 플라즈마 또는 산소/질소 플라즈마로 상기 증착된 보호 절연막 일부의 표면을 처리하는 단계와, 상기 표면 처리된 상기 보호 절연막 상에 상기 보호 절연막 두께의 나머지를 증착하는 단계를 포함한다. 상기 보호 절연막은 30 ~ 1000Å 두께 범위에서 선택적으로 증착되며, 상기 보호 절연막 두께의 일부는 5 ~ 20Å 형성된다. 상기 보호 절연막은 AlOx, HfOx AlON, TiO2, TaOx, SiON, ZrO2, SiOx, Y2O3 중 적어도 하나를 이용한다.
상기 원자층 증착법은 트레블링 웨이브 리액터형 증착법, 리모트 플라즈마 원자층 증착법, 또는 다이렉트 플라즈마 원자층 증착법 중 하나이다. 상기 반도체막과 상기 보호 절연막을 패터닝하는 단계에서는 건식 식각 공정 또는 습식 식각 공정을 이용하여 상기 반도체막과 상기 보호 절연막을 동시에 패터닝한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명한다.
도 1a는 본 발명에 따라 제조된 상부 게이트 박막 트랜지스터(top gate TFT) 의 개략적인 측단면도이고, 도 1b는 도 1a의 상부 게이트 박막 트랜지스터의 제조 공정을 나타내는 제조 블록도이다.
도 1a를 참조하면, 본 박막 트랜지스터는 기판(1) 상에 형성된 소스 전극 및 드레인 전극(2)과, 소스 전극 및 드레인 전극(2) 상에 형성된 반도체막(3)과, 반도체막(3) 상에 형성된 보호 절연막(4)과, 상기 보호 절연막(4) 상에 형성된 게이트 절연막(5), 및 게이트 절연막(5) 상에 형성된 게이트 전극(6)을 포함하는 상부 게이트(top gate) 구조의 박막 트랜지스터이다. 상기 보호 절연막(4)은 반도체막(3)을 보호하는 역할을 수행한다.
이하에서는 도 1b를 참조하여, 상기와 같은 구조로 이루어진 상부 게이트 박막 트랜지스터의 각 구성요소 및 제조 방법을 보다 구체적으로 설명한다.
본 발명에 따른 상부 게이트 박막 트랜지스터를 제조하기 위해서는, 우선, 기판(1)을 준비한다(S1). 기판(1)은 유리, 플라스틱, 금속 포일(foil) 등 다양한 재질로 형성할 수 있다.
기판(1)을 준비한 다음, 기판(1) 상에는 소스 전극 및 드레인 전극(2)을 형성한다(S2). 소스 및 드레인 전극(2)을 형성하기 하기 위해서는, 우선 소스 및 드레인 전극용 금속 박막(미도시)을 증착한다. 소스 및 드레인 전극용 금속 박막으로는 Al, Cr, Au, Ti,및 Ag 등의 금속 및 ITO, IZO, ITZO, ZnO:Al, ZnO:Ga 등의 투명 산화물 중 적어도 하나를 이용하여 단일층 또는 다중층으로 형성하거나 상기 금속과 투명 산화물을 각각 증착한 이중층으로 형성할 수 있다. 이때, 후 공정에서 형성될 반도체막(3)과 접촉하는 부분은 반도체막(3)과 일함수가 유사한 것을 이용하는 것이 바람직하다. 기판(1) 상에 금속 박막이 증착된 다음에는 포토 리소그래피 방법과 에칭 공정을 이용하여 원하는 형태의 소스 및 드레인 전극(2)을 형성한다.
소스 및 드레인 전극(2)이 형성된 다음에는, 소스 및 드레인 전극(2)이 형성된 기판(1) 상에 산화물 반도체막(3)을 증착한다(S3). 산화물 반도체막(3)은 원자층 증착법, 스퍼터링 방법, 스핀코팅, MOCVD법, 또는 프린팅법 중 하나를 이용하여 증착하며, 상기 반도체막(3)은 IGZO 등과 같은 비정질 산화물 또는 ZnO를 포함하는 다결정질 산화물(예를 들면, ZnO, ZnSnO, MgZnO, ZnSnO3, ZnSnO4 , SnO2, ZnInO 또는 CdZnO 중 하나)을 이용한다. 반도체막(3)은 30 ~ 1000Å 두께로 증착하며, 상기 반도체막(3)의 두께가 1000Å을 초과하는 경우에는 반도체막(3) 자체의 전기 저항의 증가로 인하여 박막 트랜지스터의 특성을 저하시킬 수 있기 때문에, 가능한 상기 범위 내에서 증착하는 것이 바람직하다.
반도체막(3)이 증착된 다음에는 원자층 증착법을 이용하여 보호 절연막(4)을 형성한다(S4). 보호 절연막(4)은 진공을 유지한 상태에서 연속 공정으로 형성할 수 있으며 또한 공기 중에 노출한 후에 형성할 수 있다. 상기 보호 절연막(4)은 반도체막(3)을 보호하는 역할을 수행하는 것으로, 알루미나, AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx, ZrOx Y2O3중 적어도 하나를 이용하여 증착한다. 또한 유기물로서는 파릴렌 또는 폴리아크릴레이트를 사용할 수 있다. 보호 절연막(4)은 증착된 각 층을 물리적으로 보호할 수 있는 최소의 두께인 30 ~ 1000Å으로 증착하는 것이 바람직하다. 보호 절연막(4)의 두께가 1000Å을 초과하는 경우에는 증착시 박막 트랜지스터의 Vth(문턱 전압) 이동을 증가시킨다. 또한, 보호 절연막(4)이 1000Å을 초과하는 경우, 후 공정으로 진행될 반도체막(3)과 보호 절연막(4)의 패터닝이 용이하지 않다. 따라서, 보호 절연막(4)은 50 ~ 150Å 두께로 형성하는 것이 가장 바람직하다.
본 발명에서 사용되는 원자층 증착법(ALD: atomic layer deposition)은 일반적으로, 기판의 표면과 화학적인 결합을 이용하여 분자를 표면에 화학흡착 시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있는 증착 방법이다. 원자층 증착법은 트레블링 웨이브 리액터형 증착법(Traveling wave reactor type)과 플라즈마 인핸스드 원자층 증착법(plasma enhanced atomic layer deposition) 등으로 나누어진다. 또한, 플라즈마 인핸스드 원자층 증착법의 경우에는, 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(remote plasma atomic layer deposition down stream plasma ALD)과 다이렉트 플라즈마 원자층 증착법(direct plasma atomic layer deposition)으로 구분할 수 있다. 상기 보호 절연막(4)을 증착하기 위한 원자층 증착법은 특정의 원자층 증착법에 한정되지 않고 다양한 원자층 증착법을 모두 이용할 수 있다. 본 실시 예에서는 플라즈마 원자층 증착법(PEALD: plasma enhanced atomic layer deposition)을 이용한 경우와 트레블링 웨이브타입을 이용한 경우 모두 다 이용할 수 있다. PEALD는 기존의 ALD에 플라즈마를 인가하여 공정온도를 낮추고 전구체와 반응 가스 간의 반응성을 높여 최대한 얇게 박막을 얻을 수 있는 방법으로, 대면적에서도 균일한 두께의 박막을 얻을 수 있다. 또한 산소 전구체로는 물, 산소, 산소플라즈마, 오존, 알코올 등을 사용할 수 있다.
한편, 본 박막 트랜지스터의 제조 방법은 보호 절연막(4)을 형성하기 전에, 반도체막(3) 내의 결함을 제거하기 위해 상기 산화물 반도체막(3)을 산소 플라즈마 처리하는 단계(미도시)를 더 포함할 수 있다. 구체적으로, 상기 보호 절연막(4)을 증착할 때, 보호 절연막(4)의 일부를 증착한 다음, 그 표면을 계면 처리한 다음, 증착할 보호 절연막(4)의 나머지를 증착한다. 예를 들면, 원자층 증착법을 이용한 공정을 10회 이하로 실시하여 보호 절연막(4)을 5 ~ 20Å두께로 형성한 후에 박막 트랜지스터의 성능 향상을 위해 산소 플라즈마 또는 산소/질소 혼합 플라즈마로 계면에 존재하는 산소를 제거한 다음, 보호 절연막(4)의 나머지 두께를 형성한다. 전술한 구성 및 제조 방법으로 보호 절연막(4)을 형성하는 경우, 보호 절연막(4)의 커버력을 향상시킬 수 있어 상대적으로 표면 거칠기가 안 좋은 다결정질 산화물을 이용하여 반도체막(3)을 형성하는 경우에도 계면의 결함을 최소화할 수 있다.
보호 절연막(4)이 증착된 다음에는, 반도체막(3)과 보호 절연막(4)을 동시에 패터닝한다(S5). 반도체막(3)과 보호 절연막(4)을 패터닝할 때는, 습식 식각 또는 건식 식각 중 하나를 이용할 수 있다.
반도체막(3)과 보호 절연막(4)을 패터닝한 다음에는, 보호 절연막(4) 상에 게이트 절연막(5)을 형성한다(S6). 게이트 절연막(5)은 보호 절연막(4)의 누설 전 류를 줄이고 파괴 전압을 높이기 위한 것이다. 원자층 증착법으로 치밀하게 증착된 보호 절연막(4)이 게이트 절연막(5) 공정에서 야기되는 수소 또는 그 이외의 반도체막(3)의 특성을 악화시키는 도펀트 등의 이동을 막아주는 역할을 수행하기 때문에, 게이트 절연막(5)은 재질에 따라 PECVD, 스퍼터링 방법, 원자층 증착법 및 스핀 코팅법 등 다양한 증착 방법으로 증착한다. 게이트 절연막(5)은 무기 절연막, 유기 절연막, 무기 절연막의 이중 구조, 유기/무기 하이브리드 절연막 등을 이용할 수 있으며, 특히, 유기 절연막을 이용하는 경우에는 스핀 코팅 방법을 주로 이용한다. 유기/무기 이중 구조로 절연막을 형성하는 경우에는 플렉서블 박막 트랜지스터 어레이 형성시 구부러짐으로 인해 야기되는 스트레스를 해소할 수 있으며, 또한, 절연막의 공정 온도를 낮춤으로써 플라스틱 기판을 사용할 수 있다.
그 다음 단계에서는 게이트 절연막(5)을 패터닝하여, 소스 및 드레인 전극(2)을 컨택하기 위한 컨택홀(미도시)을 형성한다. 컨택홀이 형성된 다음에는 게이트 절연막(5) 상에 게이트 전극(6)을 형성하기 위해 게이트 전극용 금속 박막을 형성한다. 게이트 전극용 금속 박막이 형성된 다음에는 상기 금속 박막을 포토리소그래피 공정과 에칭 공정을 이용하여 원하는 형태의 게이트 전극(6)으로 패터닝한다(S7). 게이트 전극(6)으로는 ITO, IZO, ITZO, ZnO:Al 및 ZnO:Ga 등과 같은 투명 산화물이나 Ag, Au, Al, Al/Nd, Cr, Al/Cr/Al, Ni 등 저항이 낮은 금속을 한층 혹은 하나이상으로 구성된 이중층을 사용한다.
도 2a는 본 발명에 따라 제조된 하부 게이트 구조의 박막 트랜지스터의 개략 적인 측단면도이고, 도 2b는 도 2a의 하부 게이트 구조의 박막 트랜지스터의 제조 공정을 나타내는 제조 블록도이다.
도 2a 및 도 2b를 참조하면, 하부 게이트 박막 트랜지스터는 기판(1), 게이트 전극(6), 게이트 절연막(5), 소스 및 드레인 전극(2), 반도체막(3) 및 보호 절연막(4)을 포함한다. 본 실시 예는 도 1a 및 도 1b와 게이트 전극의 위치가 다른 하부 게이트 구조의 박막 트랜지스터로 각 구성요소의 역할은 실질적으로 동일하기 때문에, 설명의 편의상 도 1a 및 도 1b와 동일한 역할을 수행하는 구성요소에는 동일한 참조부호를 사용하고, 각 구성 요소에 대한 구체적인 특징은 도 1a 및 도 1의 설명을 참조한다.
이하에서는 도 2b를 참조하여 하부 게이트 박막 트랜지스터를 제조하는 제조 방법을 위주로 설명한다. 하부 게이트 박막 트랜지스터를 제조하기 위해서는, 우선, 기판(1)을 준비한다(S21). 기판(1) 상에는 게이트 전극(6)이 형성된다(S22). 게이트 전극(6) 상에는 게이트 절연막(5)이 형성되고(S23), 게이트 절연막(5) 상에는 소스 전극 및 드레인 전극(2)이 형성된다(S24). 소스 및 드레인 전극(2) 상에는 반도체막(3)이 형성된다(S25).
반도체막(3) 상에는 보호 절연막(4)이 형성된다(S26). 상기 보호 절연막(4)은 진공을 유지한 상태에서 연속 공정으로 또는 공기 중에 노출한 후에 증착할 수 있으며, 보호 절연막(4)은 반도체막(3)을 보호하는 역할을 수행한다. 보호 절연막(4)은 알루미나, AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx, ZrOx, Y2O3 중 적어도 하나를 이용하여 증착한다. 보호 절연막(4)은 증착된 각 층을 물리적으로 보호할 수 있는 최소의 두께인 30 ~ 1000Å으로 증착하는 것이 바람직하다. 또한, 보호 절연막(4)이 1000Å을 초과하는 경우, 후 공정으로 진행될 반도체막(3)과 보호 절연막(4)의 패터닝이 용이하지 않다. 따라서, 보호 절연막(4)은 50 ~ 150Å 두께로 형성하는 것이 가장 바람직하다. 또한, 하부 게이트 박막 트랜지스터를 구성하는 보호 절연막(4)은 소자를 보호하는 패시베이션 역할을 수행한다.
한편, 본 박막 트랜지스터의 제조 방법은 보호 절연막(4)을 형성하기 전에, 반도체막(3) 내의 결함을 제거하기 위해 상기 산화물 반도체막(3)을 산소 플라즈마 처리하는 단계(미도시)를 더 포함할 수 있다. 상기 보호 절연막(4)을 증착할 때, 보호 절연막(4)의 일부를 증착한 다음, 그 표면을 계면 처리한 다음, 증착할 보호 절연막(4)의 나머지를 증착한다.
보호 절연막(4)이 증착된 다음에는, 반도체막(3)과 보호 절연막(4)을 동시에 동일한 마스크를 이용하여 패터닝한다(S27). 반도체막(3)과 보호 절연막(4)을 패터닝할 때는, 습식 식각 또는 건식 식각 중 하나를 이용할 수 있다. 박막 트랜지스터를 제조하는 다른 후속 공정은 일반적인 박막 트랜지스터와 유사 내지 동일하므로 생략한다.
도 3a는 보호 절연막이 없는 경우 박막 트랜지스터의 전기적 특성을 나타내는 그래프이고, 도 3b는 본 발명에 따라 제조된 보호 절연막을 포함하는 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다. 구체적으로, 도 3a 및 도 3b는 W/L = 40/10 인 박막 트랜지스터의 게이트 전극 전압에 따른 S/D 전류량의 전기적 특성을 비교하여 나타내는 그래프이다. 도 3a 및 도 3b에 개시된 바에 따르면, 가로축은 게이트 전압(VG)을 나타내고, 세로축은 드레인 전류(ID)를 나타낸다. 본 실험에 사용된 본 발명에 따른 박막 트랜지스터는 투명 전도체 산화물인 ITO로 형성된 소스 및 드레인 전극(2)과, 150℃에서 플라즈마 인핸스드 원자층 증착법으로 증착한 ZnO 반도체막(3)과, 연속 공정으로 플라즈마 인핸스드 원자층 증착법을 이용하여 90Å 두께의 알루미나로 증착된 보호 절연막(4)과, 250℃에서 원자층 증착법으로 1600Å 두께로 증착된 게이트 절연막(5)과, Al으로 형성된 게이트 전극(6)을 포함한다.
상기 그래프를 통해, 보호 절연막이 없는 도 3a의 경우에는 이동도가 0.385 cm2/V.s, S.S 값은 1.11 V/dec. 인 반면 보호 절연막을 갖는 도 3b의 경우에는 이동도는 8.9 cm2/V.s이고 S.S 는 0.95V/dec. 로 훨씬 우수한 특성을 보임을 알 수 있다. 이 경우 보호 절연막(4)의 구성 원소로 사용된 Al은 ZnO 반도체 박막 내에서 주개(donor)로 작용 가능한 원소이지만, 원자층 증착법에 의하여 ZnO 박막의 표면에 강한 화학적 결합으로 붙들리게 됨으로써 ZnO 반도체막의 극표면에 머물면서 주개로 작용하지 않음을 알 수 있다. 상기 기술은 하부 게이트 박막 트랜지스터에서도 마찬가지로 이동도 및 그 외의 전기적 특성을 향상 시킨다.
본 발명의 기술적 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되 었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 상기 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 구성에 따르면, 산화물 반도체막을 형성하고, 상기 산화물 반도체막 상에 보호막으로서 원자층 증착법으로 증착된 보호 절연막을 성장시킴으로써, 산화물 반도체막과 보호 절연막의 계면을 보호할 수 있고, 이에 의해 박막 트랜지스터의 성능을 향상시킬 수 있다. 이때 보호 절연막은 연속공정을 이용하여 연속적으로 증착할 수도 있고 또는 연속 공정이 아닌 공기 중에 노출시킨 후에 증착시킬 수도 있다.
그러므로, 산화물 반도체막을 직접 패터닝 하기 전에 반도체 박막상에 원자층 증착법을 이용하여 절연막으로서 역할을 할 수 있는 절연막(보호 절연막)으로 보호막을 형성한 후 반도체막 패터닝 마스크를 이용하여 반도체막과 보호막을 식각하면 트랜지스터 소자의 특성을 향상시킬 수 있다. 이러한 방법은 상부 게이트 구조(top gate TFT)에서 뿐만 아니라 하부 게이트 구조(bottom gate TFT) 에서도 동일한 방법으로 적용함으로써 소자의 특성 향상은 물론 하부게이트 구조에서의 소자 보호막(passivation) 형성 역할까지도 가능하다.
또한, 보호 절연막을 원자층 증착법으로 증착함으로써, 반도체막을 열화시킬 수 있는 수소 및 다른 원소가 산화물 반도체막으로 침투하는 것을 막을 수 있다. 게다가, 원자층 증착법은 가장 치밀하게 박막을 증착할 수 있는 증착법 중 하나이므로, 수 나노미터의 아주 얇은 박막 두께로도 물리적으로 충분히 산화물 반도체막을 보호할 수 있어, 박막 트랜지스터의 Vth 이동을 최소로 할 수 있다.
또한, 원자층 증착법을 이용하여 얇은 두께로 보호 절연막과 반도체막을 증착할 수 있기 때문에, 이들을 패터닝할 때 건식 식각 또는 습식 식각으로 동시에 실시할 수 있다.
또한, 본 발명에 따르면, 산소 플라즈마 또는 산소/질소 플라즈마 의해 계면을 처리함으로써, 산화물 박막 트랜지스터에서 흔히 발생 가능한 계면에서의 산소 결함 등을 최소화 할 수 있다. 본 발명에 의해 보호 절연막을 형성하는 경우에는, 거칠기가 좋지 않은 다결정질 반도체막을 형성하여도 보호 절연막이 우수한 커버력을 가지므로 계면의 결함을 최소화 할 수 있다.
Claims (11)
- 기판 상에 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극이 형성된 상기 기판에 산화물 반도체막을 형성하는 단계;원자층 증착법을 이용하여 상기 산화물 반도체막 상에 상기 산화물 반도체막을 보호하는 보호 절연막을 증착하는 단계;상기 반도체막과 상기 보호 절연막을 동시에 패터닝하는 단계;상기 패터닝된 보호 절연막 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 소스, 드레인 전극을 형성하는 단계,상기 소스, 드레인 전극이 형성된 상기 기판 상에 산화물 반도체막을 형성하는 단계;원자층 증착법을 이용하여 상기 산화물 반도체막 상에 상기 산화물 반도체막을 보호하는 보호 절연막을 증착하는 단계;상기 반도체막과 상기 보호 절연막을 동시에 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 반도체막을 형성한 다음, 산소 플라즈마를 이용하여 상기 반도체막의 표면을 처리하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
- 제3항에 있어서,상기 반도체막을 증착하는 단계에서는 원자층 증착법, 스퍼터링법, 스핀코팅, 프린팅 또는 MOCVD 중 하나를 이용하는 박막 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 보호 절연막은 파릴렌 또는 폴리아크릴레이트를 사용하는 박막 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 반도체막은 비정질 산화물 반도체막 또는 다결정질 산화물 반도체막인 박막 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 보호 절연막을 형성하는 단계는a) 원자층 증착법으로 상기 보호 절연막 전체 두께의 일부를 증착하는 단계와,b) 산소 플라즈마 또는 산소/질소 플라즈마로 상기 증착된 보호 절연막의 표면을 처리하는 단계와,c) 상기 표면 처리된 보호 절연막 상에 상기 보호 절연막의 나머지를 증착하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제7항에 있어서,상기 보호 절연막의 전체 두께는 30 ~ 1000Å이며, 상기 a) 단계에서 증착되는 상기 보호 절연막의 두께는 5 ~ 20Å인 박막 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 보호 절연막은 AlOx, HfOx AlON, TiO2, TaOx, SiON, ZrO2, SiOx, Y2O3 중 적어도 하나를 이용하는 박막트랜지스터의 제조방법.
- 제1항과 또는 제2항에 있어서,상기 원자층 증착법은 트레블링 웨이브 리액터형 증착법, 리모트 플라즈마 원자층 증착법, 또는 다이렉트 플라즈마 원자층 증착법 중 하나인 박막트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 반도체막과 상기 보호 절연막을 패터닝하는 단계에서는 건식 식각 공정 또는 습식 식각 공정을 이용하여 상기 반도체막과 상기 보호 절연막을 동시에 패터닝하는 박막 트랜지스터의 제조방법.
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