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KR101423907B1 - 산화물 박막 트랜지스터 및 그 제조방법 - Google Patents

산화물 박막 트랜지스터 및 그 제조방법 Download PDF

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KR101423907B1
KR101423907B1 KR1020110122248A KR20110122248A KR101423907B1 KR 101423907 B1 KR101423907 B1 KR 101423907B1 KR 1020110122248 A KR1020110122248 A KR 1020110122248A KR 20110122248 A KR20110122248 A KR 20110122248A KR 101423907 B1 KR101423907 B1 KR 101423907B1
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Abstract

본 발명은, 산화물 박막 트랜지스터를 구성하는 액티브층을 형성하는 공정은, 기판 상에 산화물 반도체층을 형성하는 공정; 상기 산화물 반도체층 상에 소정의 포토 레지스트 패턴을 형성하는 공정; 상기 포토 레지스트 패턴을 이용하여 상기 산화물 반도체층을 습식 식각하여 액티브층을 형성하는 공정; 및 상기 포토 레지스트 패턴을 습식 스트립하는 공정을 포함하며, 상기 액티브층은 플라즈마(Plasma)에 의한 표면처리로 침투된 산소(Oxygen)를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법에 관한 것으로서,
본 발명에 따르면, 산화물 반도체로 이루어진 액티브층에 산소를 포함하는 플라즈마를 이용하여 표면처리 함으로써, 액티브층 내의 산소 농도의 불균일로 인하여 소자 특성이 저하되는 문제를 해결할 수 있다.

Description

산화물 박막 트랜지스터 및 그 제조방법{OXIDE THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 박막 트랜지스터에 관한 것으로, 보다 구체적으로, 산화물 반도체로 이루어진 액티브층의 표면처리를 통하여 성능을 향상시킬 수 있도록 한 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시 장치인 브라운관(Cathode Ray Tube)을 대체하는 평판 표시 장치(Flat Panel Display Device)에 대한 연구가 중점적으로 이루어지고 있다.
특히, 이러한 평판 표시 장치 중 액정 표시 장치(Liquid Crystal Display Device)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러 표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정 표시 장치는 컬러 필터 기판(Color Filter Substrate)과 박막 트랜지스터 기판(Thin Film Transistor Substrate) 및 상기 컬러 필터 기판과 박막 트랜지스터 기판 사이에 개재된 액정층(Liquid Crystal Layer)으로 구성된다.
상기 액정 표시 장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor)를 스위칭 소자로 사용하여 액정을 구동하는 방식이다.
전술한 액정 표시 장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도(Mobility)가 매우 작다. 반면에, 다결정 실리콘 박막 트랜지스터(Polycrystalline Silicon Thin Film Transistor)는 높은 이동도를 가짐에도 불구하고 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요한 문제점이 있다.
이에 산화물 반도체로 액티브층을 형성한 산화물 박막 트랜지스터가 개발되고 있다.
도 1은 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 일반적인 산화물 박막 트랜지스터는 기판(10) 위에 형성된 게이트 전극(21), 상기 게이트 전극(21) 위에 형성된 게이트 절연막(22), 상기 게이트 절연막(22) 위에 산화물 반도체로 형성된 액티브층(30), 상기 액티브층(30)의 소정 영역과 전기적으로 접속하는 소스/드레인 전극(41, 42), 상기 소스/드레인 전극(41, 42) 위에 형성된 보호막(50) 및 상기 드레인 전극(42)과 전기적으로 접속하는 화소 전극(70)으로 이루어져 있다.
일반적으로 상기 산화물 반도체로 형성되는 액티브층(30)은 상기 게이트 절연막(22) 상에 산화물 반도체층을 스퍼터링(Sputtering)에 의하여 증착한 후, 포토 리소그라피(Photo Lithography) 공정을 이용하여 선택적으로 패터닝함으로써 형성한다.
또한, 산화물 반도체는 도체와 반도체의 2가지 특성을 모두 가지고 있으며, 액티브층 내의 캐리어(Carrier) 농도를 조절하여 전이시킬 수 있다.
즉, 종래 기술은 산화물 반도체층을 형성하기 위한 스퍼터링(Sputtering) 중의 반응 가스 내의 산소 농도를 조절함으로써, 액티브층의 캐리어 농도를 조절하여 산화물 반도체의 스위칭 소자 특성을 구현할 수 있다.
이 때, 상기 산소 농도 조절에 의하여 산화물 반도체로 이루어진 액티브층이 갖는 스위칭 소자로서의 특성 및 산소 농도 변화에 의한 글라스 내 및 글라스 간 또는 로트(lot)간 소자 특성의 균일도가 결정된다.
그런데, 산화물 반도체의 증착을 위한 스퍼터링(Sputtering) 공정 조건의 개선에는 한계가 있어, 액티브층의 성능 및 균일도 개선이 어렵다는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 산소를 포함하는 플라즈마를 이용하여 산화물 반도체로 이루어진 액티브층에 산소를 침투시켜, 산소 농도의 균일성을 향상시키는 것을 목적으로 한다.
본 발명은 또한 플루오르를 더 포함하는 플라즈마를 이용하여 산화물 반도체로 이루어진 액티브층에 플루오르를 더 침투시키는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 산화물 박막 트랜지스터를 구성하는 액티브층을 형성하는 공정은, 기판 상에 산화물 반도체를 증착하는 공정; 상기 산화물 반도체층 상에 소정의 포토 레지스트 패턴을 형성하는 공정; 상기 포토 레지스트 패턴을 이용하여 상기 산화물 반도체층을 습식 식각하여 액티브층을 형성하는 공정; 및 상기 포토 레지스트 패턴을 습식 스트립하는 공정을 포함하며, 상기 액티브층은 플라즈마(Plasma)에 의한 표면처리로 침투된 산소(Oxygen)를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법을 제공한다.
본 발명은 또한, 산화물 박막 트랜지스터를 구성하는 액티브층을 형성하는 공정은, 기판 상에 산화물 반도체를 증착하는 공정; 상기 산화물 반도체층 상에 소정의 포토 레지스트 패턴을 형성하는 공정; 상기 포토 레지스트 패턴을 이용하여 상기 산화물 반도체층을 습식 식각하여 액티브층을 형성하는 공정; 및 상기 포토 레지스트 패턴을 건식 스트립하면서 동시에 플라즈마(Plasma)에 의한 표면처리를 수행하여, 상기 액티브층에 산소(Oxygen)를 침투시키는 공정을 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법을 제공한다.
본 발명은 또한, 전술한 제조방법에 의하여 형성된 산화물 박막 트랜지스터를 제공한다.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정; 상기 액티브층 상에 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정; 상기 드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 및 드레인 전극 상에 보호막을 형성하는 공정; 및 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 포함하며, 상기 액티브층은 전술한 제조방법에 의하여 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따르면, 산화물 반도체로 이루어진 액티브층 내의 산소 농도의 균일성이 향상되어 소자 특성에 있어서, 글라스 내 및 글라스 간 또는 로트(lot) 간 균일성이 확보되는 효과가 있다.
또한, 본 발명에 따르면, 산화물 반도체로 이루어진 액티브층 내에 플루오르가 주입됨으로써, 전기전도도가 향상되는 효과가 있다.
도 1은 일반적인 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도이다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도이다.
도 5a 내지 도 5e는 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도이다.
도 6a 내지 도 6d는 본 발명의 제 4 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도이다.
도 7a 및 도 7b는 산화물 박막 트랜지스터의 트랜스퍼 특성을 나타내는 그래프이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
<산화물 박막 트랜지스터>
도 2는 본 발명의 실시예에 따른 산화물 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도면에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 산화물 박막 트랜지스터는 소정의 기판(110) 위에 형성된 게이트 전극(121), 상기 게이트 전극(121) 위에 형성된 게이트 절연막(122), 상기 게이트 절연막(122) 위에 비정질 아연 산화물계 반도체로 형성된 액티브층(130), 상기 액티브층(130)의 소정 영역과 전기적으로 접속하는 소스/드레인 전극(141, 142), 상기 소스/드레인 전극(141, 142) 위에 형성된 보호막(150) 및 상기 보호막(150) 위에 상기 드레인 전극(142)과 전기적으로 연결되도록 형성된 화소 전극(170)을 포함하여 이루어져 있다.
이 때, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 상기 소스/드레인 전극(141, 142)을 형성하기 전에 산소를 포함하는 플라즈마를 이용하여 상기 액티브층(130)에 표면처리를 진행함으로써, 상기 액티브층(130)의 산소를 보충하여 대면적의 액티브층 내 산소의 균일도를 높일 수 있다.
또한, 산소와 함께 플루오르를 포함하는 플라즈마를 이용하여 상기 액티브층(130)에 표면처리를 진행함으로써, 상기 액티브층(130)이 플루오르를 더 포함하도록 형성할 수 있다.
<산화물 박막 트랜지스터 및 산화물 박막 트랜지스터 기판의 제조방법>
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2에 도시한 산화물 박막 트랜지스터의 제조공정에 관한 것이다.
우선, 도 3a에 도시된 바와 같이, 기판(110) 위에 소정의 게이트 전극(121)을 형성한 이후, 상기 게이트 전극(121)을 포함한 기판(110) 전면에 게이트 절연막(122)을 형성한다.
상기 게이트 전극(121)은 상기 기판(110) 상에 소정의 금속물질을 적층하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있으며, 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 마스크 공정을 이용하여 수행할 수 있다.
한편, 도시하지는 않았지만, 상기 게이트 전극(121)을 형성하는 공정 시에 상기 게이트 전극(121)과 연결되는 게이트 라인을 동시에 형성하게 된다.
상기 게이트 절연막(122)은 플라즈마 강화 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다.
다음, 도 3b에 도시된 바와 같이, 상기 게이트 절연막(122)이 형성된 기판(110) 상에 산화물 반도체를 증착하여 산화물 반도체층(130a)을 형성한다.
이후, 상기 산화물 반도체층(130a)에 산소를 포함하는 플라즈마에 의한 표면처리를 진행하게 된다.
상기 산화물 반도체층(130a)은 스퍼터링(Sputtering)에 의하여 형성할 수 있다.
상기 산소를 포함하는 플라즈마에 의한 표면처리는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD), 플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하여 이루어질 수 있다.
상기 플라즈마 에칭(Plasma Etching) 및 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 기존의 건식 식각(Dry Etching) 장비를 이용하여 진행할 수 있어, 장비 개발 비용을 절감하는 효과가 있다.
상기 플라즈마 강화 화학 기상증착(PECVD)은 2K∼10K의 Power, 1∼1.5Torr의 Pressure, N2O 가스 10,000∼100,000sccm(Standard Cubic Centimeter Per Minute)에서 5∼150sec의 조건에서 이루어질 수 있다.
상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 Power, 200∼350mTorr의 Pressure, O2 분위기에서 5∼180sec의 조건에서 이루어질 수 있다.
상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 Power, 20∼150mTorr의 Pressure, O2 분위기에서 5∼150sec의 조건에서 이루어질 수 있다.
상기 플라즈마에 의한 표면처리는 플루오르를 더 포함하는 플라즈마를 이용하여 진행할 수 있다.
상기 플루오르를 더 포함하는 플라즈마에 의한 표면처리는 플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하여 진행할 수 있다.
상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 Power, 200∼350mTorr의 Pressure, SF6 또는 CF4:O2 의 비율이 1:1∼1:20인 분위기에서 5∼180sec의 조건에서 이루어질 수 있다.
상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 Power, 20∼150mTorr의 Pressure, SF6 또는 CF4:O2 의 비율이 1:1∼1:20인 분위기에서 5∼150sec의 조건에서 이루어질 수 있다.
다음, 도 3c에 도시된 바와 같이, 상기 표면처리된 산화물 반도체층(130a) 상에 소정의 포토 레지스트 패턴(130b)을 형성한다.
다음, 도 3d에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 이용하여 상기 산화물 반도체층(130a)을 습식 식각하여 액티브층(130)을 형성한다.
다음, 도 3e에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 습식 스트립하여 제거한다.
다음, 도 3f에 도시된 바와 같이, 상기 액티브층(130) 상에 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이후, 상기 드레인 전극(142)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(141) 및 드레인 전극(142) 상에 보호막(150)을 형성한다.
이후, 상기 콘택홀을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(170)을 형성한다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2에 도시한 산화물 박막 트랜지스터의 제조공정에 관한 것이다. 이하, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 4a에 도시된 바와 같이, 기판(110) 위에 소정의 게이트 전극(121)을 형성한 이후, 상기 게이트 전극(121)을 포함한 기판(110) 전면에 게이트 절연막(122)을 형성한다.
다음, 도 4b에 도시된 바와 같이, 상기 게이트 절연막(122)이 형성된 기판(110) 상에 산화물 반도체를 증착하여 산화물 반도체층(130a)을 형성한다.
이후, 상기 산화물 반도체층(130a) 상에 소정의 포토 레지스트 패턴(130b)을 형성한다.
다음, 도 4c에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 이용하여 상기 산화물 반도체층(130a)을 습식 식각하여 액티브층(130)을 형성한다.
다음, 도 4d에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 건식 스트립하면서 동시에 상기 액티브층(130)에 산소를 포함하는 플라즈마에 의한 표면처리를 진행하게 된다.
상기 플라즈마에 의한 표면처리는 플루오르를 더 포함하는 플라즈마를 이용하여 진행할 수 있다.
다음, 도 4e에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 습식 스트립하여 제거한다.
이후, 표면처리된 상기 액티브층(130) 상에 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이후, 상기 드레인 전극(142)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(141) 및 드레인 전극(142) 상에 보호막(150)을 형성한다.
이후, 상기 콘택홀을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(170)을 형성한다.
도 5a 내지 도 5e는 본 발명의 제 3 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2에 도시한 산화물 박막 트랜지스터의 제조공정에 관한 것이다. 이하, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 5a에 도시된 바와 같이, 기판(110) 위에 소정의 게이트 전극(121)을 형성한 이후, 상기 게이트 전극(121)을 포함한 기판(110) 전면에 게이트 절연막(122)을 형성한다.
다음, 도 5b에 도시된 바와 같이, 상기 게이트 절연막(122)이 형성된 기판(110) 상에 산화물 반도체를 증착하여 산화물 반도체층(130a)을 형성한다.
이후, 상기 산화물 반도체층(130a) 상에 소정의 포토 레지스트 패턴(130b)을 형성한다.
다음, 도 5c에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 이용하여 상기 산화물 반도체층(130a)을 습식 식각하여 액티브층(130)을 형성한다.
이후, 상기 포토 레지스트 패턴(130b)을 습식 스트립하여 제거한다.
다음, 도 5d에 도시된 바와 같이, 상기 액티브층(130)에 산소를 포함하는 플라즈마에 의한 표면처리를 진행하게 된다.
상기 플라즈마에 의한 표면처리는 플루오르를 더 포함하는 플라즈마를 이용하여 진행할 수 있다.
다음, 도 5e에 도시된 바와 같이, 표면처리된 상기 액티브층(130) 상에 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이후, 상기 드레인 전극(142)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(141) 및 드레인 전극(142) 상에 보호막(150)을 형성한다.
이후, 상기 콘택홀을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(170)을 형성한다.
도 6a 내지 도 6d는 본 발명의 제 4 실시예에 따른 산화물 박막 트랜지스터의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2에 도시한 산화물 박막 트랜지스터의 제조공정에 관한 것이다. 이하, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 6a에 도시된 바와 같이, 기판(110) 위에 소정의 게이트 전극(121)을 형성한 이후, 상기 게이트 전극(121)을 포함한 기판(110) 전면에 게이트 절연막(122)을 형성한다.
다음, 도 6b에 도시된 바와 같이, 상기 게이트 절연막(122)이 형성된 기판(110) 상에 산화물 반도체를 증착하여 산화물 반도체층(130a)을 형성한다.
이후, 상기 산화물 반도체층(130a) 상에 소정의 포토 레지스트 패턴(130b)을 형성한다.
다음, 도 6c에 도시된 바와 같이, 상기 포토 레지스트 패턴(130b)을 이용하여 상기 산화물 반도체층(130a)을 습식 식각하여 액티브층(130)을 형성한다.
이후, 상기 포토 레지스트 패턴(130b)을 건식 스트립하면서 동시에 상기 액티브층(130)에 산소를 포함하는 플라즈마에 의한 표면처리를 진행하게 된다.
상기 플라즈마에 의한 표면처리는 플루오르를 더 포함하는 플라즈마를 이용하여 진행할 수 있다.
다음, 도 6d에 도시된 바와 같이, 표면처리된 상기 액티브층(130) 상에 소스 전극(141) 및 상기 소스 전극(141)과 이격하는 드레인 전극(142)을 형성한다.
이후, 상기 드레인 전극(142)의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극(141) 및 드레인 전극(142) 상에 보호막(150)을 형성한다.
이후, 상기 콘택홀을 통하여 상기 드레인 전극(142)과 전기적으로 연결되는 화소 전극(170)을 형성한다.
도 7a 및 도 7b는 2200㎜×2500㎜ 크기의 글라스에 있어 여러 위치의 산화물 박막 트랜지스터에 대한 트랜스퍼(Transfer) 특성을 측정한 결과를 예를 들어 나타내고 있다.
도 7a에 도시된 바와 같이, 일반적인 산화물 박막 트랜지스터는, 도 7b에 도시된 바와 같이, 본 발명의 실시예에 따른 산화물 박막 트랜지스터에 비해 트랜스퍼 곡선의 기울기(Slope)가 보다 완만하고, 온-전류(On-Current)도 낮다.
또한, 글라스의 위치에 따라 측정된 트랜스퍼 특성도 균일하지 않은데, 이를 통해 스퍼터링(Sputtering) 공정에서 산화물 반도체층 내의 산소 농도를 균일하게 확보하는데 한계가 있음을 알 수 있다.
이에 비해, 도 7b에 도시된 바와 같이, 본 발명의 실시예에 따른 산화물 박막 트랜지스터는 트랜스퍼 곡선의 기울기가 급하고, 온-전류도 향상되어 트랜스퍼 특성이 향상되었음을 알 수 있으며, 글라스 위치에 따른 트랜스퍼 특성 역시 균일하게 나타나고 있어 소자 균일도가 향상되었음을 알 수 있다.
이는 산소를 포함하는 플라즈마를 이용한 표면 처리에 의해, 글라스 내 및 글라스 간 또는 로트(lot)간 액티브층 내의 산소 농도의 균일성이 향상되었기 때문이다.
또한, 플루오르를 더 포함하는 플라즈마를 이용한 표면 처리에 의해 액티브층 내에 플루오르가 주입된 결과 전기 전도도가 높아져서 온-전류가 향상되었음을 알 수 있다.
전술한 바와 같이, 본 발명은 액정 표시 장치 뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시 장치, 예를 들면 구동 트랜지스터에 유기발광 다이오드가 연결된 유기발광 다이오드 표시 장치에도 이용될 수 있다.
이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 이용하여 형성할 수 있다. 이하에서는 각각의 구성들의 재료에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 전극(121), 상기 소스 전극(141) 및 상기 드레인 전극(142)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(122), 보호막(150)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(Photo Acryl) 등과 같은 유기계 물질로 이루어질 수 있다.
상기 액티브층(130)은 비정질 아연 산화물(ZnO)계 반도체로 이루어질 수 있으며, 상기 비정질 아연 산화물(ZnO)계 반도체에 인듐(In)과 갈륨(Ga)과 같은 중금속이 함유된 a-IGZO 반도체로 이루어질 수 있다.
상기 화소 전극(170)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 121: 게이트 전극
122: 게이트 절연막 130: 액티브층
130a: 산화물 반도체층 130b: 포토 레지스트 패턴
141: 소스 전극 142: 드레인 전극
150: 보호막 170: 화소 전극

Claims (11)

  1. 기판 상에 산화물 반도체층을 형성하는 공정;
    상기 산화물 반도체층 상에 소정의 포토 레지스트 패턴을 형성하는 공정;
    상기 포토 레지스트 패턴을 이용하여 상기 산화물 반도체층을 습식 식각하여 액티브층을 형성하는 공정; 및
    상기 포토 레지스트 패턴을 습식 스트립하는 공정을 포함하며,
    상기 액티브층은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition), 플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하여 이루어지는 플라즈마(Plasma)에 의한 표면처리로 침투된 산소(Oxygen)를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 플라즈마(Plasma)에 의한 표면처리는,
    상기 산화물 반도체층의 형성 공정과 상기 포토 레지스트 패턴의 형성 공정 사이에 이루어지는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 플라즈마(Plasma)에 의한 표면처리는,
    상기 습식 식각 공정과 상기 습식 스트립 공정 사이에 이루어지고,
    상기 포토 레지스트 패턴을 건식 스트립하면서 동시에 이루어지는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 플라즈마(Plasma)에 의한 표면처리는,
    상기 습식 스트립 공정 이후에 이루어지는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  5. 기판 상에 산화물 반도체층을 형성하는 공정;
    상기 산화물 반도체층 상에 소정의 포토 레지스트 패턴을 형성하는 공정;
    상기 포토 레지스트 패턴을 이용하여 상기 산화물 반도체층을 습식 식각하여 액티브층을 형성하는 공정; 및
    상기 포토 레지스트 패턴을 건식 스트립하면서 동시에 플라즈마(Plasma)에 의한 표면처리를 수행하여, 상기 액티브층에 산소(Oxygen)를 침투시키는 공정을 포함하고,
    상기 플라즈마에 의한 표면처리는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition), 플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하여 이루어지는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  6. 삭제
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 플라즈마(Plasma)에 의한 표면처리는,
    플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하며,
    상기 액티브층은 상기 플라즈마(Plasma)에 의한 표면처리로 침투된 플루오르(Fluorine)를 더 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조방법.
  8. 삭제
  9. 기판 상에 게이트 전극을 형성하는 공정;
    상기 게이트 전극 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정;
    상기 액티브층 상에 소스 전극 및 상기 소스 전극과 이격하는 드레인 전극을 형성하는 공정;
    상기 드레인 전극의 일부를 노출시키는 콘택홀을 갖도록 상기 소스 전극 및 드레인 전극 상에 보호막을 형성하는 공정; 및
    상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 포함하며,
    상기 액티브층을 형성하는 공정은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition), 플라즈마 에칭(Plasma Etching), 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 중 어느 하나를 이용하여 이루어지는 플라즈마에 의한 표면처리를 통해서 상기 산화물 반도체층에 산소(Oxygen)를 침투시키는 공정을 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 기판의 제조방법.
  10. 삭제
  11. 제 1 항, 제 5 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 플라즈마 강화 화학 기상증착(PECVD)은 2K∼10K의 파워(Power), 1∼1.5토르(Torr)의 압력(Pressure), N2O 가스 10,000∼100,000sccm(Standard Cubic Centimeter Per Minute)에서 5∼150초(sec)의 조건에서 수행하고,
    상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워(Power), 200∼350밀리토르(mTorr)의 압력(Pressure), O2 분위기에서 5∼180초(sec)의 조건에서 수행하고,
    상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(소스) 및 0K~13K(바이어스)의 파워(Power), 20∼150밀리토르(mTorr)의 압력(Pressure), O2 분위기에서 5∼150초(sec)의 조건에서 수행하는 것을 특징으로 하는 산화물 박막 트랜지스터 기판의 제조방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102183920B1 (ko) 2013-12-16 2020-11-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104576760A (zh) * 2015-02-02 2015-04-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9881956B2 (en) 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
KR102425705B1 (ko) * 2016-08-31 2022-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN106876552B (zh) * 2017-02-27 2019-07-26 深圳市华星光电技术有限公司 微发光二极管阵列基板及显示面板
CN109767975B (zh) * 2019-01-16 2021-11-05 合肥鑫晟光电科技有限公司 半导体层的制备方法及装置、显示基板制备方法
CN115939218A (zh) * 2023-01-04 2023-04-07 西湖大学 薄膜晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080076608A (ko) * 2007-02-16 2008-08-20 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100857455B1 (ko) * 2007-04-17 2008-09-08 한국전자통신연구원 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법
JP2011108873A (ja) 2009-11-18 2011-06-02 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
KR20110098993A (ko) * 2008-09-01 2011-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100229676B1 (ko) * 1996-08-30 1999-11-15 구자홍 셀프얼라인 박막트랜지스터 제조방법
JP4823478B2 (ja) * 2003-09-19 2011-11-24 株式会社半導体エネルギー研究所 発光装置の作製方法
KR101245991B1 (ko) * 2006-06-23 2013-03-20 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
KR101414043B1 (ko) * 2007-12-04 2014-07-21 삼성디스플레이 주식회사 박막 트랜지스터 기판
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101542840B1 (ko) * 2008-09-09 2015-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080076608A (ko) * 2007-02-16 2008-08-20 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100857455B1 (ko) * 2007-04-17 2008-09-08 한국전자통신연구원 산화물 반도체막상에 보호막을 형성하여 패터닝하는 박막트랜지스터의 제조방법
KR20110098993A (ko) * 2008-09-01 2011-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011108873A (ja) 2009-11-18 2011-06-02 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ

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