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KR101414043B1 - 박막 트랜지스터 기판 - Google Patents

박막 트랜지스터 기판 Download PDF

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KR101414043B1
KR101414043B1 KR1020070124739A KR20070124739A KR101414043B1 KR 101414043 B1 KR101414043 B1 KR 101414043B1 KR 1020070124739 A KR1020070124739 A KR 1020070124739A KR 20070124739 A KR20070124739 A KR 20070124739A KR 101414043 B1 KR101414043 B1 KR 101414043B1
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thin film
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gate
pixel
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유혜란
유재진
박승범
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삼성디스플레이 주식회사
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Abstract

본 발명은 측면 시인성을 개선하기 위한 박막 트랜지스터 기판에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은 제n 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터, 제1 및 제2 박막 트랜지스터와 각각 접속된 제1 및 제2 부화소 전극, 제n+1 게이트 라인과 연결된 게이트 전극, 게이트 전극과 중첩된 반도체층, 게이트 전극과 일부분이 중첩되며, 제2 부화소 전극에 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제3 박막 트랜지스터, 제1 및 제2 부화소 전극과 동일층에 형성되며, 드레인 전극과 접속된 제1 보조 전극 및 게이트 라인과 동일층에 형성되며, 적어도 하나 이상의 절연층을 사이에 두고 제1 보조 전극과 적어도 일부분이 중첩되는 대향 전극을 포함한다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 더욱 상세하게는 측면 시인성을 개선하기 위한 박막 트랜지스터 기판에 관한 것이다.
이동통신 단말기, 텔레비전, 노트북, 모니터 등 여러 가지 전자 기기들은 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치에는 다양한 종류가 사용될 수 있으나 전자 기기의 특성상 평판 형상을 갖는 평판 표시 장치가 주로 사용된다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층을 포함한다. 이러한 액정 표시 장치는 화면을 바라보는 위치에 따라 이미지가 왜곡되어 보이는 측면 시인성의 한계점을 극복하기 위해 광시야각 기술이 발전하고 있다.
액정 표시 장치의 대표적인 광시야각 기술로는 수직 배향(Vertical Alignment: 이하 VA) 모드가 이용된다. VA 모드는 음의 유전율 이방성을 갖는 액 정 분자들이 수직으로 배향되고 전계 방향에 수직하게 구동되어 광투과율을 조절한다. VA 모드는 액정 패널의 상/하판의 공통 전극 및 화소 전극에 슬릿 또는 돌기 등을 형성하여 슬릿 또는 돌기 등에 의해 발생된 프린지 전계(Fringe Electric Field)를 이용하여 액정 분자들이 대칭적으로 구동되게 함으로써 넓은 광시야각을 구현한다.
한편, 측면 시인성을 개선하기 위하여 하나의 화소 전극을 두 개의 부화소 전극으로 분할하고, 서로 다른 계조의 전압을 인가하는 구조가 사용되고 있다. 이때, 각 부화소 전극에 서로 다른 계조의 전압을 인가하는 구조는 공정 감소 및 원가 절감을 위한 다양한 방법으로 제조하기 위해 활발한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 측면 시인성을 개선하며 원가를 절감하기 위한 박막 트랜지스터 기판을 제공하는 것이다.
본 발명에서 해결하고자 하는 과제는 상기 언급된 해결 과제로 제한되지 않으며, 언급되지 않은 다른 해결 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 제n 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터; 상기 제1 및 제2 박막 트랜지스터와 각각 접속된 제1 및 제2 부화소 전극; 상기 제n+1 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩된 반도체층, 상기 게이트 전극과 일부분이 중첩되며, 상기 제2 부화소 전극에 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제3 박막 트랜지스터; 상기 제1 및 제2 부화소 전극과 동일층에 형성되며, 상기 드레인 전극과 접속된 제1 보조 전극; 및 상기 게이트 라인과 동일층에 형성되며, 적어도 하나 이상의 절연층을 사이에 두고 상기 제1 보조 전극과 적어도 일부분이 중첩되는 대향 전극을 포함한다.
여기서, 상기 대향 전극은 스토리지 라인과 전기적으로 연결될 수 있다.
그리고, 상기 드레인 전극과 전기적으로 연결되며, 적어도 하나의 절연층을 사이에 두고 상기 제1 부화소 전극과 적어도 일부분이 중첩되어 형성되는 제2 보조 전극을 더 포함할 수 있다. 이때, 상기 제2 보조 전극은 상기 드레인 전극과 동일층에 형성될 수 있다.
여기서, 상기 게이트 라인과 동일층에 형성되어 상기 드레인 전극과 전기적으로 연결되며, 적어도 하나의 절연층을 사이에 두고 상기 제1 부화소 전극과 적어도 일부분이 중첩되는 제3 보조 전극을 더 포함할 수 있다.
이때, 상기 절연층은 무기막과 유기막으로 이중층일 수 있다.
한편, 상기 제1 내지 제3 박막 트랜지스터는 채널 영역을 제외한 나머지 영역에서 상기 반도체층과, 상기 소스 및 드레인 전극이 중첩되어 형성될 수 있다.
상술한 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 제n 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터; 상기 제1 및 제2 박막 트랜지스터와 각각 접속된 제1 및 제2 부화소 전극; 상기 제n+1 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩된 반도체층, 상기 게이트 전극과 일부분이 중첩되며, 상기 제2 부화소 전극에 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제3 박막 트랜지스터; 상기 제1 및 제2 부화소 전극과 동일층에 형성되며, 상기 드레인 전극과 접속된 제1 보조 전극; 및 상기 게이트 라인과 동일층에 형성되며, 적어도 하나 이상의 절연층을 사이에 두고 상기 제1 부화소 전극과 적어도 일부분이 중첩되는 제2 보조 전극을 포함한다.
여기서, 상기 제2 보조 전극은 상기 드레인 전극과 전기적으로 연결될 수 있다.
그리고, 상기 제1 보조 전극은 상기 게이트 라인과 동일층에 형성된 대향 전극과 적어도 하나 이상의 절연층을 사이에 두고 적어도 일부분이 중첩될 수 있다.
이때, 상기 절연층은 무기막과 유기막의 이중층일 수 있다.
한편, 상기 제1 내지 제3 박막 트랜지스터는 채널 영역을 제외한 나머지 영역에서 상기 반도체층과, 상기 소스 및 드레인 전극이 중첩되어 형성될 수 있다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명에 따른 박막 트랜지스터 기판은 스토리지 라인을 보조 전극 및 제1 부화소 전극과 중첩되게 형성함으로써 4 마스크 공정으로 전압 다운 커패시터 및 전압 업 커패시터를 형성할 수 있다.
이처럼, 공정을 감소시킴으로써 제조 시간을 줄일 수 있고, 원가를 절감할 수 있다. 그리고, 생산성을 향상시킬 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 대한 실시 예를 첨부된 도면들을 참조하여 상세하게 설명한다. 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고, 명세서 전체 에 걸쳐 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제n 화소 영역을 표시한 등가 회로도이다.
도 1을 참조하면, 화소 영역은 제1 부화소 영역(P1), 제2 부화소 영역(P2), 제n 게이트 라인(GLn)과 제m 데이터 라인(DLm)에 연결된 제1 및 제2 박막 트랜지스터(Tn1,Tn2)를 포함한다. 그리고, 화소 영역은 제n+1 게이트 라인(GLn+1)과 접속된 제3 박막 트랜지스터(Tn3)와, 제3 박막 트랜지스터(Tn3)에 연결되어 제1 부화소 영역(P1)에 충전되는 전압과 제2 부화소 영역(P2)에 충전되는 전압을 조절하는 전압 업 커패시터(Cup)와 전압 다운 커패시터(Cdown)를 포함한다.
제1 부화소 영역(P1)은 제1 박막 트랜지스터(Tn1)와 연결된 제1 액정 커패시터(H_Clc) 및 제1 스토리지 커패시터(H_Cst)를 포함한다. 제2 부화소 영역(P2)은 제2 박막 트랜지스터(Tn2)와 연결된 제2 액정 커패시터(L_Clc) 및 제2 스토리지 커패시터(H_Cst)를 포함한다.
제1 및 제2 박막 트랜지스터(Tn1,Tn2)는 제n 게이트 라인(GLn) 및 제m 데이터 라인(DLm)에 공통으로 연결된다. 이를 통해, 제1 및 제2 박막 트랜지스터(Tn1,Tn2)는 제n 게이트 라인(GLn)에 게이트 온 전압이 인가되면 동시에 턴-온되고, 제m 데이터 라인(DLm)으로 공급되는 데이터 전압을 동시에 제1 및 제2 부화소 영역(P1,P2)에 공급한다. 이때, 제1 및 제2 부화소 영역(P1,P2)에는 동일한 데이터 전압이 충전된다.
제3 박막 트랜지스터(Tn3)는 제n+1 게이트 라인(GLn+1)과 제2 박막 트랜지스터(Tn2) 및 전압 다운 커패시터(Cdown)에 연결된다. 이를 통해, 제3 박막 트랜지스터(Tn3)는 제n+1 게이트 라인(GLn+1)에 게이트 온 전압이 인가되면 턴-온되어 전압 다운 커패시터(Cdown)과 차지 쉐어(charge share)를 통해 제2 부화소 영역(P2)의 충전 전압의 레벨을 강하시킨다.
이를 통해, 제1 부화소 영역(P1)에 충전된 전압과 제2 부화소 영역(P2)에 충전된 전압은 서로 다른 값을 갖게 된다. 여기서, 제2 부화소 영역(P2)에 충전되는 전압은 제1 부화소 영역(P1)에 충전되는 전압보다 더 낮은 레벨의 전압 실효값을 갖는다. 이때, 화소 영역의 측면 시인성을 더욱 향상시키기 위해 제1 부화소 영역(P1)에 충전되는 전압의 레벨을 상승시킬 수 있다. 이를 위해, 제1 부화소 영역(P1)에 충전되는 전압 레벨을 상승시키는 전압 업 커패시터(Cup)가 형성된다.
전압 업 커패시터(Cup)는 전압 다운 커패시터(Cdown)와 제1 박막 트랜지스터(Tn1)와 연결된다. 여기서, 전압 업 커패시터(Cup)는 전압 다운 커패시터(Cdown)와의 차지 쉐어를 통해 제1 부화소 영역(P1)의 충전 전압의 레벨을 상승시킨다.
이하에서는 도 2 및 도 3을 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판을 상세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 화소 영역을 설명하기 위해 도시한 평면도이고, 도 3은 도 2에 도시된 지시선 I-I'선을 따라 박 막 트랜지스터 기판을 절단한 단면을 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(100)은 절연 기판(110), 게이트 라인(120a,120b), 스토리지 라인(125), 대향 전극(126), 데이터 라인(160), 제1 및 제2 박막 트랜지스터(Tn1,Tn2), 제1 및 제2 부화소 전극(191,192), 제3 박막 트랜지스터(Tn3) 및 제1 보조 전극(193)을 포함한다.
구체적으로, 절연 기판(110)은 투명한 유리 또는 플라스틱 등의 절연 재질로 형성된다.
상기 게이트 라인(120a,120b)은 절연 기판(110)의 가로 방향으로 연장되어 복수개가 형성된다.
상기 스토리지 라인(125)은 게이트 라인(120a,120b) 사이에서 게이트 라인(120a,120b)과 동일층에 형성된다. 여기서, 스토리지 라인(125)은 화소 영역에서 다양한 형태로 형성될 수 있다. 예를 들어, 스토리지 라인(125)은 데이터 라인(160)에 인접하여 평행하게 형성되는 세로부와, 세로부를 연결하는 "<" 형태의 사선부와, 게이트 라인(120a,120b)에 인접하여 세로부를 연결하는 확장부를 포함할 수 있다.
상기 대향 전극(126)은 스토리지 라인(125)과 전기적으로 연결도록 스토리지 라인(125)의 일부분에 형성된다.
상기 데이터 라인(160)은 게이트 라인(120a,120b)과 수직하게 형성되며, 게이트 절연막(130)에 의해 절연된다.
상기 제1 박막 트랜지스터(Tn1)는 제1 게이트 전극(121), 제1 반도체층(141), 제1 오믹 접촉층(151), 제1 소스 전극(161) 및 제1 드레인 전극(162)을 포함한다. 상기 제2 박막 트랜지스터(Tn2)는 제2 게이트 전극(122), 제2 반도체층(142), 제2 오믹 접촉층(152), 제2 소스 전극(163) 및 제2 드레인 전극(164)을 포함한다.
여기서, 제1 게이트 전극(121)과 제2 게이트 전극(122)은 공통으로 게이트 라인(120a)과 연결될 수 있다. 그리고, 게이트 절연막(130)의 상부에 제1 및 제2 게이트 전극(122) 각각과 중첩되게 제1 및 제2 반도체층(141,142)이 형성된다. 이때, 제1 및 제2 반도체층(141,142)은 아몰포스 실리콘(a-Si)으로 형성될 수 있다. 그리고, 제1 및 제2 반도체층(141,142)은 폴리 실리콘(p-Si)으로 형성될 수도 있다. 제1 및 제2 오믹 접촉층(151,152)은 제1 및 제2 반도체층(141,142)의 위에 도핑된 아몰포스 실리콘으로 형성될 수 있다.
제1 및 제2 소스 전극(161,163)은 제1 및 제2 반도체층(141,142) 위에 데이터 라인(160)과 연결되게 형성된다. 이때, 제2 소스 전극(163)은 제1 소스 전극(161)과 서로 인접하게 형성될 수 있다. 제1 및 제2 소스 전극(161,163) 각각은 제1 및 제2 게이트 전극(122)과 중첩되도록 형성될 수 있다.
제1 드레인 전극(162)은 제1 소스 전극(161)과 마주하여 형성되고, 제1 오믹 접촉층(151)을 통해 제1 반도체층(141)과 연결된다. 그리고, 제1 드레인 전극(162)은 제1 컨택홀(181)을 통해 제1 부화소 전극(191)과 연결된다. 제2 드레인 전극(164)은 제2 소스 전극(163)과 마주하여 형성되고, 제2 오믹 접촉층(152)을 통 해 제2 반도체층(142)과 연결된다. 그리고, 제2 드레인 전극(164)은 제2 컨택홀(182)을 통해 제2 부화소 전극(192)과 연결된다.
상기 제3 박막 트랜지스터(Tn3)는 제3 게이트 전극(123), 제3 반도체층(143), 제3 오믹 접촉층(153), 제3 소스 전극(165) 및 제3 드레인 전극(166)을 포함한다.
제3 게이트 전극(123)은 다음단 게이트 라인(120b)에 연결된다. 이때, 제3 게이트 전극(123)은 개구율의 저하를 방지하기 위하여 다음단 게이트 라인(120b)을 직접 사용할 수 있다. 제3 반도체층(143)은 게이트 절연막(130) 위에 제3 게이트 전극(123)과 중첩되게 형성된다. 제3 반도체층(143)은 아몰포스 실리콘(a-Si) 또는 폴리 실리콘(p-Si)을 사용할 수 있다.
제3 소스 전극(165)은 제3 게이트 전극(123) 및 제3 반도체층(143)과 중첩되게 형성된다. 그리고, 제3 소스 전극(165)은 제3 오믹 접촉층(153)을 통해 제3 반도체층(143)과 연결되며, 제3 컨택홀(183)을 통해 제2 부화소 전극(192)과 접속된다. 제3 드레인 전극(166)은 제3 소스 전극(165)과 마주하여 형성되며, 제3 게이트 전극(123) 및 제3 반도체층(143)과 중첩되게 형선된다. 그리고, 제3 드레인 전극(166)은 제1 부화소 전극(191)과 중첩되게 형성된다. 그리고, 제3 드레인 전극(166)은 제4 컨택홀(184)을 통해 제1 보조 전극(193)과 접속된다.
보호막(171,172)은 게이트 절연막(130), 데이터 라인(160), 제1 내지 제3 소스 전극(165) 및 제1 내지 제3 드레인 전극(166) 위에 형성된다. 여기서, 보호막(171,172)은 무기 물질로 형성된 무기 보호막(171)과, 유기 물질로 형성된 유기 보호막(172)을 포함한다. 이와 같은 보호막(171,172)은 무기 보호막(171)과 유기 보호막(172)을 적층시켜 제1 내지 제3 박막 트랜지스터(Tn1,Tn2,Tn3)를 보호하고, 오프 특성을 향상시키며 개구율을 향상시킬 수 있다. 이때, 보호막(171,172)은 무기 보호막(171)만으로 형성될 수도 있다.
상기 제1 부화소 전극(191)은 보호막(171,172) 위에 형성되며, 제1 컨택홀(181)을 통해 제1 드레인 전극(162)과 연결된다. 그리고, 제1 부화소 전극(191)은 스토리지 라인(125)과 적어도 일부분이 중첩되게 형성되어 제1 스토리지 커패시터(H_Cst)를 형성한다. 제1 부화소 전극(191)은 투명한 도전 물질인 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO), 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide: 이하 ITZO) 등을 사용하여 형성될 수 있다. 이때, 제1 부화소 전극(191)은 화소 영역 내에서 "<" 형태로 형성될 수 있다.
여기서, 제1 부화소 전극(191)은 보호막(171,172)을 사이에 두고 제3 드레인 전극(166)과 적어도 일부분이 중첩되어 전압 업 커패시터(Cup)를 형성한다. 이때, 제1 부화소 전극(191)은 제3 드레인 전극(166)과 전기적으로 연결되고 제3 드레인 전극(166)과 동일층에 형성되는 드레인 전극 패턴과 적어도 일부분이 중첩되어 전압 업 커패시터(Cup)를 형성할 수도 있다.
상기 제2 부화소 전극(192)은 보호막(171,172) 위에 형성되며, 제2 컨택홀(182)을 통해 제2 드레인 전극(164)과 연결되고, 제3 컨택홀(183)을 통해 제3 소스 전극(165)과 연결된다. 그리고, 제2 부화소 전극(192)은 스토리지 라인(125)과 적어도 일부분이 중첩되게 형성되어 제2 스토리지 커패시터(L_Cst)를 형성한다. 여기서, 제2 부화소 전극(192)은 제1 부화소 전극(191)과 마찬가지로 투명한 도전 물질인 ITO, IZO, ITZO 등으로 형성될 수 있다. 이때, 제2 부화소 전극(192)은 화소 영역 내에서 "<" 형태로 형성될 수 있다.
여기서, 제1 및 제2 부화소 전극(191,192)은 절개부(194)를 통해 분할된다. 이때, 절개부(194)는 스토리지 라인(125)과 중첩되게 형성됨으로써 절개부(194)에서 발생되는 빛샘을 방지할 수 있다. 그리고, 제1 및 제2 부화소 전극(191,192)은 도 2에 도시된 바와 같이 "<" 형태의 쉐브론(Chevron) 형태로 형성되는 것에 한정되지 않고, "+" 형태, "X" 형태 등 다양하게 형성될 수 있다.
상기 제1 보조 전극(193)은 보호막(171,172) 위에 형성되며, 제4 컨택홀(184)을 통해 제3 드레인 전극(166)과 연결된다. 그리고, 제1 보조 전극(193)은 대향 전극(126)과 적어도 일부분이 중첩되게 형성되어, 전압 다운 커패시터(Cdown)를 형성할 수 있다.
한편, 도 3에 도시된 박막 트랜지스터 기판에서 제1 내지 제3 반도체층(141,142,143) 및 제1 내지 제3 오믹 접촉층(151,152,153)은 데이터 라인(160), 제1 내지 제3 소스 전극(161,163,165) 및 제1 내지 제3 드레인 전극(162,164,166)과 한 마스크를 통해 형성되므로 채널 영역을 제외한 나머지 영역에서 이들의 하부에 중첩되어 형성된다.
이하에서는 도 4 및 도 5를 참조하여 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판을 상세하게 설명한다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 화소 영역을 설명하기 위해 도시한 평면도이고, 도 5는 도 4에 도시된 지시선 I-I'선을 따라 박막 트랜지스터 기판을 절단한 단면을 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판(100)은 절연 기판(110), 게이트 라인(120a,120b), 스토리지 라인(125), 대향 전극(126), 데이터 라인(160), 제1 및 제2 박막 트랜지스터(Tn1,Tn2), 제1 및 제2 부화소 전극(191,192), 제3 박막 트랜지스터(Tn3), 제1 보조 전극(193) 및 제2 보조 전극(127)을 포함한다.
상기 대향 전극(126)은 스토리지 라인(125)과 전기적으로 연결되도록 스토리지 라인(125)의 일부분에 형성된다.
상기 제1 부화소 전극(191)은 보호막(171,172) 위에 형성되며, 제1 컨택홀(181)을 통해 제1 드레인 전극(162)과 연결된다.
상기 제1 보조 전극(193)은 제4 컨택홀(184)을 통해 제3 드레인 전극(166)과 연결되며, 제5 컨택홀(185)을 통해 제2 보조 전극(127)과 연결된다. 여기서, 제1 보조 전극(193)은 적어도 하나 이상의 절연층을 사이에 두고 대향 전극(126)과 적어도 일부분이 중첩되게 형성된다. 예를 들어, 제1 보조 전극(193)은 게이트 절연막(130) 및 보호막(171,172)을 사이에 두고 대향 전극(126)과 적어도 일부분이 중첩되어 전압 다운 커패시터(Cdown)를 형성한다.
상기 제2 보조 전극(127)은 스토리지 라인(125)과 동일층에 제1 보조 전 극(193)과 전기적으로 연결되어 형성된다. 그리고, 제2 보조 전극(127)은 게이트 절연막(130) 및 보호막(171,172)을 사이에 두고 제1 부화소 전극(191)과 적어도 일부분이 중첩되어 전압 업 커패시터(Cup)을 형성한다. 이에 따라, 제2 보조 전극(127)은 전압 다운 커패시터(Cdown)의 충전 전압과 전압 업 커패시터(Cup)의 충전 전압 간의 차지 쉐어를 유도할 수 있다.
여기서, 도 5에 도시된 박막 트랜지스터 기판에서 제1 내지 제3 반도체층(141,142,143) 및 제1 내지 제3 오믹 접촉층(151,152,153)은 데이터 라인(160), 제1 내지 제3 소스 전극(161,163,165) 및 제1 내지 제3 드레인 전극(162,164,166)과 한 마스크를 통해 형성되므로 채널 영역을 제외한 나머지 영역에서 이들의 하부에 중첩되어 형성된다.
한편, 도 4 및 도 5에 도시된 구성 요소 중 도 2 및 도 3에 도시된 구성 요소와 동일한 구성 요소는 중복된 설명을 생략한다.
이하에서는 도 6 내지 도 9b를 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.
도 6 내지 도 9b는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 마스크 공정별로 도시한 단면도이다.
도 6은 제1 마스크 공정으로 제1 패턴군이 형성된 것을 도시한 단면도이다.
도 6을 참조하면, 제1 마스크 공정으로 게이트 라인, 제1 내지 제3 게이트 전극(123), 스토리지 라인(125) 및 대향 전극(126)을 포함하는 게이트 패턴을 형성 한다.
구체적으로, 절연 기판(110) 위에 스퍼터링 방법 등을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 등의 단일 금속 또는 이들의 합금을 사용할 수 있다. 이때, 게이트 금속층은 단일층 또는 복층 구조로 형성할 수 있다.
다음으로, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층을 패터닝하여 게이트 라인, 제1 내지 제3 게이트 전극(121,122,123), 스토리지 라인(125) 및 대향 전극(126)을 포함하는 게이트 패턴을 형성한다.
도 7은 제2 마스크 공정으로 데이터 패턴이 형성된 것을 도시한 단면도이다.
도 7을 참조하면, 게이트 패턴이 형성된 절연 기판(110) 위에 게이트 절연막(130), 아몰포스 실리콘 및 불순물 도핑된 아몰포스 실리콘층을 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: 이하 PECVD), 화학 기상 증착(Chemical Vapor Deposition: 이하 CVD) 등의 증착 방법 등을 통해 순차적으로 적층시킨다. 다음으로, 불순물 도핑된 아몰포스 실리콘층 위에 스퍼터링 등의 증착 방법 등을 통해 데이터 금속층을 형성한다.
여기서, 게이트 절연막(130)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등을 사용한다. 그리고 데이터 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 등의 단일 금속 또는 이들의 합금을 사용한다. 이때, 데이터 금속층은 단일층 또는 복층 구조로 형성할 수 있다.
다음으로, 포토레지스트를 도포한 후 제2 마스크를 이용한 포토리소그라피 공정으로 단차를 이루는 포토레지스트 패턴을 형성한다. 여기서, 포토레지스트 패턴은 제1 내지 제3 박막 트랜지스터(Tn1,Tn2,Tn3)의 채널이 형성될 영역에 포토레지스트의 일부가 남겨지고, 데이터 패턴이 형성될 영역에는 포토레지스트의 전량이 남겨지며, 나머지 부분은 포토레지스트가 제거된다.
다음으로, 제1 식각 공정을 통해 화소 영역의 데이터 금속층을 식각하고, 제2 식각 공정으로 불순물 도핑된 아몰포스 실리콘층 및 아몰포스 실리콘층을 식각한다. 그리고, 애싱 공정을 통해 동일한 깊이로 포토레지스트를 제거한다. 그리고, 제3 식각 공정을 통해 채널 영역의 불순물 도핑된 아몰포스 실리콘을 제거하고, 남겨진 포토 레지스트를 제거하여 데이터 라인, 제1 내지 제3 소스 전극(161,163,165) 및 제1 내지 제3 드레인 전극(162,164,166)을 포함하는 데이터 패턴을 형성한다. 이때, 데이터 패턴의 하부에는 제1 내지 제3 반도체층(141,142,143) 및 제1 내지 제3 오믹 콘택층(151,152,153)이 형성된다.
도 8a 및 도 8b는 제3 마스크 공정으로 보호막이 형성된 것을 도시한 단면도이다.
도 8a 및 도 8b를 참조하면, 두 가지 방법으로 제3 마스크 공정을 통해 제1 내지 제4 컨택홀(181,182,183,184)을 포함하는 보호막(171,172)을 형성한다.
우선, 첫번째 방법은 도 8a에 도시된 바와 같이 데이터 패턴이 형성된 절연 기판(110) 위에 무기 물질을 PECVD, CVD 등의 증착 방법을 통해 증착한다. 그리 고, 제3 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 제1 내지 제4 컨택홀(181,182,183,184)을 포함하는 무기 보호막(171)을 형성한다.
다음으로, 두번째 방법은 도 8b에 도시된 바와 같이 무기 물질을 증착한 뒤 유기 물질을 더 증착한다. 그리고, 제3 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 제1 내지 제4 컨택홀(181,182,183,184)을 포함하는 무기 보호막(171) 및 유기 보호막(172)을 형성한다.
도 9a 및 도 9b는 제4 마스크 공정으로 제1 및 제2 부화소 전극과 보조 전극이 형성된 것을 도시한 단면도이다.
도 9a 및 도 9b를 참조하면, 제4 마스크 공정을 통해 제1 부화소 전극(191), 제2 부화소 전극(192) 및 제1 보조 전극(193)을 포함하는 화소 전극 패턴을 형성한다.
우선, 도 9a 및 도 9b에 도시된 바와 같이 무기 보호막(171) 또는 유기 보호막(172) 위에 ITO, IZO, ITZO 등의 투명 도전 물질을 스퍼터링 등의 증착 방법을 통해 증착한다. 그리고, 제4 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 제1 및 제2 부화소 전극(191,192)과 제1 보조 전극(193)을 패터닝한다. 이때, 제1 및 제2 부화소 전극(191,192)은 절개부(194)에 의해 서로 분리되도록 형성한다.
구체적으로, 제1 부화소 전극(191)은 도 9a에 도시된 바와 같이 무기 보호막(171)을 사이에 두고 제3 드레인 전극(166)과 중첩되게 형성한다. 이에 따라, 제1 부화소 전극(191)은 제3 드레인 전극(166)과 전압 업 커패시터(Cup)를 형성한다. 한편, 제1 부화소 전극(191)은 도 9b에 도시된 바와 같이 무기 보호막(171) 및 유기 보호막(172)을 사이에 두고 제3 드레인 전극(166)과 적어도 일부분이 중첩되게 형성하여 전압 업 커패시터(Cup)을 형성할 수도 있다.
제2 부화소 전극(192)은 제2 및 제3 컨택홀(182,183)을 통해 제2 드레인 전극(164) 전극과 제3 소스 전극(165)을 전기적으로 연결하도록 형성한다.
제1 보조 전극(193)은 제4 컨택홀(184)을 통해 제3 드레인 전극(166)에 접속되게 형성한다. 여기서, 제1 보조 전극(193)은 도 9a에 도시된 바와 같이 게이트 절연막(130) 및 무기 보호막(171)을 사이에 두고 대향 전극(126)과 적어도 일부분이 중첩되게 형성한다. 이에 따라, 제1 보조 전극(193)은 대향 전극(126)과 전압 다운 커패시터(Cdown)를 형성한다. 그리고, 제1 보조 전극(193)은 도 9b에 도시된 바와 같이 게이트 절연막(130), 무기 보호막(171) 및 유기 보호막(172)을 사이에 두고 대향 전극(126)과 적어도 일부분이 중첩되게 형성하여 전압 다운 커패시터(Cdown)를 형성할 수도 있다.
이하에서는 도 10 내지 도 13b를 참조하여 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다.
도 10 내지 도 13b는 도 5에 도시된 박막 트랜지스터 기판의 제조 방법을 마스크 공정별로 도시한 단면도이다.
도 10은 제1 마스크 공정으로 제1 패턴군이 형성된 것을 도시한 단면도이다.
도 10을 참조하면, 제1 마스크 공정으로 게이트 라인, 제1 내지 제3 게이트 전극(121,122,123), 스토리지 라인(125), 대향 전극(126) 및 제2 보조 전극(127)을 포함하는 게이트 패턴을 형성한다.
구체적으로, 절연 기판(110) 위에 스퍼터링 방법 등을 통해 게이트 금속층을 형성한다. 그리고, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층을 패터닝하여 게이트 라인, 제1 내지 제3 게이트 전극(121,122,123), 스토리지 라인(125), 대향 전극(126) 및 제2 보조 전극(127)을 포함하는 게이트 패턴을 형성한다.
도 11은 제2 마스크 공정으로 데이터 패턴이 형성된 것을 도시한 단면도이다.
도 11을 참조하면, 게이트 패턴이 형성된 절연 기판(110) 위에 게이트 절연막(130), 아몰포스 실리콘 및 불순물 도핑된 아몰포스 실리콘층을 순차적으로 적층시킨다. 다음으로, 불순물 도핑된 아몰포스 실리콘층 위에 데이터 금속층을 적층한다. 다음으로, 포토레지스트를 도포한 후 제2 마스크를 이용한 포토리소그라피 공정으로 단차를 이루는 포토레지스트 패턴을 형성한다. 다음으로, 데이터 금속층, 불순물 도핑된 아몰포스 실리콘층 및 아몰포스 실리콘층을 식각하여 데이터 라인, 제1 내지 제3 소스 전극(161,163,165) 및 제1 내지 제3 드레인 전극(162,164,166)을 포함하는 데이터 패턴을 형성한다. 여기서, 제3 드레인 전극(166)은 후술될 제1 부화소 전극과 중첩되지 않도록 형성한다.
도 12a 및 도 12b는 제3 마스크 공정으로 보호막이 형성된 것을 도시한 단면도이다.
도 12a 및 도 12b를 참조하면, 두 가지 방법으로 제3 마스크 공정을 통해 제1 내지 제5 콘택홀(181,182,183,184,185)을 포함하는 보호막(171,172)을 형성한다.
우선, 첫번째 방법은 도 12a에 도시된 바와 같이 데이터 패턴이 형성된 절연 기판(110) 위에 무기 물질을 PECVD, CVD 등의 증착 방법을 통해 증착한다. 그리고, 제3 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 제1 내지 제5 콘택홀(181,182,183,184,185)을 포함하는 무기 보호막(171)을 형성한다.
다음으로, 두번째 방법은 도 12b에 도시된 바와 같이 무기 물질을 증착한 뒤 유기 물질을 더 증착한다. 그리고, 제3 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 제1 내지 제5 콘택홀(181,182,183,184,185)을 포함하는 무기 보호막(171) 및 유기 보호막(172)을 형성한다.
도 13a 및 도 13b는 제4 마스크 공정으로 제1 및 제2 부화소 전극과 보조 전극이 형성된 것을 도시한 단면도이다.
도 13a 및 도 13b를 참조하면, 제4 마스크 공정을 통해 제1 부화소 전극(191), 제2 부화소 전극(192) 및 제1 보조 전극(193)을 포함하는 화소 전극 패턴을 형성한다.
우선, 도 13a 및 도 13b에 도시된 바와 같이 무기 보호막(171) 또는 유기 보 호막(172) 위에 ITO, IZO, ITZO 등의 투명 도전 물질을 스퍼터링 등의 증착 방법을 통해 증착한다. 그리고, 제4 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 제1 및 제2 부화소 전극(191,192)과 제1 보조 전극(193)을 패터닝한다. 이때, 제1 및 제2 부화소 전극(191,192)은 절개부(194)에 의해 서로 분리되도록 형성한다.
구체적으로, 제1 부화소 전극(191)은 도 13a에 도시된 바와 같이 무기 보호막(171)을 사이에 두고 제2 보조 전극(127)과 적어도 일부분이 중첩되게 형성한다. 이에 따라, 제1 부화소 전극(191)은 제2 보조 전극(127)과 전압 업 커패시터(Cup)를 형성한다. 한편, 제1 부화소 전극(191)은 도 9b에 도시된 바와 같이 무기 보호막(171) 및 유기 보호막(172)을 사이에 두고 제2 보조 전극(127)과 적어도 일부분이 중첩되게 형성하여 전압 업 커패시터(Cup)을 형성할 수도 있다.
제2 부화소 전극(192)은 제2 및 제3 컨택홀(182,183)을 통해 제2 드레인 전극(164) 전극과 제3 소스 전극(165)을 전기적으로 연결하도록 형성한다.
제1 보조 전극(193)은 도 13a에 도시된 바와 같이 제4 및 제5 컨택홀(184,185)을 통해 제3 드레인 전극(166) 및 제2 보조 전극(127)에 접속되게 형성한다. 여기서, 제1 보조 전극(193)은 도 13a에 도시된 바와 같이 게이트 절연막(130) 및 무기 보호막(171)을 사이에 두고 대향 전극(126)과 중첩되게 형성한다. 이에 따라, 제1 보조 전극(193)은 대향 전극(126)과 전압 다운 커패시터(Cdown)를 형성한다. 그리고, 제1 보조 전극(193)은 도 13b에 도시된 바와 같이 게이트 절연막(130), 무기 보호막(171) 및 유기 보호막(172)을 사이에 두고 대향 전극(126)과 중첩되게 형성하여 전압 다운 커패시터(Cdown)를 형성할 수도 있다.
이상에서 상술한 본 발명은 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면 후술될 특허 청구 범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제n 화소 영역을 표시한 등가 회로도,
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 화소 영역을 설명하기 위해 도시한 평면도,
도 3은 도 2에 도시된 지시선 I-I'선을 따라 박막 트랜지스터 기판을 절단한 단면을 도시한 단면도,
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 화소 영역을 설명하기 위해 도시한 평면도,
도 5는 도 4에 도시된 지시선 I-I'선을 따라 박막 트랜지스터 기판을 절단한 단면을 도시한 단면도,
도 6 내지 도 9b는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 마스크 공정별로 도시한 단면도 및
도 10 내지 도 13b는 도 5에 도시된 박막 트랜지스터 기판의 제조 방법을 마스크 공정별로 도시한 단면도이다.
<도면 부호의 간단한 설명>
100: 박막 트랜지스터 기판 110: 절연 기판
121,122,123: 제1 내지 제3 게이트 전극
125: 스토리지 라인 126: 대향 전극
127: 독립 전극 130: 게이트 절연막
141,142,143: 제1 내지 제3 반도체층
151,152,153: 제1 내지 제3 오믹 접촉층
161,163,165: 제1 내지 제3 소스 전극
162,164,166: 제1 내지 제3 드레인 전극
171: 무기 보호막 172: 유기 보호막
181,182,183,184,185: 제1 내지 제5 콘택홀
191,192: 제1 및 제3 부화소 전극
193: 보조 전극 194: 절개부
Tn1,Tn2,Tn3: 제1 내지 제3 박막 트랜지스터
P1, P2 : 제1 및 제2 부화소 영역

Claims (12)

  1. 제n 게이트 라인 및 데이터 라인과 접속된 제1 및 제2 박막 트랜지스터;
    상기 제1 및 제2 박막 트랜지스터와 각각 접속된 제1 및 제2 부화소 전극;
    제n+1 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 중첩된 반도체층, 상기 게이트 전극과 일부분이 중첩되며, 상기 제2 부화소 전극에 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제3 박막 트랜지스터;
    상기 제1 및 제2 부화소 전극과 동일층에 형성되며, 상기 드레인 전극과 접속된 제1 보조 전극, 및 상기 게이트 라인과 동일층에 형성되며, 적어도 하나 이상의 절연층을 사이에 두고 상기 제1 보조 전극과 적어도 일부분이 중첩되는 대향 전극을 포함하는 다운 커패시터; 및
    제3 박막 트랜지스터의 상기 드레인 전극 및 상기 제1 보조 전극 사이에 개재된 업 커패시터를 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 대향 전극은 스토리지 라인과 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 드레인 전극과 전기적으로 연결되며, 적어도 하나의 절연층을 사이에 두고 상기 제1 부화소 전극과 적어도 일부분이 중첩되어 형성되는 제2 보조 전극을 더 포함하는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 제2 보조 전극은 상기 드레인 전극과 동일층에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제2 항에 있어서,
    상기 게이트 라인과 동일층에 형성되어 상기 드레인 전극과 전기적으로 연결되며, 적어도 하나의 절연층을 사이에 두고 상기 제1 부화소 전극과 적어도 일부분이 중첩되는 제3 보조 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 절연층은 무기막과 유기막으로 이중층인 것을 특징으로 하는 박막 트랜 지스터 기판.
  7. 제1 항에 있어서,
    상기 제1 내지 제3 박막 트랜지스터는 채널 영역을 제외한 나머지 영역에서 상기 반도체층과, 상기 소스 및 드레인 전극이 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
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