[go: up one dir, main page]

KR100620847B1 - 액정표시장치의 어레이기판 및 그의 제조방법 - Google Patents

액정표시장치의 어레이기판 및 그의 제조방법 Download PDF

Info

Publication number
KR100620847B1
KR100620847B1 KR1020010031511A KR20010031511A KR100620847B1 KR 100620847 B1 KR100620847 B1 KR 100620847B1 KR 1020010031511 A KR1020010031511 A KR 1020010031511A KR 20010031511 A KR20010031511 A KR 20010031511A KR 100620847 B1 KR100620847 B1 KR 100620847B1
Authority
KR
South Korea
Prior art keywords
gate
wiring
insulating layer
electrode
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010031511A
Other languages
English (en)
Other versions
KR20020092720A (ko
Inventor
김우현
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020010031511A priority Critical patent/KR100620847B1/ko
Priority to US10/141,848 priority patent/US7133087B2/en
Publication of KR20020092720A publication Critical patent/KR20020092720A/ko
Application granted granted Critical
Publication of KR100620847B1 publication Critical patent/KR100620847B1/ko
Priority to US11/528,591 priority patent/US7425997B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 개구율 감소없이 스토리지 캐패시터의 정전 용량을 증가시킬 수 있는 액정표시장치의 어레이기판 및 그의 제조방법에 관한 것이다.
이 액정표시장치 어레이기판 및 그 의 제조방법은 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 상기 유기절연층 상에 캐패시터배선을 형성하여 개구율 감소없이 스토리지 캐패시터의 정전 용량을 증가시킬 수 있다.

Description

액정표시장치의 어레이기판 및 그의 제조방법{Array Substrate of Liquid Crystal Display and Fabricating Method Thereof}
도 1은 종래의 스토리지 온 게이트 방식의 액정표시장치를 나타내는 평면도.
도 2는 도 1에 도시된 선 "A, A'"을 따라 절취한 액정표시장치의 단면도.
도 3a 내지 도 3e는 도 2에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도.
도 4는 종래의 스토리지 온 컴온 방식의 액정표시장치를 나타내는 평면도.
도 5는 도 4에 도시된 선 "B, B'"을 따라 절취한 액정표시장치의 단면도.
도 6a 내지 도 6d는 도 5에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도.
도 7은 본 발명의 제1 실시 예에 따른 액정표시장치의 평면도.
도 8은 도 7에 도시된 선 "C, C'"을 따라 절취한 액정표장치의 단면도.
도 9 내지 도 14는 도 8에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도.
도 15는 본 발명의 제2 실시 예에 따른 액정표시장치의 평면도.
도 16은 도 15에 도시된 선 "D, D'"을 따라 절취한 액정표장치의 단면도.
도 17 내지 도 22는 도 16에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11,41,75,101 : 하부기판 13,43,73,103 : 게이트전극
15,47,75,105 : 게이트배선 17,63,93,117 : 데이터배선
19,49,77,107 : 게이트절연막 21,51,79,109 : 활성층
23,53,81,111 : 오믹접촉층 25,57,83,113 : 소스전극
27,59,85,115 : 드레인전극 29,45,87,119,121 : 캐패시터전극
31,61,79,89,117,123 : 절연층 30a,30b,90a,120a,120b : 컨택홀
33,55,91,125 : 화소전극
본 발명은 액정표시장치의 어레이기판 및 그의 제조방법에 관한 것으로서, 특히 개구율 감소없이 스토리지 캐패시터의 정전 용량을 증가시킬 수 있는 액정표시장치의 어레이기판 및 그의 제조방법에 관한 것이다.
통상적으로, 액정표시장치(Liquid Crystal Display; 이하 "LCD"이라 함)는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 액정 표시장치 중 액정셀별로 스위칭소자가 마련된 액티브 매트릭스(Active Matrix) 타입은 동영상을 표시하기에 적합하다. 액티브 매트릭스 타입의 액정표시장치에서 스위칭소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)가 이용되고 있다.
액정표시장치는 액정에 인가되는 유지전압의 특성을 향상시키고 계조(gray scale) 표시의 안정화 등을 위해 스토리지 캐패시터(storage capacitor)를 사용한다. 스토리지 캐패시터는 n-1번째 게이트라인의 일부분을 n번째 화소의 캐패시터의 하부전극으로 이용하는 '스토리지 온 게이트(storage on gate)' 방식과, 캐패시터의 하부전극을 별도로 형성하여 공통전극과 연결시키는 '스토리지 온 컴온(storage on common)' 방식으로 나뉘어진다.
도 1은 종래의 스토리지 온 게이트 방식의 액정표시장치를 나타내는 평면도이며, 도 2는 도 1에 도시된 선 "A, A'"을 따라 절취한 액정표시장치의 단면도이다.
도 1 및 도 2를 참조하면, 하부기판(11)은 게이트배선(15')과 데이터배선(17)의 교차부에 위치하는 TFT와, TFT의 드레인전극(27)에 접속된 화소전극(33)과, 화소전극(33)과 이전단 게이트배선(15)의 중첩영역에 위치하는 스토리지 캐패시터를 구비한다.
TFT는 게이트배선(15')에 연결된 게이트전극(13), 데이터배선(17)에 연결된 소스전극(25) 및 제1 컨택홀(30a)을 통해 화소전극(33)에 접속된 드레인전극(27)을 구비한다. 또한, TFT는 게이트전극(13)과 소스 및 드레인 전극(25, 27)의 절연을 위한 게이트절연막(19)과, 게이트전극(13)에 공급되는 게이트전압에 의해 소스전극(25)과 드레인전극(27) 간에 도통채널을 형성하기 위한 반도체층(21, 23)을 더 구비한다. 이러한 TFT는 게이트배선(15')으로부터의 게이트신호에 응답하여 데이터배선(17)으로부터의 데이터신호를 선택적으로 화소전극(33)에 공급한다.
화소전극(33)은 데이터배선(17)과 게이트배선(15')에 의해 분할된 셀영역에 위치하며 광투과율이 높은 ITO(Indium Tin Oxide) 물질로 이루어진다. 화소전극(33)은 하부기판(11)의 전면에 도포되는 절연층(31) 위에 형성되며, 절연층(31)에 형성된 제1 컨택홀(30a)을 통해 드레인전극(27)과 전기적으로 접속된다. 이러한 화소전극(33)은 TFT를 경유하여 공급되는 데이터신호에 의해 상부기판에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(11)과 상부기판 사이에 위치하는 액정이 유전율 이방성 특징에 의하여 액정 분자배열을 바꾸게 된다. 이와 같이, 화소별로 TFT를 통해 전압을 인가하여 화소별 액정분자의 배열을 바꾸어 화상정보를 LCD에서 표현해 줄 수 있다.
스토리지 캐패시터는 화소전압을 안정적으로 유지시키기 위한 것이므로 그 용량값은 충분히 커야 한다. 이를 위하여, 스토리지 캐패시터는 제2 컨택홀(30b)을 통해 화소전극(33)과 전기적으로 접속되는 캐패시터전극(29)과, 게이트배선(15) 및 그 사이의 게이트절연막(19)을 포함한다.
도 3a 내지 도 3e는 도 2에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 3a를 참조하면, 기판(11) 상에 게이트전극(13) 및 게이트배선(15)이 형성된다. 게이트전극(13) 및 게이트배선(15)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.
도 3b를 참조하면, 게이트절연막(19) 상에 활성층(21) 및 오믹접촉층(23)이 형성된다. 게이트절연막(19)은 게이트전극(13) 및 게이트배선(15)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 기판(11) 상에 전면 증착함으로써 형성된다. 게이트절연막(19)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다.
활성층(21) 및 오믹접촉층(23)은 게이트절연막(19) 상에 두 반도체물질층을 순차적으로 적층한 후, 그 적층된 두 반도체물질층을 패터닝함으로써 형성된다. 활성층(21)은 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(23)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
도 3c를 참조하면, 게이트절연막(19) 상에 데이터배선(17), 소스 및 드레인전극(25, 27), 캐패시터전극(29)이 형성된다.
데이터배선(17), 소스 및 드레인전극(25, 27), 캐패시터전극(29)은 CVD 방법 또는 스퍼터링 방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 소스 및 드레인전극(25, 27)을 패터닝한 후 게이트전극(13)과 대응되는 부분의 오믹접촉층(23)을 패터닝하여 활성층(21)이 노출되게 한다. 활성층(21)에서 소스 및 드레인전극(25, 27) 사이의 게이트전극(13)과 대응하는 부분은 채널이 된다. 캐패시터전극(29)은 게이트배선(15)과 대응되어 중첩되도록 형성된다. 데이터배선(17), 소 스 및 드레인전극(25, 27)은 크롬(Cr) 또는 몰리브덴(Mo) 등으로 형성된다.
이어서, 도 3d를 참조하면, 게이트절연막(19) 상에 절연층(31), 제1 및 제2 컨택홀(30a, 30b)이 형성된다.
절연층(31), 제1 및 제2 컨택홀(30a, 30b)은 소스 및 드레인전극(25, 27)을 덮도록 게이트절연막(19) 상에 절연물질을 증착한 후 패터닝함으로써 형성된다. 절연층(31)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물질이 주로 사용된다.
도 3e를 참조하면, 절연층(31) 상에 화소전극(33)이 형성된다.
화소전극(33)은 절연층(31)상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 화소전극(33)은 제1 컨택홀(30a)을 통해 드레인전극(27)과 전기적으로 접촉되며, 제2 컨택홀(30b)을 통해 캐패시터전극(29)과 전기적으로 접촉된다.
화소전극(33)은 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함), 인듐-징크-옥사이드(Indium-Zinc-Oxide : 이하 "IZO"라 함) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : 이하 "ITZO"라 함) 중 어느 하나로 형성된다.
도 4는 종래의 스토리지 온 컴온 방식의 액정표시장치를 나타내는 평면도이며, 도 5는 도 4에 도시된 선 "B, B'"을 따라 절취한 액정표시장치의 단면도이다.
도 4 및 도 5를 참조하면, 화소영역의 중앙에 위치하는 스토리지 캐패시터(50)를 구비한다. 스토리지 캐패시터(50)는 TFT(40)에 게이트신호가 인가될 때 데이터신호가 소스전극(57)과 드레인전극(59)을 통하여 화소전극(55)에 인가된 후, 화소전압을 안정적으로 유지시키기 위한 것이므로 그 용량값은 충분히 커야 한다. 이를 위하여, 스토리지 캐패시터(50)는 드레인전극(59)과 전기적으로 접속되는 화소전극(55)과, 캐패시터전극(45) 및 그 사이의 게이트절연막(49)을 포함한다.
도 6a 내지 도 6d는 도 5에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 6a를 참조하면, 기판(41) 상에 게이트전극(43), 캐패시터전극(45) 및 게이트배선(47)이 형성된다. 게이트전극(43), 캐패시터전극(45) 및 게이트배선(47)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.
이어서, 도 6b에 도시된 바와 같이 게이트절연막(49), 활성층(51) 및 오믹접촉층(53)이 형성된다. 게이트절연막(49)은 게이트전극(43), 캐패시터전극(45) 및 게이트배선(47)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 기판(41) 상에 전면 증착함으로써 형성된다. 게이트절연막(49)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다.
활성층(51) 및 오믹접촉층(53)은 게이트절연막(49) 상에 두 반도체물질층을 순차적으로 적층한 후, 그 적층된 두 반도체물질층을 패터닝함으로써 형성된다. 활성층(51)은 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(53)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
도 6c를 참조하면, 게이트절연막(49) 상에 화소전극(55)이 형성된다.
화소전극(55)은 게이트절연막(49) 상에 투명전도성물질을 증착한 후 패터닝 함으로써 형성된다. 화소전극(33)은 ITO, IZO, ITZO 중 어느 하나로 형성된다.
도 6d를 참조하면, 데이터배선(63), 소스 및 드레인전극(57, 59) 및 절연층(61)이 형성된다.
데이터배선(63), 소스 및 드레인전극(57, 59)은 CVD 방법 또는 스퍼터링 방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 소스 및 드레인전극(57, 59)을 패터닝한 후 게이트전극(43)과 대응되는 부분의 오믹접촉층(53)을 패터닝하여 활성층(51)이 노출되게 한다. 활성층(51)에서 소스 및 드레인전극(57, 59) 사이의 게이트전극(43)과 대응하는 부분은 채널이 된다. 드레인전극(59)은 접촉홀없이 화소전극(55)과 전기적으로 접촉된다. 데이터배선(63), 소스 및 드레인전극(57, 59)은 크롬(Cr) 또는 몰리브덴(Mo) 등으로 형성된다.
이어서, TFT 영역 상에 절연층(61)이 형성된다. 절연층(61)은 소스 및 드레인전극(57, 59)을 덮도록 절연물질을 증착한 후 패터닝함으로써 형성된다. 절연층(61)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물질이 주로 사용된다.
상술한 바와 같이, 스토리지 캐패시터는 스토리지 온 게이트 방식과 스토리지 온 컴온 방식 모두 게이트전극과 함께 형성되는 하부전극과 소스 및 드레인전극과 함께 형성되는 상부전극 사이에 형성된 게이트절연막을 유전막으로 갖는 구조로 형성된다.
액정표시장치는 플리커 현상을 개선하기 위해서 스토리지 캐패시터의 정전 용량을 증가시키고 있다. 스토리지 캐패시터의 정전 용량을 증가시키기 위해서는 캐패시터전극의 면적을 증가시켜야 한다. 다시 말하면, 스토리지 온 게이트 방식의 액정표시장치는 스토리지 캐패시터의 정전 용량을 증가시키기 위해 게이트배선의 폭을 넓혀야 한다. 그러나, 게이트배선의 폭을 넓힐 경우 개구율이 떨어지게 되고, 게이트신호의 라인 딜레이(Line Delay) 효과가 커지므로 게이트배선의 폭을 넓히는 데는 한계가 있다. 또한, 스토리지 온 컴온 방식의 액정표시장치는 스토리지 캐패시터가 화소셀의 중심부에 형성됨으로써 스토리지 온 게이트 방식의 액정표시장치의 개구율보다 더 떨어지게 된다.
이와 같이, 캐패시터전극의 면적이 증가하게 되면 개구율이 떨어지게 된다. 특히, 고용량의 스토리지 캐패시터의 정전 용량을 요구하는 고밀도 액정표시장치(High Pixel Density LCD), 강유전성 액정표시장치(Ferroelectric LCD), 반강유전성 액정표시장치 및 고정세를 요구하는 액정표시장치에서 개구율이 떨어지게 된다.
따라서, 본 발명의 목적은 개구율 감소없이 스토리지 캐패시터의 정전 용량을 증가시킬 수 있는 액정표시장치의 어레이기판 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치의 어레이기판은 스캐닝신호가 공급되는 게이트배선과, 상기 게이트배선과 교차되며 데이터신호가 공급되는 데이터배선과, 상기 게이트배선에 연결된 게이트전극과, 상기 게이트전극 및 게이트 배선을 덮는 게이트절연막과, 상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성되는 활성층과, 상기 활성층 상에 형성되는 오믹접촉층과, 상기 데이터배선과 연결되도록 상기 오믹접촉층 상에 형성되는 소스전극과, 상기 오믹접측층 상에 형성되고 상기 소스전극과 소정의 채널을 사이에 두고 대향하는 드레인전극과, 상기 소스전극과 드레인전극 및 상기 데이터배선을 덮는 유기절연층과, 상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 상기 유기절연층 상에 형성되는 캐패시터배선과, 상기 캐패시터배선 상에 형성되는 절연층과, 적어도 일부가 상기 캐패시터배선과 중첩되며 상기 유기절연층과 상기 절연층을 관통하여 상기 드레인전극을 노출시키는 컨택홀을 경유하여 상기 드레인전극과 접속되는 화소전극을 구비한다.
본 발명의 다른 실시예에 따른 액정표시장치의 어레이기판은 스캐닝신호가 공급되는 게이트배선과, 상기 게이트배선과 교차되며 데이터신호가 공급되는 데이터배선과, 상기 게이트배선에 연결된 게이트전극과, 상기 게이트전극 및 게이트배선을 덮는 게이트절연막과, 상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성되는 활성층과, 상기 활성층 상에 형성되는 오믹접촉층과, 상기 데이터배선과 연결되도록 상기 오믹접촉층 상에 형성되는 소스전극과, 상기 오믹접측층 상에 형성되고 상기 소스전극과 소정의 채널을 사이에 두고 대향하는 드레인전극과, 상기 게이트배선과 중첩되도록 상기 게이트절연막 상에 형성되는 캐패시터전극과, 상기 소스전극, 드레인전극, 데이터배선 및 캐패시터전극을 덮는 유기절연층과, 상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 상기 유기절연층 상에 형성되는 캐패시터배선과, 상기 캐패시터배선 상에 형성되는 절연층과, 적어도 일부가 상기 캐패시터배선과 중첩되며 상기 유기절연층과 상기 절연층을 관통하여 각각 상기 드레인전극과 상기 캐패시터전극을 노출시키는 컨택홀들을 경유하여 상기 드레인전극과 캐패시터전극에 접속되는 화소전극을 구비한다.
본 발명의 실시예에 따른 액정표시장치의 어레이기판의 제조방법은 기판 상에 게이트배선과 상기 게이트배선에 연결되는 게이트전극을 형성하는 단계와, 상기 게이트배선 및 게이트전극을 덮도록 게이트절연막을 상기 기판 전면에 증착하는 단계와, 상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 활성층을 형성하는 단계와, 상기 활성층 상에 오믹접촉층을 형성하는 단계와, 상기 오믹접촉층 상에 소스 및 드레인전극을 형성함과 동시에 상기 게이트배선과 교차되는 데이터배선을 상기 기판 상에 형성하는 단계와, 상기 소스 및 드레인전극과 데이터배선을 덮도록 유기절연층을 상기 게이트절연막 상에 형성하는 단계와, 상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 캐패시터배선을 상기 유기절연층 상에 형성하는 단계와, 상기 캐패시터배선을 덮도록 절연층을 상기 유기절연층 상에 형성하는 단계와, 상기 유기절연층과 상기 절연층을 관통하는 컨택홀을 형성하는 단계와, 상기 드레인전극이 노출되도록 상기 컨택홀을 통하여 상기 드레인전극과 접속됨과 아울러 상기 캐패시터배선과 적어도 일부가 중첩되는 화소전극을 상기 절연층 상에 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 액정표시장치의 어레이기판 제조방법은 기판 상에 게이트배선과 게이트배선에 연결되는 게이트전극을 형성하는 단계와, 상기 게이트배선 및 게이트전극을 덮도록 게이트절연막을 상기 기판 전면에 증착하는 단계와, 상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 활성층을 형성하는 단계와, 상기 활성층 상에 오믹접촉층을 형성하는 단계와, 상기 오믹접촉층 상에 소스 및 드레인전극을 형성함과 동시에 상기 게이트배선과 교차되는 데이터배선을 상기 기판 상에 형성하는 단계와, 상기 게이트배선과 중첩되도록 캐패시터전극을 상기 게이트절연막 상에 형성하는 단계와, 상기 소스 및 드레인전극, 상기 데이터배선과 상기 캐패시터전극을 덮는 유기절연층을 게이트절연막 상에 형성하는 단계와, 상기 소스 및 드레인전극과 데이터배선을 덮도록 유기절연층을 상기 게이트절연막 상에 형성하는 단계와, 상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 캐패시터배선을 상기 유기절연층 상에 형성하는 단계와, 상기 캐패시터배선을 덮도록 절연층을 상기 유기절연층 상에 형성하는 단계와, 상기 유기절연층과 상기 절연층을 관통하여 각각 드레인전극과 캐패시터전극을 노출시키는 컨택홀들을 형성하는 단계와, 상기 컨택홀들을 통하여 각각 상기 드레인전극과 상기 캐패시터전극에 접속됨과 아울러 상기 캐패시터배선과 적어도 일부가 중첩되는 화소전극을 상기 절연층 상에 형성하는 단계를 포함한다.
삭제
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조하여 통하여 명백하게 드러나게 될 것이다.
이하, 도 7 내지 도 22를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 7은 본 발명의 제1 실시 예에 따른 액정표시장치의 평면도이며 도 8은 도 7에 도시된 선 "C, C'"을 따라 절취한 액정표장치의 단면도이다.
도 7 및 도 8을 참조하면, 하부기판(71)은 게이트배선(75)과 데이터배선(93)의 교차부에 위치하는 TFT와, TFT의 드레인전극(85)에 접촉된 화소전극(91)과, 게이트배선(75)과 일부 데이터배선(93)의 중첩영역에 위치하는 스토리지 캐패시터를 구비한다.
TFT는 게이트배선(75)과 연결된 게이트전극(73), 데이터라인(93)과 연결된 소스전극(83)과 컨택홀(90a)을 통해 화소전극(91)에 접속된 드레인전극(85)을 구비한다. 또한, TFT는 게이트전극(73)과 소스 및 드레인 전극(83, 85)의 절연을 위한 게이트절연막(77)과, 게이트전극(73)에 공급되는 게이트전압에 의해 소스전극(83)과 드레인전극(85) 간에 도통채널을 형성하기 위한 반도체층(79, 81)을 더 구비한 다. 이러한 TFT는 게이트배선(75)으로부터의 게이트신호에 응답하여 데이터배선(93)으로부터의 데이터신호를 선택적으로 화소전극(91)에 공급한다.
화소전극(91)은 데이터배선(93)과 게이트배선(75)에 의해 분할된 셀영역에 위치하며 광투과율이 높은 ITO(Indium Tin Oxide) 물질로 이루어진다. 화소전극(91)은 절연층(89) 위에 형성되며, 유기절연층(79) 및 절연층(89) 상에 형성된 컨택홀(90a)을 통해 드레인전극(85)과 전기적으로 접속된다. 이러한 화소전극(91)은 TFT를 경유하여 공급되는 데이터신호에 의해 상부기판에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(71)과 상부기판 사이에 위치하는 액정이 유전율 이방성 특징에 의하여 액정분자배열을 바꾸게 된다. 이와 같이, 화소별로 TFT를 통해 전압을 인가하여 화소별로 액정분자의 배열을 바꾸어 화상정보를 LCD에서 표현해 줄 수 있다.
화소전극(91)과 게이트배선(75) 및 일부 데이터배선(93)의 중첩부분에 형성되는 스토리지 캐패시터는 화소전압을 안정적으로 유지시키기 위한 것이므로 그 용량값은 충분히 커야만 한다. 이를 위하여, 스토리지 캐패시터는 컨택홀(90a)을 통해 드레인전극(85)과 전기적으로 접속되는 화소전극(91)과, 게이트배선(75) 및 일부의 데이터배선(93)에 대응되는 캐패시터배선(87)과 그 사이의 게이트절연막(77)과 유기절연층(789)을 포함한다.
도 9 내지 도 14는 도 8에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 9a 및 도 9b를 참조하면, 기판(71) 상에 게이트전극(73) 및 게이트배선(75)이 형성된다. 게이트전극(73) 및 게이트배선(75)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.
도 10을 참조하면, 게이트절연막(77) 상에 활성층(79) 및 오믹접촉층(81)이 형성된다. 게이트절연막(77)은 게이트전극(73) 및 게이트배선(75)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 기판(71) 상에 전면 증착함으로써 형성된다. 게이트절연막(77)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다.
활성층(79) 및 오믹접촉층(81)은 게이트절연막(77) 상에 두 반도체물질층을 적층한 후, 두 반도체물질층을 패터닝함으로써 형성된다. 활성층(79)은 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(81)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
도 11a 및 도 11b을 참조하면, 게이트절연막(77) 상에 데이터배선(93), 소스 및 드레인전극(83, 85)이 형성된다.
데이터배선(93), 소스 및 드레인전극(83, 85)은 CVD 방법 또는 스퍼터링 방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 소스 및 드레인전극(83, 85)을 패터닝한 후 게이트전극(73)과 대응되는 부분의 오믹접촉층(81)을 패터닝하여 활성층(79)이 노출되게 한다. 활성층(79)에서 소스 및 드레인전극(83, 85) 사이의 게이트전극(73)과 대응하는 부분은 채널이 된다. 데이터배선(93), 소스 및 드레인전극(83, 85)은 크롬(Cr) 또는 몰리브덴(Mo) 등으로 형성된다.
이어서, 도 12a 및 도 12b에 도시된 바와 같이 게이트절연막(77) 상에 유기절연층(79)과 캐패시터배선(87)이 형성된다.
유기절연층(79)은 소스 및 드레인전극(83, 85)을 덮도록 게이트절연막(77) 상에 스핀코팅 방법으로 유기절연물질을 코팅하여 형성된다. 이 유기절연층(79)은 그 표면이 평탄하게게 된다. 캐패시터배선(87)은 유기절연층(79) 상에 게이트배선(75) 및 일부 데이터라인(93)과 대응되게 투명도전성물질을 증착한 후 패터닝됨으로써 형성된다.
캐패시터배선(87)은 게이트배선(75) 및 화소전극(91)의 상측단과 중첩되는 몸체부(87C)와, 몸체부(87C)에 연결되며 데이터배선(93)의 양측 각각에 중첩되는 두 개의 암들(87A,87B)를 포함한다. 캐패시터배선(87)의 몸체부(87C)의 폭은 암들(87A,87B) 각각의 폭보다 넓게 된다.
유기절연층(79)은 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB (benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유전상수가 작은 유기절연물로 형성된다. 바람직하게 사용되는 유기절연층의 유전율값은 2 ~ 4 범위의 값을 가지며 캐패시터배선(87)과 게이트배선(75) 사이에 스토리지 캐패시턴스 값을 충분히 줄이기 위하여 유기절연층의 두께는 1 ~ 3 ㎛의 범위가 통상 사용된다.
도 13a 및 도 13b를 참조하면, 유기절연층(79) 상에 절연층(89)과 컨택홀(90a)이 형성된다.
절연층(89)은 유기절연층(79) 상에 캐패시터배선(87)을 덮도록 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 무기절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 전면 증착하여 형성된다. 컨택홀(90a)은 유기절연층 및 절연층(79, 89)을 패터닝하여 드레인전극(85)이 노출되도록 형성된다.
삭제
도 14a 및 도 14b를 참조하면, 절연층(89) 상에 화소전극(91)이 형성된다.
화소전극(91)은 절연층(89)상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 화소전극(91)은 컨택홀(90a)을 통해 드레인전극(85)과 전기적으로 접촉된다. 화소전극(91)은 ITO, IZO, ITZO 중 어느 하나로 형성된다.
도 15는 본 발명의 제2 실시 예에 따른 액정표시장치의 평면도이며 도 16은 도 15에 도시된 선 "D, D'"을 따라 절취한 액정표시장치의 단면도이다.
도 15 및 도 16을 참조하면, 하부기판(101)은 게이트배선(105)과 데이터배선(117)의 교차부에 위치하는 TFT와, TFT의 드레인전극(115)에 접속된 화소전극(125)과, 게이트배선(105)과 일부 데이터배선(117)의 중첩영역에 위치하는 스토리지 캐패시터를 구비한다.
TFT는 게이트배선(105)에 연결된 게이트전극(103), 데이터배선(117)에 연결된 소스전극(113)과 제1 컨택홀(120a)을 통해 화소전극(125)에 접속된 드레인전극(115)을 구비한다. 또한, TFT는 게이트전극(103)과 소스 및 드레인 전극(113, 115)의 절연을 위한 게이트절연막(107)과, 게이트전극(103)에 공급되는 게이트전압에 의해 소스전극(113)과 드레인전극(115) 간에 도통채널을 형성하기 위한 반도체층(109, 111)을 더 구비한다. 이러한 TFT는 게이트배선(105)으로부터의 게이트신호에 응답하여 데이터배선(117)으로부터의 데이터신호를 선택적으로 화소전극(125)에 공급한다.
화소전극(125)은 데이터배선(117)과 게이트배선(105)에 의해 분할된 셀영역에 위치하며 광투과율이 높은 ITO(Indium Tin Oxide) 물질로 이루어진다. 화소전극(125)은 하부기판(101) 전면에 도포되는 절연층(123) 위에 형성되며, 절연층(123)에 형성된 제1 컨택홀(120a)을 통해 드레인전극(115)과 전기적으로 접속된다.
스토리지 캐패시터는 화소전압을 안정적으로 유지시키기 위한 것으로 그 용량값은 충분히 커야한다. 이와 함께 요구되는 조건으로서 개구율을 확보하기 위해 화소 내에 형성되는 캐패시터전극(119)의 크기는 가능한한 최소로 줄여야 한다. 이를 위하여, 제1 스토리지 캐패시터는 제1 컨택홀(120a)을 통해 드레인전극(115)과 전기적으로 접속되는 화소전극(125)과, 게이트배선(105) 및 일부 데이터배선(117)에 대응되는 캐패시터배선(121) 및 그 사이의 절연층들(107,118)을 포함한다. 에 의해 마련되어진다. 또한, 제2 스토리지 캐패시터는 게이트배선(105)과 캐패시터전극(119)에 의해 마련되어진다.
도 17 내지 도 22는 도 16에 도시된 액정표시장치의 제조방법을 단계적으로 나타내는 단면도이다.
도 17a 및 도 17b를 참조하면, 기판(105) 상에 게이트전극(103) 및 게이트배선(105)이 형성된다. 게이트전극(103) 및 게이트배선(105)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.
도 18을 참조하면, 게이트절연막(107) 상에 활성층(109) 및 오믹접촉층(111)이 형성된다. 게이트절연막(107)은 게이트전극(103) 및 게이트배선(105)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 기판(105) 상에 전면 증착함으로써 형성된다. 게이트절연막(107)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다.
활성층(109) 및 오믹접촉층(111)은 게이트절연막(107) 상에 두 반도체물질층을 적층한 후, 두 반도체물질층을 패터닝함으로써 형성된다. 활성층(109)은 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(111)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
도 19a 및 도 19b를 참조하면, 게이트절연막(107) 상에 데이터배선(117), 소스 및 드레인전극(113, 115), 캐패시터전극(119)이 형성된다.
데이터배선(117), 소스 및 드레인전극(113, 115)은 CVD 방법 또는 스퍼터링 방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 데이터배선(117), 소스 및 드레인전극(113, 115)을 형성하면서 캐패시터전극(119)은 게이트배선(105) 상에 CVD 방법 또는 스퍼터링 방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다.
소스 및 드레인전극(113, 115)을 패터닝한 후 게이트전극(103)과 대응되는 부분의 오믹접촉층(111)을 패터닝하여 활성층(109)이 노출되게 한다. 활성층(109)에서 소스 및 드레인전극(113, 115) 사이의 게이트전극(103)과 대응하는 부분은 채널이 된다.
데이터배선(117), 소스 및 드레인전극(113, 115), 캐패시터전극(119)은 크롬(Cr) 또는 몰리브덴(Mo) 등으로 형성된다.
이어서, 도 20a 및 도 20b에 도시된 바와 같이 게이트절연막(107) 상에 유기절연층(118), 캐패시터배선(121)이 형성된다.
유기절연층(118)은 소스 및 드레인전극(113, 115)을 덮도록 게이트절연막(107) 상에 스핀코팅 방법으로 절연물질을 코팅하여 형성된다. 이 유기절연층(118)은 그 표면이 평탄하게 된다. 캐패시터배선(121)은 유기절연층(118) 상에 게이트배선(105) 및 일부 데이터배선(117)과 대응되게 투명도전성물질을 증착한 후 패터닝됨으로써 형성된다.
캐패시터배선(121)은 제2 컨택홀(120b)이 형성될 영역을 제외한 층(118) 상에 형성된다. 캐패시터배선(121)은 게이트배선(105) 및 화소전극(125)의 상측단과 중첩되는 몸체부(121C)와, 몸체부(121C)에 연결되며 데이터라인(171)의 양측 각각에 중첩되는 두 개의 암들(121A,121B)로 구성된다. 캐패시터배선(121)의 몸체부(121C)의 폭은 암들(121A,121B) 각각의 폭보다 넓게 된다.
유기절연층(118)은 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB (benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유전상수가 작은 유기절연물로 형성된다. 바람직하게 사용되는 유기절연층의 유전율값은 2 ~ 4 범위의 값을 가지며 캐패시터배선(121)과 게이트배선(105) 사이에 스토리지 캐패시턴스 값을 충분히 줄이기 위하여 유기절연층의 두께는 1 ~ 3 ㎛의 범위가 통상 사용된다.
도 21a 및 도 21b를 참조하면, 유기절연층(118) 상에 절연층(123), 제1 및 제2 컨택홀(120a, 120b)이 형성된다.
절연층(123)은 유기절연층(118) 상에 캐패시터배선(121)을 덮도록 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 전면 증착하여 형성된다. 제1 컨택홀(120a)은 유기절연층 및 절연층(118, 123)을 패터닝하여 드레인전극(115)이 노출되도록 형성된다. 제2 컨택홀(120b)은 유기절연층 및 절연층(118, 123)을 패터닝하여 캐패시터전극(119)이 노출되도록 한다.
절연층(123)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질로 형성된다.
도 22a 및 도 22b를 참조하면, 절연층(123) 상에 화소전극(125)이 형성된다.
화소전극(125)은 절연층(123) 상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 화소전극(125)은 제1 컨택홀(120a)을 통해 드레인전극(115)과 전기적으로 접촉된다. 또한, 화소전극(125)은 제2 컨택홀(120b)을 통해 캐패시터전극(119)과 전기적으로 접촉된다. 화소전극(125)은 ITO, IZO 또는 ITZO 중 어느 하나로 형성된다.
이와 같이, 본 발명에 따른 액정표시장치의 어레이기판 및 그의 제조방법은 스토리지 캐패시터를 게이트배선과 일부 데이터배선과 중첩되도록 캐패시터전극을 형성시킴으로써 개구율 감소없이 캐패시터의 정전 용량을 증가시킨다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 어레이기판 및 그의 제조방법은 화소의 크기가 줄어들면서 개구율이 더욱 문제가 되고 있는 고정세 액정표시장치에서 개구율을 확보하면서 스토리지 캐패시터의 정전용량을 증가시킬 수 있다. 추가로, 본 발명에 따른 액정표시장치의 어레이기판 및 그의 제조방법은 게이트배선 및 일부 데이터배선과 중첩되게 형성된 캐패시터배선에 의해 광이 차단되어 TFT의 광누설 전류를 낮출 수 있다. 이에 따라, 상부기판의 컬러필터 측에 블랙매트릭스를 설치할 필요가 없어지므로 공정이 간소화될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (14)

  1. 스캐닝신호가 공급되는 게이트배선과,
    상기 게이트배선과 교차되며 데이터신호가 공급되는 데이터배선과,
    상기 게이트배선에 연결된 게이트전극과,
    상기 게이트전극 및 게이트 배선을 덮는 게이트절연막과,
    상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성되는 활성층과,
    상기 활성층 상에 형성되는 오믹접촉층과,
    상기 데이터배선과 연결되도록 상기 오믹접촉층 상에 형성되는 소스전극과,
    상기 오믹접측층 상에 형성되고 상기 소스전극과 소정의 채널을 사이에 두고 대향하는 드레인전극과,
    상기 소스전극과 드레인전극 및 상기 데이터배선을 덮는 유기절연층과,
    상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 상기 유기절연층 상에 형성되는 캐패시터배선과,
    상기 캐패시터배선 상에 형성되는 절연층과,
    적어도 일부가 상기 캐패시터배선과 중첩되며 상기 유기절연층과 상기 절연층을 관통하여 상기 드레인전극을 노출시키는 컨택홀을 경유하여 상기 드레인전극과 접속되는 화소전극을 구비하는 것을 특징으로 하는 액정표시장치의 어레이기판.
  2. 제 1 항에 있어서,
    상기 캐패시터배선은 상기 데이터배선의 양쪽 측면부의 일부에 중첩되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  3. 제 1 항에 있어서,
    상기 유기절연층이 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB (benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유기재료로 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  4. 제 1 항에 있어서,
    상기 유기절연층의 두께는 1 ~ 3㎛인 것을 특징으로 하는 액정표시장치의 어레이기판.
  5. 제 1 항에 있어서,
    상기 절연층이 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기재료로 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  6. 스캐닝신호가 공급되는 게이트배선과,
    상기 게이트배선과 교차되며 데이터신호가 공급되는 데이터배선과,
    상기 게이트배선에 연결된 게이트전극과,
    상기 게이트전극 및 게이트배선을 덮는 게이트절연막과,
    상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성되는 활성층과,
    상기 활성층 상에 형성되는 오믹접촉층과,
    상기 데이터배선과 연결되도록 상기 오믹접촉층 상에 형성되는 소스전극과,
    상기 오믹접측층 상에 형성되고 상기 소스전극과 소정의 채널을 사이에 두고 대향하는 드레인전극과,
    상기 게이트배선과 중첩되도록 상기 게이트절연막 상에 형성되는 캐패시터전극과,
    상기 소스전극, 드레인전극, 데이터배선 및 캐패시터전극을 덮는 유기절연층과,
    상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 상기 유기절연층 상에 형성되는 캐패시터배선과,
    상기 캐패시터배선 상에 형성되는 절연층과,
    적어도 일부가 상기 캐패시터배선과 중첩되며 상기 유기절연층과 상기 절연층을 관통하여 각각 상기 드레인전극과 상기 캐패시터전극을 노출시키는 컨택홀들을 경유하여 상기 드레인전극과 캐패시터전극에 접속되는 화소전극을 구비하는 것을 특징으로 하는 액정표시장치의 어레이기판.
  7. 제 6 항에 있어서,
    상기 캐패시터배선은 상기 데이터배선의 양쪽 측면부의 일부에 중첩되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  8. 제 6 항에 있어서,
    상기 유기절연층이 아크릴계(acryl) 유기화합물, 테프론(Teflon), BCB (benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유기재료로 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  9. 제 6 항에 있어서,
    상기 유기절연층의 두께는 1 ~ 3㎛인 것을 특징으로 하는 액정표시장치의 어레이기판.
  10. 제 6 항에 있어서,
    상기 절연층이 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기재료로 형성되는 것을 특징으로 하는 액정표시장치의 어레이기판.
  11. 기판 상에 게이트배선과 상기 게이트배선에 연결되는 게이트전극을 형성하는 단계와,
    상기 게이트배선 및 게이트전극을 덮도록 게이트절연막을 상기 기판 전면에 증착하는 단계와,
    상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 활성층을 형성하는 단계와,
    상기 활성층 상에 오믹접촉층을 형성하는 단계와,
    상기 오믹접촉층 상에 소스 및 드레인전극을 형성함과 동시에 상기 게이트배선과 교차되는 데이터배선을 상기 기판 상에 형성하는 단계와,
    상기 소스 및 드레인전극과 데이터배선을 덮도록 유기절연층을 상기 게이트절연막 상에 형성하는 단계와,
    상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 캐패시터배선을 상기 유기절연층 상에 형성하는 단계와,
    상기 캐패시터배선을 덮도록 절연층을 상기 유기절연층 상에 형성하는 단계와,
    상기 유기절연층과 상기 절연층을 관통하는 컨택홀을 형성하는 단계와,
    상기 드레인전극이 노출되도록 상기 컨택홀을 통하여 상기 드레인전극과 접속됨과 아울러 상기 캐패시터배선과 적어도 일부가 중첩되는 화소전극을 상기 절연층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  12. 제 11 항에 있어서,
    상기 캐패시터배선은 상기 데이터배선의 양쪽 측면부의 일부에 중첩되는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  13. 기판 상에 게이트배선과 게이트배선에 연결되는 게이트전극을 형성하는 단계와,
    상기 게이트배선 및 게이트전극을 덮도록 게이트절연막을 상기 기판 전면에 증착하는 단계와,
    상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 활성층을 형성하는 단계와,
    상기 활성층 상에 오믹접촉층을 형성하는 단계와,
    상기 오믹접촉층 상에 소스 및 드레인전극을 형성함과 동시에 상기 게이트배선과 교차되는 데이터배선을 상기 기판 상에 형성하는 단계와,
    상기 게이트배선과 중첩되도록 캐패시터전극을 상기 게이트절연막 상에 형성하는 단계와,
    상기 소스 및 드레인전극, 상기 데이터배선과 상기 캐패시터전극을 덮는 유기절연층을 게이트절연막 상에 형성하는 단계와,
    상기 소스 및 드레인전극과 데이터배선을 덮도록 유기절연층을 상기 게이트절연막 상에 형성하는 단계와,
    상기 데이터배선을 따라 상기 데이터배선의 적어도 일부에 중첩됨과 아울러 상기 게이트배선을 따라 상기 게이트배선의 적어도 일부에 중첩되도록 캐패시터배선을 상기 유기절연층 상에 형성하는 단계와,
    상기 캐패시터배선을 덮도록 절연층을 상기 유기절연층 상에 형성하는 단계와,
    상기 유기절연층과 상기 절연층을 관통하여 각각 드레인전극과 캐패시터전극을 노출시키는 컨택홀들을 형성하는 단계와,
    상기 컨택홀들을 통하여 각각 상기 드레인전극과 상기 캐패시터전극에 접속됨과 아울러 상기 캐패시터배선과 적어도 일부가 중첩되는 화소전극을 상기 절연층 상에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
  14. 제 13 항에 있어서,
    상기 캐패시터배선은 상기 데이터배선의 양쪽 측면부의 일부에 중첩되는 것을 특징으로 하는 액정표시장치의 어레이기판 제조방법.
KR1020010031511A 2001-06-05 2001-06-05 액정표시장치의 어레이기판 및 그의 제조방법 Expired - Fee Related KR100620847B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020010031511A KR100620847B1 (ko) 2001-06-05 2001-06-05 액정표시장치의 어레이기판 및 그의 제조방법
US10/141,848 US7133087B2 (en) 2001-06-05 2002-05-10 Array substrate of liquid crystal display and fabricating method thereof
US11/528,591 US7425997B2 (en) 2001-06-05 2006-09-28 Array substrate of liquid crystal display and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010031511A KR100620847B1 (ko) 2001-06-05 2001-06-05 액정표시장치의 어레이기판 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20020092720A KR20020092720A (ko) 2002-12-12
KR100620847B1 true KR100620847B1 (ko) 2006-09-13

Family

ID=19710425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010031511A Expired - Fee Related KR100620847B1 (ko) 2001-06-05 2001-06-05 액정표시장치의 어레이기판 및 그의 제조방법

Country Status (2)

Country Link
US (2) US7133087B2 (ko)
KR (1) KR100620847B1 (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835974B1 (ko) * 2001-12-24 2008-06-09 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
US7230592B2 (en) 2002-03-04 2007-06-12 Hitachi, Ltd. Organic electroluminescent light emitting display device
TW574540B (en) * 2002-09-13 2004-02-01 Toppoly Optoelectronics Corp Pixel structure of TFT LCD
KR101157222B1 (ko) * 2003-06-28 2012-06-15 엘지디스플레이 주식회사 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
JP4381063B2 (ja) * 2003-08-18 2009-12-09 東芝モバイルディスプレイ株式会社 アレイ基板および平面表示装置
KR101006436B1 (ko) * 2003-11-18 2011-01-06 삼성전자주식회사 표시 장치용 박막 트랜지스터 표시판
KR20050060963A (ko) * 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20060046241A (ko) * 2004-06-29 2006-05-17 엘지.필립스 엘시디 주식회사 액정표시소자
CN100476554C (zh) * 2004-08-31 2009-04-08 卡西欧计算机株式会社 垂直取向型有源矩阵液晶显示元件
JP4275038B2 (ja) * 2004-09-01 2009-06-10 シャープ株式会社 アクティブマトリクス基板およびそれを備えた表示装置
CN100492141C (zh) * 2004-09-30 2009-05-27 卡西欧计算机株式会社 垂直取向型有源矩阵液晶显示元件
US20060066791A1 (en) * 2004-09-30 2006-03-30 Casio Computer Co., Ltd. Vertical alignment active matrix liquid crystal display device
KR100752875B1 (ko) * 2004-11-29 2007-08-29 가시오게산키 가부시키가이샤 수직배향형의 액티브 매트릭스 액정표시소자
KR100752876B1 (ko) * 2004-11-30 2007-08-29 가시오게산키 가부시키가이샤 수직배향형의 액정표시소자
KR101112544B1 (ko) * 2004-12-03 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2006064832A1 (ja) * 2004-12-16 2006-06-22 Sharp Kabushiki Kaisha アクティブマトリクス基板、アクティブマトリクス基板の製造方法、表示装置、液晶表示装置およびテレビジョン装置
JP4639797B2 (ja) * 2004-12-24 2011-02-23 カシオ計算機株式会社 液晶表示素子
US8068200B2 (en) 2004-12-24 2011-11-29 Casio Computer Co., Ltd. Vertical alignment liquid crystal display device in which a pixel electrode has slits which divide the pixel electrode into electrode portions
KR101232618B1 (ko) * 2005-01-17 2013-02-13 삼성디스플레이 주식회사 어레이 기판, 이를 갖는 액정표시패널 및 액정표시장치
US7573537B2 (en) * 2005-01-17 2009-08-11 Samsung Electronics Co., Ltd. Array substrate, liquid crystal display panel having the same and liquid crystal display device having the same
JP5143362B2 (ja) * 2005-02-07 2013-02-13 三星電子株式会社 液晶表示装置
KR20060105188A (ko) * 2005-04-01 2006-10-11 삼성전자주식회사 표시 패널 및 이를 구비한 표시 장치
TWI287684B (en) * 2005-05-11 2007-10-01 Chunghwa Picture Tubes Ltd Thin film transistor array
KR101187207B1 (ko) * 2005-08-04 2012-10-02 삼성디스플레이 주식회사 디스플레이장치
US20070058096A1 (en) * 2005-09-12 2007-03-15 Wintek Corporation Storage capacitor structure for liquid crystal display
KR101219046B1 (ko) * 2005-11-17 2013-01-08 삼성디스플레이 주식회사 표시장치와 이의 제조방법
JP2007183629A (ja) * 2005-12-29 2007-07-19 Samsung Electronics Co Ltd 薄膜トランジスタ表示基板及びその製造方法
US7688392B2 (en) * 2006-04-06 2010-03-30 Chunghwa Picture Tubes, Ltd. Pixel structure including a gate having an opening and an extension line between the data line and the source
KR101310284B1 (ko) 2006-09-28 2013-09-24 삼성디스플레이 주식회사 표시 장치와, 표시 기판 및 이의 제조 방법
CN201041604Y (zh) * 2006-11-24 2008-03-26 群康科技(深圳)有限公司 液晶显示装置
TWI359985B (en) 2007-10-19 2012-03-11 Au Optronics Corp Transflective liquid crystal display panel
TWI325083B (en) * 2007-11-30 2010-05-21 Au Optronics Corp Transflective licuid crystal panel and pixel structure thereof
CN100573287C (zh) * 2008-07-15 2009-12-23 友达光电股份有限公司 液晶显示面板及其像素结构
CN103488012B (zh) * 2012-06-08 2016-02-17 瀚宇彩晶股份有限公司 像素结构、像素结构的制作方法以及有源元件阵列基板
TWI473057B (zh) * 2013-01-30 2015-02-11 Au Optronics Corp 畫素單元及畫素陣列
JP2015014640A (ja) * 2013-07-03 2015-01-22 株式会社ジャパンディスプレイ 液晶表示装置
CN103499905A (zh) * 2013-10-17 2014-01-08 北京京东方光电科技有限公司 阵列基板及其制造方法、显示装置
CN103558719A (zh) * 2013-11-12 2014-02-05 深圳市华星光电技术有限公司 像素结构及其制作方法
TWI518430B (zh) * 2013-12-02 2016-01-21 群創光電股份有限公司 顯示面板及應用其之顯示裝置
CN103984161B (zh) * 2013-12-30 2017-08-25 厦门天马微电子有限公司 阵列基板及其制造方法、液晶显示面板和液晶显示装置
CN103928400A (zh) * 2014-03-31 2014-07-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104183604A (zh) * 2014-08-04 2014-12-03 深圳市华星光电技术有限公司 Tft-lcd阵列基板及其制造方法
CN104678671B (zh) * 2015-03-30 2018-12-21 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
CN105116642B (zh) 2015-09-24 2018-07-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105629605B (zh) * 2016-01-06 2019-01-22 深圳市华星光电技术有限公司 阵列基板、液晶显示面板及液晶显示装置
TWI649603B (zh) * 2016-04-27 2019-02-01 友達光電股份有限公司 畫素結構、顯示面板及曲面顯示裝置
KR102620013B1 (ko) * 2016-07-01 2024-01-02 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
CN107153308B (zh) * 2017-06-19 2020-08-28 深圳市华星光电技术有限公司 阵列基板及制作方法
CN107544183B (zh) * 2017-09-20 2018-10-30 南京中电熊猫液晶显示科技有限公司 一种液晶显示装置
CN111965908B (zh) * 2020-08-27 2023-10-24 京东方科技集团股份有限公司 一种阵列基板和显示装置
CN118011695A (zh) * 2022-11-08 2024-05-10 北京京东方技术开发有限公司 阵列基板和显示装置
CN116072682A (zh) * 2022-12-09 2023-05-05 昆山国显光电有限公司 阵列基板、显示面板及阵列基板的其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940011988A (ko) * 1992-11-20 1994-06-22 이헌조 액정표시 장치
JPH0922028A (ja) * 1995-06-06 1997-01-21 Ois Opt Imaging Syst Inc 液晶ディスプレイ
JPH1078593A (ja) * 1996-09-04 1998-03-24 Semiconductor Energy Lab Co Ltd 表示装置
KR20000002804A (ko) * 1998-06-23 2000-01-15 김영환 액정 표시 소자
KR20000011370A (ko) * 1998-07-16 2000-02-25 아베 아키라 액티브매트릭스형액정표시장치및그것에사용하는기판
JP2001066633A (ja) * 1999-08-26 2001-03-16 Sharp Corp 液晶表示装置および投射型液晶表示装置
KR20010026625A (ko) * 1999-09-08 2001-04-06 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
KR20020075614A (ko) * 2001-03-26 2002-10-05 삼성에스디아이 주식회사 유기 발광 소자 구동용 티에프티 화소부

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10239698A (ja) * 1997-02-25 1998-09-11 Sharp Corp 液晶表示装置
KR100474003B1 (ko) * 1998-11-27 2005-09-16 엘지.필립스 엘시디 주식회사 액정표시장치
US6614083B1 (en) * 1999-03-17 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Wiring material and a semiconductor device having wiring using the material, and the manufacturing method
JP3916823B2 (ja) * 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
US6466281B1 (en) * 1999-08-23 2002-10-15 Industrial Technology Research Institute Integrated black matrix/color filter structure for TFT-LCD
US6654073B1 (en) * 1999-09-01 2003-11-25 Nec Lcd Technologies, Ltd. Liquid crystal display having storage capacitance electrodes and method of fabricating the same
TWI301915B (ko) * 2000-03-17 2008-10-11 Seiko Epson Corp

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940011988A (ko) * 1992-11-20 1994-06-22 이헌조 액정표시 장치
JPH0922028A (ja) * 1995-06-06 1997-01-21 Ois Opt Imaging Syst Inc 液晶ディスプレイ
JPH1078593A (ja) * 1996-09-04 1998-03-24 Semiconductor Energy Lab Co Ltd 表示装置
KR20000002804A (ko) * 1998-06-23 2000-01-15 김영환 액정 표시 소자
KR20000011370A (ko) * 1998-07-16 2000-02-25 아베 아키라 액티브매트릭스형액정표시장치및그것에사용하는기판
JP2001066633A (ja) * 1999-08-26 2001-03-16 Sharp Corp 液晶表示装置および投射型液晶表示装置
KR20010026625A (ko) * 1999-09-08 2001-04-06 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
KR20020075614A (ko) * 2001-03-26 2002-10-05 삼성에스디아이 주식회사 유기 발광 소자 구동용 티에프티 화소부

Also Published As

Publication number Publication date
KR20020092720A (ko) 2002-12-12
US7425997B2 (en) 2008-09-16
US20020180901A1 (en) 2002-12-05
US7133087B2 (en) 2006-11-07
US20070019124A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
KR100620847B1 (ko) 액정표시장치의 어레이기판 및 그의 제조방법
US7301597B2 (en) Array substrate for a liquid crystal display device and manufacturing method of the same
KR101414043B1 (ko) 박막 트랜지스터 기판
US7212255B2 (en) Liquid crystal display device and fabricating method thereof
US20120161140A1 (en) Tft array substrate and manufacturing method thereof
US20070285591A1 (en) Liquid crystal display panel and method of manufacturing the same
KR100797374B1 (ko) 액정표시장치 및 그의 제조방법
US8378944B2 (en) Array substrate for in-plane switching mode liquid crystal display device
US8164702B2 (en) Display substrate, method of manufacturing the display substrate and display device having the display substrate
KR20040022938A (ko) 액정표시소자의 제조방법
KR20050001936A (ko) 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20050104542A (ko) 박막트랜지스터 어레이 기판 및 그 제조 방법
US20090256158A1 (en) Array substrate of liquid crystal display device and method of manufacturing the same
US20040109119A1 (en) In-plane switching liquid crystal display with high aperture ratio
US9240423B2 (en) Display device and method of manufacturing the same
KR20050060963A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
US6906760B2 (en) Array substrate for a liquid crystal display and method for fabricating thereof
US8488093B2 (en) Array substrate for liquid crystal display and manufacturing method thereof
KR100443829B1 (ko) 액정표시소자용 어레이기판 및 그 제조방법
KR100512623B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101097675B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR100485625B1 (ko) 액정표시소자 및 그 제조방법
KR100397672B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR101267532B1 (ko) 스토리지 온 커먼 방식의 액정표시장치 및 그 제조방법
KR20060120359A (ko) 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010605

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030801

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040316

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20041022

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20040316

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20030801

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20041122

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20041022

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20060530

Appeal identifier: 2004101005455

Request date: 20041122

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20041122

Effective date: 20060530

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20060530

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20041122

Decision date: 20060530

Appeal identifier: 2004101005455

PS0901 Examination by remand of revocation
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

Patent event date: 20060711

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20060612

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060830

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060831

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090622

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100621

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110615

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120628

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130619

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140630

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150728

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150728

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160712

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160712

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20170713

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20170713

Start annual number: 12

End annual number: 12

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200610