JP4887647B2

JP4887647B2 - 薄膜トランジスタ装置の製造方法

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Publication number: JP4887647B2
Application number: JP2005102398A
Authority: JP
Inventors: 守石崎; 亮平松原; 修喜納; 隆一中村; 透大久保
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2012-02-29
Anticipated expiration: 2025-03-31
Also published as: JP2006286773A

Description

本発明は、画像表示装置等に用いる薄膜トランジスタ装置の製造方法に関する。

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）の薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）が製造され、液晶ディスプレイに応用されている。これらのトランジスタにおいては、作動領域の半導体層もシリコン膜をＣＶＤ法やＰＶＤ法で作成した後、フォトエッチングを施して形成しているので工程が煩雑で製造コストが高くなるのは避けられない。
従来のＴＦＴ表示装置の一例を、図１３及び図１４に示す。図１３は平面配置図であり、図１４は線Ｄ−Ｄ’に沿った断面図である。この表示装置の製造方法の概要を示すと、先ず、絶縁基板１上に金属成膜およびフォトリソ、エッチングによってゲート電極２およびキャパシタ下部電極１０を形成する。次に、プラズマＣＶＤによってＳｉＮｘの絶縁層３およびアモルファスシリコン（ａ−Ｓｉ）からなる半導体層６を形成する。アモルファスシリコン（ａ−Ｓｉ）の最上部には薄くｎ＋ドーピング層６’を形成しておく。そして、フォトリソによってａ−Ｓｉからなる半導体層６を島状にパターニングする。続いて画素電極８としてＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。さらにソース電極４及びドレイン電極５用のＳｉ膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のｎ＋ −Ｓｉ層をエッチングする。
このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。

また近年、ＩＣカードやＲＦＩＤタグ等が注目されている。これらには半導体装置が使用されている。半導体装置は年々多機能化が進んでいるが、逆に薄型化、軽量化が進行しており、それを実現するため限られたスペースへの集積化や素子の薄型化が求められている。
半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。例えば、ＩＣカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。
最近、酸化物半導体や有機半導体を用いたＴＦＴが登場し、半導体層の形成温度を室温〜２００℃程度にまで低温化できることからプラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている（例えば、特許文献１参照。）。

また、従来の半導体装置のような形状では、チャネル幅の上限は画素の一片の長さになり、オン電流を大きくすることができない。また、ソース・ドレイン間あるいは他の画素との間にリーク電流が流れるのでオフ電流を小さくすることができない。
あるいは、オン電流を大きくするためにはチャンネル長を小さくする必要があり、オフ電流が大きくなるとともにチャネル長のバラツキによる半導体特性のバラツキが大きくなり、ソース・ドレイン間の短絡の危険も高まる。
このように、従来の半導体装置では、オン電流を大きくできず、またオフ電流を小さくできず、良好な特性を得ることが困難であった。

また、従来の半導体装置では、ＴＦＴがオフ状態でも電荷がリークするという難点がある。その他にも、キャパシタンス内部で電荷がリークすることもあるが、一般にはＴＦＴからのリークの方が１桁程度大きい。このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーと呼ばれる現象が生じてしまう。
ところで、リーク電流の発生部位は、ＴＦＴの半導体層とゲート電極が交差して形成されるエッジ部で発生するとされている。この原因としてこのエッジ部においてゲート電極の絶縁不良のために、ゲート電極によりソース電極とドレイン電極とが短絡されてしまう。あるいは、エッチングやイオンドーピングによるダメージで半導体層の周囲が結晶構造になっていないことがあげられる。

例えば、ゲート絶縁膜が半導体層を完全に覆っていない場合を考える。ゲート電極と半導体層を絶縁するために、半導体層の表面に絶縁膜を形成する際に段差のために側面には絶縁膜が形成され難く、側面が露出してしまうことがある。この状態では、側面において、ゲート電極と半導体層とが短絡してまう。このため、ゲート電極にしきい値以下の電圧を印加した場合には、チャネルが形成されていない状態でもドレイン電極とソース電極はゲート電極によって常に短絡されて、リーク電流が発生してしまうことになる。
一般的に従来のＴＦＴでは製造プロセス上、半導体層の段差部の側面には薄膜が形成され難いため、半導体層の側面が絶縁膜で完全に覆われない現象が発生し易い。このため、エッジ部を通してリーク電流は流れてしまう。逆にいえば、エッジ部のような部分を構造的に持たなければリーク電流は削減できることになる。

リーク電流の少ないＴＦＴを得ることを目的として、ソース電極とゲート電極を円形状に配置したＴＦＴを具備した液晶ディスプレイが提案されている（例えば、特許文献２参照。）。図１５に示すようにこの液晶ディスプレイの薄膜トランジスタでは、ゲイト電極５０２がソース電極５０１を囲むように配置され、前記ゲイト電極５０２の外側に、前記ゲイト電極５０２をほぼ囲むようにドレイン電極５０３が配置された構造を有している。図中５０４は半導体層である。すなわち、半導体層にはＴＦＴの外形が略相似とされた電極が同心円状に配置されている。円形の電極の外側を囲むように、ゲイト電極と円環の一部が欠けた形状の電極が配置されている。円環の一部が欠けた形状の電極はゲイト電極を構成する配線金属とは異なる層に配置され、二つの電極は同一層の配線金属で構成されている。これにより、半導体層のエッジ部がソース電極とドレイン電極とを結ぶ線上に存在しないため、ドレイン電極とソース電極とがゲート電極によって短絡されることのない構成となっており、この結果、リーク電流を減少させることができるとされている。
再公表特許ＷＯ９８−２９２６１号公報特開平０８−１６０４６９号公報

本発明は、係る従来技術の状況に鑑みてなされたもので、大きなオン電流と小さなオフ電流を有し、かつバラツキの少ない良好な特性の薄膜トランジスタ装置の製造方法を提供することを課題とする。

本発明の薄膜トランジスタ装置の製造方法は、絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して該ゲート絶縁膜に接してソース電極及びドレイン電極が配置されており、該ソース電極及びドレイン電極の間隙を埋めるように半導体層が配置されており、さらにその上に形成された層間絶縁膜を介して画素電極が配置されてなり、かつ前記層間絶縁膜中のビアホールによって該画素電極と前記ソース電極とが接続され、平面配置的に見て、前記ソース電極が、矩形の４つの隅部を円弧状に形成するとともに、それぞれの前記隅部の端部が、隣り合う前記隅部同士を接続する直線部になだらかに接続された孤立島パターンであり、前記ドレイン電極が、それぞれの前記隅部と中心が一致した４つの円弧状部と、隣り合う前記円弧状部同士を接続し、端部が前記円弧状部になだらかに接続された４つの直線状部とを有し、前記円弧状部および前記直線状部は等幅であり、かつ、１つの前記直線状部の中央部が削られた形状であり、前記ゲート電極が、前記ソース電極及び前記ドレイン電極の間にあって前記ソース電極をほぼ囲むように形成され、前記ソース電極の内部に前記キャパシタ下部電極を有する薄膜トランジスタ装置を製造する薄膜トランジスタ装置の製造方法であって、絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に導電膜からなるソース電極およびドレイン電極を形成し、前記ゲート絶縁膜の一部の上に前記ソース電極およびドレイン電極に接するように半導体層を形成し、該半導体層を含むソース電極、ドレイン電極およびゲート絶縁膜の上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有し、前記ソース電極、ドレイン電極およびキャパシタ下部電極を形成する工程に、少なくとも印刷工程を含むことを特徴としている。なお、半導体層とソース・ドレイン電極の形成順序は逆でも良い。
このような製造方法によれば、リーク電流が少なく効果的なキャパシタを具備した薄膜トランジスタ装置を、確実に製造することができる。
特に、印刷方法を採用すれば必要な部分にのみ導体を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。

本発明の薄膜トランジスタ装置の製造方法では、前記ソース電極がキャパシタ上部電極を兼ねているものであっても良い。

本発明の薄膜トランジスタ装置の製造方法では、前記半導体層が酸化物半導体または有機半導体からなるものが好ましい。
薄膜トランジスタ装置の製造方法をこのようにすれば、安価な印刷法を使用することが可能となり、エッチング工程も削減することができる。

本発明の薄膜トランジスタ装置の製造方法では、前記半導体層を形成する工程に、少なくとも印刷工程を含むことが好ましい。
本発明の薄膜トランジスタ装置の製造方法では、前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことが好ましい。

以上の説明から理解できるように、本発明には、以下の効果がある。
ソース電極を孤立島パターンにしてゲート電極で囲むことによって、オフ電流を低減できる。また、キャパシタをソース電極下に設けることにより、チャネル幅を大きくでき、オン電流を大きくできる。ソース電極が角の丸い四角形、ドレイン電極が角の丸い四角形の辺の一部で等幅であることにより、チャネル長を小さくかつ均一に保つことができる。これらの理由により、大きなオン電流と小さなオフ電流を有する、良好な特性の薄膜トランジスタ装置を得ることができるようになる。
また、上記のような薄膜トランジスタ装置をフォトリソの回数を減らし、安価に提供することが可能となる。

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
本発明の第１の実施形態に係わる薄膜トランジスタ装置を、図１及び図２に示す。図１は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図２は線Ａ−Ａ’に沿った断面図を示している。
図１に示すように第１の実施形態に係わる薄膜トランジスタ装置５０は、平面配置的に見てソース電極４が孤立島パターンであり、ゲート電極２が該ソース電極４をほぼ囲むＣ字状であり、ドレイン電極５が前記ゲート電極２をほぼ囲むＣ字状に形成されている。前記ソース電極４の内部にキャパシタ下部電極１０を有していて、前記ソース電極４が角の丸い四角形であって、前記ゲート電極２及びドレイン電極５が等幅の四角いＣ字状をなしている。
ソース電極４とドレイン電極５との間には、前記ゲート電極２とほぼ重なる位置に半導体層６が形成されていて、トランジスタを形成している。

断面は図２に示すように、絶縁基板１上に、ゲート電極２およびキャパシタ下部電極１０が形成され、その上がゲート絶縁膜３で覆われている。その上にソース電極４、ドレイン電極５が形成されている。ここでソース電極４は、キャパシタ上部電極を兼ねている。ソース電極４とドレーン電極５の間のチャネル部には、半導体層６が形成されていて、トランジスタを形成している。
さらにその上に形成された層間絶縁膜７を介して画素電極８が配置されてなり、かつ前記層間絶縁膜中７のビアホール９によって該画素電極８と前記ソース電極４とが接続されている。

このように、平面的に見てソース電極４を孤立島パターンにし、ゲート電極２がそれをほぼ囲み、ドレイン電極５がそれをほぼ囲むことにより、ゲート電位を制御することによってソース・ドレイン間をほぼ遮断でき、オフ電流を小さくすることができる。また、キャパシタ下部電極１０をソース電極４の下に形成することにより、ＴＦＴ部以外の部分に別途キャパシタエリアを設ける必要がなくなり、ソース電極４を大きくすることができる。それによってソース電極４とドレイン電極５の間のチャネル幅が大きくなり、オン電流を大きくすることができる。特に、ソース電極４を角が丸い四角形にし、ゲート電極２およびドレイン電極５を角が丸い四角形の辺の一部を利用したＣ字状とすることにより、四角形の画素の中でソース電極４を大きくでき、かつチャネル長を均一にすることができる。
あるいはチャネル幅を大きくしたことによって、オン電流を減らすことなくチャネル長を大きくでき、オフ電流を小さくすることができるとともに、チャネル長のバラツキを小さくすることができ、しかもソース・ドレイン間の短絡の危険を減らすことができる。

本発明の薄膜トランジスタ装置において、絶縁基板としては使用する半導体や導体の材質によって、石英やガラスの他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチックが使用できる。これらのプラスチック基板は薄いフィルム状で絶縁基板として使用できる利点がある。

ゲート電極、キャパシタ下部電極、ソース電極、ドレイン電極、キャパシタ上部電極及びこれらを繋ぐゲート配線、ソース配線、キャパシタ配線としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ等の導電性の良い金属膜や、ＩＴＯ等の透明導電膜が使用できる。これらの導電膜はＣＶＤ法やＰＶＤ法を使用して形成する。
あるいはまた、ＡｇペーストやＮｉペースト等の導電ペーストを使用することもできる。ＡｇペーストやＮｉペーストを印刷した後、焼成することによって形成するのが望ましい。
ソース電極、ドレイン電極、キャパシタ上部電極あるいはこれらを繋ぐゲート配線、ソース配線、キャパシタ配線を印刷法を使用して形成することにより、１回のプロセスで成膜とパターニングができるので、工程を簡略化し設備投資を大幅に削減することが可能となる。
また、印刷法として特にスクリーン印刷を使用すると、ソース電極、ドレイン電極あるいはキャパシタ上部電極を厚く形成できるので、ビアホールを形成する場合に電極に到達し、かつ貫通しない搾孔条件が広いという利点がある。

ゲート絶縁層や層間絶縁膜としては、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＮ等の無機物質や、ポリビニルフェノール、エポキシ、ポリイミド等の有機物質を用いることができる。通常、無機物質の膜はＣＶＤ法やＰＶＤ法を使用して形成し、有機物質ぱスピンコート法や印刷法を使用して形成することができる。印刷法としては、例えばスクリーン印刷法が利用できる。

半導体層を構成する半導体としては、通常よく用いられるシリコンの他に、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＺｎＧａＯ系、ＩｎＧａＯ系、Ｉｎ_２Ｏ_３、ＺｎＯ、ＳｎＯ_２、あるいはこれらの混合物等の酸化物半導体や、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体を用いることができる。

酸化物半導体層は、有機金属化学気相成長やスパッタやレーザアブレーションによる成膜によっても得ることができるが、原料を印刷塗布した後焼成によっても得ることができる。
有機半導体膜を用いる場合は、原料の塗布・焼成によって得られるほか、蒸着によっても得ることができる。
酸化物半導体や有機半導体を使用すると、印刷法が利用できるほか、半導体層の形成に要する温度が２００℃以下まで低くなるので、絶縁基板としてプラスチックフィルムを使用できるようになる利点がある。

層間絶縁膜に形成するビアホールの形成には、ＵＶ−ＹＡＧレーザビームを使用するのが好ましい。ＵＶ−ＹＡＧレーザビームを使用すれば、無機物質や有機物質の層間絶縁膜のいずれにも好適に利用でき、微少なビアホールを正確に形成することが可能である。
ビアホール内にはスパッタ法でＡｌやＡｇ膜を成膜して利用するほか、ＡｇペーストやＮｉペーストを印刷した後ドクターブレードで押し込んで形成することもできる。
画素電極としてはＡｌやＡｇの薄膜やＩＴＯ膜が好適に用いられる。
なお、層間絶縁膜、画素電極およびビアホールを省略し、ソース電極を画素電極として使用することも可能である。

このようなＴＦＴを用いて、液晶ディスプレイ等の画像表示素子を作製できる。例えば半導体層６に酸化物半導体、ゲート電極２、ソース電極４、ドレイン電極５、キャパシタ下部電極１０、キャパシタ上部電極１１にすべてＩＴＯ等の透明電極を用い、ゲート絶縁層３にＳｉＯ２等の無機物質を、層間絶縁膜７に透明なエポキシ樹脂やポリイミド樹脂を用いることにより、開口率の大きな薄膜トランジスタディスプレイを作製することができる。また、ソース電極４やドレイン電極５にＡｇペーストを用いる等によって非透過性の場合でも、ゲストホスト液晶ディスプレイ等に用いることができる。

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図３及び図４の断面工程図を用いて説明する。基板１として、例えば厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置に角が丸い四辺形の辺の一部を使用したＣ字状をなすゲート電極２とキャパシタ下部電極１０を形成する（図３（ａ）参照）。Ａｌ膜の厚さは１００ｎｍ程度、ゲート電極２の外径は４６０μｍ程度、内径は３９０μｍ、キャパシタ下部電極のサイズは直径２００μｍ程度が適当である。なお、この時ゲート配線２’およびキャパシタ配線１０’も同時に形成しておく。

次に、例えばポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３を形成する（図３（ｂ）参照）。厚さは１μｍ程度とする。
次に、Ａｇ導電ペースト等を使用してソース電極４、ドレイン電極５をスクリーン印刷によって形成する（図３（ｃ）参照）。厚さは１０μｍ程度、ソース電極４は外形４００μｍ程度の大きさで角を丸くした四角形とする。ドレイン電極５は外形５００μｍ、内形４５０μｍ程度の大きさで角を丸くした四角形とする。なお、この時ドレイン配線５’も同時に形成しておく。
そして、ソース電極４とドレイン電極５の間隙に、例えばポリチオフェン溶液をディスペンサによって塗布し、焼成して半導体層６を形成する（図３（ｄ）参照）。

さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成する（図４（ｅ）参照）。厚さは１００μｍ程度とする。
次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍのビアホール９を形成し（図４（ｆ）参照）、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図４（ｇ）参照）。ここで、表面を軽く削って平らにしておくのが好ましい。
最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図４（ｈ）参照）。
このようにして第１の実施形態の薄膜トランジスタ装置を得る。

ここで、ゲート電極２、ソース電極４及びドレイン電極５を形成する工程として、スクリーン印刷を用いることにより、これらのパターニングにフォトリソを用いる必要がない。しかしパターン形状によってはソース電極４とドレイン電極５間の距離（チャネル長）ｄを一定に保つことができない場合がある。
例えば図５（ａ）のような四角形に形成する場合では、印刷工程で角の丸まりや線の太りが生じて図５（ｂ）のような形状になり、チャネル長ｄがｄ’に変化して特性のばらつきが生じる。そこでソース電極４とドレイン電極５間の距離（チャネル長）ｄを高精度に形成すべく鋭意検討した結果、図６（ａ）に示すようにゲート電極２、ソース電極４及びドレイン電極５が、角が丸い半径Ｒの円弧を持った四角形の辺の一部を切り取ったＣ字状であり、それらの中心を一致させる場合には、印刷後も図６（ｂ）のようなチャネル長ｄが一定の形状に仕上げることができるのでチャネル長を均一に保てることを見出した。

このような薄膜トランジスタ装置を用いて、液晶ディスプレイ等の画像表示素子を作製できる。例えば半導体層６に酸化物半導体、ゲート電極２、ソース電極４、ドレイン電極５、キャパシタ下部電極１０、キャパシタ上部電極１１にすべてＩＴＯ等の透明電極を用い、ゲート絶縁層３にＳｉＯ２、層間絶縁膜７にも透明なエポキシ樹脂やポリイミド樹脂を用いることにより、開口率の大きな液晶ディスプレイを作製できる。また、ソース電極４やドレイン電極５にＡｇペーストを用いることによって非透過性の場合でも、ゲストホスト液晶ディスプレイ等に用いることができる。

（第２の実施形態）
本発明の第２の実施形態に係わる薄膜トランジスタ装置を、図７及び図８に示す。図７は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図８は線Ｂ−Ｂ’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置６０が先の第１の実施形態に示した薄膜トランジスタ装置５０と異なる点は、その断面構造にある。平面配置は先の第１の実施形態に示した薄膜トランジスタ装置と同じである。
図８に示す通り本実施形態の薄膜トランジスタ装置６０では、絶縁基板１上にゲート電極２及びキャパシタ下部電極１０が同一面に形成され、その上がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上に全面にわたって半導体層６が覆っている。さらに該半導体層６上に半導体層６に接してソース電極４及びドレイン電極５が形成され、そしてそれらの上が層間絶縁層７で覆われ、その上に画素電極８が形成されている。画素電極８は、ビアホール９によってソース電極４と接続されている。
すなわち、半導体層６がソース電極４及びドレイン電極５の基板側に在るか、基板と反対側に在るかの点で第１の実施形態の薄膜トランジスタ装置と異なっている。
使用する材料や各パターンの形状は先の第１の実施形態の場合と同様なので説明は省略する。

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図９及び図１０の断面工程図を用いて説明する。先の第１の実施形態に係わる薄膜トランジスタ装置の製造方法と異なる点は、半導体層６を形成する順序である。また、各層の形成方法にも若干の別法を採用する。
すなわち、絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後、フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取って利用したＣ字状のゲート電極２と円形のキャパシタ下部電極１０を作製する（図９（ａ）参照）。厚さは１００ｎｍ程度、ゲート電極２の外形は４６０μｍ、内形は３４０μｍ程度とし、キャパシタ下部電極１０の直径は２００μｍ前後が適当である。なお、この時ゲート配線２’およびキャパシタ配線１０’も同時に作製しておく。

次に、スパッタによってゲート絶縁膜３となるＳｉＯ_２を成膜し、その上に半導体層６となるＩｎＧａＺｎＯ_４を成膜する（図９（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍ程度が適当である。

次いで、ソース電極４、ドレイン電極５をスクリーン印刷によって形成する（図９（ｃ）参照）。厚さは１０μｍ程度とし、ソース電極４は外形３５０μｍ程度のの四角形（角は半径５０μｍ程度の円弧状）とする、ドレイン電極５は外形５００μｍ、内形４５０μｍ程度の四角形の辺の一部を切り取って利用したＣ字状（内周の角は径１００μｍ程度の円弧状）とする。なお、この時ドレイン配線５’も同時に形成しておく。

さらに、エポキシ樹脂等を塗布・焼成することにより層間絶縁膜７を形成する（図９（ｄ）参照）。厚さは１００μｍ程度とする。
次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍのビアホール９を形成し（図１０（ｅ）参照）、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図１０（ｆ）参照）。ここで、表面を軽く削って平らにしておくのが好ましい。
最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図１０（ｇ）参照）。
このようにして第２の実施形態の薄膜トランジスタ装置６０を得る。

図１１は、本発明の薄膜トランジスタアレイ８０の平面構成を示す図である。本発明の薄膜トランジスタアレイ８０は、絶縁基板上に前記本発明の薄膜トランジスタ装置５０がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置５０をゲート配線２’、ドレイン配線５’及びキャパシタ配線１０’によって電気的に接続したものである。

また、図１２は本発明の薄膜トランジスタディスプレイの１種であるゲストホスト液晶ディスプレイ９０を示す断面構成図である。本発明のゲストホスト液晶ディスプレイ９０は、前記の第２の実施形態に係わる薄膜トランジスタ装置６０を備えた薄膜トランジスタアレイ８０と、透明基板１３と対向電極１４からなる対向基板８１とが、平面視略矩形枠状のシール材（図示省略）によって貼り合わされ、このシール材によって囲まれた領域内にゲストホスト液晶層１５が封入されたものである。
本発明のゲストホスト液晶ディスプレイ９０は、本発明の薄膜トランジスタ装置を使用しているので画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。

（実施例１）
図３及び図４に示す工程図に従って、図１及び図２に示す構造の第１の実施形態の薄膜トランジスタ装置を備えた薄膜トランジスタアレイを作成した。
絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取ったＣ字状のゲート電極２と円形のキャパシタ下部電極１０を作製した（図３（ａ）参照）。厚さは１００ｎｍ、ゲートの外形は４６０μｍ、内形は３９０μｍ、キャパシタ下部電極の直径は２００μｍとした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。また、これらのゲート電極２と円形のキャパシタ下部電極１０は、絶縁基板１上にマトリクス状に並べて多数個形成し、ゲート配線２’およびキャパシタ配線１０’はそれらをつなぐように形成した。

次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３とした（図３（ｂ）参照）。厚さは１μｍとした。
次いで、ソース電極４、ドレイン電極５をスクリーン印刷によって形成した（図３（ｃ）参照）。厚さは１０μｍ、ソース電極４は外形４００μｍの四角形（角は半径５０μｍの円弧）、ドレイン電極５は外形５００μｍ、内形４５０μｍの四角形の辺の一部（内径は半径７５μｍの円弧）とした。チャネル長は２５μｍ、チャネル幅は１５９０μｍである。なお、ドレイン配線５’も同時に形成した。

そして、ソース電極４とドレイン電極５の間隙に、ポリチオフェン溶液をディスペンサによって塗布し、焼成によって半導体層６とした（図３（ｄ）参照）。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成した（図４（ｅ）参照）。厚さは１００μｍ程度とした。
次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍのビアホール９を形成し（図４（ｆ）参照）、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成した（図４（ｇ）参照）。ここで、表面を軽く削って平らにしておいた。
最後に、画素電極８としてＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングした（図４（ｈ）参照）。
このようにして薄膜トランジスタ装置を備えた、図１１に示す平面構造の薄膜トランジスタアレイを得た。この薄膜トランジスタアレイでは後述する比較例に比べてチャネル長が同じでチャネル幅を従来の１０倍にできたので、オン電流は１０倍の１μＡ（バラツキは０．５〜２μＡ）になった。また、ゲート電極２がソース電極４をほぼ覆っているので、オフ電流を５０ｐＡ以下に抑えることができた。

（実施例２）
図９（ａ）〜図１０（ｇ）に示す工程図に従って、図７及び図８に示す構造の第２の実施形態の薄膜トランジスタ装置を備えた薄膜トランジスタアレイを作成した。
絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後、フォトリソおよびエッチングによって角が丸い四角形の辺の一部を切り取ったＣ字状のゲート電極２と円形のキャパシタ下部電極１０を作製した（図９（ａ）参照）。厚さは１００ｎｍ、ゲート電極２は外形４６０μｍ、内形３４０μｍとし、キャパシタ下部電極１０の直径は２００μｍとした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。また、これらのゲート電極２と円形のキャパシタ下部電極１０は、絶縁基板１上にマトリクス状に並べて多数個形成し、ゲート配線２’およびキャパシタ配線１０’はそれらをつなぐように形成した。

次に、スパッタによってゲート絶縁膜３となるＳｉＯ_２と半導体層６となるＩｎＧａＺｎＯ_４を成膜した（図９（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍとした。

次に、Ａｇ導電ペーストを使用してソース電極４及びドレイン電極５をスクリーン印刷によって形成した（図９（ｃ）参照）。厚さは１０μｍ、ソース電極４は外形３５０μｍの四角形（角は半径５０μｍの円弧）、ドレイン電極５は外形５００μｍ、内形４５０μｍの四角形の辺の一部（角は半径１００μｍの円弧）とした。なお、ドレイン配線５’も同時に形成した。チャネル長は５０μｍ、チャネル幅は１４７０μｍとした。

後述の比較例２に比べ、チャネル長が２倍でチャネル幅を従来の１０倍にできたので、
オン電流は５倍の１５μＡ（バラツキは１０〜２０μＡ）になった。また、ゲート電極２がソース電極４をほぼ覆っているのことと、チャネル長を２倍にできたことで、オフ電流を２．５ｎＡ以下に抑えることができた。

続いて実施例１と同様の工程により、層間絶縁膜７、ビアホール９および画素電極８を形成し（図９（ｄ）〜図１０（ｇ）参照）、図７及び図８に示した薄膜トランジスタ装置を具備した、図１１に示す平面構造の薄膜トランジスタアレイ８０を得た。作製した薄膜トランジスタアレイを用い、透明基板にＰＥＴフィルム、対向電極にはＩＴＯを用いた対向基板を使用して、図１２に示す構造のゲストホスト液晶ディスプレイとした結果、安定した鮮明な画像を表示することが確認できた。

（比較例１）
絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後、フォトリソおよびエッチングによって長方形のゲート電極２と円形のキャパシタ下部電極１０を作製した。厚さは１００ｎｍ、ゲート幅は５０μｍ、長さは２５０μｍとし、キャパシタ下部電極１０の大きさは２００μｍ×１５０μｍとした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。また、これらのゲート電極２とキャパシタ下部電極１０は、絶縁基板１上にマトリクス状に並べて多数個形成し、ゲート配線２’およびキャパシタ配線１０’はそれらをつなぐように形成した。

次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３とした。厚さは１μｍとした。
次いで、ソース電極４、ドレイン電極５をスクリーン印刷によって形成した。厚さは１０μｍ、ソース電極４とドレイン電極５との間のチャネル長は２５μｍ、チャネル幅は１５０μｍとした。なお、ドレイン配線５’も同時に形成した。
そして、ソース電極４とドレイン電極５の間隙に、ポリチオフェン溶液をディスペンサによって塗布し、焼成によって半導体層６とし、薄膜トランジスタを形成した。

得られた薄膜トランジスタのオン電流（ドレイン電圧＝ゲート電圧＝−４０Ｖでのドレイン電流）は１００ｎＡ（バラツキは５０ｎＡ〜２００ｎＡ）、オフ電流（ドレイン電圧＝−４０Ｖ、ゲート電圧＝０Ｖでのドレイン電流）は１００ｐＡであった。

（比較例２）
絶縁基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後、フォトリソおよびエッチングによって長方形のゲート電極２と円形のキャパシタ下部電極１０を作製した。厚さは１００ｎｍ、ゲート幅は５０μｍ、長さは２５０μｍとし、キャパシタ下部電極１０の重なり面積は３００００μｍ^２とした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。また、これらのゲート電極２とキャパシタ下部電極１０は、絶縁基板１上にマトリクス状に並べて多数個形成し、ゲート配線２’およびキャパシタ配線１０’はそれらをつなぐように形成した。

次に、スパッタによってゲート絶縁膜３となるＳｉＯ_２と半導体層６となるＩｎＧａＺｎＯ_４を成膜した。厚さはそれぞれ５００ｎｍおよび２００ｎｍとした。フォトリソおよびウェットエッチングによって、半導体層６をパターニングした。
次いで、ソース電極４、ドレイン電極５をスクリーン印刷によって形成した。厚さは１０μｍ、ソース電極４とドレイン電極５との間のチャネル長は２５μｍ、チャネル幅は１５０μｍとした。なお、ドレイン配線５’も同時に形成した。

得られた薄膜トランジスタのオン電流（ドレイン電圧＝ゲート電圧＝５Ｖでのドレイン電流）は３μＡ程度（バラツキは１．５μＡ〜６μＡ）、オフ電流（ドレイン電圧＝５Ｖ、ゲート電圧＝０Ｖでのドレイン電流）は１０ｎＡ程度であった。

本発明の第１の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。図１の線Ａ−Ａ’に沿った断面構造を示す図である。図１の薄膜トランジスタ装置の製造工程を示す断面工程図である。図３に続く断面工程図である。スクリーン印刷後の形状の一例を説明する図である。スクリーン印刷後の形状の他の例を説明する図である。本発明の第２の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。図７の線Ｂ−Ｂ’に沿った断面構造を示す図である。図７の薄膜トランジスタ装置の製造工程を示す断面工程図である。図９に続く断面工程図である。本発明の薄膜トランジスタアレイの平面構造を説明する図である。本発明の薄膜トランジスタディスプレイの断面構造を説明する図である。従来の薄膜トランジスタの平面配置の一例を説明する図である。図１３の線Ｄ−Ｄ’に沿った断面図である。従来の薄膜トランジスタの他の平面配置を説明する図である。

符号の説明

１・・・・・・絶縁基板、２・・・・・・ゲート電極、２’・・・・・・ゲート配線、３・・・・・・ゲート絶縁膜、４・・・・・・ソース電極、５・・・・・・ドレイン電極、５’・・・・・・ドレイン配線、６・・・・・・半導体層、７・・・・・・層間絶縁膜、８・・・・・・画素電極、９・・・・・・ビアホール、１０・・・・・・キャパシタ下部電極、１０’・・・・・・キャパシタ配線、１３・・・・・・対向基板、１４・・・・・・対向電極、１５・・・・・・ゲストホスト液晶、５０，６０，・・・・・・薄膜トランジスタ装置、５１・・・・・・薄膜トランジスタ、５２・・・・・・キャパシタ、８０・・・・・・薄膜トランジスタアレイ、９０・・・・・・ゲストホスト液晶ディスプレイ

Claims

絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して該ゲート絶縁膜に接してソース電極及びドレイン電極が配置されており、該ソース電極及びドレイン電極の間隙を埋めるように半導体層が配置されており、さらにその上に形成された層間絶縁膜を介して画素電極が配置されてなり、かつ前記層間絶縁膜中のビアホールによって該画素電極と前記ソース電極とが接続され、
平面配置的に見て、
前記ソース電極が、矩形の４つの隅部を円弧状に形成するとともに、それぞれの前記隅部の端部が、隣り合う前記隅部同士を接続する直線部になだらかに接続された孤立島パターンであり、
前記ドレイン電極が、それぞれの前記隅部と中心が一致した４つの円弧状部と、隣り合う前記円弧状部同士を接続し、端部が前記円弧状部になだらかに接続された４つの直線状部とを有し、前記円弧状部および前記直線状部は等幅であり、かつ、１つの前記直線状部の中央部が削られた形状であり、
前記ゲート電極が、前記ソース電極及び前記ドレイン電極の間にあって前記ソース電極をほぼ囲むように形成され、
前記ソース電極の内部に前記キャパシタ下部電極を有する薄膜トランジスタ装置を製造する薄膜トランジスタ装置の製造方法であって、
絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に導電膜からなるソース電極およびドレイン電極を形成し、前記ゲート絶縁膜の一部の上に前記ソース電極およびドレイン電極に接するように半導体層を形成し（半導体層とソース・ドレイン電極の形成順序は、どちらが先でも良い）、該半導体層を含むソース電極、ドレイン電極およびゲート絶縁膜の上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有し、
前記ソース電極、ドレイン電極およびキャパシタ下部電極を形成する工程に、少なくとも印刷工程を含むことを特徴とする薄膜トランジスタ装置の製造方法。
前記ソース電極がキャパシタ上部電極を兼ねていることを特徴とする請求項１に記載の薄膜トランジスタ装置の製造方法。
前記半導体層が、酸化物半導体または有機半導体からなることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ装置の製造方法。
前記半導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ装置の製造方法。