KR101125252B1

KR101125252B1 - 폴리 액정 표시 패널 및 그 제조 방법

Info

Publication number: KR101125252B1
Application number: KR1020040118561A
Authority: KR
Inventors: 박용인
Original assignee: 엘지디스플레이 주식회사
Priority date: 2004-12-31
Filing date: 2004-12-31
Publication date: 2012-03-21
Anticipated expiration: 2024-12-31
Also published as: JP2006189777A; US7595859B2; JP4476892B2; CN1797153A; CN100426105C; KR20060078574A; US20060146244A1

Abstract

본 발명은 공정수를 줄일 수 있는 폴리 액정 패널 및 그 제조 방법에 관한 것이다.

본 발명에 따른 폴리 액정 패널은 화상 표시 영역 및 드라이버 영역을 갖는 제1 기판과; 상기 드라이버 영역과 중첩되도록 형성된 시일재와; 액정을 사이에 두고 상기 제1 기판과 합착된 제2 기판을 구비한다.

Description

폴리 액정 표시 패널 및 그 제조 방법{Poly Liquid Crystal Dispaly Panel and Method of Fabricating The Same}

도 1은 종래의 폴리 박막 트랜지스터 기판을 개략적으로 도시한 블록도.

도 2는 도 1에 도시된 한 화소 영역을 확대 도시한 평면도.

도 3은 도 2에 도시된 한 화소 영역을 I-I'선을 따라 절단하여 도시한 단면도.

도 4는 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판을 부분적으로 도시한 평면도.

도 5는 도 4에 도시된 폴리 박막 트랜지스터 기판을 III-III', IV-IV'선을 따라 절단하여 도시한 단면도.

도 6a 내지 도 6g는 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.

도 7은 본 발명의 실시 예에 따른 폴리 액정 패널을 도시한 블록도.

도 8은 도 7에 도시된 폴리 액정 패널에서 드라이버 영역의 일부분을 도시한 단면도.

도 9는 본 발명의 다른 실시 예에 따른 폴리 액정 패널을 도시한 블록도.

도 10은 도 9에 도시된 폴리 액정 패널에서 드라이버 영역의 일부분을 도시 한 단면도.

〈 도면의 주요부분에 대한 설명〉

1, 100 : 기판 2, 102 : 게이트 라인

3, 194, 220 : 게이트 드라이버 5, 192, 230 : 데이터 드라이버

4, 104 : 데이터 라인 6, 106, 136, 166 : 게이트 전극

10, 110, 140, 170 : 드레인 전극 12, 112 : 버퍼막

14, 114, 144, 174 : 액티브층 14S, 114S, 174S : 소스 영역

14D, 114D, 174D : 드레인 영역 14C, 114C, 174C : 채널 영역

16, 116 : 게이트 절연막 18 : 보호막

20 : 화소 컨택홀 22, 122 : 화소 전극

24S, 124S, 154S, 184S : 소스 컨택홀

24D, 124D, 154D, 184D : 드레인 컨택홀

26, 118 : 층간 절연막 30, 130, 180, 190 : 박막 트랜지스터

150 : 스토리지 하부 전극 160 : 스토리지 캐패시터

7, 196, 210 : 화상 표시 영역 101 : 투명 도전층

103 : 게이트 금속층 200 : 액정 패널

240 250 : 실링재 300 : 칼라 필터 기판

310, 320 : 배향막

본 발명은 폴리 실리콘을 이용한 액정 표시 패널에 관한 것으로, 특히 공정을 단순화할 수 있는 폴리 액정 표시 패널 및 그 제조 방법에 관한 것이다.

통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 표시 패널(이하, 액정 패널)에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.

액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스 실리콘(Amorphous Si) 또는 폴리 실리콘(Poly Si)이 이용된다. 여기서, 아몰퍼스 실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용하는 경우 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 된다.

도 1은 구동 회로가 내장된 종래의 폴리 액정 패널의 TFT 기판을 개략적으로 도시한 것이다.

도 1에 도시된 폴리 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)의 교차로 정의된 화소 영역마다 TFT(30) 및 화소 전극(22)이 형성된 화상 표시 영역(7)과, 화상 표시 영역(7)의 데이터 라인(4)을 구동하기 위한 데이터 드라이버(5), 화상 표시 영역(7)의 게이트 라인(2)을 구동하기 위한 게이트 드라이버(3)를 구비한다.

화상 표시 영역(7)은 다수의 게이트 라인(2) 및 데이터 라인(4)의 교차로 정의된 화소 영역 각각에 형성된 TFT(30) 및 화소 전극(22)을 구비한다. TFT(30)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)으로부터의 비디오 신호를 화소 전극(22)에 충전한다. 비디오 신호가 충전된 화소 전극(22)은 TFT 기판과 액정을 사이에 두고 마주하는 칼라 필터 기판의 공통 전극과 전위차를 발생시켜, 그전위차에 따라 액정 분자들이 유전 이방성에 의해 회전하게 한다. 이러한 액정 분자들의 회전 정도에 따라 광 투과율이 달라지게 됨으로써 계조가 구현된다.

게이트 드라이버(3)는 게이트 라인(2)을 순차적으로 구동한다.

데이터 드라이버(5)는 게이트 라인(2)이 구동될 때마다 데이터 라인(4)에 비디오 신호를 공급한다.

도 2는 도 1에 도시된 폴리 TFT 기판의 화상 표시 영역(7)에 포함된 한 화소영역을 확대 도시한 평면도이고, 도 3은 도 1에 도시된 TFT 기판의 화소 영역을 I-I'선을 따라 절단하여 도시한 단면도이다.

도 2 및 도 3에 도시된 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)와, TFT(30)와 접속된 화소 전극(22)을 구비한다. TFT(30)는 NMOS TFT 또는 PMOS TFT로 형성되지만, 이하에서는 NMOS TFT로 형성된 경우만을 설명하기로 한다.

TFT(30)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)에 포함된 소스 전극, 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 화소 전극(22)과 접속된 드레인 전극(10)을 구비한다. 게이트 전극(6)은 게이트 절연막(12)을 사이에 두고 버퍼막(12) 상에 형성된 액티브층(14)의 채널 영역(14C)과 중첩되게 형성된다. 소스 전극 및 드레인 전극(10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 형성된다. 그리고, 소스 전극 및 드레인 전극(10)은 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D) 각각과 접속된다.

종래의 폴리형 TFT 기판은 제조 공정이 복잡하다는 문제점이 있다.

따라서, 본 발명의 목적은 공정을 단순화할 수 있는 폴리 액정 패널 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 액정 패널은 화상 표시영역 및 드라이버 영역을 갖는 제1 기판과; 상기 드라이버 영역과 중첩되도록 형성된 시일재와; 액정을 사이에 두고 상기 제1 기판과 합착된 제2 기판을 구비한다.

그리고, 본 발명에 따른 폴리 TFT 기판의 제조 방법은 화상 표시 영역 및 드라이버 영역을 갖는 제1 기판을 마련하는 단계와; 상기 제1 기판과 합착되어질 제2 기판을 마련하는 단계와; 상기 제1 및 제2 기판 중 적어도 어느 하나의 기판 상에 상기 드라이버 영역과 중첩되도록 실링재를 형성하는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 4 내지 도 8을 참조하여 상세히 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 폴리 액정 패널의 TFT 기판의 일부분을 도시한 평면도이고, 도 5은 도 4에 도시된 TFT 기판을 III-III', IV-IV'선을 따라 절단하여 도시한 단면도이다.

도 4 및 도 5에 도시된 폴리 TFT 기판은 화상 표시 영역(196)과, 화상 표시 영역(196)의 게이트 라인(102)을 구동하는 게이트 드라이버(194)와, 데이터 라인(104)을 구동하는 데이터 드라이버(192)를 구비한다.

화상 표시 영역(196)은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122) 및 스토리지 캐패시터(160)를 구비한다. TFT(130)는 NMOS TFT 또는 PMOS TFT로 형성되지만, 이하에서는 NMOS TFT로 형성된 경우만을 설명하기로 한다. 따라서, 화상 표시 영역(196)의 TFT(130)는 제1 NMOS TFT(130)로 정의하기로 한다.

데이터 라인(104)은 층간 절연막(118)을 사이에 두고 게이트 라인(102) 및 스토리지 라인(152)과 교차하여 화소 전극(122)이 형성되는 화소 영역을 정의한다.

제1 NMOS TFT(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 비디오 신호를 화소 전극(122)에 공급한다. 이를 위하여, 제1 NMOS TFT(130)는 게이트 라인(102)과 접속된 제1 게이트 전극(106), 데이터 라인(104)에 포함된 제1소스 전극, 화소 전극(122)과 접속된 제1 드레인 전극(110), 제1 소스 전극 및 제1 드레인 전극(110) 사이에 채널을 형성하는 제1 액티브층(114)을 구비한다.

여기서, 게이트 라인(102) 및 제1 게이트 전극(106)은 스토리지 라인(152)과 함께 투명 도전층(101)과, 그 위에 금속층(103)이 적층된 복층 구조를 갖는다.

제1 액티브층(114)은 버퍼막(112)을 사이에 두고 하부 기판(100) 위에 형성된다. 제1 액티브층(114)은 게이트 절연막(116)을 사이에 두고 제1 게이트 전극(106)과 중첩된 채널 영역(114C)과, 채널 영역(114C)을 사이에 두고 n+ 불순물이 주입된 소스 영역(114S) 및 드레인 영역(114D)을 구비한다. 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)은 층간 절연막(118) 및 게이트 절연막(116)을 관통하는 제1 소스 콘택홀(124S) 및 제1 드레인 콘택홀(124D) 각각을 통해 데이터 라인(104)에 포함된 제1 소스 전극, 제1 드레인 전극(110)과 각각 접속된다. 그리고, 제1 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 영역(114S) 및 드레인 영역(114D) 사이에 n- 불순물이 주입된 LDD(Lightly Doped Drain) 영역을 더 구비한다.

화소 전극(122)은 화소 영역의 게이트 절연막(116) 위에 형성된 투명 도전층(101)과, 투명 도전층(101) 위의 테두리를 따라 잔존하는 금속층(103)을 구비한다. 다시 말하여, 화소 전극(122)의 투명 도전층(101)은 층간 절연막(118) 및 금속층(103)을 관통하는 투과홀(120)을 통해 노출된다. 이와 달리, 화소 전극(122)은 잔존하는 금속층(103) 없이 투명 도전층(101)만으로 형성되기도 한다. 이러한 화소 전극(122)은 TFT(130)로부터 스토리지 라인(152)을 가로질러 투과홀(120)의 측면을 타고 연장된 제1 드레인 전극(110)과 접속된다. 구체적으로, 제1 드레인 전극(110)은 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103) 및 투명 도전층(101)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 비디오 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성된 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 빛의 투과량을 조절하여 칼러 필터 기판쪽으로 투과시키게 된다.

스토리지 캐패시터(160)는 스토리지 라인(152)과 TFT(130) 사이에 병렬 접속된 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)를 구비한다. 제1 스토리지 캐패시터(Cst1)는 스토리지 라인(152)이 제1 액티브층(114)으로부터 연장된 스토리지 하부전극(15O)과 게이트 절연막(116)을 사이에 두고 중첩되어 형성된다. 제2 스토리지 캐패시터(Cst2)는 드레인 전극(110)이 층간 절연막(118)을 사이에 두고 스토리지 라인(152)과 교차하여 형성된다. 이러한 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)의 병렬 연결로 용량이 증가된 스토리지 캐패시터(160)는 화소 전극(120)에 충전된 비디오 신호가 안정적으로 유지되게 한다.

게이트 드라이버(194) 및 데이터 드라이버(192)는 CMOS 구조로 연결된 제2 NMOS TFT(180)와 PMOS TFT(190)를 포함한다.

제2 NMOS TFT(180)는 버퍼막(112) 상에 형성된 제2 액티브층(144), 게이트 절연막(116)을 사이에 두고 제2 액티브층(144)의 채널 영역과 중첩된 제2 게이트 전극(136), 제2 소스 컨택홀(154S) 및 제2 드레인 컨택홀(154D)을 통해 제2 액티브 층(144)의 소스 영역 및 드레인 영역 각각과 접속된 제2 소스 전극(138) 및 제2 드레인 전극(140)을 구비한다. 그리고, 제2 액티브층(144)은 오프 전류를 감소시키기 위하여 채널 영역과, 소스 영역 및 드레인 영역 사이에 n- 불순물이 주입된 LDD(Lightly Doped Drain) 영역을 더 구비한다. 이러한 제2 NMOS TFT(180)는 화상표시 영역(196)에 형성된 제1 NMOS TFT(130)와 동일한 구조로 형성된다.

제2 PMOS TFT(190)는 버퍼막(112) 상에 형성된 제3 액티브층(174), 게이트 절연막(116)을 사이에 두고 제3 액티브층(174)의 채널 영역(174C)과 중첩된 제3 게이트 전극(166), 제3 소스 컨택홀(184S) 및 제3 드레인 컨택홀(184D)을 통해 제3 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D) 각각과 접속된 제2 소스 전극(168) 및 제3 드레인 전극(170)을 구비한다. 여기서, 제3 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)은 p 불순물이 주입되어 형성된다.

이와 같이, 본 발명에 따른 폴리형 TFT 기판은 화소 전극(122)이 복층 구조의 게이트 라인(102), 제1 내지 제3 게이트 전극(106, 136, 166), 스토리지 라인(152)과 함께 게이트 절연막(116) 위에 형성됨에 따라 공정을 단순화시킬 수 있게 된다. 이 결과, 제1 소스 전극을 포함한 데이터 라인(104), 제2 및 제3 소스 전극(138, 168), 제1 내지 제3 드레인 전극(110, 140, 170)을 포함하는 소스/드레인 금속 패턴이 노출된 구조를 갖게 되지만, 이러한 소스/드레인 금속 패턴은 실링재에 의해 밀봉되어질 영역에 위치시킴으로써 보호될 수 있게 된다. 예를 들면, 실링재에 의해 밀봉되어질 영역에 형성된 소스/드레인 금속 패턴은 그 위에 도포되는 배향막 뿐만 아니라, 밀봉 영역에 채워진 액정에 의해 충분히 보호될 수 있게 된다.

도 6a 내지 도 6g는 본 발명의 실시 예에 따른 폴리 TFT 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들이다. 여기서, 게이트 드라이버(194) 및 데이터 드라이버(192)에 포함되는 제2 NMOS TFT(180)는 화상 표시 영역(196)의 제1 NMOS TFT(130)와 구조가 같아 도시하지는 않았지만, 도 4를 참조하여 설명하기로 한다.

도 6a를 참조하면, 하부 기판(100) 상에 버퍼막(112)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 제1 액티브층(114) 및 스토리지 하부 전극(150)이 화상 표시 영역에, 제2 및 제3 액티브층(144, 174)이 드라이버 영역에 형성된다.

버퍼막(112)은 하부 기판(100) 상에 SiO₂ 등과 같은 부기 절연 물질이 전면 증착되어 형성된다.

그 다음, 버퍼막(112) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 아몰퍼스 실리콘 박막을 형성한 다음, 결정화하여 폴리 실리콘 박막을 형성한다. 이때, 아몰퍼스 실리콘 박막을 결정화하기 이전에 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다. 아몰퍼스 실리콘 박막을 결정화하는 방법으로는 엑시머 레이저 어닐링 방법중에 하나로, 라인 빔(Line beam)을 수평 방향으로 스캔하여 그레인을 수평 방향으로 성장시킴으로써 그레인 크기를 향상시킨 순차적 수평 결정화(SLS) 방법이 주로 이용된다.

그리고, 폴리 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝하여 일체화된 제1 액티브층(114) 및 스토리지 하부 전극(150)을 화상 표시 영역에, 제2 및 제3 액티브층(144, 174)을 드라이버 영역에 형성하게 된다.

도 6b를 참조하면, 제2 마스크 공정으로 스토리지 하부 전극(150)에 n+ 불순물을 주입하여 도전성을 갖게 한다.

구체적으로, 제2 마스크를 이용한 포토리소그래피 공정으로 스토리지 하부 전극(150)을 노출시키는 포토레지스트 패턴을 형성하고, 노출된 스토리지 하부 전극(150)에 n+ 불순물을 주입함으로써 스토리지 하부 전극(150)이 도전성을 갖게 한다. 그리고, 포토레지스트 패턴을 스트립 공정으로 제거한다.

도 6c를 참조하면, 제1 내지 제3 액티브층(114, 144, 174)과 스토리지 하부 전극(150)이 형성된 버퍼막(112) 상에 게이트 절연막(116)이 형성되고, 그 위에 제3 마스크 공정으로 복층 구조를 갖는 게이트 라인(102), 제1 내지 제3 게이트 전극(106, 136, 166), 스토리지 라인(152)과 함께 화소 전극(122)이 형성된다.

게이트 절연막(116)은 제1 내지 제3 액티브층(114, 144, 174)과 스토리지 하부 전극(150)이 형성된 버퍼막(112) 상에 SiO₂ 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.

이어서, 게이트 절연막(116) 위에 투명 도전층(101) 및 금속층(103)이 스퍼티링 방법 등으로 적층된다. 투명 도전층(101)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등이, 금속층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 적어도 이중 구조로 이용된다. 그 다음, 제2 마스크를 이용한 포토리소그래피 공정및 식각 공정으로 금속층(103) 및 투명 도전층(101)을 패터닝함으로써 복층 구조를 갖는 게이트 라인(102), 제1 내지 제3 게이트 전극(106, 136, 166), 스토리지 라인(152)과 함께 화소 전극(122)이 형성된다.

도 6d를 참조하면, 제4 마스크 공정으로 제1 및 제2 액티브층(114, 144)의 소스 영역(114S) 및 드레인 영역(114D)과, LDD 영역이 형성된다.

구체적으로, 제1 및 제2 게이트 전극(106, 136)을 마스크로 이용하여 제1 및 제2 액티브층(114, 144)의 노출부에 LDD 영역을 형성하기 위한 n- 불순물을 주입한다.

이어서, 제4 마스크를 이용한 포토리소그래피 공정으로 제1 및 제2 액티브층(114, 144)의 소스 영역(114S) 및 드레인 영역(114D)을 노출시키는 포토레지스트 패턴을 형성하고, 노출된 소스 영역(114S) 및 드레인 영역(114D)에 n+ 불순물을 주입하게 된다. 이러한 제1 및 제2 액티브층(114, 144)의 소스 영역(114S) 및 드레인 영역(114D)은 게이트 전극(106, 136)과 중첩된 채널 영역(114C)과 상기 n- 불순물만 주입된 LDD 여역을 사이에 두고 위치하게 된다. 그리고, 포토레지스트 패턴을 스트립 공정으로 제거한다.

도 6e를 참조하면, 제5 마스크 공정으로 제3 액티브층(174)에 p+ 불순물을 주입하여 제3 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)이 형성된다.

구체적으로, 제5 마스크를 이용한 포토리소그래피 공정으로 제3 액티브층(174)의 양측 영역(174S) 및 드레인 영역(174D)을 노출시키는 포토레지스 트 패턴을 형성한다. 그리고, 노출된 제3 액티브층(174)의 양측 영역에 p+ 불순물을 주입함으로써 제3 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D)을 형성하게 된다. 이러한 제3 액티브층(174)의 소스 및 드레인 영역(174S, 174D)은 제3 게이트 전극(166)과 중첩되는 채널 영역(174C)을 사이에 두고 마주하게 된다. 그 다음, 포토레지스트 패턴은 스트립 공정으로 제거된다.

도 6f를 참조하면, 게이트 라인(102), 게이트 전극(106, 136, 166), 스토리지 라인(152), 화소 전극(122)이 형성된 게이트 절연막(116) 위에 제6 마스크 공정으로 소스 및 드레인 컨택홀(124S, 124D, 154S, 154D, 184S, 184D)과, 투과홀(120)을 갖는 층간 절연막(118)이 형성된다.

층간 절연막(118)은 게이트 라인(102), 게이트 전극(106, 136, 166), 스토리지 라인(152), 화소 전극(122)이 형성된 게이트 절연막(116) 위에 SiO₂, SiNx 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.

이어서, 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(118) 및 게이트 절연막(116)을 관통하는 제1 내지 제3 소스 컨택홀(124S, 154S, 184S), 제1 내지 제3 드레인 컨택홀(124D, 154D, 184D)과, 층간 절연막(118)을 관통하는 투과홀(120)이 형성된다. 제1 내지 제3 소스 컨택홀(124S, 154S, 184S)은 제1 내지 3 액티브층(114, 144, 174)의 소스 영역(114S, 174S) 각각을, 제1 내지 제3 드레인 컨택홀(124D, 154D, 184D)은 제1 내지 제3 액티브층(114, 144, 174)의 드레인 영역(114D, 174D) 각각을 노출시킨다. 투과홀(120)은 화소 전 극(122)의 상부층인 금속층(103)을 노출시킨다.

그 다음, 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103)을 식각하여 투명 도전층(101)이 노출되게 한다. 이때, 투명 도전층(101)의 주변부에는 층간 절연막(118)과 중첩된 금속층(103)이 잔존하기도 한다.

도 6g를 참조하면, 제7 마스크 공정으로 층간 절연막(118) 상에 제1 소스 전극을 포함한 데이터 라인(104), 제2 및 제3 소스 전극(138, 168), 제1 내지 제3 드레인 전극(110, 140, 170)을 포함하는 소스/드레인 금속 패턴이 형성된다.

소스/드레인 금속 패턴은 층간 절연막(118) 상에 소스/드레인 금속층을 형성한 후, 제7 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층을 패터닝함으로써 형성된다. 데이터 라인(104) 및 제1 드레인 전극(110)은 제1 소스 컨택홀(124S) 및 제1 드레인 컨택홀(124D)을 통해 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 제1 드레인 전극(110)은 스토리지 라인(152)과 중첩되면서 투과홀(120)을 통해 화소 전극(122)과 접속된다. 제2 소스 전극(138) 및 제2 드레인 전극(140)은 제2 소스 컨택홀(154S) 및 제2 드레인 컨택홀(154D)을 통해 제2 액티브층(144)의 소스 영역 및 드레인 영역 각각과 접속된다. 제3 소스 전극(168) 및 제3 드레인 전극(170)은 제3 소스 컨택홀(184S) 및 제3 드레인 컨택홀(184D)을 통해 제3 액티브층(174)의 소스 영역(174S) 및 드레인 영역(174D) 각각과 접속된다.

이와 같이, 본 발명의 실시 예에 따른 폴리 TFT 기판의 제조 방법은 7 마스크 공정으로 공정을 단순화할 수 있게 된다. 이 결과, 본 발명의 실시 예에 따른 폴리 TFT 기판은 보호막의 부재로 소스/드레인 금속 패턴이 노출된 구조를 갖게 되지만, 이들 모두 실링재에 의해 밀봉되어질 영역에 위치하므로 그 위에 도포되는 배향막 뿐만 아니라, 밀봉 영역에 채워질 액정에 의해 충분히 보호될 수 있게 된다.

구체적으로, 도 7은 본 발명의 실시 예에 따른 폴리 박막 트랜지스터 기판을 이용한 폴리 액정 패널을 개략적으로 도시한 블록도이다.

도 7에 도시된 액정 패널은 화상을 표시하는 화상 표시 영역(210)과, 화상 표시 영역(210)의 데이터 라인을 구동하기 위한 데이터 드라이버(230), 화상 표시 영역(210)의 게이트 라인을 구동하기 위한 게이트 드라이버(220)를 구비한다.

화상 표시 영역(210)은 다수의 게이트 라인 및 데이터 라인의 교차로 정의된 화소 영역 각각에 형성된 TFT 및 화소 전극을 구비한다. TFT는 게이트 라인의 스캔 신호에 응답하여 데이터 라인으로부터의 비디오 신호를 화소 전극에 충전한다. 비디오 신호가 충전된 화소 전극은 TFT 기판과 액정을 사이에 두고 마주하는 칼라 필터 기판의 공통 전극과 전위차를 발생시켜, 그 전위차에 따라 액정 분자들이 유전 이방성에 의해 회전하게 한다. 이러한 액정 분자들의 회진 정도에 따라 광 투과율이 달라지게 됨으로써 계조가 구현된다.

게이트 드라이버(220)는 게이트 라인을 순차적으로 구동한다.

데이터 드라이버(230)는 게이트 라인이 구동될 때마다 데이터 라인에 비디오 신호를 공급한다.

이러한 폴리형 액정 패널은 TFT 기판과 칼라 필터 기판이 실링재(240)에 의해 합착되고, 합착된 두 기판 사이의 셀갭에 액정을 주입하고 봉지함으로써 완성된다. 이때, 액정은 두 기판을 합착한 후 액정을 주입하는 진공 주입 방식 이외에도, 적어도 하나의 기판에 액정을 적하한 후 합착함으로써 액정층을 형성하는 액정 적하방식으로 형성될 수 있다. TFT 기판에는 화상 표시 영역(210)에 포함된 게이트 라인, 데이터 라인, TFT, 화소 전극 등과 함께 게이트 드라이버(220) 및 데이터 드라이버(230)이 현성된다. 칼라 필터 기판에는 칼러 필터 및 블랙 매트릭스와, 공통 전극이 형성된다. 실링재(240)는 게이트 드라이버(220) 및 데이터 드라이버(230)의 외곽을 따라 인쇄되어 TFT 기판과 칼라 필터 기판을 합착시키게 된다. 이에 따라, 게이트 드라이버(220) 및 데이터 드라이버(230)는 실링재(240)에 의해 밀봉되는 영역 내에 위치하게 된다.

구체적으로, 도 8에 도시된 바와 같이 게이트 드라이버 또는 데이터 드라이버에 포함된 TFT, 예를 들면 도 5에 도시된 PMOS TFT(190)가 실링재(240)에 의해 밀봉된 영역 내에, 실링재(240)와 이격되어 위치하게 된다. 실링재(240)는 접착력 강화를 위하여 도 8에 도시된 TFT 기판 및 칼라 필터 기판(300) 각각에 유기 절연 물질로 형성된 상하부 배향막(310, 320)과 접촉되지 않게 이격되어 형성된다. 이에 따라, TFT 기판에 형성된 PMOS TFT(190)는 일부가 하부 배향막(310)과 중첩되고, 나머지 일부는 하부 배향막(310)과 비중첩된 구조를 갖게 된다. 이로 인하여, PMOS TFT(190)의 일부 전극, 예를 들면, 소스 전극(168)이 노출된 구조를 갖게 되어 전식 문제 또는 상하판 쇼트 불량 등이 초래될 수 있다.

이를 방지하기 위하여, 도 9 및 도 10에 도시된 본 발명의 다른 실시 예에 따른 폴리 액정 패널은 도 7 및 도 8에 도시된 폴리 액정 패널과 대비하여 드라이버 영역을 경유하는 제2 실링재(250)를 추가로 구비한다.

도 9 및 도 10에서 제1 실링재(240)는 게이트 드라이버(220) 및 데이터 드라이버(230)의 외곽을 따라 형성되고, 제1 실링재(240)의 안쪽으로 제2 실링재(250)가 게이트 드라이버(220) 및 데이터 드라이버(230)의 내부를 경유하도록 형성된다. 이에 따라, 제1 및 제2 실링재(240,250)가 2열로 형성되어 TFT 기판과 칼라 필터 기판을 합착시키게 된다. 여기서, 제1 실링재(240)는 TFT 기판과 칼라필티 기판을 합착하는 역할을 하게 되고, 제2 실링재(250)는 게이트 드라이버(220) 및 데이터 드라이버(230)에 포함된 TFT의 전극이 노출되지 않도록 보호하게 된다. 따라서, 상기 제1 실링재(240)는 글래스 파이버를 포함할 수도 있다.

예를 들면, 도 10에 도시된 바와 같이 제2 실링재(250)는 드라이버 영역에 형성된 PMOS TFT(190)의 소스 전극(168)과 중첩되어 그 소스 전극(168)을 보호하게 된다. PMOS TFT(190)의 드레인 전극(170)은 하부 배향막(310)에 의해 보호되거나, 제2 실링재(250)에 의해 보호되기도 한다.

이 경우, 제2 실링재(250)는 게이트 드라이버(220) 및 데이터 드라이버(230)에 포함된 TFT의 소스 전극(168) 및/또는 드레인 전극(170)과 중첩되어야 하므로 전극 단선을 유발하는 글래스 파이버가 없는 재료를 이용한다.

이에 따라, 게이트 드라이버(220) 및 데이터 드라이버(230)에 포함된 TFT의 소스 전극(168) 및 드레인 전극(170)은 보호막이 없더라도 배향막(310)및 글래스 파이버가 포함되지 않은 제2 실링재(250)에 의해 충분히 보호될 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 폴리 액정 패널 및 그 제조 방법은 화상 표시 영역과 함께 구동 회로를 형성하면서도 7 마스크 공정으로 공정수를 감소시킬 수 있게 된다. 이에 따라, 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.

또한, 본 발명에 따른 폴리 액정 패널 및 그 제조 방법은 실링재를 2열로 도포하여 드라이버의 전체 또는 일부와 중첩되게 함으로써 드라이버에서 노출된 전극을 보호하게 된다. 특히, 드라이버와 중첩된 실링재는 글래스 파이버를 포함하지 않음으로써 글래스 파이버로 인한 전극의 단선 불량을 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

화상 표시 영역 및 드라이버 영역을 구비하며, 상기 드라이버 영역에 게이트 드라이버와 데이터 드라이버가 배치되고, 상기 게이트 드라이버 및 상기 데이터 드라이버는 적어도 하나의 박막 트랜지스터를 갖는 제1 기판과;

상기 드라이버 영역 내에서 상기 게이트 드라이버 및 상기 데이터 드라이버의 일부분과 중첩되도록 형성된 제1 실링재와;

상기 화상 표시영역 내에서 상기 드라이버 영역으로 연장되며, 상기 제1 실링재로부터 이격되어 있는 배향막과;

상기 드라이버 영역의 주변부를 감싸고 상기 제1 실링재로부터 소정거리 이격되어 있는 제2 실링재와;

액정을 사이에 두고 상기 제2 실링재에 의해 상기 제1 기판과 합착된 제2 기판을 구비하며,

상기 제1 실링재는 상기 드라이버 영역 내의 상기 박막 트랜지스터의 소스전극과 드레인 전극 중 어느 하나의 노출부를 커버하고, 상기 배향막은 상기 드라이버 영역 내의 상기 박막 트랜지스터의 소스 전극과 드레인 전극 중 다른 하나의 노출부를 커버하는 것을 특징으로 하는 폴리 액정 패널.
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제 1 항에 있어서,

상기 배향막은 상기 제1 실링재와 이격되도록 형성된 것을 특징으로 하는 폴리 액정 패널.
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제 1 항에 있어서,

상기 박막 트랜지스터는

기판 상에 형성된 액티브층과;

게이트 절연막을 사이에 두고 상기 액티브층과 교차하는 복층 도전층 구조의 게이트 전극과;

상기 게이트 전극을 사이에 두고 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속된 상기 소스 전극 및 상기 드레인 전극을 구비하는 것을 특징으로 하는 폴리 액정 패널.
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제 8 항에 있어서,

상기 제1 기판은

상기 화상 표시 영역의 상기 게이트 절연막 위에 상기 복층 도전층에 포함된 투명 도전층으로 형성되어 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 추가로 구비하는 것을 특징으로 하는 폴리 액정 패널.
제 10 항에 있어서,

상기 화소 전극은 상기 복층 도전층을 덮는 층간 절연막을 관통하는 투과홀을 통해 노출되고,

상기 투과홀을 감싸는 상기 층간 절연막과 중첩되어 상기 투명 도전층 위에 잔존하는 상기 복층 도전층에 포함된 금속층을 추가로 구비하는 것을 특징으로 하는 폴리 액정 패널.
제 8 항에 있어서,

상기 복층 도전층은 하부의 투명 도전층과, 상부의 금속층이 적층된 구조로 형성된 것을 특징으로 하는 폴리 액정 패널.
화상 표시 영역 및 드라이버 영역을 구비하며, 상기 드라이버 영역에 게이트 드라이버와 데이터 드라이버가 배치되고, 상기 게이트 드라이버 및 상기 데이터 드라이버는 적어도 하나의 박막 트랜지스터를 갖는 제1 기판을 마련하는 단계와;

상기 제1 기판과 합착되어질 제2 기판을 마련하는 단계와;

상기 드라이버 영역 내에서 상기 게이트 드라이버 및 상기 데이터 드라이버의 일부분과 중첩되도록 제1 실링재를 형성하는 단계와;

상기 화상 표시영역 내에서 상기 드라이버 영역으로 연장되며, 상기 제1 실링재로부터 이격되도록 배향막을 형성하는 단계와;

상기 드라이버 영역의 주변부를 감싸고 상기 제1 실링재로부터 소정거리 이격되도록 상기 제2 실링재를 형성하는 단계를 포함하며,

상기 제1 실링재는 상기 드라이버 영역 내의 상기 박막 트랜지스터의 소스전극과 드레인 전극 중 어느 하나의 노출부를 커버하고, 상기 배향막은 상기 드라이버 영역 내의 상기 박막 트랜지스터의 소스전극과 드레인 전극 중 다른 하나의 노출부를 커버하고,

상기 제1 및 제2 기판은 상기 제2 실링재에 의해 합착되는 것을 특징으로 하는 폴리 액정 패널의 제조 방법.
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제 13 항에 있어서,

상기 박막 트랜지스터는

기판 상에 형성된 액티브층을 형성하는 단계와;

게이트 절연막을 사이에 두고 상기 액티브층과 교차하는 복층 도전층 구조의 게이트 전극을 형성하는 단계와;

상기 게이트 전극을 사이에 두고 상기 액티브층의 소스 영역 및 드레인 영역각각과 접속된 소스 전극 및 드레인 전극을 형성하는 단계에 의해 형성되는 것을 특징으로 하는 폴리 액정 패널의 제조 방법.
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제 20 항에 있어서,

상기 제1 기판을 마련하는 단계는

상기 화상 표시 영역의 상기 게이트 절연막 위에 상기 복층 도전층에 포함된 투명 도전층으로 형성되어 상기 박막 트랜지스터의 드레인 전극과 접속된 화소 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 액정 패널의 제조 방법.
제 22 항에 있어서,

상기 화소 전극을 형성하는 단계는

상기 게이트 절연막 위에 복층 도전층을 형성하는 단계와;

상기 복층 도전층을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 관통하는 투과홀을 형성하는 단계와:

상기 투과홀을 통해 노출된 상기 복층 도전층의 상부 금속층을 식각하여 상기 투명 도전층이 노출되게 하는 단계를 포함하는 것을 특징으로 하는 폴리 액정 패널의 제조 방법.
제 23 항에 있어서,

상기 화소 전극의 투명 도전층 위에는 상기 투과홀을 감싸는 상기 층간 절연막과 중첩된 상기 상부 금속층이 잔존하는 것을 특징으로 하는 폴리 액정 패널의 제조 방법.