KR100541274B1 - 박막트랜지스터 - Google Patents

Abstract

본 발명은 박막트랜지스터에 관한 것으로, 본 발명은 기판과, 기판상에 분할 형성된 한 쌍의 제 1 게이트 전극들과, 제 1 게이트 전극들이 커버되도록 기판상에 형성된 제 1 게이트 절연층과, 제 1 게이트 절연층상에 형성되며, 서로 분리된 한 쌍의 고농도 도핑영역 및 고농도 도핑영역 사이에 개재된 채널영역으로 이루어지는 폴리 실리콘층과, 폴리 실리콘층상에 형성된 제 2 게이트 절연층과, 게이트 절연층상에 형성된 제 2 게이트 전극과, 제 2 게이트 전극이 커버되도록 제 2 게이트 절연층상에 형성된 평탄화 절연층과, 평탄화 절연층의 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 어느 하나와 전기적으로 접촉된 소오스 전극과, 평탄화 절연층의 다른 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 다른 어느 하나와 전기적으로 접촉된 드레인 전극을 포함한다.

이러한 구조를 통해, 본 발명에서는 핫 캐리어의 생성을 억제시킬 수 있고, "댕링본드의 형성" , "트랩영역의 형성" 등을 미리 차단할 수 있으며, 결국, 박막트랜지스터의 기능을 현저히 향상시킬 수 있다.

Description

박막트랜지스터

본 발명은 박막트랜지스터에 관한 것으로, 좀더 상세하게는 일렉트론들의 이동경로를 폭 넓게 확보함으로써, 핫 캐리어의 발생이 특정 부분에 집중되는 문제점을 미리 방지할 수 있도록 하는 박막트랜지스터에 관한 것이다.

근래에 고품위 TV(High definition TV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 급속히 확대되고 있다.

액정표시장치는 평판 표시기의 대표적인 장치 중의 하나로써, ELD(Electro luminescence display), VFD(Vacuum fluorescence display), PDP(Plasma display panel) 등이 해결하지 못한 저전력화, 고속화 등의 문제를 일으키지 않기 때문에, 최근 들어 그 사용 영역이 크게 확산되고 있다.

이러한 액정표시장치는 크게 수동형과 능동형의 두 가지 형태로 나뉘는데, 이 중, 능동형 액정표시장치는 각 화소 하나하나를 박막트랜지스터와 같은 능동소자가 제어하도록 되어 있어, 속도, 시야각, 그리고 콘트라스트 측면에서, 수동형 액정표시장치에 비해 훨씬 뛰어나기 때문에, 100만 화소 이상의 해상도를 필요로하는 고품위 TV 등에 적합한 평판 표시기로 널리 각광받고 있다.

최근, 액정표시장치의 능동소자로 사용되는 박막트랜지스터의 중요성이 크게 부각되면서, 이에 대한 연구개발이 더욱 심화되고 있으며, 특히, 박막트랜지스터에 폴리 실리콘을 채용하고자 하는 연구가 좀더 다양하게 진행되고 있다. 그 이유는 폴리 실리콘이 통상의 아모르포스 실리콘(Amorphous silicon)에 비해 모빌리티(mobility) 측면에서 대략 100 배 정도의 우수한 특성을 보이고 있기 때문이다.

이와 같은 폴리 실리콘의 우수한 모빌리티 특성 때문에, 폴리 실리콘을 채용한 박막트랜지스터는 스위칭 소자로써의 역할을 수행할 수 있을 뿐만 아니라, 인버터 등의 구동회로를 내장할 수 있는 이점을 갖고 있다.

이러한 폴리 실리콘을 채용한 박막트랜지스터의 일반적인 구조는 예컨대, 미국특허공보 제 5780326 호 "풀리 프레너라이즈 박막트랜지스터 및 그것의 제조 프로세스(Fully planarized thin film transistor and process to fabricate same)", 미국특허공보 제 5705424 호 "액티브 메트릭스 픽셀 전극 제조 프로세스(Process of fabricating active matrix pixel electrode)", 미국특허공보 제 5583366 호 "액티브 메트릭스 패널(Active matrix pannel)", 미국특허공보 제 5499124 호 "액정물질과 접한 절연층을 갖는 폴리 실리콘 트랜지스터 구조(Polysilicon transistors formed on an insulation layer which is adjacent to a liquid crystal material)" 미국특허공보 제 5393682 호 "티에프티 소자의 제조를 위한 폴리 프로파일 테이퍼 형성방법(Method for making tapered poly profile for TFT device manufacturing)" 등에 좀더 상세하게 제시되어 있다.

통상, 폴리 실리콘은 아모르포스 실리콘에 비해, 모빌리티가 우수한 장점이 있기는 하지만, 싱글 크리스탈 실리콘(Single crystal silicon)에 비해서는 그 성능이 상대적으로 열악하다.

예컨대, 폴리 실리콘에는 싱글 크리스탈 실리콘에는 존재하지 않는 그레인 바운더리 트랩(Grain boundary trap)이 존재하기 때문에, 예컨대, 일렉트론의 원활한 이동을 확보하기가 매우 힘들며, 이를 확보하기 위해서는 높은 구동전압이 가해져야 하는 단점이 있다.

이와 같이, 높은 구동전압이 가해진 상태에서, 채널방향의 전기장에 의해 가속된 일렉트론이 핀치 오프 영역(Pinch off)을 경유하여 터넬링(Tunnelling)되는 경우, 각 일렉트론들은 게이트 절연층/폴리 실리콘층의 계면 또는 소오스/드레인 전극의 단면과 강하게 충돌하여 이른바, "충격 이온화 현상(Impact ionization appearance)" 을 초래하게 되고, 결국, 불필요한 핫 캐리어들을 생성시키게 된다.

이때, 생성된 핫 캐리어들은 채널내에 이른바, "댕링본드(Dangling bond)"를 형성시켜, 소오스 전극으로부터 드레인 전극으로 이동하는 일렉트론들의 모빌리티를 저하시키는 원인으로 작용한다.

또한, 핫 캐리어들은 게이트 절연층/폴리 실리콘층의 계면에서 트랩영역을 형성시켜, 이동중인 일렉트론들을 강제로 트랩핑시킴으로써, 박막트랜지스터의 스위칭 기능을 극도록 악화시키는 원인으로 작용한다.

따라서, 본 발명의 목적은 폴리 실리콘의 장점을 유지하면서도, 핫 캐리어에 의한 박막트랜지스터의 손상을 저감시키는데 있다.

본 발명의 다른 목적은 핫 캐리어의 생성을 억제시킴으로써, "댕링본드의 형성" , "트랩영역의 형성" 등을 미리 차단시키는데 있다.

본 발명의 또 다른 목적은 핫 캐리어의 영향력 저감을 통해, 전반적인 박막트랜지스터의 기능, 예컨대, 스위칭 기능을 향상시키는데 있다.

본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.

상기와 같은 목적을 달성하기 위한 본 발명은 기판과, 기판상에 분할 형성된 한 쌍의 제 1 게이트 전극들과, 제 1 게이트 전극들이 커버되도록 기판상에 형성된 제 1 게이트 절연층과, 제 1 게이트 절연층상에 형성되며, 서로 분리된 한 쌍의 고농도 도핑영역 및 고농도 도핑영역 사이에 개재된 채널영역으로 이루어지는 폴리 실리콘층과, 폴리 실리콘층상에 형성된 제 2 게이트 절연층과, 게이트 절연층상에 형성된 제 2 게이트 전극과, 제 2 게이트 전극이 커버되도록 제 2 게이트 절연층상에 형성된 평탄화 절연층과, 평탄화 절연층의 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 어느 하나와 전기적으로 접촉된 소오스 전극과, 평탄화 절연층의 다른 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 다른 어느 하나와 전기적으로 접촉된 드레인 전극을 포함한다.

이러한 구조를 통해, 본 발명에서는 핫 캐리어의 생성을 억제시킬 수 있고, "댕링본드의 형성" , "트랩영역의 형성" 등을 미리 차단할 수 있으며, 결국, 본 발명을 채용한 박막트랜지스터의 기능을 현저히 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 박막트랜지스터를 좀더 상세히 설명하면 다음과 같다.

도 1에 도시된 바와 같이, 본 발명의 박막트랜지스터(100)에서, 예컨대, 투광성 유리로 이루어진 기판(1)의 상부에는 서로 일정 간격을 두고 분할 형성된 예컨대, 도전성 재질의 제 1 게이트 전극들(2)이 형성된다. 이러한 제 1 게이트 전극들(2)은 후술하는 소오스 전극 및 드레인 전극의 하부에 놓여져 이른바, "바텀 게이트" 형상을 이룬다.

여기서, 제 1 게이트 전극들(2)의 상부에는 제 1 게이트 절연층(3)이 형성되며, 이러한 제 1 게이트 절연층(3)은 후술하는 폴리 실리콘층과 제 1 게이트 전극들(2)이 서로 통전되지 않도록 하는 역할을 수행한다.

이때, 제 1 게이트 절연층(3)의 상부에는 폴리 실리콘층(4)이 형성되는데, 이러한 폴리 실리콘층(4)은 예컨대, 서로 분리된 한 쌍의 고농도 도핑영역들(4a) 및 고농도 도핑영역들(4a) 사이에 개재된 채널영역(4b)으로 이루어진다.

여기서, 고농도 도핑영역들(4a)의 인접부에는 고농도 도핑영역들(4a)과 연접한 상태로 서로 분리된 한 쌍의 저농도 도핑영역들이 더 형성될 수도 있는데, 이 경우, 본 발명의 박막트랜지스터(100)는 이른바, "LDD(Lightly Doped Drain)"구조를 이루어, 핫 캐리어의 생성을 어느 정도 방지하는 부수적인 효과를 얻을 수 있다.

물론, 이러한 저농도 도핑영역들의 형성이 본 발명의 일실시예를 구성하는 필수적인 요소는 아니다. 본 발명은 이러한 저농도 도핑영역들을 형성하지 않고서도 특유의 '핫 캐리어에 의한 손상을 회피할 수 있는 효과' 를 얻을 수 있다.

한편, 폴리 실리콘층(4)의 예컨대, 채널영역(4b) 상부에는 제 2 게이트 전극(8)이 형성되는데, 이러한 제 2 게이트 전극(8)은 게이트 라인(도시안됨)을 통해 외부의 회로블록과 전기적으로 연결됨으로써, 외부의 게이트 신호를 신속히 입력받을 수 있다.

이때, 폴리 실리콘층(4)과 제 2 게이트 전극(8) 사이에는 제 2 게이트 절연층(5)이 형성되며, 이러한 제 2 게이트 절연층(5)은 폴리 실리콘층(4)과 제 2 게이트 전극(2)이 서로 통전되지 않도록 하는 역할을 수행한다.

이러한 제 2 게이트 전극(8)은 후술하는 소오스 전극 및 드레인 전극과 동일 평면에 놓여져 이른바, "탑 게이트" 형상을 이룬다.

여기서, 제 2 게이트 전극(8)의 상부에는 평탄화 절연층(9)이 형성되어 제 2 게이트 전극(8)을 커버하게 된다.

다른 한편, 평탄화 절연층(9)의 상부에는 소오스 전극(12)이 노출되어 형성되는데, 이러한 소오스 전극(12)은 평탄화 절연층(9), 제 2 게이트 절연층(5)을 연속 관통한 상태로 고농도 도핑영역(4b)의 어느 하나, 예컨대, 좌측 고농도 도핑영역과 전기적으로 접촉된다. 이러한 소오스 전극(12)은 데이터 라인(도시안됨)을 통해 외부의 회로블록과 전기적으로 연결됨으로써, 외부의 데이터 신호를 신속히 입력받을 수 있다.

이때, 소오스 전극(12)은 폴리 실리콘층(4)의 채널영역(4b)을 통하여 외부의 데이터 신호를 후술하는 드레인 전극(7)으로 전달하게 된다.

한편, 평탄화 절연층(9)의 다른 상부에는 드레인 전극(7)이 노출되어 형성되는데, 이러한 드레인 전극(7)은 상술한 소오스 전극(12)과 유사한 형상을 이루어 평탄화 절연층(9), 제 2 게이트 절연층(5)을 연속 관통한 상태로 고농도 도핑영역(4b)의 어느 하나, 예컨대, 우측 고농도 도핑영역과 전기적으로 접촉된다.

이때, 드레인 전극(7)은 소오스 전극(12)이 폴리 실리콘층(4)의 채널영역(4b)을 통하여 외부의 데이터 신호를 전달하면, 이를 후술하는 화소전극으로 전달하게 된다.

이러한 소오스 전극(12), 드레인 전극(7)을 포함하는 평탄화 절연층(9)의 상부에는 층간 절연층(10)이 형성되며, 층간 절연층(10)의 일부, 예컨대, 드레인 전극(7)의 상층부는 비아홀(Via hall)의 형성에 의해 오픈된다. 이러한 비아홀에는 화소전극(11)이 도포되어 드레인 전극(4)과 전기적으로 접촉된 구조를 이루게 된다.

이때, 제 1 게이트 전극들(2) 및 제 2 게이트 전극(8)이 게이트 신호를 통해 폴리 실리콘층(4)의 채널영역(4b)을 공핍화(Depletion)시키면, 소오스 전극(12)을 통해 입력된 데이터 신호는 좌측 고농도 도핑영역을 경유하여 공핍화된 채널영역(4b)을 흐른 후 우측 고농도 도핑영역, 드레인 전극(7)으로 연이어 전달되고, 최종적으로 화소전극(11)에 다다른다. 물론, 이러한 데이터 신호의 전달은 폴리 실리콘층(4) 내부의 일렉트론들에 의해 수행되며, 이러한 일렉트론들은 폴리 실리콘층(4)의 채널영역(4b)에 걸리는 전계에 의해 가속화되어 드레인 전극(7) 방향으로 빠르게 이동함으로써, 소오스 전극(12)으로부터 전달된 데이터 신호가 드레인 전극(7)으로 신속히 전달될 수 있도록 한다.

이러한 구조를 이루는 본 발명에서, 상술한 바와 같이, 게이트 전극은 제 1 게이트 전극들과 제 2 게이트 전극으로 분할되어 이른바, "더블 게이트" 형상을 이룬다.

이는 본 발명의 요지를 이루는 부분으로, 물론, 종래와 비교해도 그 구성이 매우 상이한 부분이다.

본 발명이 이러한 구성을 이루는 경우, 예컨대, 폴리 실리콘층(4)의 채널영역(4b)을 통하여 소오스 전극(12)으로부터 드레인 전극(7) 방향으로 이동되는 일렉트론들은 새로이 구성된 예컨대, 제 1 게이트 절연층(3)에 의해서 좀더 넓게 확보된 이동경로를 제공받을 수 있게 된다. 이에 따라, 가속화된 일렉트론들은 제 2 게이트 절연층(5)/폴리 실리콘층(4)의 계면 또는 소오스/드레인 전극(12,7)의 단면 뿐만 아니라, 새로이 구성된 제 1 게이트 절연층(3)까지도 자신의 이동경로로 확보할 수 있게 되며, 결국, 특정 부위, 예컨대, 드레인 전극(7)의 단면에만 집중적으로 충돌하는 문제점을 유발하지 않는다.

결과적으로, 본 발명을 채용한 박막트랜지스터(100)는 상술한 바와 같이, 일렉트론들의 이동경로를 폭 넓게 확보할 수 있게 되고, 이에 따라, 가속화된 일렉트론들이 충격 이온화 현상에 의해 불필요한 핫 캐리어들을 생성시키더라도 그것에 의한 피해를 최소화할 수 있다.

결국, 본 발명을 채용한 박막트랜지스터(100)는 폴리 실리콘 본래의 다양한 효과를 획득할 수 있으면서도, 핫 캐리어에 의한 손상을 최소화할 수 있다.

이와 같이, 본 발명에서는 게이트 전극을 제 1 게이트 전극들과 제 2 게이트 전극으로 분할하여 이른바, "더블 게이트" 형상을 이룬 다음, 제 1 게이트 전극들의 상부에 제 1 게이트 절연층을 새로이 형성시키고, 이를 통해, 일렉트론들의 이동경로를 폭 넓게 확보함으로써, 핫 캐리어의 발생이 특정 부분에 집중되는 문제점을 미리 방지할 수 있다.

이러한 본 발명은 생산라인에서 제조되는 다양한 유형의 박막트랜지스터에서 전반적으로 유용한 효과를 나타낸다.

그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.

이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 박막트랜지스터는 기판과, 기판상에 분할 형성된 한 쌍의 제 1 게이트 전극들과, 제 1 게이트 전극들이 커버되도록 기판상에 형성된 제 1 게이트 절연층과, 제 1 게이트 절연층상에 형성되며, 서로 분리된 한 쌍의 고농도 도핑영역 및 고농도 도핑영역 사이에 개재된 채널영역으로 이루어지는 폴리 실리콘층과, 폴리 실리콘층상에 형성된 제 2 게이트 절연층과, 게이트 절연층상에 형성된 제 2 게이트 전극과, 제 2 게이트 전극이 커버되도록 제 2 게이트 절연층상에 형성된 평탄화 절연층과, 평탄화 절연층의 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 어느 하나와 전기적으로 접촉된 소오스 전극과, 평탄화 절연층의 다른 상부로 노출되며, 평탄화 절연층, 제 2 게이트 절연층을 연속 관통한 상태로 고농도 도핑영역의 다른 어느 하나와 전기적으로 접촉된 드레인 전극을 포함한다.

이러한 구조를 통해, 본 발명에서는 핫 캐리어의 생성을 억제시킬 수 있고, "댕링본드의 형성" , "트랩영역의 형성" 등을 미리 차단할 수 있으며, 결국, 박막트랜지스터의 기능을 현저히 향상시킬 수 있다.

도 1은 본 발명에 따른 박막트랜지스터의 형상을 도시한 예시도.

Claims (1)

1. 기판과;

   상기 기판 상에서 일정 간격을 갖도록 형성된 한 쌍의 제 1 게이트 전극들과;

   상기 제 1 게이트 전극들이 커버되도록 상기 기판상에 형성된 제 1 게이트 절연층과;

   상기 제 1 게이트 절연층상에 형성되며, 서로 분리된 한 쌍의 고농도 도핑영역 및 상기 고농도 도핑영역 사이에 개재된 채널영역으로 이루어지는 폴리 실리콘층과;

   상기 폴리 실리콘층상에 형성된 제 2 게이트 절연층과;

   상기 제2 게이트 절연층상의 상기 채널영역에 대응하도록 형성된 제 2 게이트 전극과;

   상기 제 2 게이트 전극이 커버되도록 상기 제 2 게이트 절연층상에 형성된 평탄화 절연층과;

   상기 평탄화 절연층 상에 형성되어 상기 고농도 도핑영역의 어느 하나와 전기적으로 접촉된 소오스 전극과;

   상기 평탄화 절연층 상에 형성되어 상기 고농도 도핑영역의 나머지 하나와 전기적으로 접촉된 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.