KR0184509B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

Abstract

[청구범위에 기재된 발명이 속한 기술분야]

본 발명은 박막 트랜지스터에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

본 발명은 하부 게이트 TFT의 채널 도전층을 채널 영역과 소오스 및 드레인 영역을 분리 형성하여 부정합을 제거하여 안정된 특성을 가지며 또한 오프셋 영역을 게이트 도전층과 수직으로 형성하여 SRAM 쎌의 고집적화를 가질 수 있는 TFT 및 그 제조 방법을 제공한다.

[발명의 해결방법의 요지]

본 발명은 게이트 도전층 상부에 채널을 가지는 박막 트랜지스터에 있어서, 상기 게이트 도전층 상부표면 양끝단의 소정거리의 안쪽부분과 상기 게이트 도전층을 제외한 기판 상부표면에, 상기 기판으로부터 상기 게이트 도전층 상부표면 높이에서 소정 높이까지 형성된 제1절연막과, 상기 게이트 도전층 상부표면과 상기 제1절연막 측벽을 따라 소정 두께를 가지며 오프셋 영역의 길이만큼 상기 제1절연막의 상부표면 높이와 동일한 높이로 형성된 제2절연막과, 상기 제2절연막의 상부표면 및 측벽을 따라 소정 두께로 형성된 제1도전층과, 상기 제1채널 도전층의 상부표면 및 측벽을 따라 상기 제1절연막의 상부표면 높이와 동일한 높이까지 채워져 형성된 제3절연막과, 상기 제3절연막을 사이에 두고 상기 제1절연막 양쪽 상부표면에서 상기 제3절연막 상부표면의 소정 부분까지 소정 두께로 각각 분리 형성된 제2도전층을 가짐을 특징으로 한다.

[발명의 중요한 용도]

본 발명은 박막 트랜지스터에 적합하게 사용된다.

Description

박막 트랜지스터 및 그 제조 방법

제1도는 종래 기술의 일실시예에 따른 하부 게이트 TFT를 보여주는 단면도.

제2a∼f도는 본 발명의 일실시예에 따른 TFT 제조 공정 순서를 보여주는 공정 단면도.

본 발명은 박막 트랜지스터에 관한 것으로, 특히 스태틱 램(Static Random Access Memory: 이하 SRAM이라 칭함)의 부하소자로 사용되는 박막 트랜지스터(Thin Film Transistor: 이하 TFT라 칭함) 및 그 제조 방법에 관한 것이다.

일반적으로, SRAM은 다이나믹 램(Dynamic Random Access Memory: 이하 DRAM이라 칭함)에 비하여 집적도가 떨어지는 반면, 리프레쉬(Refresh) 과정이 필요없어 동작 속도가 빠를 뿐만 아니라 소비 전력이 작다는 잇점이 있다. 따라서 반도체 메모리 분야에서 널리 이용되고 있다. 반도체 메모리 장치에서 SRAM의 부하 소자로써 사용되는 TFT의 제조는 4메가(Mega)급 이상의 저전력 소비 및 고집적 제품군에서는 필수적인 요소 기술이다. TFT는 그 구조에 따라 실리콘 게이트(Silicon Gate) 도전층이 채널 도전층 예를들면 제1 및 제2도전층 상부에 위치하게 되면 상부 게이트(Top Gate) TFT라 하며, 실리콘 게이트 도전층이 채널 도전층 하부에 위치하게 되면 하부 게이트(Bottom Gate) TFT라 한다. 일반적으로 공정 아키텍쳐 구현이 용이한 하부 게이트 TFT가 널리 실용화되고 있다. 그러나 TFT는 채널 도전층이 일반적인 실리콘 단결정(Single Crystal)으로 사용되는 벌크(Bulk) 트랜지스터와는 달리, 비정질(Amorphous) 실리콘으로 구성되어 있어 적절한 공정 조건에서만 최적의 트랜지스터 특성을 구현할 수 있다. 이와 같은 특성 최적화는 대기시 낮은 소비전력을 얻기 위해 낮은 오프(Off) 전류와 메모리 쎌(Memory Cell)의 데이터를 안정되게 유지하기 위해 높은 온(On) 전류특성을 동시에 만족시켜야 한다. 특성 최적화를 위해 즉, 낮은 오프전류를 얻기 위해 박막 트랜지스터에 오프셋(Offset) 영역을 형성시키는 방법과 채널 두께를 줄이는 방법등이 이용되고 있으며, 높은 온(On) 전류를 얻기 위해서 오프셋 영역을 도핑(Doping)시키는 방법과 박막 트랜지스터의 게이트 절연막 두께를 줄이는 방법등이 시도되고 있다.

제1도는 종래 기술의 일실시예에 따른 하부 게이트 TFT를 보여주는 단면도이다. 제1도를 참조하면, 채널 도전층 3의 형성 후 TFT의 소오스(Source) 영역 9-1 및 드레인(Drain) 영역 9-2를 주입 마스크(Implant Mask)를 사용하여 형성시키므로, 소오스 9-1 및 드레인 9-1 영역과 하부 채널 도전층간에 부정합(Misalign)이 발생하기 쉬운 문제점이 있다. 이로 인하여 오프셋 길이도 일정하게 유지하기 힘들게 되어, TFT의 문턱전압(Vt) 변화 및 쎌 내의 TFT 특성의 비조화(Mismatch)와 같은 SRAM 쎌의 특성 저하가 발생하는 문제점이 있다. 또한 종래의 하부 게이트 TFT에서는 오프셋 영역이 게이트 도전층 영역 3과 나란히 형성되어 반도체 메모리 장치를 고집적화 하는데 불리한 문제점이 있다.

따라서, 본 발명의 목적은 하부 게이트 TFT의 채널 도전층을 채널 영역과 소오스 및 드레인 영역을 분리 형성하여 부정합을 제거하여 안정된 특성을 가지는 TFT 및 그 제조 방법을 제공함에 있다.

본 발명의 다른 목적은 주입 마스크를 사용하여 소오스 및 드레인 영역을 형성시키지 않음으로써 소오스 및 드레인 영역 형성시 발생하는 부정합을 제거하여 안정된 특성을 가지는 TFT 및 그 제조 방법을 제공함에 있다.

본 발명의 또다른 목적은 오프셋 영역이 게이트 도전층과 수직으로 형성되게 하여 SRAM 쎌의 고집적화를 유리하게 하는 TFT 및 그 제조 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 게이트 도전층 상부에 채널을 가지는 박막 트랜지스터에 있어서, 상기 게이트 도전층 상부표면 양끝단의 소정거리의 안쪽부분과 상기 게이트 도전층을 제외한 기판 상부표면에, 상기 기판으로부터 상기 게이트 도전층 상부표면 높이에서 소정 높이까지 형성된 제1절연막과, 상기 게이트 도전층 상부표면과 상기 제1절연막 측벽을 따라 소정 두께를 가지며 오프셋 영역의 길이만큼 상기 제1 절연막의 상부표면 높이와 동일한 높이로 형성된 제2절연막과, 상기 제2절연막의 상부표면 및 측벽을 따라 소정 두께로 형성된 제1도전층과, 상기 제1채널 도전층의 상부표면 및 측벽을 따라 상기 제1절연막의 상부표면 높이와 동일한 높이까지 채워져 형성된 제3절연막과, 상기 제3절연막을 사이에 두고 상기 제1절연막 양쪽 상부표면에서 상기 제3절연막 상부표면의 소정 부분까지 소정 두께로 각각 분리 형성된 제2도전층을 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2a∼f도는 본 발명의 일실시예에 따른 TFT 제조 공정 순서를 보여주는 공정 단면도이다. 제 2a∼f도를 참조하면, 폴리 실리콘(Poly Silicon) 또는 비정질 실리콘으로 게이트 도전층 3을 형성한 후 제1절연막 5를 상기 게이트 도전층 3 및 기판 상부에 침적(Deposition)하고 게이트 형성할 부분을 소정 부분 식각하여 접촉구(Contact)를 형성한다(a). 여기서 침적한 절연막의 두께로 오프셋 길이가 결정된다. 상기 형성된 접촉구에 제2절연막 예를들면 게이트 절연막 7을 침적한 후 폴리 실리콘이나 비정질 실리콘으로 제1도전층 9를 상기 게이트 절연막 7의 상부에 침적하고, TFT의 특성 최적화를 위해 채널 이온 주입을 위하여 채널을 형성한다(b). 상기 형성된 제1도전층 9의 상부에 제3절연막 11을 두껍게 침적한다(c). 이후 기계 및 화학적 폴리싱(Chemical Mechanical Polishing: 이하 CMP이라 칭함) 공정으로 게이트 절연막 7 하부에 위치하는 제1절연막 5의 상부표면이 노출될때 까지 폴리싱한다(d). 또한 상기 CMP의 양으로 오프셋 길이를 조절할 수 있다. 이후 전술한 바와 같이 형성한 패턴(Pattern) 위에 폴리 실리콘이나 비정질 실리콘으로 제2도전층 13을 전체 상부 표면에 침적시키고 그 위에서 소오스 13-1 및 드레인 13-2를 형성하기 위한 이온 주입을 한다(e). 그리고 나서 채널의 패턴을 상기 제3절연막 11이 노출되도록 사진 식각을 통하여 형성한다(f).

결과적으로, SRAM에 있어서 메모리 쎌의 데이터를 안정되게 유지하고, 대기시 소비전류를 낮게 억제하기 위해서 메모리 쎌의 로드(Load) 소자로 TFT 소자를 사용하게 된다.

따라서 상기한 본 발명에 따르면, 주입 마스크를 사용하여 소오스 및 드레인 영역을 형성하지 않음으로써 소오스 및 드레인 영역 형성시 발생하는 미스얼라인 문제를 근본적으로 해결하고, 또한 오프셋 영역을 게이트 도전층과 수직으로 형성하여 SRAM 쎌의 고집적화에도 유리한 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (11)

1. 게이트 도전층 상부에 채널을 가지는 박막 트랜지스터에 있어서, 상기 게이트 도전층 상부표면 양끝단의 소정거리의 안쪽부분과 상기 게이트 도전층을 제외한 기판 상부표면에, 상기 기판으로부터 상기 게이트 도전층 상부표면 높이에서 소정 높이까지 형성된 제1절연막과, 상기 게이트 도전층 상부표면과 상기 제1절연막 측벽을 따라 소정 두께를 가지며 오프셋 영역의 길이만큼 상기 제1절연막의 상부표면 높이와 동일한 높이로 형성된 제2절연막과, 상기 제2절연막의 상부표면 및 측벽을 따라 소정 두께로 형성된 제1도전층과, 상기 제1채널 도전층의 상부표면 및 측벽을 따라 상기 제1절연막의 상부표면 높이와 동일한 높이까지 채워져 형성된 제3절연막과, 상기 제3절연막을 사이에 두고 상기 제1절연막 양쪽 상부표면에서 상기 제3절연막 상부표면의 소정 부분까지 소정 두께로 각각 분리 형성된 제2도전층을 포함함을 특징으로 하는 박막 트랜지스터.
2. 제1항에 있어서, 상기 오프셋 영역이 상기 제2, 제3절연막 및 제1도전층으로 수직 형성됨을 특징으로 하는 박막 트랜지스터.
3. 제2항에 있어서, 상기 오프셋 영역이 상기 폴리싱된 양에 의해 길이가 결정됨을 특징으로 하는 박막 트랜지스터.
4. 제1항에 있어서, 상기 제1도전층 및 제2도전층이 상기 게이트 도전층과 동일한 도핑물질로써 이온 주입된 폴리 실리콘 또는 비정질 실리콘으로 이루어짐을 특징으로 하는 박막 트랜지스터.
5. 제1항 또는 제4항에 있어서, 상기 제1 및 제2도전층이 도우너 또는 억셉터 물질로 이온 주입됨을 특징으로 하는 박막 트랜지스터.
6. 제1항에 있어서, 상기 제1, 제2 및 제3절연막이 실리콘 산화막으로 이루어짐을 특징으로 하는 박막 트랜지스터.
7. 제1항에 있어서, 상기 제1, 제2 및 제3절연막이 실리콘 질화막으로 이루어짐을 특징으로 하는 박막 트랜지스터.
8. 제1항에 있어서, 상기 제2도전층이 소오스 영역 및 드레인 영역으로 각각 분리됨을 특징으로 하는 박막 트랜지스터.
9. 박막 트랜지스터의 제조 방법에 있어서, 게이트 도전층 상부표면과 기판 상부표면을 오프셋 영역의 길이만큼 소정 두께로 제1절연막을 침적하며, 상기 제1절연막을 상기 게이트 도전층 상부표면까지 상기 게이트 도전층 길이만큼 식각하여 접촉구를 형성하는 과정과, 상기 제1절연막의 상부표면과 상기 게이트 도전층 상부표면에 걸쳐 소정 두께로 제2절연막을 침적하는 과정과, 상기 제2절연막의 상부표면상에 제1도전층을 침적하며 도전물질로써 이온 주입을 통하여 소정 두께의 채널을 형성하는 과정과, 상기 제1도전층 상부표면상에 소정 두께로 제3절연막을 형성하는 과정과, 상기 제1절연막 상부표면까지 소정 부분을 폴리싱하여 상기 제1, 2, 3 절연막 및 제1도전층의 상부표면을 노출시키는 과정과, 상기 노츨된 제1, 2, 3 절연막 및 제1도전층의 상부표면상에 제2도전층을 상기 도전물질로써 이온 주입을 통하여 형성하는 과정과, 상기 형성된 제2도전층을 상기 제3절연막 상부표면중 양끝단에서 소정거리 이전까지만 상기 제3절연막 상부표면중 일부가 노출되도록 식각하는 과정을 포함함을 특징으로 하는 박막 트랜지스터의 제조 방법.
10. 제9항에 있어서, 상기 폴리싱이 기계 및 화학적 폴리싱임을 특징으로 하는 박막 트랜지스터의 제조 방법.
11. 제9항에 있어서, 상기 제1절연막, 제1도전층 및 제2절연막의 두께가 기계 및 화학적 폴리싱을 하여 상기 폴리싱의 양에 따라 상기 오프셋 영역의 길이를 결정함을 특징으로 하는 박막 트랜지스터의 제조 방법.