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KR0147474B1 - 반도체 메모리 소자 제조방법 - Google Patents

반도체 메모리 소자 제조방법

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KR0147474B1
KR0147474B1 KR1019950009813A KR19950009813A KR0147474B1 KR 0147474 B1 KR0147474 B1 KR 0147474B1 KR 1019950009813 A KR1019950009813 A KR 1019950009813A KR 19950009813 A KR19950009813 A KR 19950009813A KR 0147474 B1 KR0147474 B1 KR 0147474B1
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윤석영
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문정환
엘지반도체주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/01—Manufacture or treatment
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Abstract

본 발명은 디램 소자 제조방법에 관한 것으로 α-입자가 반도체 기판에 침입하므로 인해 디램 셀에 저장된 데이터를 손상시키고, 드레인의 디플리션(Depletion)영역을 감소시켜 펀치 스로우(punch through)현상을 야기하는 소프트 에러를 방지하기 위한 반도체 메모리 소자 제조방법이다.
이를 위한 본 발명의 반도체 메모리 소자 제조방법은 반도체 기판상에 P형 웰을 에피택셜 성장시킨후 상기 P형 웰상에 P+매몰층을 형성하는 공정, 상기 반도체기판상에 필드영역과 활성영역을 정의하고 상기 필드영역에 필드산화막을 형성하는 공정, 상기 활성영역의 소정영역에 게이트절연막, 게이트, 캡절연막을 형성하고, 이온주입에 의한 소오스/드레인불순물영역과 게이트측벽을 형성하여 LDD(Lightly Doped Drain)구조를 갖는 트랜지스터를 형성하는 공정, 상기 기판의 소오스영역에 N+이온을 주입하여 제1불순물도핑층을 형성하고, 상기 제1불순물도핑층 상부에 P+이온을 주입하여 제2불순물도핑층을 형성하는 공정, 상기 게이트와 반도체 기판상에 절연막을 증착하고 소오스 불순물영역상에 콘택홀을 형성한 후 N+로 도핑된 소오스 접촉용 노드폴리를 형성하는 공정, 상기 소오스 접촉용 노드폴리를 패터닝하여 불필요한 부분의 노드폴리를 선택적으로 제거하며 스토리지 노드를 형성하는 공정, 상기 N+로 도핑된 스토리지 노드폴리에서 불순물이 확산되어 제2불순물도핑층 상부에 제3불순물도핑층을 형성하는 공정, 상기 스토리지 노드폴리위에 캐패시터 유전체막을 증착한 후 상기 캐패시터 유전체막상에 플레이트 폴리를 형성하는 공정, 상기 결과물에 절연막, 감광막을 차례로 증착하고, 드레인영역의 기판이 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 콘택홀을 통해 드레인 불순물영역에 접촉되도록 금속층을 증착하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 메모리 소자 제조방법
제1도 (a)~(c)는 종래의 반도체 메모리 소자 제조방법의 제1실시예를 나타낸 공정단면도
제2도 (a)~(c)는 종래의 반도체 메모리 소자 제조방법의 제2실시예를 나타낸 공정단면도
제3도 (a)~(c)는 본 발명의 반도체 메모리 소자의 제조방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명
21:반도체기판 22:P형웰
23:P+매몰층 24:필드산화막
28:불순물영역 30:제1불순물도핑층(N+)
31:제2불순물도핑층(P+) 32:스토리지노드폴리
33:제3불순물도핑층(N+) 34:캐패시터유전체막
35:플레이트폴리 36:절연막
37:콘택홀 38:폴리아미드층
본 발명은 반도체 메모리 소자 제조방법에 관한 것으로, 특히 α-입자의 침입으로 인해 발생되는 소프트 에러(soft error)에 의한 데이터 손실을 방지하고 채널부근의 디플리션(Depletion)영역을 감소시켜 펀치 쓰로우(punch through)현상을 방지한 디램(DRAM)소자의 제조방법에 관한 것이다.
일반적으로 종래의 디램(DRAM)소자는 외부로부터 α-입자의 침입을 방지하기 위해 소자의 최외부층에 방사성 오염이 매우 낮은 비중을 가진 물질은 도포하거나 기판에 p형 매몰층을 형성하였다.
이하, 첨부도면을 참조하여 종래의 반도체 메모리소자 제조방법을 설명하면 다음과 같다.
제1도 (a)~(c)는 종래의 반도체 메모리소자 제조방법의 제1실시예를 나타낸 공정단면도이다.
먼저, 제1도 (a)와 같이 p형 반도체기판(1)상에 p형웰(well)(2)을 에피택셜 성장시키고, 상기 P형웰(2)에 이온주입에 의한 P+매몰층(3)을 형성한다.
이어서 제1도 (b)와 같이 상기 반도체기판(1)의 필드영역에 필드산화막(4)을 형성하고 이어서 게이트산화막(5), 게이트(6), 캡산화막(7), 소오스/드레인 불순물영역 및 측벽(9)을 형성하여 드랜지스터를 형성한다.
다음에 제1도 (c)와 같이 전면에 트랜지스터 격리용 소자막(10)을 증착하고 소오스/드레인 불순물영역(8)상에 콘택홀을 형성한 다음 소오스 접촉용 노드폴리를 증착한다.
이어서 상기 결과물에 감광막(도시하지 않음)을 증착하여 소오스접촉용 노드폴리를 패터닝한 후 선택적으로 건식 식각하여 스토리지 노드를 형성한다.
이어서, 스토리지 노드 폴리위에 캐패시터 유전체막을 형성시키고 그위에 플레이트 폴리를 형성한다.
다음 상기 결과물에 절연막을 증착하고 드레인 불순물영역에 콘택홀을 형성한 후 상기 콘택홀을 통해 드레인 불순물영역에 연결되도록 비트라인 금속층을 형성함을 포함하여 이루어진다.
제2도 (a)~(c)는 종래의 반도체 메모리소자 제조방법의 제2실시예를 나타낸 공정단면도이다.
먼저, 제2도 (a)와 같이 반도체기판(1)상에 필드영역과 활성영역을 정의하고 상기 필드영역에 필드산화막(4)을 형성한 후 이어서 게이트절연막(5), 게이트(6), 캡절연막(7), 소오스/드레인불순물영역 및 게이트측벽(9)을 형성한다.
이어서 제2도 (b)와 같이 전면에 트랜지스터 격리용 산화막(10)을 증착하고 상기 소오스불순물영역(8)상에 콘택홀을 형성한 다음 소오스 접촉용 노드폴리(11)를 증착한다.
이어서 상기 결과물 전면에 감광막을 증착하고 소오스접촉용 노드폴리를 패터닝하여 선택적으로 건식식각한 후 스토리지 노드를 형성하고 감광막을 제거한다.
다음에 상기 스토리지노트폴리(11)위에 캐패시터 유전체막(12)을 증착하고 상기 캐패시터 유전체막위에 플레이트용 폴리(13)를 형성한다.
이어서 상기 결과물에 절연막(14)을 증착한 후 드레인불순물영역(15)에 콘택홀을 형성하여 상기 콘택홀을 통해 드레인 불순물영역(15)에 연결되도록 비트라인 금속층을 형성한다.
이어서 제2도 (c)와 같이 상기 비트라인 금속층위에 평탄화용 절연막(17)을 증착한 다음 상기 평탄화용 절연막상에 폴리아미드층(18)을 형성한다.
그러나 상기와 같은 종래의 반도체 메모리소자 제조방법에 있어서, 소자의 최외부층에 폴이아미드층을 형성할 경우에는 소자 하부로 부터의 α-입자의 침입을 방지할 수 없으며 기판에 P+매몰층을 형성할 경우에는 P+매몰층과 캐패시터 접합부 사이에서 α-입자에 의한 유기전자 발생시 그에 대한 방지대책이 미약하다는 문제점이 있었다.
본 발명은 종래의 반도체 메모리소자 제조방법의 문제점을 해결하기 위해 안출한 것으로 α-입자의 침입으로 인해 발생하는 소프트 에러(soft error)에 의한 데이터 손상을 방지하고 채널부근의 디플리션(Depletion)영역을 감소시켜 펀치 스로우(punch through)현상을 방지하여 안정된 디램(DRAM)소자를 제조하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리소자 제조방법은 반도체 기판상에 P형 웰을 에피택셜 성장시킨후 상기 P형 웰상에 P+매몰층을 형성하는 공정, 상기 반도체기판상에 필드영역과 활성영역을 정의하고 상기 필드영역에 필드산화막을 형성하는 공정, 상기 활성영역의 소정영역에 게이트절연막, 게이트, 캡절연막을 형성하고, 이온주입에 의한 소오스/드레인 불순물영역과 게이트측벽을 형성하여 LDD(Lightly Doped Drain)구조를 갖는 트랜지스터를 형성하는 공정, 상기 기판의 소오스영역에 N+이온을 주입하여 제1불순물도핑층을 형성하고, 상기 제1불순물도핑층 상부에 P+이온을 주입하여 제2불순물도핑층을 형성하는 공정, 상기 게이트와 반도체 기판상에 절연막을 증착하고 소오스불순물영역상에 콘택홀을 형성한 후 N+로 도핑된 소오스 접촉용 노드폴리를 형성하는 공정, 상기 소오스 접촉용 노드폴리를 패터닝하여 불필요한 부분의 노드폴리를 선택적으로 제거하여 스토리지 노드를 형성하는 공정, 상기 N+로 도핑된 스토리지 노드폴리에서 불순물이 확산되어 제2불순물도핑층 상부에 제3불순물도핑층을 형성하는 공정, 상기 스토리지 노드폴리위에 캐패시터 유전체막을 증착한 후 상기 캐패시터 유전체막상에 플레이트 폴리를 형성하는 공정, 상기 결과물에 절연막, 감광막을 차례로 증착하고, 드레인영역의 기판이 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 콘택홀을 통해 드레인 불순물영역에 접촉되도록 금속층을 증착하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체 메모리소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도 (a)~(e)는 본 발명의 반도체 메모리소자 제조방법에 관한 공정단면도이다.
먼저 제3도 (a)와 같이 P형 반도체기판(21)상에 P웰형(22)을에피택셜 성장시킨 다음 상기 P형웰에 이온주입에 의한 P+매몰층(23)을 형성한다.
이어서 제3도 (b)와 같이 필드영역에 필드산화막(24)을 형성하고, 게이트 산화막(25), 게이트(26), 캡산화막(27), 이온주입에 의한 소오스/드레인불순물영역(28) 및 게이트측벽(29)을 형성하여 LDD(Lightly Doped Drain)구조를 갖는 트랜지스터를 형성한다.
다음에 제3도 (c)와 같이 상기 결과물에 N+이온주입을 실시하여 소오스영역에 제1불순물도핑층(30)을 형성하고 이어서 제1불순물도핑층 상부에 P+이온주입을 통해 제2불순물도핑층(31)을 형성한다.
이어서 제3도 (d)와 같이 상기 게이트와 기판상에 산화막을 증착하고 소오스 불순물영역상에 콘택홀을 형성하여 N+로 도핑된 소오스 접촉용 노드폴리(32)를 형성한 후 감광막(도시하지 않음)을 증착하여 상기 소오스 접촉용 노드폴리를 패터닝한 다음 불필요한 부분의 노드폴리를 선택적으로 건식식각하여 스토리지 노드를 형성한다.
이때 N+로 도핑된 스토리지 노드폴리에서 불순물이 확산되어 제2불순물도핑층 상부에 제3불순물도핑층(33)을 형성한다.
이어서 제3도(e)와 같이 상기 스토리지노드폴리위에 캐패시터 유전체막(34)을 증착한 다음 상기 캐패시터 유전체막상에 플레이트 폴리(35)를 증착한다.
상기 결과물에 절연막(36), 감광막을 차례로 증착하고 드레인영역의 기판이 노출되도록 절연막을 패터닝하여 선택적으로 식각하고 콘택홀(37)을 형성하여 드레인불순물영역에 접촉되도록 금속층(38)을 형성한다.
한편, 본 발명의 다른 실시예로서, 제3도 (b)공정까지 진행한 다음, 소오스영역의 반도체기판상에 N+이온주입에 의한 제1불순물도핑층을 형성하고, 이어서 제1불순물도핑층 상부에 P+이온주입에 의한 제2불순물도핑층을 형성한다.
이어서 제2불순물도핑층 상부에 N+이온주입에 의한 제3불순물도핑층을 소오스접촉용 노드 폴리를 형성하기전에 곧바로 형성시키는 방법도 가능하다.
이상 상술한 바와같이 본 발명의 반도체 메모리소자 제조방법은 소오스영역의 반도체 기판에 상기 제1, 제2, 제3불순물도핑층을 형성함으로써 소자 하부로 부터의 α-입자에 의한 소프트 에러를 방지한다.
즉, α-입자는 반도체 기판에 침입하여 전자와 정공을 만든다.
이때 만들어진 캐리어(전자와 정공)는 디램 셀에 저장된 데이터와 디플리션(Dep- letion)영역에 저장된 정보를 손상시키는 소프트 에러를 야기시킨다.
본 발명의 반도체 메모리 소자 제조방법은 이러한 소프트 에러(soft error)를 방지하며 채널부근의 디플리션(Depletion)영역을 감소시켜 펀치 스로우(punch through)를 방지하여 소자의 신뢰성을 높이는 효과가 있다.

Claims (2)

  1. 반도체 기판상에 P형 웰을 에피택셜 성장시킨후 상기 P형 웰상에 P+매몰층을 형성하는 공정, 상기 반도체기판상에 필드영역과 활성영역을 정의하고 상기 필드영역에 필드산화막을 형성하는 공정, 상기 활성영역의 소정영역에 게이트절연막, 게이트, 캡절연막을 형성하고, 이온 주입에 의한 소오스/드레인불순물영역과 게이트측벽을 형성하여 LDD(Lightly D-oped Drain)구조를 갖는 트랜지스터를 형성하는 공정, 상기 기판의 소오스영역에 N+이온을 주입하여 제1불순물도핑층을 형성하고, 상기 제1불순물도핑층 상부에 P+이온을 주입하여 제2불순물도핑층을 형성하는 공정, 상기 게이트와 반도체 기판상에 절연막을 증착하고 소오스 불순물영역상에 콘택홀을 형성한 후 N+로 도핑된 소오스 접촉용 노드폴리를 형성하는 공정, 상기 소오스 접촉용 노드폴리를 패터닝하여 불필요한 부분의 노드폴리를 선택적으로 제거하며 스토리지 노드를 형성하는 공정, 상기 N+로 도핑된 스토리지 노드폴리에서 불순물이 제2불순물도핑층 상부에 제 3 불순물도핑층을 형성하는 공정, 상기 스토리지 노드폴리위에 캐패시터 유전체막을 증착한 후 상기 캐패시터 유전체막상에 플레이트 포리를 형성하는 공정, 상기 결과물에 절연막, 감광막을 차례로 증착하고, 드레인영역의 기판이 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정, 상기 콘택홀을 통해 드레인 불순물영역에 접촉되도록 금속층을 증착하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  2. 제1항에 있어서, 제1불순물도핑층, 제2불순물도핑층, 제3불순물도핑층을 소오스 접촉용 노드폴리를 형성하기 전에 차례로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
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