[go: up one dir, main page]

KR100557927B1 - 에스램 디바이스의 콘택 형성방법 - Google Patents

에스램 디바이스의 콘택 형성방법 Download PDF

Info

Publication number
KR100557927B1
KR100557927B1 KR1019990025307A KR19990025307A KR100557927B1 KR 100557927 B1 KR100557927 B1 KR 100557927B1 KR 1019990025307 A KR1019990025307 A KR 1019990025307A KR 19990025307 A KR19990025307 A KR 19990025307A KR 100557927 B1 KR100557927 B1 KR 100557927B1
Authority
KR
South Korea
Prior art keywords
forming
film
contact
channel
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019990025307A
Other languages
English (en)
Other versions
KR20010004613A (ko
Inventor
송영표
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990025307A priority Critical patent/KR100557927B1/ko
Publication of KR20010004613A publication Critical patent/KR20010004613A/ko
Application granted granted Critical
Publication of KR100557927B1 publication Critical patent/KR100557927B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 자연 산화막의 발생을 방지할 수 있는 에스램 디바이스의 콘택 형성방법을 개시한다. 개시된 본 발명은, 드라이브 트랜지스터와, 억세스 트랜지스터 및 공통 노드용 접합 영역이 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막상의 소정 부분에 TFT용 게이트 전극과 상기 공통 노드용 접합 영역과 대응되는 층간 절연막 상에 버퍼 콘택부를 형성하는 단계와, 상기 TFT용 게이트 전극 표면 및 버퍼 콘택부 표면에 게이트 절연막을 형성하는 단계와, 기판 결과물 상부에 채널용 폴리실리콘막을 형성하는 단계와, 상기 채널용 폴리실리콘막의 소정 부분에 불순물을 이온 주입하여, TFT의 소오스, 드레인 영역을 형성하는 단계와, 상기 채널용 폴리실리콘막 상부에 보호막을 형성하는 단계와, 상기 공통 노드 및 드라이브 트랜지스터의 게이트 전극의 소정 부분이 노출되도록 보호막, 채널용 폴리실리콘막, 게이트 절연막, 버퍼 콘택부 및 층간 절연막을 식각하여 노드 콘택홀을 형성하는 단계, 및 상기 노드 콘택홀내에 상기 버퍼 콘택부 및 채널용 폴리실리콘막과 콘택되도록, 콘택 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

에스램 디바이스의 콘택 형성방법{method for forming contact in SRAM device}
도 1은 종래의 에스램 디바이스의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 TFT의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 - 반도체 기판 21 - 필드 산화막
22 - 게이트 절연막 23A, 23B - 게이트 전극
24 - 측벽 스페이서 25A,25B - 소오스, 드레인 영역
26 - 제 1 산화막 27 - 비트 라인
28 - 제 2 산화막 29 - 평탄화막
30 - 제 3 산화막 31 - TFT의 게이트 전극
31a - 버퍼 콘택부 32 - TFT의 게이트 절연막
33 - 채널용 제 4 폴리실리콘막 34 - 보호막
37 - 콘택 라인
본 발명은 에스램(이하 SRAM) 디바이스의 콘택 형성방법에 관한 것으로 보다 구체적으로는, 콘택 부분에 자연 산화막의 발생을 방지할 수 있는 에스램 디바이스의 콘택 형성방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(이하 DRAM; Dynamic Random Access Memory)과 에스램(이하 SRAM; Static Random Access Memory)으로 분류된다. SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
SRAM 셀은 2개의 풀다운(pull-down, 이하 드라이브 트랜지스터) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
여기서, TFT형 SRAM 소자는 셀 크기를 현저하게 줄일 수 있기 때문에, 기억소자 전용으로 사용되는 반도체 기억장치에 적용하기에 용이하다. 즉, TFT는 드라이브 트랜지스터와 억세스 트랜지스터가 형성된 기판 상부에 형성되기 때문에 고집 적화에 용이하다.
도 1은 종래의 TFT형 SRAM 디바이스의 단면도로서, 도면을 통하여 종래의 TFT형 SRAM 디바이스의 제조방법을 개략적으로 설명한다.
소자와 소자간을 분리하는 필드 산화막(2)이 구비된 반도체 기판(1)에 게이트 절연막을 형성하고, 공지된 증착방식에 의하여, 제 1 폴리실리콘막을 증착한다. 이어서, 제 1 폴리실리콘막을 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(3A)과 드라이브 트랜지스터의 게이트 전극(3B)을 형성한다. 게이트 전극(3A, 3B) 양측의 반도체 기판(1)에 불순물을 주입하여, 각각 트랜지스터의 소오스, 드레인 영역(S,D)영역이 형성된다. 이때, 도면에서 소오스 영역(S)은 이후 비트 라인과 콘택될 부분이고, 드레인 영역(D)은 억세스 트랜지스터와 드라이브 트랜지스터 및 이후 형성될 TFT와의 공통 접속 노드이다.
그후에, 전체 구조물 상부에 제 1 산화막(4)을 증착한다음, 억세스 트랜지스터의 소오스 영역(S)이 노출되도록 제 1 산화막(4)을 식각한다. 그후, 노출된 소오스 영역(S)과 콘택되도록 제 2 폴리실리콘막을 증착한다음, 소정 부분 식각하여 비트 라인(5)을 형성한다.
그후, 비트 라인(5) 및 제 1 산화막(4) 상부에 제 2 산화막(6), 평탄화 절연막(7) 및 제 3 산화막(8)을 순차적으로 형성한다음, 드라이브 트랜지스터의 드레인 영역인 공통 접속 노드(D)와 드라이브 트랜지스터의 게이트 전극(3B)이 동시에 노출되도록, 제 3 산화막(8), 평탄화 절연막(7), 제 2 산화막(6) 및 제 1 산화막(4)을 소정 부분 식각하여 노드 콘택홀(h)을 형성한다.
이어서, 노드 콘택홀(h) 내벽 및 제 3 산화막(8) 상부에 제 3 폴리실리콘막을 증착한다. 그후, 제 3 폴리실리콘막은 TFT의 게이트 전극 예정 영역 및 노드 콘택홀(h) 내부 및 콘택홀(h) 인접한 부위에 존재하도록 패터닝하여, TFT의 게이트 전극(9A)과, 제 1 노드 콘택라인(9B)을 형성한다. 그리고나서, 게이트 전극(9A)과 제 1 노드 콘택라인(9B)에 불순물을 이온 주입한다. 그후, 결과물 상부에 TFT의 게이트 절연막(10)을 형성하고, TFT 예정 영역에만 존재하도록 게이트 절연막(10)을 패터닝한 다음, 제 2 노드 콘택 라인, TFT의 채널 및 Vcc 라인으로 작용할 제 4 폴리실리콘막을 전체 구조물 상부에 형성한다. 그후, 제 4 폴리실리콘막 중 TFT의 채널 형성부위를 제외한 부분에만 불순물이 이온 주입한후, 소정 크기로 패터닝되어 Vcc 라인(11A)과 TFT의 채널 영역(11B)및 제 2 노드 콘택라인(11C)을 형성한다.
그러나, 상기한 종래의 SRAM 디바이스에서, 제 1 노드 콘택 라인(9B)을 형성한다음, 제 2 노드 콘택 라인(11c)을 형성하기 전에, 게이트 절연막을 형성하는 공정, 불순물을 이온 주입하는 공정등을 진행하므로써, 제 1 노드 콘택 라인(9B)이 공기중에 노출되는 시간이 발생된다.
이에따라, 제 1 노드 콘택 라인(9B) 표면에는 자연 산화막이 발생되어져서, 종래에는 제 4 폴리실리콘막을 형성하기 전에 자연 산화막을 제거하기 위한 클리닝 공정을 진행하였다.
그러나, 상기한 자연 산화막을 제거하기 위한 클리닝 공정으로 게이트 절연막이 일부 손실될 수 있으며, 특히 TFT 게이트 전극 측벽의 게이트 절연막이 제거 되면, 소오스 또는 드레인 영역과 게이트 전극이 쇼트가 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 노드 콘택홀 내의 콘택 부분에 자연 산화막의 발생을 방지할 수 있는 에스램 디바이스의 콘택 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 에스램 디바이스의 콘택 형성방법은 드라이브 트랜지스터와, 억세스 트랜지스터 및 공통 노드용 접합 영역이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막상의 소정 부분에 TFT용 게이트 전극을 형성하면서 상기 공통 노드용 접합 영역과 대응되는 부분에 버퍼 콘택부를 형성하는 단계; 상기 TFT용 게이트 전극 및 버퍼 콘택부의 표면에 게이트 절연막을 형성하는 단계; 기판 결과물 상부에 채널용 폴리실리콘막을 형성하는 단계; 상기 채널용 폴리실리콘막의 소정 부분에 불순물을 이온 주입하여 TFT의 소오스 및 드레인 영역을 형성하는 단계; 상기 채널용 폴리실리콘막 상부에 보호막을 형성하는 단계; 상기 공통 노드 및 드라이브 트랜지스터의 게이트 전극의 소정 부분이 노출되도록 보호막, 채널용 폴리실리콘막, 게이트 절연막, 버퍼 콘택부 및 층간 절연막을 식각하여 노드 콘택홀을 형성하는 단계; 및 상기 노드 콘택홀 내에 상기 공통 노드 및 드라이브 트랜지스터의 게이트 전극의 노출된 부분과 콘택되면서 상기 버퍼 콘택부 및 채널용 폴리실리콘막의 식각된 측면과 콘택되는 콘택 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 콘택 라인은, 상기 노드 콘택홀내에 도핑된 폴리실리콘막과, 전이 금속 실리사이드막을 순차적으로 적층하여 형성하거나, 또는 상기 노드 콘택홀내에 도핑된 폴리실리콘막을 매립시켜서 형성하거나, 또는 상기 노드 콘택홀내에 금속막을 매립시켜서 형성하는 것을 특징으로 한다. 이때, 금속막을 매립시켜서 콘택 라인을 형성할 경우, 상기 금속막은 텅스텐막이 이용된다.
아울러, 상기 보호막은 산화막이 이용되며, 상기 콘택 라인을 형성하는 단계 이후에, 채널용 폴리실리콘막을 패터닝하여, 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 버퍼 콘택부 및 상기 TFT 게이트 전극은 도핑된 폴리실리콘막으로 형성된다.
본 발명에 의하면, TFT형 에스램 소자에서 노드 콘택홀을 형성할때, TFT의 채널층용 폴리실리콘막을 형성한다음, 그 표면에 보호막을 덮고나서, 노드 콘택홀을 형성한다. 그후, 노드 콘택홀내에 콘택 라인을 형성한다.
이에따라, 종래와 같이 이중의 콘택 라인을 형성하지 않아도 되고, 콘택 라인을 형성하는 공정이 중단됨이 없이 진행됨으로, 자연 산화막이 형성되지 않는다. 따라서, 자연 산화막을 제거하기 위한 클리닝 공정이 배제되어, 클리닝으로 인한 게이트 절연막 손실이 방지된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 TFT의 제조방법을 설명하기 위한 각 공정별 단면도이다. 또한, 도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
도 2a를 참조하여, 반도체 기판(20) 상부에 각각의 드라이브 트랜지스터 및 억세스 트랜지스터 영역이 형성될 액티브 영역이 한정되도록, 공지의 방식으로 필드 산화막(21)을 형성한다. 그런다음, 반도체 기판(20) 결과물 상부에 게이트 절연막(22)을 형성하고, 공지된 증착방식에 의하여, 제 1 폴리실리콘막을 증착한다. 이어서, 제 1 폴리실리콘막을 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(23A)과 드라이브 트랜지스터의 게이트 전극(23B)을 형성한다. 게이트 전극(23A, 23B) 양측벽에 공지의 방식으로 스페이서(24)를 형성한다음, 스페이서(24) 양측의 반도체 기판(20)에 불순물을 주입하여, 소오스, 드레인 영역(25A,25B)을 형성한다.이에따라, 억세스 트랜지스터와 드라이브 트랜지스터가 완성된다.
그후, 전체 구조물 상부에 제 1 산화막(26)을 증착한다음, 억세스 트랜지스터의 소오스 영역(25A)이 노출되도록 제 1 산화막(26)의 소정 부분을 식각한다. 그후, 노출된 소오스 영역(25A)과 콘택되도록 제 2 폴리실리콘막을 증착한다음, 소정 부분 식각하여 비트 라인(27)을 형성한다. 그후, 비트 라인(27) 및 제 1 산화막(26) 상부에 제 2 산화막(28), 평탄화막(29) 및 제 3 산화막(30)을 순차적으로 형성한다.
그리고나서, 제 3 산화막(30) 상부에 TFT용 제 3 폴리실리콘막을 증착한다음, TFT 예정 영역 및 공통 노드인 드레인 영역(25B)과 대응되는 부분에 존재하도록 제 3 폴리실리콘막을 소정 부분 패터닝하여, TFT 게이트 전극(31) 및 버퍼 콘택 부(31a)를 형성한다. 이어서, 결과물 상부에 TFT 게이트 절연막(32)을 형성한다음, TFT 게이트 전극(31) 및 버퍼 콘택부(31a) 표면을 덮도록 패터닝한다.
그 다음, 도 2b에 도시된 바와 같이, TFT 게이트 전극(31) 및 게이트 절연막(32)이 형성된 제 3 산화막(30) 상부에 채널용 제 4 폴리실리콘막(33)을 증착한다. 이어서, TFT 게이트 전극(31)의 양측의 제 4 폴리실리콘막(33)에 소정의 불순물을 이온 주입하여, 소오스, 드레인 영역(도시되지 않음)을 형성한다, 이때, 소오스, 드레인 영역을 형성하기 위한 이온 주입 전에, 옵셋(offset) 영역을 형성하기 위한 불순물을 더 형성할 수 있다. 그후, 제 4 폴리실리콘막(33) 표면에 자연 산화막이 발생됨을 방지하기 위하여, 제 4 폴리실리콘막(33) 상부에 박막의 보호막(34)을 형성한다. 이때, 보호막(34)으로는 실리콘 산화막이 이용된다.
그후, 공통 드레인 영역(25B) 및 드라이브 트랜지스터의 게이트 전극(23B)이 동시에 노출될 수 있도록, 보호막(34), 제 4 폴리실리콘막(33), TFT의 게이트 절연막(32), 버퍼 콘택부(31a), 제 3 산화막(30), 평탄화막(29), 제 2 산화막(28) 및 제 1 산화막(26)을 순차적으로 패터닝하여, 노드 콘택홀(H)을 형성한다. 그후, 노출된 드레인 영역(25B)과 콘택되면서, 노드 콘택홀(H) 측벽의 버퍼 콘택부(31a) 및 채널용 제 4 폴리실리콘막과 콘택되도록, 노드 콘택홀(H)내에 제 5 폴리실리콘막(35)과 전이 금속 실리사이드막(36)을 순차적으로 형성한다. 이때, 제 5 폴리실리콘막(35)을 증착한다음, 지체없이 전이 금속 실리사이드막(36)이 형성되도록 하여, 제 5 폴리실리콘막(35) 표면에 자연 산화막이 형성되지 않는다. 그후, 제 5 폴리실리콘막(35)과 전이 금속 실리사이드막(36)을 소정 부분 패터닝하여, 콘 택 라인(37)을 형성한다.
또한, 폴리실리콘막을 후막으로 증착한다음, 노드 콘택홀내에 매립되도록 에치백시켜서 콘택 라인을 형성할 수 있다. 또한, 보다 전도성을 개선시키기 위하여는 도 3에 도시된 바와 같이, 노드 콘택홀내에 텅스텐 금속막(38)을 매립시켜서 콘택 라인을 형성할 수 있다.
그후, 제 4 폴리실리콘막(33)과 보호막(34)을 소정 부분 패터닝하여 채널층을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, TFT형 에스램 소자에서 노드 콘택홀을 형성할때, TFT의 채널층용 폴리실리콘막을 형성한다음, 그 표면에 보호막을 덮고나서, 노드 콘택홀을 형성한다. 그후, 노드 콘택홀내에 콘택 라인을 형성한다.
이에따라, 종래와 같이 이중의 콘택 라인을 형성하지 않아도 되고, 콘택 라인을 형성하는 공정이 중단됨이 없이 진행됨으로, 자연 산화막이 형성되지 않는다. 따라서, 자연 산화막을 제거하기 위한 클리닝 공정이 배제되어, 클리닝으로 인한 게이트 절연막 손실이 방지된다.

Claims (8)

  1. 드라이브 트랜지스터와, 억세스 트랜지스터 및 공통 노드용 접합 영역이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상의 소정 부분에 TFT용 게이트 전극을 형성하면서 상기 공통 노드용 접합 영역과 대응되는 부분에 버퍼 콘택부를 형성하는 단계;
    상기 TFT용 게이트 전극 및 버퍼 콘택부의 표면에 게이트 절연막을 형성하는 단계;
    기판 결과물 상부에 채널용 폴리실리콘막을 형성하는 단계;
    상기 채널용 폴리실리콘막의 소정 부분에 불순물을 이온 주입하여 TFT의 소오스 및 드레인 영역을 형성하는 단계;
    상기 채널용 폴리실리콘막 상부에 보호막을 형성하는 단계;
    상기 공통 노드 및 드라이브 트랜지스터의 게이트 전극의 소정 부분이 노출되도록 보호막, 채널용 폴리실리콘막, 게이트 절연막, 버퍼 콘택부 및 층간 절연막을 식각하여 노드 콘택홀을 형성하는 단계; 및
    상기 노드 콘택홀 내에 상기 공통 노드 및 드라이브 트랜지스터의 게이트 전극의 노출된 부분과 콘택되면서 상기 버퍼 콘택부 및 채널용 폴리실리콘막의 식각된 측면과 콘택되는 콘택 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 콘택 라인은, 상기 노드 콘택홀내에 도핑된 폴리실리콘막과, 전이 금속 실리사이드막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 콘택 라인은, 상기 노드 콘택홀내에 도핑된 폴리실리콘막을 매립시켜서 형성하는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  4. 제 1 항에 있어서, 상기 콘택 라인은, 상기 노드 콘택홀내에 금속막을 매립시켜서 형성하는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  5. 제 4 항에 있어서, 상기 금속막은 텅스텐막인 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  6. 제 1 항에 있어서, 상기 보호막은 산화막인 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  7. 제 1 항에 있어서, 상기 콘택 라인을 형성하는 단계 이후에, 채널용 폴리실리콘막을 패터닝하여, 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
  8. 제 1 항에 있어서, 상기 버퍼 콘택부 및 상기 TFT 게이트 전극은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 에스램 디바이스의 콘택 형성방법.
KR1019990025307A 1999-06-29 1999-06-29 에스램 디바이스의 콘택 형성방법 Expired - Fee Related KR100557927B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025307A KR100557927B1 (ko) 1999-06-29 1999-06-29 에스램 디바이스의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025307A KR100557927B1 (ko) 1999-06-29 1999-06-29 에스램 디바이스의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR20010004613A KR20010004613A (ko) 2001-01-15
KR100557927B1 true KR100557927B1 (ko) 2006-03-10

Family

ID=19596959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025307A Expired - Fee Related KR100557927B1 (ko) 1999-06-29 1999-06-29 에스램 디바이스의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR100557927B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100715267B1 (ko) * 2005-06-09 2007-05-08 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR102493127B1 (ko) 2015-10-01 2023-01-31 삼성디스플레이 주식회사 반도체 소자 및 그의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005542A (ko) * 1996-06-27 1998-03-30 김주용 에스램의 콘택 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005542A (ko) * 1996-06-27 1998-03-30 김주용 에스램의 콘택 형성방법

Also Published As

Publication number Publication date
KR20010004613A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
US8124976B2 (en) Semiconductor device and method of manufacturing the same
JP5629872B2 (ja) Ｓｏｉ型トランジスタ
US6399987B2 (en) MOS transistor having self-aligned well bias area
JP2002329798A (ja) 半導体装置
US20040007764A1 (en) Semiconductor memory devices including different thickness dielectric layers for the cell transistors and refresh transistors thereof, and methods for fabricating same
US6734479B1 (en) Semiconductor integrated circuit device and the method of producing the same
US20040207011A1 (en) Semiconductor device, semiconductor storage device and production methods therefor
US6380045B1 (en) Method of forming asymmetric wells for DRAM cells
KR100557927B1 (ko) 에스램 디바이스의 콘택 형성방법
JP2820085B2 (ja) 半導体記憶装置とその製造方法
JPH04306875A (ja) 半導体記憶装置の構造
KR100340883B1 (ko) 에스램 디바이스의 제조방법
KR100306813B1 (ko) 박막 트랜지스터의 제조방법
KR0165422B1 (ko) 박막트랜지스터 장치 및 그 제조방법
KR20010004615A (ko) 에스램 디바이스의 제조방법
KR100557931B1 (ko) 에스램 디바이스의 제조방법
KR100362195B1 (ko) 에스램 제조방법
JP2685372B2 (ja) スタティックｒａｍセル
KR100321146B1 (ko) 에스램 디바이스 및 그 제조방법
KR20060077065A (ko) 시스템온칩소자 및 그의 제조 방법
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
KR100200701B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100260485B1 (ko) 박막 트랜지스터 제조 방법
KR100321147B1 (ko) 에스램 디바이스의 박막 트랜지스터 형성방법
JPH0653438A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20120228

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20120228

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000