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KR100294692B1 - 반도체 소자의 소자 격리층 및 그의 형성 방법 - Google Patents

반도체 소자의 소자 격리층 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 접합 누설 현상의 발생을 억제하여 리프레쉬 동작이 요구되는 메모리 소자의 동작 특성을 향상시키는데 적당하도록한 반도체 소자의 소자 격리층 및 그의 형성 방법에 관한 것으로 그 구조는 반도체 기판의 소자 격리 영역에 일부가 매립되고 하부로 갈수록 그 너비가 점차 넓어져 상단부의 너비보다 큰 너비로 하단부가 구성되는 소자 격리층과,소자 격리층의 상단부보다 수평 높이가 낮은 높이를 갖고 형성되는 활성 영역과,상기 활성 영역상에 형성되는 게이트 절연막과, 게이트 절연막상의 게이트 전극과,게이트 전극의 양측 활성 영역의 표면내에 형성되는 소오스/드레인(24)영역을 포함하여 구성된다.

Description

반도체 소자의 소자 격리층 및 그의 형성 방법
본 발명은 반도체 소자의 소자 격리층에 관한 것으로, 특히 접합 누설 현상의 발생을 억제하여 리프레쉬 동작이 요구되는 메모리 소자의 동작 특성을 향상시키는데 적당하도록한 반도체 소자의 소자 격리층 및 그의 형성 방법에 관한 것이다.
일반적으로 셀과 셀들을 격리하기 위한 소자 격리 영역의 형성 공정은 반도체 소자의 미세화 기술에서 중요한 기술로 대두되어 그에 대한 연구가 활발하게 진행되고 있다.
대용량 메모리에서는 소자 격리 영역의 너비가 전체 메모리 소자의 크기를 결정하는 커다란 요인이 되고 있다.
현재, 소자 격리 영역 형성 기술로 많이 사용되고 있는 것이 선택 산화법(Local Oxidation of Silicon)이다.
상기의 선택 산화법은 그 공정상의 특징으로 하여 버즈빅이라는 현상이 발생하여 소자의 신뢰성을 저하시키기도 한다.
이와 같은 이유로하여 상기의 선택 산화법을 개량하는 연구가 진행되고 있다. 그 대표적인 것이 SWAMI(Side WAll Masked Isolation),SEPOX(Selective Polysilicon Oxidation)이다.
그리고 또다른 방법으로 제시되고 있는 것이 기판에 홈을 형성하고 절연물을 매입하는 방법이며 대표적인 것이 STI(Shallow Trench Isolation)이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 격리층에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 소자 격리층의 구조 단면도이다.
도 1은 DRAM(Dynamic Random Access Memory)에서의 셀 트랜지스터의 형성 영역의 단면 구조를 나타낸 것이다.
소자의 격리 특성을 높이기 위하여 다음과 같은 구조로 소자 격리층이 구성된다.
먼저, 반도체 기판(1)의 소자 격리 영역에 매립 형성되는 STI층(2)과, 상기 STI층(2)에 의해 정의된 활성 영역에 형성되는 게이트 산화막(4),게이트 전극(5)과 상기 게이트 전극(5)의 양측 반도체 기판(1)의 표면내에 형성되는 소오스/드레인 영역(3)으로 셀 트랜지스터가 구성된다.
STI방식은 기판에 트렌치를 형성하고 절연 물질을 매립하여 소자 격리층을 형성하는 것으로, 초기에는 대부분 플라즈마 산화막 또는 APCVD(Atmospheric Pressure Chemical Vapour Deposition)에 의한 USG(Undoped Silicate Glass)막을 사용하여 트렌치를 매립하였다.
그러나 소자의 패턴 치수가 더욱 감소하면서 HDPCVD(High Density Plasma Chemical Vapour Deposition)산화막을 이용하여 트렌치를 매립하는 방법이 제시되고 있다.
이와 같은 종래 기술의 STI 소자 격리층은 반도체 기판(1)의 소자 격리 영역을 선택적으로 식각하여 트렌치를 형성하고 산화막을 채워 넣어야 하므로 그 구조가 하단부로 갈수록 좁아지는 형태로 구성된다.
즉, 트렌치 형성 공정에서 식각 프로파일이 수직하게 형성하는 것이 어려워 트렌치의 하단부로 갈수록 그 너비가 좁아진다.
이와 같이 트렌치의 구조가 하단부로 갈수록 좁아져 소자의 데이터 입출력 동작에서 다음과 같은 특성을 나타낸다.
DRAM에서는 스토리지 노드가 콘택 플러그를 통하여 기판 불순물 영역(소오스/드레인)에 콘택되는데, 이와 같이 스토리지 노드가 콘택되는 것에 의해 스토리지 노드+유전체+플레이트 노드로 구성된 커패시터에 충전된 차지가 소모될 수 있다.
이는 스토리지 노드 콘택 영역의 접합 면적에 따라 차지 소모 속도가 빠르게 나타난다.
이와 같은 차지 소모를 보충하기 위하여 주기적으로 커패시터에 재충전을 하게되는데 이를 리프레쉬 동작이라 한다.
종래 기술에서와 같이 STI 소자 격리층이 하부로 갈수록 너비가 좁아지면 스토리지 노드의 접합 면적이 커져 스토리지 노드 접합 누설(Storage node Junction Leakage)이 커진다.
이와 같은 종래 기술의 DRAM에서는 STI 소자 격리층의 구조가 하부로 갈수록 좁아져 스토리지 노드의 접합 면적이 커지므로 차지 소모가 빠르게 일어나 다음과 같은 문제가 있다.
즉, 빠른 속도로 소모된 차지를 재충전하기 위하여 리프레쉬 타임이 짧아진다.
그러므로 소자의 데이터 유지 측면, 메모리 소자의 운용 측면에서 불리하다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 소자 격리층 및 그의 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 접합 누설 현상의 발생을 억제하여 리프레쉬 동작이 요구되는 메모리 소자의 동작 특성을 향상시키는데 적당하도록한 반도체 소자의 소자 격리층 및 그의 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 소자 격리층의 구조 단면도
도 2는 본 발명에 따른 반도체 소자의 소자 격리층의 구조 단면도
도 3a내지 도 3d는 본 발명에 따른 소자 격리층의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22a. 산화막
22b. 소자 격리층 23a. 에피택셜층
23b. p-웰 영역 24. 소오스/드레인
25. 게이트 절연막 26. 게이트 전극
접합 누설 현상의 발생을 억제하여 리프레쉬 동작이 요구되는 메모리 소자의 동작 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 소자 격리층은 반도체 기판의 소자 격리 영역에 일부가 매립되고 하부로 갈수록 그 너비가 점차 넓어져 상단부의 너비보다 큰 너비로 하단부가 구성되는 소자 격리층과,소자 격리층의 상단부보다 수평 높이가 낮은 높이를 갖고 형성되는 활성 영역과,상기 활성 영역상에 형성되는 게이트 절연막과,게이트 절연막상의 게이트 전극과,게이트 전극의 양측 활성 영역의 표면내에 형성되는 소오스/드레인(24)영역을 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 반도체 기판상에 산화막층을 형성하는 공정;상기 산화막을 반도체 기판이 노출되도록 선택적으로 식각하여 하단부로 갈수록 점차 너비가 넓어지는 소자 격리층을 형성하는 공정;에피택셜 성장 공정으로 상기 노출된 반도체 기판 표면에 에피택셜층을 형성하는 공정;상기 에피택셜층에 불순물 이온 주입 공정을 하여 웰 영역을 형성하고 그 상측에 셀 트랜지스터를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하,첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 소자 격리층의 구조 단면도이다.
본 발명에 따른 반도체 소자의 소자 격리층은 하부로 갈수록 그 너비가 넓어지는 STI 구조로 형성한 것으로 그 상세 구조는 다음과 같다.
먼저, 반도체 기판(21)의 소자 격리 영역에 일부가 매립되고 하부로 갈수록 그 너비가 점차 넓어져 상단부의 너비보다 큰 너비로 하단부가 구성되는 소자 격리층(22b)과, 소자 격리층(22b)의 상단부보다 수평 높이가 낮은 높이를 갖고 형성되는 활성 영역과, 상기 활성 영역상에 형성되는 게이트 절연막(25)과, 게이트 절연막(25)상의 게이트 전극(26)과, 게이트 전극(26)의 양측 활성 영역의 표면내에 형성되는 소오스/드레인(24)영역을 포함하여 구성된다.
이때, 게이트 전극(26) 하측 및 소오스/드레인(24) 영역의 일부 하측에는 소자 격리층(22b)이 형성되지 않는다.
즉, 소자 격리층(22b)의 너비가 하단부로 갈수록 계속 넓어지는 형태이나 서로 상응하는 소자 격리층(22b)이 완전히 맞닿지는 않는다.
그리고 상기 셀 트랜지스터의 하측 N형 반도체 기판(21)에는 기판과 반대 도전형 즉,p-웰 영역(23b)이 형성된다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 소자 격리층의 형성 공정은 다음과 같다.
도 3a내지 도 3d는 본 발명에 따른 소자 격리층의 공정 단면도이다.
본 발명의 반도체 소자의 소자 격리층 형성 공정은 DRAM 셀의 스토리지 노드의 접합 면적을 줄이기위하여 소자 격리층의 형성 너비를 하단부로 갈수록 넓힌 것으로 소자 격리층의 엣지 각도를 예각이 아닌 둔각으로 형성한 것이다.
먼저, 도 3a에서와 같이, N형의 반도체 기판(21)상에 충분히 두꺼운 두께로 산화막(22a)층을 형성한다.
이어, 도 3b 에서와 같이, 상기 산화막(22a)을 선택적으로 식각하여 상단부의 너비가 하단부의 너비보다 넓고 하부로 갈수록 점차 너비가 좁아지는 트렌치를 형성하여 소자 격리층(22b)를 형성한다.
그리고 도 3c에서와 같이, 에피택셜 성장 공정으로 상기 노출된 반도체 기판(21)표면에 에피택셜층(23a)을 형성한다.
이때, 에피택셜층(23a)은 상기 소자 격리층(22b)의 상단부 수평 높이 보다 낮게 형성한다.
이는 셀 트랜지스터 형성시에 실리콘층과 소자 격리층(22b)과의 계면에서 게이트 산화막이 충분히 성장되지 않는 문제를 해결하기 위한것이다.
이어, 도 3d에서와 같이, 상기 에피택셜층(23a)에 불순물 이온 주입 공정을 하여 p-웰 영역(23b)을 형성한다.
그리고 게이트 절연막(25),게이트 전극(26)을 형성하고 게이트 전극(26)의 양측 p-웰 영역(23b)에 불순물을 주입하여 소오스/드레인(24) 영역을 형성하여 셀 트랜지스터를 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 및 그의 형성 방법은 소자 격리층(22b)이 하단부로 갈수록 그 너비가 넓어져 스토리지 노드의 접합 면적을 줄이게 된다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 및 그의 형성 방법은 소자 격리층이 하단부로 갈수록 그 너비가 넓어져 스토리지 노드의 접합 면적을 줄이게 되어 다음과 같은 효과가 있다.
첫째, 스토리지 노드가 콘택되는 접합 면적이 줄어들어 셀 커패시터에 충전된 차지가 방전되는 속도를 줄일 수 있다.
이는 소자의 리프레쉬 타임을 줄여 소자의 데이터 유지 및 입출력 동작의특성을 향상시키는 효과가 있다.
둘째, 스토리지 노드가 콘택되는 불순물 영역의 타측에 콘택되는 비트라인 접합 면적 역시 줄어들어 비트라인에 의한 기생 커패시턴스를 줄이는 효과가 있다.

Claims (4)

  1. 반도체 기판의 소자 격리 영역에 일부가 매립되고 하부로 갈수록 그 너비가 점차 넓어져 상단부의 너비보다 큰 너비로 하단부가 구성되는 소자 격리층과,
    소자 격리층의 상단부보다 수평 높이가 낮은 높이를 갖고 형성되는 활성 영역과,
    상기 활성 영역상에 형성되는 게이트 절연막과,
    게이트 절연막상의 게이트 전극과,
    게이트 전극의 양측 활성 영역의 표면내에 형성되는 소오스/드레인(24)영역을 포함하여 구성되는 것을 특징으로하는 반도체 소자의 소자 격리층.
  2. 제 1 항에 있어서, 게이트 전극 하측 및 소오스/드레인 영역의 일부 하측에는 소자 격리층이 형성되지 않는 것을 특징으로 하는 반도체 소자의 소자 격리층.
  3. 반도체 기판상에 산화막층을 형성하는 공정;
    상기 산화막을 반도체 기판이 노출되도록 선택적으로 식각하여 하단부로 갈수록 점차 너비가 넓어지는 소자 격리층을 형성하는 공정;
    에피택셜 성장 공정으로 상기 노출된 반도체 기판 표면에 에피택셜층을 형성하는 공정;
    상기 에피택셜층에 불순물 이온 주입 공정을 하여 웰 영역을 형성하고 그 상측에 셀 트랜지스터를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  4. 제 3 항에 있어서, 에피택셜층을 소자 격리층의 상단부 수평 높이 보다 낮게 형성하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
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* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array

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