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KR100518157B1 - 트렌치 dram셀 제조방법 - Google Patents

트렌치 dram셀 제조방법 Download PDF

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KR100518157B1
KR100518157B1 KR1019950031832A KR19950031832A KR100518157B1 KR 100518157 B1 KR100518157 B1 KR 100518157B1 KR 1019950031832 A KR1019950031832 A KR 1019950031832A KR 19950031832 A KR19950031832 A KR 19950031832A KR 100518157 B1 KR100518157 B1 KR 100518157B1
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silicon device
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soi
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존한알스메이어
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지멘스 악티엔게젤샤프트
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Abstract

깊은 홈 디램 셀은 기판의 최상부에서 홈에 근접한 기판에 형성된 MOS 이동 게이트의 활성 영역 및 홈 노드 사이의 전기 접속부를 제공하기 위하여, 관련된 홈 노드 재료에서 도판트의 바깥 확산에 의해 형성된 매몰된 스트랩을 가지고, 실리콘 온 아이솔레이터(SOI) 기판상에 형성된다.

Description

트렌치 DRAM 셀 제조 방법{METHOD OF FORMING TRENCH DRAM CELLS}
본 발명은 일반적으로 다이나믹 랜덤-액세스 메모리(DRAM), 및 특히 깊은 트렌치 DRAM 소자 및 그의 제조 방법에 관한 것이다.
DRAM은 다이나믹 랜덤-액세스 리드-라이트 메모리의 약자이다. 이러한 메모리에서, 데이타는 단지 일시적으로 저장될 수 있어, 메모리가 연속적으로 리프레시되거나 데이타가 메모리에 재기록되는 것이 요구된다. 통상적인 DRAM 메모리에서 커패시터는 데이타를 저장하기 위해 소정의 레벨 이상으로 충전되지만, 이러한 저장은 저장 셀에서의 기생 누설 전류 때문에 일시적이다. 그러나, 작은 크기의 DRAM 메모리 셀은 데이타 처리 장치에서 폭넓은 용도를 제공한다. DRAM을 제조하고, 이러한 소자와 관련된 누설 전류를 감소시키거나 또는 제거하기 위한 보다 경제적이고 개선된 방법을 제공하기 위해 대부분의 연구가 본 기술 분야에서 이루어지고 있다.
제 1 도에서 도시된 것처럼, 통상적인 DRAM 셀은 비트 라인(4) 및 노드(6) 사이의 채널과 접속되는 MOS 트랜지스터를 포함하고, 상기 노드는 도시된 것처럼 커패시터(8)의 한쪽 단부에 접속된다. 커패시터(8)의 다른쪽 단부는 노드(10)를 경유하여 DC 진압원(V)에 접속된다. 트랜스퍼 트랜지스터(3)의 트랜스퍼 게이트(11)는 도시된 것처럼 워드 라인(12)에 접속된다. 기록 동작은 트랜지스터(3)를 완전히 턴온시키기 위해 통상적으로 워드 라인(12)을 하이 레벨로 상승시킴으로써 수행된다. 그 직후에 비트 라인(4)이 하이 레벨 전압으로, 또는 예를 들면 접지와 같은 로우 레벨 기준 전압으로 커패시터(8)를 충전하기 위하여 하이 또는 로우로 구동된다. 이러한 기록 동작을 수행한 후에, 워드 라인(12)은 트랜지스터(3)를 오프시키기 위해 낮은 레벨의 전압으로 복귀되어, 노드(6)를, 그리고 결과 로서 커패시터(8)를 비트 라인(4)으로부터 절연시키기 위하여 그 채널을 로우 레벨 임피던스로부터 하이 레벨 임피던스로 가도록 한다. 만약 기록 동작동안 커패시터(8)가 충전된다면, 전하는 DRAM에서 고유의 누설 전류 때문에 서서히 누설될 것이다. 그러므로, DRAM 동작에서, 커패시터가 디지탈 "1" 또는 "0"을 저장하는지를 나타내는 것이 불가능한 레벨로 커패시터(8)상의 전압이 방전되기 전에 소자를 리프레시하거나 데이터를 소자에 기록하는 것이 필요하다. 따라서, 만약 누설 전류가 감소되면 소자는 자주 리프레쉬될 필요가 없으므로, DRAM 소자는 보다 효율적으로 제조될 수 있다.
DRAM용 제 1 도의 대응 등가 회로 개략도를 위한 통상적인 소자 구성은 제 2 도에 도시된다. 제 2 도는 공지된 트렌치 기술을 사용하여 제조된 DRAM을 도시하고, 여기서 커패시터 셀(14)은 관련된 반도체 기판(18)에 깊은 트렌치(16)를 에칭함으로써 제조된다. 얇은 유전체 또는 노드 유전체(19)는 트렌치(16)의 내벽상에 증착되고, 그 다음 예를 들어 고농도로 n+ 도핑된 폴리실리콘 또는 중합충전물(polyfill)(20)로 트렌치(16)를 채운다. 폴리실리콘(20) 및 반도체 기판(18)은 DRAM 커패시터(8)의 두 전극에 해당한다. 두개의 n+ 도핑된 웰(22, 24)이 트랜지스터(3)의 드레인 및 소오스 전극을 제공하기 위하여 p-도핑된 기판(18)에 형성된다. DRAM 셀을 제조하기 위한 공정 동안 트렌치 셀(16) 주변에 생성된 전위(dislocation)는 커패시터(8)를 방전시키는 누설 전류의 제 1 요인이다.
도시된 것처럼 기판(18)내의 n+ 도핑된 영역에 매립 플레이트(26)가 제공된다. 고농도로 도핑된 매립 플레이트 영역(26)은 유효한 커패시터 전극으로서 반도체 기판(18)의 사용을 개선시키기 위하여 트렌치(16)의 실질적인 부분을 둘러싼다. 작은 기생 트랜지스터(28)는 매립 플레이트(26) 및 트랜스퍼 MOS 트랜지스터(3)의 드레인(또는 소오스)(22) 사이에 배치된 것처럼 개략적으로 도시된다. 주목할 것은 노드 유전체(19)는 기생 트랜지스터(28)를 위한 게이트 산화물로서 작용한다는 것이다. 기생 트랜지스터(28)는 저장 기간중 커패시터(8)를 방전시키지만, 극단적으로 상기 기생 트랜지스터(28)는 기판(18)에 형성된 트렌치 커패시터(8)를 역시 단락시킬 수 있다.
공지된 기술을 사용하여, 단결정성 실리콘 기판에 있는 산화물 및 폴리실리콘으로 채워진 깊은 트렌치 주변의 전위는 제어하기 어렵다. 반도체 기판(18)에 관하여, 폴리실리콘(20)으로 채워지는 동안 트렌치(16)의 상이한 열 팽창 계수에 의해 발생되는 스트레스가 제어 문제에 기여한다고 여겨진다. 스트레스를 최소화시키기 위해 어떠한 빈공간(void)도 거의 형성되지 않는 방식으로 트렌치(16)와 같은 트렌치들이 고농도로 도핑된 폴리실리콘으로 채워지는 것이 바람직하다. 추후의 처리과정에서 트렌치(16) 측벽의 산화를 실질적으로 방지하기 위한 주의를 기울여야 한다. 현재 이들 문제점은 특별한 양의 엔지니어링 시간을 사용하고, 관련된 공정 흐름을 조절함으로써 공지된 기술을 사용하여 단지 최소화될 수 있을 뿐이다.
또한, 현재 공지된 DRAM-트렌치 기술의 사용으로는 기생 트랜지스터(28)는 완전히 제거될 수 없다. 그러나, 기생 트랜지스터(28)는 얇은 노드 유전체(19)의 상부 부분에, 제 3 도에서 도시된 것처럼 칼라 산화물(30)의 사용을 통하여 실질적으로 감소될 수 있다. 두꺼운 칼라 산화물(30)은 기생 트랜지스터(28)의 문턱 전압을 DRAM 셀의 정상 동작 동안 일반적으로 발생되는 것보다 높은 값으로 증가시켜, 기생 트랜지스터(28)의 부정적인 효과를 감소시킨다. 또한 주목할 것은 커패시터(8)의 한개의 판을 나타내는 트렌치(16)의 중합 충전물(20)에 드레인(또는 소오스) 전극(22)을 접속하기 위한 스트랩(strap)(32)이 사용된다는 것이다.
종래 기술의 문제점을 극복하기 위하여, 본 발명자는 간략화된 공정과 관련하여, SOI(Silicon on Insulator) 기판을 사용하는 공정으로 형성된 DRAM 셀을 개발했다. 본 발명의 일실시예에서, SOI 기판이 트렌치 환경으로부터 트랜스퍼 MOS 트랜지스터를 절연시키기 위한 트렌치 기술로 DRAM 셀을 제조하기 위하여 사용되어, 트렌치 부근의 전위가 셀의 성능에 영향을 미치는 것을 방지한다. 이러한 방식으로, 트렌치 측벽을 따라 기생 트랜지스터가 제거되어, 칼라 산화물의 사용을 피하고, 공정을 간략화한다. 또한, 본 발명의 또다른 실시예에서, SOI기판을 위한 고농도로 예비도핑된 재료를 사용함으로써, 매립 플레이트(26) 형성과 같은 매립 플레이트 공정에 대한 요구사항이 소거될 수 있다.
본 발명의 다양한 실시예는 동일한 부품이 동일한 참조부호로 표시되는 도면을 참조로 이하 기술한다.
본 발명의 일실시예에서, 실리콘 온 아이솔레이터(SOI) 반도체 웨이퍼 또는 기판(36)에 사용되는 전형적인 파라미터는 예를 들어 제 4.1 도에서 도시된 것처럼, SOI 산화물층(40) 바로 아래 8㎛ 지점내에서 약 1020/cm3의 고농도의 비소 표면 농도를 갖는 1017/cm3로 n+ 도핑된 기판을 만드는 것을 포함한다. 또다른 실시예에서 기판은 p+로 도핑되고, SOI 산화물 층(40)의 두께는 통상적으로 300nm(나노미터)이다. 또한, 얇은 실리콘 소자층(42)의 두께는 100nm 이하이고, 보다 얇을 수도 있다.
본 발명의 일실시예에서, DRAM 메모리 셀은 참조되는 단계 4.1 내지 4.9 도에서 도시된 것같은 공정 단계의 사용을 통하여 형성된다. 현재 공지된 통상의 공정에서 처럼, 초기 공정 단계는 제 4.1 도에서 개시된 바와 같이 트렌치(44,46)의 에칭, 및 각각 트렌치(44, 46)의 내벽상에 노드 유전체층(48)을 형성하기 위한 노드 산화의 이용으로 개시된다. 패드 질화물층(50)은 도시된 것처럼 실리콘 소자층상에 형성된다. 또한, TEOS 에칭 마스크충(52)은 도시된 것처럼 패드 질화물층(50)상에 형성된다.
제 4.2 도를 참조하여, 다음 단계는 각각 트렌치의 하부로부터 TEOS 에칭 마스크충(52)의 상부 레벨로 연장되는 트렌치(44, 46)를 고농도로 도핑된 n+/p+ 폴리실리콘 재료(54)로 채우는 것이다. 제 4.3도에 도시된 것처럼 다음 단계는 통상적인 기술을 사용하여 TEOS 에칭 마스크(52)를 제거하는 것이다.
제 4.4 도에서 도시된 다음 단계는 예를 들어 도시된 것처럼 SOI 절연 산화물층(40)의 중간-레벨 부근 아래까지 폴리실리콘(54)을 리세스 에칭하는 것이다. 또한, 노드 산화물층(37)은 도시된 것처럼 얇은 실리콘 소자층(42)의 단부로부터 등방성 에칭에 의해 제거된다.
제 4.5 도에서 도시된 것처럼, 트렌치(44, 46)의 상부 부분은 종래의 중합충전물(54)상에 특히 "중합 충전물 2"로 도시된 폴리실리콘 재료(진성)(55)로 다시 채워진다. 다음 단계는 제 4.6 도에서 도시된 것처럼 통상적으로 활성 실리콘 소자층(42)의 중간까지 아래로 제 2 리세스 에칭을 수행하는 것이다. 일반적으로 공지된 "활성 영역 에칭"에서, 예를 들어 두개의 근접한 트렌치(44, 46) 사이의 질화물층(50) 및 실리콘 소자층은 SOI 산화를물층(40) 아래까지 에칭된다. 그리고 나서, 남은 폴리실리콘 스터드는 약 20nm의 산화물 두께(43)로 통상적으로 800℃ 내지 1050℃에서 열적으로 산화된다. 이러한 열적 산화 단계는 예를 들어 고농도로 도핑된 n+ 폴리실리콘 재료(54)로부터 남은 폴리실리콘 재료(55)를 통하여 얇은 실리콘 소자층 부분(42)으로 비소의 외부확산(outdiffusion)을 유발한다. 바람직한 실시예에서 이러한 외부확산은 약 100nm이고, 관련된 MOS 트랜지스터를 위한 드레인(또는 소오스)을 제공하며, 또는 제 4.7 도에 명명된 바와 같이, "매립스트립(56)"을 제공한다.
제 4.8 도를 참조하여, 다음 단계에서, 남아있는 실리콘 소자층(42)의 부분에 의해 나타내진 활성 실리콘 섬 사이의 나머지 갭은 패드 질화물층 부분(50)까지 아래로 평탄화된 화학적 기상 증착(CVD) 산화물(58)로 채워진다. 상기 패드 질화물층 부분(50)은 평탄화 후에 제거되고, 활성 영역은 게이트 회생 산화물(통상적으로 15nm)에 의해 산화된다.
제 4.9 도를 참조하여, 필요한 증착후, 석판술, 및 에칭 단계가 수행되고, NMOS 또는 PMOS 소자를 위한 이온주입이 종래의 또는 공지된 공정 단계를 사용하여 수행된다. DRAM 셀 소자(60)는 이들 단계가 모두 수행된 후 형성된다. DRAM(60)은 트랜스퍼 MOS 트랜지스터(3)를 제공하기 위하여 게이트 스택(62)(각각은 상기 예에서, n+/p+ 층(68), 및 질화 산화물의 상부 진성층(70)을 포함한다), 채널 영역(64), 소오스(또는 드레인) 영역(66), 및 드레인(또는 소오스) 영역(56)을 포함한다.
매립 플레이트(56)를 위한 도핑 공정은 고농도로 예비 도핑된 재료가 SOI 기판(36)을 위하여 사용되는 경우 생략될 수 있다. 이러한 재료는 공지된 웨이퍼 본딩 기술을 사용함으로써 얻어질 수 있다.
또한 MOS 트랜지스터(3)는 역시 트렌치(44, 46)의 환경으로부터 완전하게 절연되어, MOS 트랜지스터(3)의 성능은 트렌치(44, 46)와 관계되어 있는 어떠한 전위에 의해 영향받지 않고 향상된다. 또한, 위에서 도시된 것처럼, 종래 기술과 같이 칼라 산화물(30)에 대한 요구가 제거되어, DRAM(60)을 형성하기 위한 공정 단계가 간략화된다. 또한 DRAM(60)은 역시 방사선에 의해 경화되어, 수직 트랜지스터 동작은 지시된 것처럼 매립 산화물 또는 스트랩(56)의 사용으로 인해 불가능하다. 또한, DRAM(60)을 제조하는 본 방법의 사용을 통하여, 저농도로 도핑된 SOI 기판(36)을 허용하는 특정 분야에서, 고농도로 도핑된 기판(36)에서 요구하는 Vdd/2 동작 대신, 0 볼트에서의 V플레이트 동작을 얻을 수 있어서, CMOS 스위칭 동작이 DRAM(60)에 대하여 영향을 받지 않는다.
제 4.1 내지 4.9 도에서 도시된 것처럼, 본 발명의 일실시예에서, 기판(36)은 n+ 도핑되고, 얇은 실리콘 소자층(42)은 p- 도핑되며, 폴리실리콘(54)은 n+ 도핑되며, MOS 트랜지스터(3)의 드레인 및 소오스 영역(56, 66)은 n+ 도핑되고, 그의 채널 영역(64)은 p- 도핑되고, 게이트 스택(62)의 제 1 층은 n+ 도핑된다. 본 발명의 다른 실시예에서, 기판(36)은 p+ 도핑되고, 얇은 실리콘 소자층(42)은 n- 도핑되고, 폴리실리콘(54)은 p+ 도핑되고, MOS 트랜지스터(3)의 드레인 및 소오스 영역(56, 66)은 p+ 도핑되고, 그의 채널 영역은 n- 도핑되고, 게이트 스택(62)의 제 1 층(68)은 p+ 도핑된다. 각각의 게이트 스택(62)의 상부층(70)은 진성영역이며, 본 예에서는 질화 산화물로 형성된다.
비록 본 발명의 다양한 실시예가 도시되고 기술되었지만, 그들이 제한으로 되는 것을 의미하지 않는다. 이들 실시예에 대한 임의의 변형이 당업자에 의해 이루어질 수 있고, 그 변형은 첨부된 청구범위의 정신 및 범위에 의해 적용된다는 것을 의미한다.
제 1 도는 제 2 도의 종래 기술 디램(DRAM: Dynamic Random Access Memory)의 등가 회로 개략도.
제 2도는 종래 기술 DRAM의 구성을 단면도로 도시한 도.
제 3 도는 기생 트랜지스터 효과를 감소시키기 위해 깊은 트렌치의 상부 부분 주위에 두꺼운 칼라(collar) 산화물을 피복하기 위한 종래 기술 DRAM 메모리 셀의 단면도.
제 4.1 내지 4.9 도는 본 발명의 다양한 실시예에 따라 DRAM 메모리 셀을 제조하기 위한 다수의 연속 가공 단계를 도시하는 입면 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
3 ; 트랜스퍼 트랜지스터(transfer transistor)
4 ; 비트 라인
6, 10 ; 노드 8 ; 커패시터
12 ; 워드 라인 14 ; 커패시터 셀
18 ; 반도체 기판 28 ; 기생 트랜지스터
30 ; 칼라 산화물 50 ; 질화물 층
52 ; TEOS 에칭 마스크 층 64 ; 채널 영역

Claims (8)

  1. 트렌치 DRAM 셀을 제조하는 방법으로서,
    도판트의 소정 표면 농도를 갖는 제 1 전도성으로 실리콘 온 아이솔레이터(SOI) 기판(36)을 도핑하는 단계;
    상기 기판(36)상에 SOI 산화물층(40)을 형성하는 단계 ;
    상기 SOI 산화물 층(40)상에 얇은 실리콘 소자층(42)을 형성하는 단계 ;
    상기 얇은 실리콘 소자층(42)을 상기 제 1 전도성과 반대인 제 2 전도성으로 도핑하는 단계;
    상기 실리콘 소자층(42)상에 패드 질화물층(50)을 형성하는 단계 ;
    상기 패드 질화물층(50) 상에 TEOS 에칭 마스크층(52)을 형성하는 단계 ;
    상기 패드 질화물층(50), 상기 실리콘 소자층(42), 및 상기 SOI 산화물층(40)을 통하여 상기 기판(36)내에 간격을 두고 있는 다수의 깊은 트렌치(44, 46)를 에칭하는 단계 ;
    다수의 상기 트렌치(44, 46)의 내벽상에 각각 노드 산화물 유전체층(48)을 형성하는 단계 ;
    상기 TEOS 에칭 마스크층(52)의 상부 레벨까지 상기 다수의 트렌치(44,46)를 각각 상기 제 1 전도성으로 도핑된 폴리실리콘 재료(54)로 채우는 단계 ;
    상기 TEOS 에칭 마스크층 부분(52)을 제거하는 단계 ;
    상기 SOI 산화물층(40)의 대략 중간 레벨 부근 아래까지 상기 다수의 트렌치(44, 46)와 관련된 상기 폴리실리콘 재료(54)를 리세스 에칭하는 단계 ;
    상기 다수의 트렌치들(44, 46) 사이의 상기 실리콘 소자층 부분(42)의 단부로부터 노드 산화물층(37)을 등방성 에칭하는 단계 ;
    진성의 폴리실리콘 재료(55)로 상기 트렌치(44, 46)의 상부 부분을 다시 채우는 단계 ;
    상기 실리콘 소자층(42)의 관련된 부분의 중간 레벨 아래까지 상기 진성의 폴리실리콘 재료(55)를 리세스 에칭하는 단계 ;
    에칭 정지부로서 관련된 아래 놓여있는 SOI 층 부분(40)을 사용하여, 상기 깊은 트렌치(44, 46) 각각의 쌍 사이의 상기 패드 질화물층(50) 및 상기 활성 실리콘 소자층(42)을 에칭하는 단계 ;
    소정 산화물 두께로 상기 깊은 트렌치의 상기 각각의 쌍과 관련된 폴리실리콘 스터드를 열적으로 산화시키고, 동시에 상기 도핑된 폴리실리콘 재료로부터 각각 위에 놓인 진성의 폴리실리콘 재료(55)를 통해 인접한 실리콘 소자층의 부분속으로 도판트를 외부 확산시켜, 각각 매립 스트랩(56)을 형성하는 단계;
    상기 실리콘 소자층(42)의 남은 부분 사이의 갭(58)을 화학적 기상 증착(CVD)으로 채우는 단계 ;
    상기 CVD 산화물(58)을 상기 패드 질화물층 부분(50)까지 평탄화시키는 단계;
    상기 평탄화 후에 상기 패드 질화물층 부분(50)을 제거하는 단계 ;
    상기 실리콘 소자층(42)의 남은 부분을 게이트 회생 산화물에 의해 산화시키는 단계 ; 및
    상기 실리콘 소자층 각각의 남은 부분에 MOS 트랜지스터(60)를 주입하는 단계를 포함하는 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  2. 제 1 항에 있어서, 상기 기판(36)은 1017/cm3로 도핑되는 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  3. 제 1 항에 있어서, 상기 SOI 산화물층(40) 부분 바로 아래 8㎛ 지점내에서 약 1020/cm3의 고농도의 도판트 표면 농도를 갖도록 상기 기판을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  4. 제 1 항에 있어서, 상기 SOI 층(40) 두께는 약 300 나노미터인 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  5. 제 1 항에 있어서, 상기 실리콘 소자층(42) 두께는 약 100 나노미터인 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  6. 제 1 항에 있어서, 상기 열산화 단계는 800℃ 내지 1,050℃ 범위의 온도에서 수행되것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
  7. 제 1 항에 있어서, 상기 열산화 단계는 약 20nm 두께의 산화물을 제공하도록 수행되는 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법,
  8. 제 1 항에 있어서, 상기 열산화 단계는 상기 실리콘 소자층 부분(42)으로 100 nm의 외부 확산을 제공하도록 제어되는 것을 특징으로 하는 트렌치 DRAM 셀 제조 방법.
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