KR102244553B1 - 용량 소자 및 반도체 장치 - Google Patents
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Abstract
본 발명은, 전기 특성이 뛰어난 트랜지스터를 갖는 반도체 장치를 제공한다. 또는, 개구율이 높고, 전하 용량을 증대시킬 수 있는 용량 소자를 갖는 반도체 장치를 제공한다.
절연 표면 위에 트랜지스터 및 용량 소자를 갖는 반도체 장치로서, 트랜지스터는 게이트 전극과, 게이트 전극과 중첩되는 산화물 반도체막과, 게이트 전극 및 산화물 반도체막 사이의 게이트 절연막과, 산화물 반도체막에 접촉하는 한쌍의 전극으로서 기능하는 제 1 도전막을 갖고, 산화물 반도체막과 접촉하는 산화물 절연막과, 산화물 절연막 위에 금속 산화물막과, 금속 산화물막의 개구부에서 형성되고, 제 1 도전막에 접촉하는, 화소 전극으로서 기능하는 제 2 도전막이 형성된다. 또한, 용량 소자는 게이트 절연막 위의 도전성을 갖는 막과, 제 2 도전막과, 도전성을 갖는 막과 제 2 도전막의 사이에 제공된 금속 산화물막을 가진다.
절연 표면 위에 트랜지스터 및 용량 소자를 갖는 반도체 장치로서, 트랜지스터는 게이트 전극과, 게이트 전극과 중첩되는 산화물 반도체막과, 게이트 전극 및 산화물 반도체막 사이의 게이트 절연막과, 산화물 반도체막에 접촉하는 한쌍의 전극으로서 기능하는 제 1 도전막을 갖고, 산화물 반도체막과 접촉하는 산화물 절연막과, 산화물 절연막 위에 금속 산화물막과, 금속 산화물막의 개구부에서 형성되고, 제 1 도전막에 접촉하는, 화소 전극으로서 기능하는 제 2 도전막이 형성된다. 또한, 용량 소자는 게이트 절연막 위의 도전성을 갖는 막과, 제 2 도전막과, 도전성을 갖는 막과 제 2 도전막의 사이에 제공된 금속 산화물막을 가진다.
Description
본 발명은, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 양태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는, 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 양태는, 산화물 반도체가 될 수 있는 재료를 갖는 막을 전극으로서 갖는 용량 소자 및 그 제작 방법에 관한 것이다. 또는, 본 발명의 일 양태는, 산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치 및 그 제작 방법에 관한 것이다.
기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 폭넓게 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물 반도체를 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
또한, 트랜지스터의 활성층에 이용하는 산화물 반도체막을 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 개시되어 있다(특허문헌 2 참조).
그런데, 산화물 반도체에서는 수소 등의 불순물의 침입에 의해, 전기적으로 얕은 도너 준위가 형성되어, 캐리어가 되는 전자가 발생하는 것이 지적되어 있다. 이 결과, 산화물 반도체를 이용한 트랜지스터는 문턱 전압이 마이너스 시프트하고 노멀리 온형이 되어, 게이트에 전압을 인가하지 않은 상태(즉 오프 상태)에서의 리크 전류가 증대된다. 따라서, 수소의 블로킹성을 갖는 산화 알루미늄막을 산화물 반도체막의 채널 영역, 소스 전극 및 드레인 전극을 피복하도록, 기판의 전면에 걸쳐서 형성함으로써, 산화물 반도체막으로의 수소의 침입을 억제하여, 리크 전류의 발생을 억제하고 있다(특허 문헌 3 참조).
산화물 반도체막에 포함되는 결함으로서 산소 결손이 있다. 예를 들면, 막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온(normally-on) 특성이 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 생겨 저저항화하기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작 시의 소비 전력이 높아지는 등의 다양한 문제가 생긴다. 또한, 경시 변화나 스트레스 시험에 의한 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대된다는 문제가 있다.
한편, 일반적으로, 산화 알루미늄막은 스퍼터링법 또는 원자층 퇴적법(ALD：Atomic Layer Deposition)에 의해 성막할 수 있다. 그러나, 산화 알루미늄 타겟을 이용한 스퍼터링법으로 산화 알루미늄막을 성막하면, 아킹(arcing)이 생겨, 미립자(파티클이라고도 함)가 생성되게 된다. 퇴적막에 대한 미립자의 혼입은 수율 저하의 원인이 된다.
또한, 원자층 퇴적법에 의한 산화 알루미늄막의 성막 방법은 트라이메틸알루미늄(TMA)과 수증기를 번갈아 처리실에 도입하기 때문에, 성막 시간이 길어져, 스루풋(throughput)의 저하의 한 요인이 된다.
상기 문제를 고려하여, 본 발명의 일 양태는 전기 특성이 뛰어난 트랜지스터를 갖는 반도체 장치를 제공한다. 또는, 개구율이 높고, 또한 전하 용량을 증대시킬 수 있는 용량 소자를 갖는 반도체 장치를 제공한다. 또는, 수율 높고 반도체 장치를 제작하는 방법을 제공한다. 또는, 생산성이 높은 반도체 장치의 제작 방법을 제공한다. 또는, 신규 반도체 장치의 제작 방법을 제공한다. 또는, 신규 반도체 장치를 제공한다.
본 발명의 일 양태는, 산화물 반도체가 될 수 있는 재료를 갖는 막, 대표적으로는, 인듐 및 M(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 포함하는 막과, 투광성을 갖는 도전막과, 산화물 반도체가 될 수 있는 재료를 갖는 막 및 투광성을 갖는 도전막의 사이에 제공되는 금속 산화물막을 갖는 용량 소자이다.
또한, 본 발명의 일 양태는, 절연 표면 위에 트랜지스터 및 용량 소자를 갖는 반도체 장치이며, 트랜지스터는 게이트 전극과, 게이트 전극과 중첩되는 산화물 반도체막과, 게이트 전극 및 산화물 반도체막의 사이의 게이트 절연막과, 산화물 반도체막에 접촉하는 한쌍의 전극으로서 기능하는 제 1 도전막을 가진다. 또한, 산화물 반도체막에 접촉하는 산화물 절연막과, 산화물 절연막 위의 금속 산화물막과, 금속 산화물막의 개구부에서 형성되고, 제 1 도전막에 접촉하는, 화소 전극으로서 기능하는 제 2 도전막을 가진다. 또한, 용량 소자는 게이트 절연막 위의 도전성을 갖는 막과, 제 2 도전막과, 도전성을 갖는 막과 제 2 도전막의 사이에 제공된 금속 산화물막을 가진다.
또한, 금속 산화물막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 산화 티탄, 산화 탄탈, 또는 산화 질화 탄탈로 형성된다. 또한, 금속 산화물막은 분리되어 있어도 좋다.
산화물 반도체막 및 도전성을 갖는 막은 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)로 형성된다. 또한, 도전성을 갖는 막은 산화물 반도체막에 포함되는 금속 원소를 가진다.
산화물 반도체막 및 도전성을 갖는 막은 제 1 막 및 제 2 막을 포함하는 다층 구조이며, 제 1 막은 제 2 막과 금속 원소의 원자수비가 달라도 좋다.
산화물 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 가진다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS(Thermal Desorption Spectroscopy) 분석에서, 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상이다.
본 발명의 일 양태에 의해, 전기 특성이 뛰어난 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 개구율이 높고, 또한 전하 용량을 증대시킬 수 있는 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 양태에 의해, 높은 수율로 반도체 장치를 제작할 수 있다. 또는, 본 발명의 일 양태에 의해, 생산성 높고 반도체 장치를 제작할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 블럭도 및 회로도이다.
도 2는 반도체 장치의 일 형태를 설명하는 상면도이다.
도 3은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 7은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 8은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 9는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 10은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 12는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 13은 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 14는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하는 상면도이다.
도 16은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 17은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 18은 시료의 투과율을 설명하는 도면이다.
도 19는 시료의 시트 저항을 설명하는 도면이다.
도 20은 시료의 구조를 설명하는 도면이다.
도 21은 시료의 시트 저항을 설명하는 도면이다.
도 22는 시료의 시트 저항을 설명하는 도면이다.
도 23은 시료의 구조를 설명하는 도면이다.
도 24는 산화물 반도체막에 포함되는 수소의 농도를 설명하는 도면이다.
도 25는 Vg-Id 특성을 설명하는 도면이다.
도 26은 채널 길이와 문턱 전압의 관계를 설명하는 도면이다.
도 27은 실시형태에 따른 전자기기의 외관도를 설명하는 도면이다.
도 28은 표시 모듈을 설명하는 도면이다.
도 29는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 30은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 31은 저항율의 온도 의존성을 설명하는 도면이다.
도 2는 반도체 장치의 일 형태를 설명하는 상면도이다.
도 3은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 7은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 8은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 9는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 10은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 12는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 13은 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 14는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하는 상면도이다.
도 16은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 17은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 18은 시료의 투과율을 설명하는 도면이다.
도 19는 시료의 시트 저항을 설명하는 도면이다.
도 20은 시료의 구조를 설명하는 도면이다.
도 21은 시료의 시트 저항을 설명하는 도면이다.
도 22는 시료의 시트 저항을 설명하는 도면이다.
도 23은 시료의 구조를 설명하는 도면이다.
도 24는 산화물 반도체막에 포함되는 수소의 농도를 설명하는 도면이다.
도 25는 Vg-Id 특성을 설명하는 도면이다.
도 26은 채널 길이와 문턱 전압의 관계를 설명하는 도면이다.
도 27은 실시형태에 따른 전자기기의 외관도를 설명하는 도면이다.
도 28은 표시 모듈을 설명하는 도면이다.
도 29는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 30은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 31은 저항율의 온도 의존성을 설명하는 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시형태 및 실시예에서, 동일 부분 또는 같은 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소의 혼동을 피하기 위해 붙인 것이고, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면, 「제 1」를 「제 2」또는 「제 3」 등과 적절히 치환하여 설명할 수 있다.
또한, 「소스」나 「드레인」의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 따라서, 본 명세서에서는, 「소스」나 「드레인」의 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 전압이란 2점 간의 전위차를 말하고, 전위란 어느 일점에서의 정전장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 일점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)의 전위차를, 간단히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 이해해도 좋고, 전압을 전위라고 이해해도 좋은 것으로 한다.
본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우는, 포토리소그래피 공정으로 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 반도체 장치에 대하여, 도면을 이용하여 설명한다. 또한, 본 실시형태에서는, 표시 장치를 예로 하여 본 발명의 일 양태인 반도체 장치를 설명한다. 또한, 본 실시형태에서는 반도체막으로서 산화물 반도체막을 이용하여 설명한다.
도 1의 (A)에, 반도체 장치의 일례를 나타낸다. 도 1의 (A)에 도시하는 반도체 장치는 화소부(101), 주사선 구동 회로(104), 신호선 구동 회로(106)와 각각이 평행 또는 대략 평행하게 배치되며, 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과 각각이 평행 또는 대략 평행하게 배치되며, 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 가진다. 또한, 화소부(101)는 매트릭스 형상으로 배치된 복수의 화소(103)를 가진다. 또한, 신호선(109)에 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 가진다. 또한, 용량선(115)은 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다. 또한, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 총칭하여 구동 회로부라고 하는 경우가 있다.
각 주사선(107)은 화소부(101)에서 m행 n열에 배치된 화소(103) 중, 어느 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 각 신호선(109)은 m행 n열에 배치된 화소(103) 중, 어느 열에 배치된 m개의 화소(103)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은 m행 n열에 배치된 화소(103) 중, 어느 열에 배치된 m개의 화소(103)와 전기적으로 접속된다. 또한, 용량선(115)이 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는 m행 n열에 배치된 화소(103) 중, 어느 행에 배치된 n개의 화소(103)에 전기적으로 접속된다.
도 1의 (B), (C)는 도 1의 (A)에 도시하는 표시 장치의 화소(103)에 이용할 수 있는 회로 구성의 일례를 나타낸다.
도 1의 (B)에 도시하는 화소(103)는 액정 소자(121)와 트랜지스터(102)와 용량 소자(105)를 가진다.
액정 소자(121)의 한쌍의 전극의 한쪽의 전위는 화소(103)의 사양에 따라 적절히 설정된다. 액정 소자(121)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소(103)의 각각이 갖는 액정 소자(121)의 한쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 인가해도 좋다. 또한, 각 행의 화소(103)마다의 액정 소자(121)의 한쌍의 전극의 한쪽에 다른 전위를 인가해도 좋다.
또한, 액정 소자(121)는 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자(121)로서는 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 서모트로픽 액정, 리오트로픽 액정, 강유전 액정, 반강유전 액정 등을 들 수 있다.
액정 소자(121)를 갖는 표시 장치의 구동 방법으로서는, 예를 들면, TN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, MVA 모드, PVA(Patterned VerticalAlignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transｖerse Bend Alignment) 모드 등을 이용해도 좋다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 카이럴제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
도 1의 (B)에 도시하는 화소(103)의 구성에서, 트랜지스터(102)의 소스 전극 및 드레인 전극의 한쪽은 신호선(109)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(121)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은 주사선(107)에 전기적으로 접속된다. 트랜지스터(102)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
도 1의 (B)에 도시하는 화소(103)의 구성에서, 용량 소자(105)의 한쌍의 전극의 한쪽은 전위가 공급되는 용량선(115)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(121)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 용량선(115)의 전위의 값은 화소(103)의 사양에 따라 적절히 설정된다. 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 1의 (B)의 화소(103)를 갖는 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차 선택하여, 트랜지스터(102)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(103)는 트랜지스터(102)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써, 화상을 표시할 수 있다.
또한, 도 1의 (C)에 도시하는 화소(103)는 표시 소자의 스위칭을 행하는 트랜지스터(133)와, 화소의 구동을 제어하는 트랜지스터(102)와, 트랜지스터(135)와, 용량 소자(105)와, 발광 소자(131)를 가진다.
트랜지스터(133)의 소스 전극 및 드레인 전극의 한쪽은 데이터 신호가 부여되는 신호선(109)에 전기적으로 접속된다. 또한, 트랜지스터(133)의 게이트 전극은 게이트 신호가 부여되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(133)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
트랜지스터(102)의 소스 전극 및 드레인 전극의 한쪽은 애노드(anode)선으로서 기능하는 배선(137)과 전기적으로 접속되고, 트랜지스터(102)의 소스 전극 및 드레인 전극의 다른 한쪽은 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은 트랜지스터(133)의 소스 전극 및 드레인 전극의 다른 한쪽, 및 용량 소자(105)의 한쪽의 전극에 전기적으로 접속된다.
트랜지스터(102)는 온 상태 또는 오프 상태가 됨으로써, 발광 소자(131)에 흐르는 전류를 제어하는 기능을 가진다.
트랜지스터(135)의 소스 전극 및 드레인 전극의 한쪽은 데이터의 기준 전위가 인가되는 배선(139)과 접속되고, 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽은 발광 소자(131)의 한쪽의 전극, 및 용량 소자(105)의 다른 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(135)의 게이트 전극은 게이트 신호가 부여되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(135)는 발광 소자(131)에 흐르는 전류를 조정하는 기능을 가진다. 예를 들면, 발광 소자(131)의 열화 등에 의해, 발광 소자(131)의 내부 저항이 상승한 경우, 트랜지스터(135)의 소스 전극 및 드레인 전극의 한쪽이 접속된 배선(139)에 흐르는 전류를 모니터링함으로써, 발광 소자(131)에 흐르는 전류를 보정할 수 있다. 배선(139)에 인가되는 전위로서는, 예를 들면, 0 V로 할 수 있다.
용량 소자(105)의 한쌍의 전극의 한쪽은 트랜지스터(102)의 게이트 전극, 및 트랜지스터(133)의 소스 전극 및 드레인 전극의 다른 한쪽과 전기적으로 접속되고, 용량 소자(105)의 한쌍의 전극의 다른 한쪽은 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽, 및 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다.
도 1의 (C)에 도시하는 화소(103)의 구성에서, 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
발광 소자(131)의 한쌍의 전극의 한쪽은 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽, 용량 소자(105)의 다른 한쪽, 및 트랜지스터(102)의 소스 전극 및 드레인 전극의 다른 한쪽과 전기적으로 접속된다. 또한, 발광 소자(131)의 한쌍의 전극의 다른 한쪽은 캐소드(cathod)로서 기능하는 배선(141)에 전기적으로 접속된다.
발광 소자(131)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 이용할 수 있다. 단, 발광 소자(131)로서는, 이것으로 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 이용해도 좋다.
또한, 배선(137) 및 배선(141)의 한쪽에는, 고전원 전위(VDD)가 인가되고, 다른 한쪽에는 저전원 전위(VSS)가 인가된다. 도 1의 (C)에 도시하는 구성에서는 배선(137)에 고전원 전위(VDD)를, 배선(141)에 저전원 전위(VSS)를, 각각 인가하는 구성으로 하고 있다.
도 1의 (C)의 화소(103)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차 선택하고, 트랜지스터(133)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(103)는 트랜지스터(133)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 트랜지스터(133)는 용량 소자(105)와 접속하고 있기 때문에, 기록된 데이터를 장시간 유지하는 것이 가능하게 된다. 또한, 트랜지스터(133)에 의해, 트랜지스터(102)의 소스 전극과 드레인 전극의 사이에 흐르는 전류량이 제어되어, 발광 소자(131)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차로 행함으로써, 화상을 표시할 수 있다.
다음에, 표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기에서는, 화소(103)에 액정 소자를 이용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 1의 (B)에 도시하는 화소(103)의 상면도를 도 2에 나타낸다.
또한, 도 1의 (B), (C)에서는, 표시 소자로서 액정 소자(121)나 발광 소자(131)를 이용한 예를 나타냈지만, 본 발명의 실시형태의 일 양태는, 이것으로 한정되지 않는다. 다양한 표시 소자를 이용하는 것도 가능하다. 예를 들면, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System), 디지털 마이크로 미러 디바이스(DMD), DMS(Digital Micro Shutter), MIRASOL(상표등록), IMOD(Interferometric Modulator Display) 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖는 경우가 있다. EL 소자를 이용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다.
도 2에서, 주사선으로서 기능하는 도전막(13)은 신호선에 대략 직교하는 방향(도면 중 좌우 방향)으로 연장하여 제공되어 있다. 신호선으로서 기능하는 도전막(21a)은 주사선에 대략 직교하는 방향(도면 중 상하 방향)으로 연장하여 제공되어 있다. 용량선으로서 기능하는 도전막(21c)은 신호선과 평행한 방향으로 연장하여 제공되어 있다. 또한, 주사선으로서 기능하는 도전막(13)은 주사선 구동 회로(104)(도 1의 (A)을 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(21a) 및 용량선으로서 기능하는 도전막(21c)은 신호선 구동 회로(106)(도 1의 (A)을 참조)에 전기적으로 접속되어 있다.
트랜지스터(102)는 주사선 및 신호선이 교차하는 영역에 제공되어 있다. 트랜지스터(102)는 게이트 전극으로서 기능하는 도전막(13), 게이트 절연막(도 2에 도시하지 않음), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(19a), 한쌍의 전극으로서 기능하는 도전막(21a, 21b)에 의해 구성된다. 또한, 도전막(13)은 주사선으로서도 기능하고, 산화물 반도체막(19a)과 중첩하는 영역이 트랜지스터(102)의 게이트 전극으로서 기능한다. 또한, 도전막(21a)은 신호선으로서도 기능하고, 산화물 반도체막(19a)과 중첩하는 영역이 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 2에서, 주사선은 상면 형상에서 단부가 산화물 반도체막(19a)의 단부보다 외측에 위치한다. 따라서, 주사선은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 산화물 반도체막(19a)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 도전막(21b)은 개구부(41)에서, 화소 전극으로서 기능하는 투광성을 갖는 도전막(31)과 전기적으로 접속되어 있다.
용량 소자(105)는 용량선으로서 기능하는 도전막(21c)과 접속되어 있다. 또한, 용량 소자(105)는 게이트 절연막 위에 형성되는 도전성을 갖는 막(19b)과, 트랜지스터(102) 위에 제공되는 유전체막과, 화소 전극으로서 기능하는 투광성을 갖는 도전막(31)으로 구성되어 있다. 유전체막은 투광성을 갖고, 또한 산소의 투과성이 낮은 금속 산화물막을 가진다. 게이트 절연막 위에 형성되는 도전성을 갖는 막(19b)은 투광성을 가진다. 즉, 용량 소자(105)는 투광성을 가진다.
이와 같이 용량 소자(105)는 투광성을 가지기 때문에, 화소(103) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 반도체 장치, 예를 들면 액정 표시 장치에서는, 화소의 면적이 작아져, 용량 소자의 면적도 작아진다. 따라서, 해상도가 높은 반도체 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(105)는 투광성을 가지기 때문에, 상기 용량 소자를 화소에 형성함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200 ppi 이상, 바람직하게는 300 ppi 이상, 더욱 바람직하게는 500 ppi 이상인 고해상도의 반도체 장치에 적합하게 이용할 수 있다.
또한, 본 발명의 일 양태는 고해상도의 표시 장치에서도, 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감시킬 수 있다.
다음에, 도 2의 일점 쇄선 A-B, C-D에서의 단면도를 도 3에 나타낸다. 도 3에 나타내는 트랜지스터(102)는 채널 에치형의 트랜지스터이다. 또한, 일점 파선 A-B는 트랜지스터(102)의 채널 길이 방향, 트랜지스터(102)와 화소 전극으로서 기능하는 도전막(31)의 접속부, 및 용량 소자(105)의 단면도이며, C-D에서의 단면도는 트랜지스터(102)의 채널 폭 방향의 단면도이다.
도 3에 나타내는 트랜지스터(102)는 싱글 게이트 구조의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극으로서 기능하는 도전막(13)을 가진다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성되는 질화물 절연막(15)과, 질화물 절연막(15) 위에 형성되는 산화물 절연막(17)과, 질화물 절연막(15) 및 산화물 절연막(17)을 통하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접촉하고, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 산화물 절연막(17), 산화물 반도체막(19a), 및 한쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성된다. 질화물 절연막(15), 산화물 절연막(17), 산화물 절연막(23), 산화물 절연막(25), 도전막(21b) 위에는 금속 산화물막(27)이 형성된다. 또한, 금속 산화물막(27) 위에는 질화물 절연막(29)이 형성된다. 또한, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 한쪽, 여기에서는 도전막(21b)에 접속하는 도전막(31)이 질화물 절연막(29) 위에 형성된다. 또한, 도전막(31)은 화소 전극으로서 기능한다.
또한, 도 3에 나타내는 용량 소자(105)는 산화물 절연막(17) 위에 형성되는 도전성을 갖는 막(19b)과, 금속 산화물막(27)과, 질화물 절연막(29)과, 화소 전극으로서 기능하는 도전막(31)을 가진다.
본 실시형태에 나타내는 트랜지스터(102) 위에는 분리된 산화물 절연막(23, 25)이 형성된다. 분리된 산화물 절연막(23, 25)이 산화물 반도체막(19a)과 중첩된다. 또한, 금속 산화물막(27)이 트랜지스터(102) 및 분리된 산화물 절연막(23, 25)을 덮는 것과 동시에, 용량 소자(105)의 유전체로서 제공된다.
금속 산화물막(27)은 투광성을 갖고, 또한 산소의 투과성이 낮은 산화물막이다. 또한, 금속 산화물막(27)으로서 고유전체 재료를 이용하는 것이 바람직하다. 금속 산화물막(27)으로서는, 대표적으로는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 산화 티탄, 산화 탄탈, 산화 질화 탄탈 등으로 형성된 금속 산화물막이 있다. 또한, 금속 산화물막은 절연막 또는 반도체막이다.
금속 산화물막(27)의 막 두께는 0.5 nm 이상 50 nm 이하, 평균 막 두께가 2 nm 이상 10 nm 이하이다. 금속 산화물막(27)의 두께를 0.5 nm 이상, 바람직하게는 2 nm 이상으로 함으로써, 산화물 반도체막(19a), 산화물 절연막(23, 25)으로부터 외부로의 산소의 이동을 저해할 수 있다. 한편, 금속 산화물막(27)의 두께를 50 nm 이하, 바람직하게는 10 nm 이하로 함으로써, 절연성이 높은 금속 산화물막이 된다. 이것은, 금속 산화물막(27)이 금속막을 산화하는 방법으로 얻어지기 때문이다. 또한, 금속 산화물막(27)의 형성 방법의 상세한 사항에 대해서는 후술하기로 한다.
질화물 절연막(29)은 물의 투과성이 낮은 절연막을 이용할 수 있다. 또, 수소 및 물의 투과성이 낮은 절연막을 이용할 수 있다. 또한, 질화물 절연막(29)으로서 고유전체 재료를 이용하는 것이 바람직하다. 또한, 질화물 절연막(29)으로서 수소를 갖는 것이 바람직하다. 질화물 절연막(29)으로서는, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막이 있다.
질화물 절연막(29)의 막 두께는 50 nm 이상 300 nm 이하, 바람직하게는 100 nm 이상 200 nm 이하이다.
산화물 반도체막(19a)은 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd) 등의 금속 산화물막으로 형성된다.
또한, 산화물 반도체막(19a) 위에 제공되는 산화물 절연막(23) 또는 산화물 절연막(25)으로서, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서, 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온 특성이 되기 쉽다. 이것은 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 생겨 저저항화하기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작 시의 소비 전력이 높아지는 등의 다양한 문제가 생긴다. 또한, 경시 변화나 스트레스 시험에 의한 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대된다는 문제가 있다.
그러나, 본 실시형태에 나타내는 트랜지스터(102)는 산화물 반도체막(19a) 위에 제공되는 산화물 절연막(23) 또는 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성할 수 있다. 또한, 산화물 반도체막(19a), 산화물 절연막(23), 및 산화물 절연막(25) 위에 금속 산화물막(27)이 제공되고, 금속 산화물막(27) 위에는 질화물 절연막(29)이 제공된다. 이 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가 효율적으로 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감시키는 것이 가능하다. 또한, 외부로부터 산화물 반도체막(19a)으로 물, 또는 수소가 이동하는 것을 저감시킬 수 있다. 이 결과, 노멀리 오프(normally-off) 특성을 갖는 트랜지스터가 된다. 또한, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 용량 소자(105)에서, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 플라즈마 대미지 등에 의해 산소 결손이 형성되어 도전성이 높여진 막이다. 또는, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 불순물을 포함함으로써 도전성이 높여진 막이다. 또는, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 불순물을 포함함과 동시에, 플라즈마 대미지 등에 의해 산소 결손이 형성되어 도전성이 높여진 막이다.
트랜지스터(102)에서는, 산화물 반도체막(19a)과 금속 산화물막(27)의 사이에 산화물 절연막(23, 25)을 가지지만, 용량 소자(105)에서는, 도전성을 갖는 막(19b)과 금속 산화물막(27)의 사이에 산화물 절연막(23, 25)을 가지지 않는다. 즉, 용량 소자(105)의 유전체는 금속 산화물막(27) 및 질화물 절연막(29)이며, 유전체의 두께를 얇게 하는 것이 가능하고, 용량 소자(105)의 전하 용량을 증대하는 것이 가능하다. 또한, 용량 소자(105)에서, 유전체로서 고유전체 재료인 금속 산화물막(27) 및 질화물 절연막(29)을 이용함으로써, 용량 소자(105)의 전하 용량을 증대하는 것이 가능하다.
본 실시형태에 나타내는 반도체 장치의 소자 기판은 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 가지기 때문에, 용량 소자는 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
이하에, 트랜지스터(102)의 구성의 상세한 사항에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열 처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등을 이용하여 형성되는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 이용해도 좋다. 또한, 기판(11)으로서 유리 기판을 이용하는 경우, 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm), 제 9 세대(2400 mm×2800 mm), 제 10 세대(2950 mm×3400 mm) 등의 대면적 기판을 이용함으로써, 대형의 표시 장치를 제작할 수 있다.
또한, 기판(11)으로서 가요성 기판을 이용하고, 가요성 기판 위에 직접, 트랜지스터(102)를 형성해도 좋다. 또는, 기판(11)과 트랜지스터(102)의 사이에 박리층을 제공해도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(11)으로부터 분리하여, 다른 기판에 전재(轉載)하는데 이용할 수 있다. 그때, 트랜지스터(102)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
게이트 전극으로서 기능하는 도전막(13)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극으로서 기능하는 도전막(13)은 단층 구조여도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 티탄막 위에 알루미늄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막 위에 구리막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막, 또는 복수 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또한, 게이트 전극으로서 기능하는 도전막(13)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
질화물 절연막(15)은 질화물 절연막(29)과 같은 재료를 적절히 이용할 수 있다.
질화물 절연막(15)의 두께는 5 nm 이상 100 nm 이하, 보다 바람직하게는 20 nm 이상 80 nm 이하로 하면 좋다.
산화물 절연막(17)은, 예를 들면, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 산화물 절연막(17)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용하여 트랜지스터의 게이트 리크를 저감시킬 수 있다.
산화물 절연막(17)의 두께는, 5 nm 이상 400 nm 이하, 보다 바람직하게는 10 nm 이상 300 nm 이하, 보다 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
질화물 절연막(15) 및 산화물 절연막(17)은 게이트 절연막으로서 기능한다. 또한, 질화물 절연막(15) 또는 산화물 절연막(17)의 한쪽만을, 게이트 전극으로서 기능하는 도전막(13) 및 산화물 반도체막(19a)의 사이에 제공하여 게이트 절연막으로서 기능시켜도 좋다.
산화물 반도체막(19a)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 이용하여 형성한다.
또한, 산화물 반도체막(19a)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, In과 M의 원자수 비율은 바람직하게는 In이 25 atomic%보다 크고, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic%보다 크고, M이 66 atomic% 미만으로 한다.
산화물 반도체막(19a)은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터(102)의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(19a)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물막을 성막하기 위해 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서 In：M：Zn = 1：1：1, In：M：Zn = 1：1：1.2, In：M：Zn = 3：1：2가 바람직하다. 또한, 성막되는 산화물 반도체막(19a)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타겟으로 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(19a)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 이용한다. 예를 들면, 산화물 반도체막(19a)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하의 산화물 반도체막을 이용한다.
또한, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해, 산화물 반도체막(19a)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(19a)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더욱 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작고, 채널 폭이 1×106μm이고, 채널 길이(L)가 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1 V 내지 10 V의 범위에서 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는 소실되기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 움직이는 경우가 있다. 그 때문에, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 산소 결손이 형성된다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이 때문에, 산화물 반도체막(19a)은 산소 결손과 함께, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(19a)에서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를 5×1019 atoms/cm3 이하, 보다 바람직하게는 1×1019 atoms/cm3 이하, 5×1018 atoms/cm3 이하, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하로 한다.
산화물 반도체막(19a)에서 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(19a)에서 산소 결손이 증가되어, n형화하게 된다. 따라서, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018 atoms/cm3 이하, 바람직하게는 2×1017 atoms/cm3 이하로 한다.
또한, 산화물 반도체막(19a)에서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 따라서, 산화물 반도체막(19a)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(19a)에 질소가 포함되어 있으면, 캐리어인 전자가 생기고 캐리어 밀도가 증가되어, n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018 atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(19a)은 예를 들면 비단결정 구조로 해도 좋다. 비단결정 구조는 예를 들면, 후술하는 CAAC-OS(C Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(19a)은 예를 들면 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은 예를 들면, 원자 배열이 무질서하고, 결정 성분을 갖지 않다.
또한, 산화물 반도체막(19a)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종 이상을 갖는 혼합막이어도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 가공하여 형성된다. 따라서, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 같은 금속 원소를 갖는 막이다. 즉, 산화물 반도체가 될 수 있는 재료를 가진다. 또한, 산화물 반도체막(19a)과 같은 결정 구조, 또는 다른 결정 구조를 갖는 막이다. 그러나, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막에, 불순물 또는 산소 결손을 가지게 함으로써, 도전성을 갖는 막(19b)이 된다. 산화물 반도체막에 포함되는 불순물로서는 수소가 있다. 또한, 수소 대신에 불순물로서 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토류 금속 등이 포함되어 있어도 좋다.
따라서, 산화물 반도체막(19a) 및 도전성을 갖는 막(19b)은 모두 산화물 절연막(17) 위에 형성되지만, 불순물 농도가 다르다. 구체적으로는, 산화물 반도체막(19a)과 비교하여, 도전성을 갖는 막(19b)의 불순물 농도가 높다. 예를 들면, 산화물 반도체막(19a)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 이하, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하이며, 도전성을 갖는 막(19b)에 포함되는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 보다 바람직하게는 5×1020 atoms/cm3 이상이다. 또한, 산화물 반도체막(19a)과 비교하여, 도전성을 갖는 막(19b)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 플라즈마에 노출시킴으로써, 산화물 반도체막에 대미지를 주어 산소 결손을 형성할 수 있다. 예를 들면, 산화물 반도체막 위에, 플라즈마 CVD법 또는 스퍼터링법으로 막을 성막하면, 산화물 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 또는, 산화물 절연막(23) 및 산화물 절연막(25)을 형성하기 위한 에칭 처리에서 산화물 반도체막이 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 또는, 산화물 반도체막이, 산소 및 수소의 혼합 가스, 수소, 희가스, 암모니아 등의 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져, 도전성을 갖는 막(19b)이 된다.
즉, 도전성을 갖는 막(19b)은 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 또한, 도전성을 갖는 막(19b)은 도전성이 높은 금속 산화물막이라고도 할 수 있다.
또한, 질화물 절연막(29)으로서 질화 실리콘막을 이용하는 경우, 질화 실리콘막은 수소를 포함한다. 이 때문에, 질화물 절연막(29)의 수소가 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막으로 확산되면, 이 산화물 반도체막에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 산화물 반도체막에 포함되는 산소 결손에 질화 실리콘막에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져, 도전성을 갖는 막(19b)이 된다.
산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 반도체는 도전성이 높아져, 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 즉, 도전성을 갖는 막(19b)은 산화물 도전체막으로 형성된다고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에, 가시광에 대하여 투광성을 가진다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 이 도너 준위에 의한 흡수의 영향은 작고, 가시광에 대하여 산화물 반도체와 동일한 정도의 투광성을 가진다.
도전성을 갖는 막(19b)은 산화물 반도체막(19a)보다 저항율이 낮다. 도전성을 갖는 막(19b)의 저항율이 산화물 반도체막(19a)의 저항율의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더욱 바람직하게는, 저항율이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
한쌍의 전극으로서 기능하는 도전막(21a, 21b)은 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체(單體) 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 티탄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 티탄막 또는 질화 티탄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다.
산화물 절연막(23) 또는 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하는 것이 바람직하다. 여기에서는, 산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성하고, 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성한다.
산화물 절연막(23)은 산소를 투과하는 산화물 절연막이다. 이 때문에, 산화물 절연막(23) 위에 제공되는, 산화물 절연막(25)으로부터 이탈하는 산소를, 산화물 절연막(23)을 통하여 산화물 반도체막(19a)으로 이동시킬 수 있다. 또한, 산화물 절연막(23)은 후에 형성하는 산화물 절연막(25)을 형성할 때의, 산화물 반도체막(19a)에 대한 대미지 완화막으로서도 기능한다.
산화물 절연막(23)으로서는, 두께가 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다. 또한, 본 명세서에서, 산화 질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)과 산화물 반도체막(19a)과의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 산화물 반도체막(19a)의 결함에 유래하는 g값이 1.89 이상 1.96 이하에 나타나는 신호의 스핀 밀도가 1×1017 spins/cm3 이하이고, 검출 하한 이하인 것이 바람직하다.
또한, 산화물 절연막(23)에서는, 외부로부터 산화물 절연막(23)으로 들어온 산소가 모두 산화물 절연막(23)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 산화물 절연막(23)으로 들어온 산소의 일부가 산화물 절연막(23)에 머무르는 경우도 있다. 또한, 외부로부터 산화물 절연막(23)에 산소가 들어감과 동시에, 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23)의 외부으로 이동함으로써, 산화물 절연막(23)에서 산소의 이동이 생기는 경우도 있다.
산화물 절연막(23)에 접촉하도록 산화물 절연막(25)이 형성되어 있다. 여기에서, 산화물 절연막(25)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서, 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
산화물 절연막(25)으로서는, 두께가 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 400 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다.
또한, 산화물 절연막(23) 및 산화물 절연막(25)이 적층된 산화물 절연막은 결함량이 적은 것이 바람직하다. 결함이 적은 산화물 절연막은 100 K 이하의 ESR로 측정하여 얻어진 스펙트럼에서 g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널이 관측된다. 또한, g값이 2.037 이상 2.039 이하 내지 1.964 이상 1.966 이하인 스핀의 밀도가 1×1018 spins/cm3 미만이며, 대표적으로는 1×1017 spins/cm3 이상 1×1018 spins/cm3 미만이다. 또한, 100 K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 시그널에 상당한다. 질소 산화물의 대표예로서는, 일산화 질소, 이산화 질소 등이 있다. 즉, g값이 2.03 이상 2.039 이하 내지 1.964 이상 1.966 이하인 스핀의 밀도가 적을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 여기에서는, 산화물 반도체막(19a)과 금속 산화물막(27)의 사이에 복수의 산화물 절연막(23, 25)을 제공했지만, 산화물 절연막(23) 또는 산화물 절연막(25) 중 하나만 제공해도 좋다.
산화물 절연막(25) 위에 금속 산화물막(27)이 제공되기 때문에, 산화물 절연막(25)에 포함되는 산소가 외부로 이동하기 어려워진다. 이 결과, 산화물 절연막(25)에 포함되는 산소가 효율적으로 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막에 포함되는 산소 결손량을 저감시킬 수 있다.
질화물 절연막(15) 및 질화물 절연막(29)의 내측에, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)이 제공되어 있다. 따라서, 외부로부터 산화물 반도체막(19a)으로 물, 또는 수소가 이동하는 것을 저감시킬 수 있다.
도전막(31)은 투광성을 갖는 도전막을 이용한다. 투광성을 갖는 도전막은 산화 텅스텐을 포함하는 인듐 산화물막, 산화 텅스텐을 포함하는 인듐 아연 산화물막, 산화 티탄을 포함하는 인듐 산화물막, 산화 티탄을 포함하는 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라고 나타냄)막, 인듐 아연 산화물막, 산화 규소를 첨가한 인듐 주석 산화물막 등이 있다.
또한, 도전막(31)은 빗살 형상이나, 슬릿(31b)을 갖는 형상으로 해도 좋다. 그 경우의 단면도를 도 29에 나타낸다. 도전막(31)을 이러한 레이아웃으로 함으로써, IPS 모드나 FFS 모드로 액정을 구동할 수 있다. 일례로서 도전막(31)에 슬릿(31b)을 제공한 경우의 상면도를 도 30에 나타낸다. 또한, 도전막(31)의 레이아웃 형상에 따라, VA 모드로 액정을 구동할 수도 있다.
다음에, 도 3에 나타내는 트랜지스터(102) 및 용량 소자(105)의 제작 방법에 대하여, 도 4 내지 도 7을 이용하여 설명한다.
도 4의 (A)에 도시한 바와 같이, 기판(11) 위에 도전막(13)이 되는 도전막(12)을 형성한다. 도전막은 스퍼터링법, CVD법, 증착법 등에 의해 형성한다.
여기에서는, 기판(11)으로서 유리 기판을 이용한다. 또한, 도전막(12)으로서 두께 100 nm의 텅스텐막을 스퍼터링법에 의해 형성한다.
다음에, 도전막(12) 위에, 제 1 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(12)의 일부를 에칭하고, 도 4의 (B)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극으로서 기능하는 도전막(13)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
여기에서는, 드라이 에칭법에 의해 텅스텐막을 에칭하여, 게이트 전극으로서 기능하는 도전막(13)을 형성한다.
다음에, 도 4의 (C)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13) 위에, 질화물 절연막(15)과, 후에 산화물 절연막(17)이 되는 산화물 절연막(16)을 형성한다. 다음에, 산화물 절연막(16) 위에, 후에 산화물 반도체막(19a), 도전성을 갖는 막(19b)이 되는 산화물 반도체막(18)을 형성한다.
질화물 절연막(15) 및 산화물 절연막(16)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
여기에서는, 실란, 질소, 및 암모니아를 원료 가스로 한 플라즈마 CVD법을 이용하여, 질화물 절연막(15)으로서 두께 300 nm의 질화 실리콘막을 형성한다.
산화물 절연막(16)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
산화물 절연막(16)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
여기에서는, 실란 및 일산화 이질소를 원료 가스로 한 플라즈마 CVD법을 이용하여, 산화물 절연막(16)으로서 두께 50 nm의 산화 질화 실리콘막을 형성한다.
산화물 반도체막(18)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션(laser ablation)법 등을 이용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높임으로써, 후술하는 CAAC-OS가 형성되기 쉽기 때문에 바람직하다.
또한, 타겟은 형성하는 산화물 반도체막의 조성에 맞추어, 적절히 선택하면 좋다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
여기에서는, In-Ga-Zn 산화물(이하, IGZO라고 나타냄) 타겟(In：Ga：Zn = 1：1：1)을 이용한 스퍼터링법에 의해, 산화물 반도체막으로서 두께 35 nm의 In-Ga-Zn 산화물막을 형성한다.
다음에, 산화물 반도체막(18) 위에, 제 2 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭함으로써, 도 4의 (D)에 도시한 바와 같은, 소자 분리된 산화물 반도체막(19a, 19c)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는, 산화물 반도체막 위에 마스크를 형성하여, 습식 에칭법에 의해 산화물 반도체막(18)의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(19a, 19c)을 형성한다.
다음에, 도 5의 (A)에 도시한 바와 같이, 후에 도전막(21a, 21b, 21c)이 되는 도전막(20)을 형성한다.
도전막(20)은 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다.
여기에서는, 두께 50 nm의 텅스텐막 및 두께 300 nm의 구리막을 순차로 스퍼터링법에 의해 적층한다.
다음에, 도전막(20) 위에 제 3 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(20)을 에칭하고, 도 5의 (B)에 도시한 바와 같이, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)과, 용량선으로서 기능하는 도전막(21c)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는, 구리막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 이용하여 텅스텐막 및 구리막을 에칭하여, 도전막(21a, 21b, 21c)를 형성한다. 또한, 습식 에칭법을 이용하여 구리막을 에칭한다. 다음에, SF6를 이용한 드라이 에칭법에 의해, 텅스텐막을 에칭함으로써, 이 에칭에서, 구리막의 표면에 불화물이 형성된다. 이 불화물에 의해, 구리막으로부터의 구리 원소의 확산이 저감되어, 산화물 반도체막(19a)에서의 구리 농도를 저감시킬 수 있다.
다음에, 도 5의 (C)에 도시한 바와 같이, 산화물 반도체막(19a, 19c), 및 도전막(21a, 21b, 21c) 위에, 후에 산화물 절연막(23)이 되는 산화물 절연막(22), 및 후에 산화물 절연막(25)이 되는 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(22)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(22)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(22) 및 산화물 절연막(24)에서의 계면의 대기 성분에 유래한 불순물 농도를 저감시킬 수 있음과 동시에, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(19a)으로 이동시키는 것이 가능하고, 산화물 반도체막(19a)의 산소 결손량을 저감시킬 수 있다.
산화물 절연막(22)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(22)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
상기 조건을 이용함으로써, 산화물 절연막(22)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 산화물 절연막(22)을 형성함으로써, 후에 형성하는 산화물 절연막(25)의 형성 공정에서, 산화물 반도체막(19a)에 대한 대미지를 저감시킬 수 있다.
또한, 산화물 절연막(22)은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상기 성막 조건에서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 산화물 절연막(22)으로서 산소가 투과하여, 치밀하고, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에서 0.5 중량%의 불화 수소산을 이용한 경우의 에칭 속도가 10 nm/분 이하, 바람직하게는 8 nm/분 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 가열을 하면서 산화물 절연막(22)을 형성하기 때문에, 상기 공정에서 산화물 반도체막(19a)에 포함되는 수소, 물 등을 이탈시킬 수 있다. 산화물 반도체막(19a)에 포함되는 수소는 플라즈마 중에서 발생한 산소 라디칼과 결합하여, 물이 된다. 산화물 절연막(22)의 성막 공정에서 기판이 가열되어 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은 산화물 반도체막으로부터 이탈된다. 즉, 플라즈마 CVD법에 의해 산화물 절연막(22)을 형성함으로써, 산화물 반도체막(19a)에 포함되는 물 및 수소의 함유량을 저감시킬 수 있다.
또한, 산화물 절연막(22)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(19a)이 노출된 상태에서의 가열 시간이 적고, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 이탈량을 저감시킬 수 있다. 즉, 산화물 반도체막 중에 포함되는 산소 결손량을 저감시킬 수 있다.
여기에서는, 산화물 절연막(22)으로서 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 150 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50 nm의 산화 질화 실리콘막을 형성한다. 상기 조건에 의해, 산소가 투과하는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하 로 유지하고, 처리실에 원료 가스를 도입하여, 처리실 내의 압력을 100 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 더욱 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되어, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24) 중에서의 산소 함유량이 화학량론비보다 많아진다. 한편, 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의해 막 중의 산소의 일부가 이탈된다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(19a) 위에 산화물 절연막(22)이 제공되어 있다. 이 때문에, 산화물 절연막(24)의 형성 공정에서, 산화물 절연막(22)이 산화물 반도체막(19a)의 보호막이 된다. 이 결과, 산화물 반도체막(19a)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 이용하여 산화물 절연막(24)을 형성할 수 있다.
여기에서는, 산화물 절연막(24)으로서 유량 200 sccm의 실란 및 유량 4000 sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400 nm의 산화 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25 W/cm2이다.
또한, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성할 때, 도전막의 에칭에 의해, 산화물 반도체막(19a)은 대미지를 받아, 산화물 반도체막(19a)의 백 채널(산화물 반도체막(19a)에서, 게이트 전극으로서 기능하는 도전막(13)과 대향하는 면과 반대측의 면)측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 상기 백 채널측에 생긴 산소 결손을 수복할 수 있다. 이것에 의해, 산화물 반도체막(19a)에 포함되는 결함을 저감시킬 수 있기 때문에, 트랜지스터(102)의 신뢰성을 향상시킬 수 있다.
다음에, 산화물 절연막(24) 위에, 제 4 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 산화물 절연막(22) 및 산화물 절연막(24)의 일부를 에칭하여, 도 5의 (D)에 나타낸 바와 같이, 산화물 절연막(23) 및 산화물 절연막(25)을 형성한다. 이 후, 마스크를 제거한다.
상기 공정에서, 드라이 에칭법에 의해, 산화물 절연막(22) 및 산화물 절연막(24)을 에칭하는 것이 바람직하다. 이 결과, 산화물 반도체막(19c)은 에칭 처리에서 플라즈마에 노출되기 때문에, 산화물 반도체막(19c)의 산소 결손을 증가시키는 것이 가능하다.
또한, A-B의 단면도에 나타낸 바와 같이, 채널 길이 방향에서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치하도록, 또한, C-D의 단면도에 나타낸 바와 같이, 채널 폭 방향에서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치하도록, 산화물 절연막(22) 및 산화물 절연막(24)을 각각 에칭한다. 이 결과, 분리된 산화물 절연막(23) 및 산화물 절연막(25)을 형성할 수 있다. 또한, 산화물 절연막(22) 및 산화물 절연막(24)의 에칭과 함께, 산화물 절연막(16)의 일부도 에칭되어 산화물 절연막(17)이 형성된다. 이 결과, 질화물 절연막(15)이 노출된다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
이 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한정하여, 기판의 변형점 이상의 온도로 열 처리를 행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
상기 가열 처리에 의해, 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감시킬 수 있다.
또한, 산화물 절연막(23) 및 산화물 절연막(25)에 물, 수소 등이 포함되는 경우, 질화물 절연막(29)을 형성한 후에, 가열 처리를 행하면 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등이 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)에 결함이 생기게 된다. 그러나, 상기 가열에 의해, 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등을 이탈시키는 것이 가능하고, 트랜지스터(102)의 전기 특성의 편차를 저감시킴과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을 산화물 절연막(22) 위에 형성함으로써, 산화물 반도체막(19a)으로 산소를 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감시키는 것이 가능하기 때문에, 상기 가열 처리를 행하지 않아도 좋다.
또한, 상기 가열 처리는 도 5의 (C)에 도시하는 산화물 절연막(22) 및 산화물 절연막(24)을 형성한 후에 행하여도 좋지만, 도 5의 (D)에 도시하는 산화물 절연막(23) 및 산화물 절연막(25)을 형성한 후의 가열 처리가 산화물 반도체막(19c)으로 산소가 이동하지 않음과 동시에, 산화물 반도체막(19c)이 노출되어 있기 때문에 산화물 반도체막(19c)으로부터 산소가 이탈되어, 산소 결손이 형성된다. 이 결과, 후에 형성되는 도전성을 갖는 막(19b)의 도전성을 보다 높이는 것이 가능하기 때문에, 바람직하다.
여기에서는, 질소 및 산소의 혼합 가스 분위기에서, 350℃, 1시간의 가열 처리를 행한다.
다음에, 도 6의 (A)에 도시한 바와 같이, 질화물 절연막(15), 산화물 반도체막(19c), 산화물 절연막(17), 산화물 절연막(23), 산화물 절연막(25), 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 도전막(21c) 위에 금속막(26)을 형성한다.
금속막(26)은 산화됨으로써, 투광성을 갖고, 또한 산소의 투과성이 낮은 금속 산화물막이 되는 금속막 또는 질화 금속막을 이용하는 것이 바람직하고, 대표적으로는, 알루미늄, 갈륨, 이트륨, 하프늄, 티탄, 탄탈, 질화 탄탈 등을 이용한다. 또한, 금속막(26)은 스퍼터링법, 증착법 등에 의해 형성한다.
금속막(26)의 두께는 0.5 nm 이상 50 nm 이하, 평균 막 두께가 2 nm 이상 10 nm 이하인 것이 바람직하다. 금속막(26)을 상기 두께로 함으로써, 후의 산소 도입 처리에서, 금속막(26)의 전부를 산화할 수 있다. 또한, 상기 공정에서, 산화물 절연막(23) 및 산화물 절연막(25)의 하나 이상에 산소를 도입할 수 있다.
다음에, 금속막(26)에 산소 O*를 도입하여, 금속막(26)을 산화함으로써, 도 6의 (B)에 도시한 바와 같이, 금속 산화물막(26a)을 형성한다. 예를 들면, 금속막(26)으로서 알루미늄을 이용하면, 금속 산화물막(26a)으로서는 산화 알루미늄막이 형성된다. 또한, 이때, 산소와 함께 질소를 도입하여, 금속 산화 질화물막을 형성해도 좋다.
금속막(26)에 산소를 도입하는 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 처리 등을 이용할 수 있다. 또한, 산소의 도입은 기판(11)의 전면(全面)을 한 번에 처리해도 좋고, 예를 들면, 선상(線狀)의 이온 빔을 이용해도 좋다. 선상의 이온 빔을 이용하는 경우에는, 기판(11) 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써, 금속막(26) 전면에 산소를 도입할 수 있다. 또한, 산소의 도입 처리는 가열을 하면서 행하여도 좋다.
또한, 금속막(26)에 도입되는 산소의 대표예로서는, 산소 라디칼, 오존, 산소 원자 이온 등이 있다. 또한, 산소는 산소를 포함하는 가스에 의해 생성하는 것이 가능하고, 산소를 포함하는 가스의 대표예로서는, 산소 가스, 일산화 이질소 가스, 이산화 질소 가스, 오존 가스, 수증기, 산소 및 수소의 혼합 가스 등이 있다. 또한, 상기 산소를 포함하는 가스와 함께, 질소, 희가스 등의 불활성 가스를 도입해도 좋다.
또한, 이온 주입법으로 산소의 도입을 행하는 경우, 산소의 도스량은 1×1013 ions/cm2 이상 5×1016 ions/cm2 이하로 하는 것이 바람직하다. 이러한 도스량으로 함으로써, 산화물 절연막(23) 또는 산화물 절연막(25)에, 산소의 함유량을 더욱 높일 수 있다.
또한, 플라즈마 처리로 산소의 도입을 행하는 경우는, 산소 플라즈마 중의 산소를 금속막(26)에 도입한다. 플라즈마 처리에서의 산소의 도입은 플라즈마 CVD 장치, 드라이 에칭 장치 등의 플라즈마 처리 장치를 이용할 수 있다. 또한, 플라즈마 처리 장치를 이용하는 경우, 기판(11)이 탑재되는 지지대 또는 전극에 바이어스를 인가하는 것이 바람직하다. 이 결과, 에너지를 갖는 산소, 대표적으로는 산소 분자 이온, 산소 원자 이온 등을 기판(11)측으로 끌어들일 수 있고, 금속막(26)에 도입되는 산소량을 보다 증가시킬 수 있다.
또한, 플라즈마 처리로 산소의 도입을 행하는 경우, μ파로 산소를 여기하여, 고밀도인 산소 플라즈마를 발생시킴으로써, 금속막(26)의 산화를 촉진하여, 치밀한 금속 산화물막(26a)을 형성함과 동시에, 산화물 절연막(23) 및 산화물 절연막(25)의 하나 이상에 산소 도입량을 증가시킬 수 있다. 또한, μ파로 산소를 여기하여, 고밀도인 산소 플라즈마를 발생시키는 경우, 산소의 도입은 산화물 반도체막(19a), 산화물 반도체막(19c), 산화물 절연막(23), 및 산화물 절연막(25)으로부터 산소가 이탈되지 않는 온도, 대표적으로는 250℃ 이하, 바람직하게는 200℃ 이하에서 행하는 것이 바람직하다.
또한, 플라즈마 처리로 금속막(26)에 산소의 도입을 행함으로써, 스루풋(throughput)을 향상시킬 수 있다.
기판(11) 위에 형성된 금속막(26)에 산소를 도입함으로써, 금속 산화물막(26a)을 형성하기 때문에, 금속 산화물막(26a)의 형성 공정에서, 파티클의 발생을 막는 것이 가능하고, 수율을 높이는 것이 가능하다. 또한, 스퍼터링법을 이용하여 금속막을 형성한 후, 이 금속막에 산소를 도입함으로써 금속 산화물막을 형성하기 때문에, 양산성이 높아짐과 동시에, 대면적 기판을 이용하여 반도체 장치를 제작하는 것이 가능하다.
이 후, 가열 처리를 행하여도 좋다. 상기 가열 처리에 의해, 금속 산화물막(26a)의 금속 원자와 산소의 결합을 보다 강고하게 하는 것이 가능하고, 후의 가열 처리에서, 산화물 절연막(22) 및 산화물 절연막(24)으로부터의 산소 이탈을 억제할 수 있다. 이때의 가열 온도는 300℃ 이상 500℃ 이하, 바람직하게는 400℃ 이상 450℃ 이하로 한다.
다음에, 도 6의 (B)에 도시한 바와 같이, 금속 산화물막(26a) 위에, 후에 질화물 절연막(29)이 되는 질화물 절연막(28)을 형성한다.
질화물 절연막(28)은 스퍼터링법, CVD법 등에 의해 형성한다.
또한, 산화물 반도체막(19c)이 도전성을 갖는 막(19b)이 된다. 또한, 질화물 절연막(28)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하면, 질화 실리콘막에 포함되는 수소가 산화물 반도체막(19c)으로 확산되기 때문에, 보다 도전성을 갖는 막(19b)을 형성할 수 있다.
여기에서는, 플라즈마 CVD 장치의 처리실에 유량 50 sccm의 실란, 유량 5000 sccm의 질소, 및 유량 100 sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100 Pa, 기판 온도를 350℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 1000 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 질화물 절연막(28)으로서, 두께 50 nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1 W/cm2이다.
다음에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 또한, 상기 가열 처리에서, 산화물 절연막(23) 및 산화물 절연막(25) 위에 금속 산화물막(27)이 제공되어 있기 때문에, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소를 효율적으로 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)의 산소 결손을 저감시킬 수 있다. 이 결과, 문턱 전압의 마이너스 시프트를 저감시킬 수 있다. 또한, 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 상기 가열 처리에서, 질화물 절연막(28)에 수소가 포함되는 경우, 질화물 절연막(28)에 포함되는 수소가 도전성을 갖는 막(19b)으로 이동하여, 도전성을 갖는 막(19b)의 도전성이 더욱 높아지기 때문에 바람직하다.
다음에, 질화물 절연막(28) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 금속 산화물막(26a) 및 질화물 절연막(28)을 에칭하여, 도 6의 (C)에 도시한 바와 같이, 개구부(41)을 갖는 금속 산화물막(27) 및 질화물 절연막(29)을 형성한다.
다음에, 도 7의 (A)에 도시한 바와 같이, 도전막(21b) 및 질화물 절연막(29) 위에, 후에 도전막(31)이 되는 도전막(30)을 형성한다.
도전막(30)은 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한다.
다음에, 도전막(30) 위에, 제 6 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(30)의 일부를 에칭하여, 도 7의 (B)에 도시한 바와 같이, 도전막(31)을 형성한다. 이 후, 마스크를 제거한다.
이상의 공정에 의해, 트랜지스터(102)를 제작함과 동시에, 용량 소자(105)를 제작할 수 있다.
본 실시형태에서는, 금속막을 형성한 후, 이 금속막에 산소를 도입함으로써 금속 산화물막을 형성하기 때문에, 파티클의 발생을 막으면서 금속 산화물막을 형성할 수 있다. 따라서, 높은 수율로 반도체 장치를 제작할 수 있다.
또한, 실시형태에 나타내는 트랜지스터는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막 위에, 산소의 투과성이 낮은 금속 산화물막을 가지기 때문에, 산화물 절연막에 포함되는 산소가 외부로 확산되는 것을 막는 것이 가능하다. 이 결과, 산화물 절연막에 포함되는 산소를 효율적으로 산화물 반도체막으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감시킬 수 있다.
또한, 복수의 질화물 절연막의 내측에 산화물 반도체막이 포함된다. 따라서, 외부로부터 산화물 반도체막으로 물, 수소 등이 이동되는 것이 질화물 절연막에 의해 방지된다. 이 결과, 산화물 반도체막에 포함되는 물, 수소 등의 함유량을 저감시킬 수 있다.
이상으로부터, 노멀리 오프 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 경시 변화나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 저감된 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치의 소자 기판은 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 가지기 때문에, 용량 소자는 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
상기로부터, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
＜변형예 1＞
여기서, 실시형태 1에 나타내는 금속 산화물막(27)의 변형예에 대하여, 도 8을 이용하여 설명한다.
도 8은 화소(103)의 상면도이며, 트랜지스터(102)의 구성을 파선으로 나타내고, 금속 산화물막(27)을 해칭을 이용하여 나타낸다.
도 8의 (A)에 도시한 바와 같이, 금속 산화물막(27)은, 화소(103) 전면에 형성할 수 있다. 이 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가 외부로 이동하는 것을 막는 것이 가능하다. 이 결과, 산화물 반도체막(19a)의 산소 결손을 저감시키는 것이 가능하다.
또는, 도 8의 (B)에 도시한 바와 같이, 화소(103)에서, 분리된 금속 산화물막(27a, 27b)이 형성되어도 좋다. 도 6의 (A)에 도시하는 공정으로 형성하는 금속막(26)의 막 두께를 얇게 함으로써, 분리된 금속 산화물막(27a, 27b)을 형성할 수 있다. 또는, 화소(103) 전면에 금속 산화물막을 형성한 후, 금속 산화물막의 일부를 제거함으로써, 분리된 금속 산화물막(27a, 27b)을 형성할 수 있다.
또한, 분리된 금속 산화물막은 도 8의 (B)에 도시하는 금속 산화물막(27b)과 같이, 적어도, 트랜지스터(102) 위에 제공되는 것이 바람직하다. 이 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가 외부로 이동하는 것을 막는 것이 가능하다. 이 결과, 산화물 반도체막(19a)의 산소 결손을 저감시키는 것이 가능하다.
또한, 분리된 금속 산화물막은 도 8의 (B)에 도시하는 금속 산화물막(27a)과 같이, 용량 소자(105)가 되는 영역 전면에 형성되는 것이 바람직하다. 이 결과, 각 용량 소자(105)의 전하 용량의 편차를 저감하는 것이 가능하다.
또한, 여기에서는, 화소(103)의 상면도를 이용하여 금속 산화물막(27)을 설명했지만, 구동 회로 위에서도 같은 형상의 금속 산화물막을 형성하는 것이 가능하다.
＜변형예 2＞
실시형태 1에 나타내는 반도체 장치의 변형예를 도 9에 나타낸다.
도 9에 나타내는 반도체 장치는, 도 3에 나타내는 반도체 장치와 비교하여, 금속 산화물막(27) 및 질화물 절연막(29)의 형성 순서가 다르다. 즉, 질화물 절연막(15), 산화물 절연막(17), 도전성을 갖는 막(19b), 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 도전막(21c), 산화물 절연막(23), 및 산화물 절연막(25) 위에 질화물 절연막(29)이 형성되고, 질화물 절연막(29) 위에 금속 산화물막(27)이 형성된다. 또한, 화소 전극으로서 기능하는 도전막(31)은 금속 산화물막(27) 위에 형성된다.
도 9에 나타내는 반도체 장치에서, 용량 소자(105)에 포함되는 도전성을 갖는 막(19b)은 질화물 절연막(29)과 접촉한다. 또한, 도전성을 갖는 막(19b)과 금속 산화물막(27)의 사이에 질화물 절연막(29)을 가진다. 따라서, 금속 산화물막(27)을 형성하는 공정에서 행해지는 산소 도입 공정에 있어서, 도전성을 갖는 막(19b)에 도입되는 산소량을 저감시킬 수 있다. 이 결과, 도전성을 갖는 막(19b)의 도전성을 더욱 높일 수 있다.
또한, 금속 산화물막(27)을 형성하는 공정에서 행해지는 산소 도입 공정에 있어서, 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 및 도전막(21c)이 질화물 절연막(29)에 덮여 있기 때문에, 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 및 도전막(21c)의 산화를 막는 것이 가능하다. 이 결과, 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 및 도전막(21c)의 저항값의 증가를 억제하는 것이 가능하다.
이 결과, 대면적 기판을 이용하여 형성되는 반도체 장치에서, 배선 지연을 저감시키는 것이 가능하다.
＜변형예 3＞
실시형태 1에 나타내는 반도체 장치의 변형예를 도 10에 나타낸다.
도 10에 나타내는 반도체 장치는 도 3에 나타내는 반도체 장치와 비교하여, 금속 산화물막(27)이 기판(11) 위 전면에 형성되지 않고, 트랜지스터(102) 위에만 형성되어 있는 점이 다르다.
이러한 반도체 장치는 도 5의 (C)에서, 산화물 절연막(24)을 형성한 후, 도 6의 (A)에 도시하는 바와 같은 금속막(26)을 형성한다. 다음에, 이 금속막(26)에 산소를 도입하여, 금속 산화물막(26a)을 산화물 절연막(24) 위에 형성한다.
다음에, 금속 산화물막 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 산화물 절연막(22), 산화물 절연막(24), 및 금속 산화물막(26a)을 에칭함으로써, 도 10에 나타내는 바와 같은, 산화물 절연막(23), 산화물 절연막(25), 및 금속 산화물막(27)을 형성할 수 있다.
이 후, 질화물 절연막(29), 도전막(31)을 형성한다.
도 10에 나타내는 반도체 장치에서, 트랜지스터(102) 위에 금속 산화물막(27)이 형성되기 때문에, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감시키는 것이 가능하다. 이 결과, 산화물 절연막에 포함되는 산소를 효율적으로 산화물 반도체막으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감시킬 수 있다.
＜변형예 4＞
실시형태 1에 나타내는 반도체 장치의 변형예를 도 11에 나타낸다.
도 11에 나타내는 반도체 장치는, 도 3에 나타내는 반도체 장치와 비교하여, 산화물 절연막(25)이 형성되어 있지 않은 점이 다르다. 또한, 여기에서는, 산화물 절연막(25)이 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다고 설명한다.
이러한 반도체 장치는 도 5의 (C)에서, 산화물 절연막(22)을 형성한 후, 산화물 절연막(22) 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여, 산화물 절연막(22)을 에칭함으로써, 도 5의 (D)에 도시하는 바와 같은 산화물 절연막(23)을 형성할 수 있다. 다음에, 도 6의 (A) 이후의 공정을 거쳐, 금속 산화물막(27), 질화물 절연막(29), 도전막(31)을 형성한다.
도 11에 나타내는 반도체 장치에 있어서, 산화물 절연막(23) 위에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이 형성되지 않는다. 그러나, 금속 산화물막(27)을 형성하는 공정의 금속막(26)에 산소를 도입하는 공정에서, 금속막(26)과 마찬가지로, 산화물 절연막(23)에 산소를 도입하는 것이 가능하다. 이 결과, 산화물 절연막(23)에 도입된 산소를 산화물 반도체막(19a)으로 이동시킴으로써, 산화물 반도체막(19a)의 산소 결손을 저감시키는 것이 가능하다. 또한, 산화물 반도체막(19a)이 금속 산화물막(27)과 접촉하면, 계면에 결함 준위가 형성되지만, 본 변형예에서는 산화물 반도체막(19a) 위에 산화물 절연막(23)이 형성되기 때문에, 계면에서의 결함 준위를 저감시킬 수 있다. 이 결과, 트랜지스터의 문턱 전압의 변동을 저감시키는 것이 가능하다.
＜변형예 5＞
실시형태 1에 나타내는 반도체 장치의 변형예를 도 12에 나타낸다.
여기에서는, 도 3에 나타내는 반도체 장치와 비교하여, 산화물 반도체막의 결함량을 더욱 저감시킬 수 있는 트랜지스터를 갖는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 변형예로 설명하는 트랜지스터는 도 3에 나타내는 반도체 장치와 비교하여, 산화물 반도체막을 복수 갖는 다층막이 제공되어 있는 점이 다르다.
도 12에, 반도체 장치가 갖는 소자 기판의 단면도를 나타낸다. 도 12는 도 2의 일점 쇄선 A-B, C-D간의 단면도이다.
도 12의 (A)에 도시하는 트랜지스터(102a)는 질화물 절연막(15) 및 산화물 절연막(17)을 통하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 다층막(37a)과, 다층막(37a)에 접촉하는 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 질화물 절연막(15) 및 산화물 절연막(17), 다층막(37a), 및 한쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는, 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(27), 및 질화물 절연막(29)이 형성된다.
도 12의 (A)에 도시하는 용량 소자(105b)는 산화물 절연막(17) 위에 형성되는 다층막(37b)과, 다층막(37b)에 접촉하는 금속 산화물막(27)과, 금속 산화물막(27)에 접촉하는 질화물 절연막(29)과, 질화물 절연막(29)에 접촉하는 도전막(31)을 가진다. 또한, 다층막(37b)은 용량 배선으로서 기능하는 도전막(21c)과 접촉한다.
본 실시형태에 나타내는 트랜지스터(102b)에서, 다층막(37a)은 산화물 반도체막(19a) 및 산화물 반도체막(39a)을 가진다. 즉, 다층막(37a)은 2층 구조이다. 또한, 산화물 반도체막(19a)의 일부가 채널 영역으로서 기능한다. 또한, 산화물 반도체막(39a)에 접촉하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접촉하도록 산화물 절연막(25)이 형성되어 있다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23)과의 사이에, 산화물 반도체막(39a)이 제공되어 있다.
산화물 반도체막(39a)은 산화물 반도체막(19a)을 구성하는 원소의 일종 이상으로 구성되는 산화물막이다. 따라서, 산화물 반도체막(19a)과 산화물 반도체막(39a)과의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(39a)은, 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)이며, 또한 산화물 반도체막(19a)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(39a)의 전도대의 하단의 에너지와 산화물 반도체막(19a)의 전도대의 하단의 에너지와의 차가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 즉, 산화물 반도체막(39a)의 전자 친화력과 산화물 반도체막(19a)의 전자 친화력과의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다.
산화물 반도체막(39a)은 In을 포함함으로써, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물 반도체막(39a)으로서 Al, Ga, Y, Zr, La, Ce, 또는 Nd를 In보다 높은 원자수비로 가짐으로써 이하의 효과를 갖는 경우가 있다. (1) 산화물 반도체막(39a)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(39a)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물의 확산을 저감시킨다. (4) 산화물 반도체막(19a)과 비교하여, 절연성이 높아진다. (5) Al, Ga, Y, Zr, La, Ce, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, 산소 결손이 생기기 어려워진다.
산화물 반도체막(39a)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, In과 M의 원자수 비율은 바람직하게는, In이 50 atomic% 미만, M이 50 atomic% 이상, 더욱 바람직하게는, In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(19a)과 비교하여, 산화물 반도체막(39a)에 포함되는 M(Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(19a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(39a)을 In：M：Zn = x1：y1：z1[원자수비], 산화물 반도체막(19a)을 In：M：Zn = x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크고, 보다 바람직하게는, y1/x1이 y2/x2보다 3배 이상 크다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(19a)을 성막하기 위해 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：M：Zn = x1：y1：z1로 하면, x1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이며, z1/y1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(19a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：1：1, In：M：Zn = 1：1：1.2, In：M：Zn = 3：1：2 등이 있다.
산화물 반도체막(39a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 경우, 산화물 반도체막(39a)을 성막하기 위해 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：M：Zn = x2：y2：z2로 하면, x2/y2＜x1/y1이며, z2/y2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(39a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：3：2, In：M：Zn = 1：3：4, In：M：Zn = 1：3：6, In：M：Zn = 1：3：8 등이 있다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(39a)은 후에 형성하는 산화물 절연막(25)을 형성할 때의, 산화물 반도체막(19a)에 대한 대미지 완화막으로서도 기능한다.
산화물 반도체막(39a)의 두께는, 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm로 한다.
또한, 산화물 반도체막(39a)은 산화물 반도체막(19a)과 마찬가지로, 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS, 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(39a)은 예를 들면 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은 예를 들면, 원자 배열이 무질서하고, 결정 성분을 갖지 않다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a) 각각에 있어서, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 및 단결정 구조의 영역의 2종 이상을 갖는 혼합막을 구성해도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조인 경우가 있다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층된 적층 구조를 갖는 경우가 있다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)은 각 막을 단지 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 막의 사이에 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약, 적층된 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 사이에 불순물이 혼재하고 있다면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩되거나 혹은 재결합하여, 소멸하게 된다.
연속 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체막에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10-7 Pa 내지 1×10-4 Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않게 해 두는 것이 바람직하다.
또한, 다층막(37a) 대신에, 도 12의 (B)에 도시하는 트랜지스터(102c)와 같이, 다층막(38a)을 가져도 좋다.
또한, 다층막(37b) 대신에, 도 12의 (B)에 도시하는 용량 소자(105c)와 같이, 다층막(38b)을 가져도 좋다.
다층막(38a)은 산화물 반도체막(49a), 산화물 반도체막(19a), 및 산화물 반도체막(39a)을 가진다. 다층막(38b)은 도전성을 갖는 막(49b), 도전성을 갖는 막(19b), 및 도전성을 갖는 막(39b)를 가진다. 즉, 다층막(38a, 38b)은 3층 구조이다. 또한, 다층막(38a)에 있어서, 산화물 반도체막(19a)이 채널 영역으로서 기능한다.
또한, 산화물 절연막(17) 및 산화물 반도체막(49a)이 접촉한다. 즉, 산화물 절연막(17)과 산화물 반도체막(19a)과의 사이에 산화물 반도체막(49a)이 제공되어 있다.
또한, 다층막(38a) 및 산화물 절연막(23)이 접촉한다. 또한, 산화물 반도체막(39a) 및 산화물 절연막(23)이 접촉한다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23)과의 사이에, 산화물 반도체막(39a)이 제공되어 있다.
산화물 반도체막(49a)은 산화물 반도체막(39a)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
산화물 반도체막(49a)은 산화물 반도체막(19a)보다 막 두께가 작으면 바람직하다. 산화물 반도체막(49a)의 두께를 1 nm 이상 5 nm 이하, 바람직하게는 1 nm 이상 3 nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감시키는 것이 가능하다.
본 실시형태에 나타내는 트랜지스터는 산화물 반도체막(19a) 및 산화물 절연막(23)의 사이에, 산화물 반도체막(39a)이 제공되어 있다. 이 때문에, 산화물 반도체막(39a)과 산화물 절연막(23)의 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 상기 트랩 준위와 산화물 반도체막(19a)과의 사이에는 거리가 있다. 이 결과, 산화물 반도체막(19a)을 흐르는 전자가 트랩 준위에 포획되기 어렵고, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 되어 버린다. 이 결과, 트랜지스터의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체막(19a)과 트랩 준위와의 사이에 거리가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감시키는 것이 가능하고, 문턱 전압의 변동을 저감시킬 수 있다.
또한, 산화물 반도체막(39a)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(19a)으로 이동하는 불순물량을 저감시키는 것이 가능하다. 또한, 산화물 반도체막(39a)은 산소 결손을 형성하기 어렵다. 따라서, 산화물 반도체막(19a)에서의 불순물 농도 및 산소 결손량을 저감시키는 것이 가능하다.
또한, 산화물 절연막(17)과 산화물 반도체막(19a)과의 사이에, 산화물 반도체막(49a)이 제공되어 있고, 산화물 반도체막(19a)과 산화물 절연막(23)과의 사이에, 산화물 반도체막(39a)이 제공되어 있기 때문에, 산화물 반도체막(49a)과 산화물 반도체막(19a)과의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도, 또는 산화물 반도체막(39a)과 산화물 반도체막(19a)과의 계면 근방에서의 실리콘이나 탄소의 농도를 저감시킬 수 있다.
이러한 구조를 갖는 트랜지스터(102c)는 산화물 반도체막(32)을 포함하는 다층막(38a)에서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시키는 것이 가능하고, 대표적으로는, 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동량이 적고, 신뢰성이 높다.
＜트랜지스터의 밴드 구조＞
다음에, 도 12의 (A)에 도시하는 트랜지스터(102b)에 제공되는 다층막(37a), 및 도 12의 (B)에 도시하는 트랜지스터(102c)에 제공되는 다층막(38a)의 밴드 구조에 대하여, 도 13을 이용하여 설명한다.
여기에서는, 예로서 산화물 반도체막(19a)으로서 에너지 갭이 3.15 eV인 In-Ga-Zn 산화물을 이용하고, 산화물 반도체막(39a)으로서 에너지 갭이 3.5 eV인 In-Ga-Zn 산화물을 이용한다. 에너지 갭은 분광 타원 해석기(HORIBA JOBIN YVON S.A.S., UT-300)를 이용하여 측정할 수 있다.
산화물 반도체막(19a) 및 산화물 반도체막(39a)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 8 eV 및 8.2 eV 이다. 또한, 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraｖiolet Photoelectron Spectroscopy) 장치(ULVAC-PHI, Inc., VersaProbe)를 이용하여 측정할 수 있다.
따라서, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.85 eV 및 4.7 eV였다.
도 13의 (A)는 다층막(37a)의 밴드 구조의 일부를 모식적으로 나타낸다. 여기에서는, 다층막(37a)에 산화 실리콘막을 접촉하여 제공한 경우에 대하여 설명한다. 또한, 도 13의 (A)에 도시하는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(39a)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 도 12의 (A)에서 산화물 절연막(17)에 상당하고, EcI2는 도 12의 (A)에서 산화물 절연막(23)에 상당한다.
도 13의 (A)에 도시한 바와 같이, 산화물 반도체막(19a) 및 산화물 반도체막(39a)에서, 전도대 하단의 에너지는 장벽이 없고 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 산화물 반도체막(39a)은 산화물 반도체막(19a)과 공통의 원소를 포함하여, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 사이에, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 13의 (A)로부터, 다층막(37a)의 산화물 반도체막(19a)이 웰(우물)이 되고, 다층막(37a)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체막(19a)에 형성되는 것을 알 수 있다. 또한, 다층막(37a)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(19a)과 산화물 반도체막(39a)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 13의 (A)에 도시한 바와 같이, 산화물 반도체막(39a)과 산화물 절연막(23)과의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 반도체막(39a)이 제공됨으로써, 산화물 반도체막(19a)과 이 트랩 준위를 멀리할 수 있다. 단, EcS1과 EcS2의 에너지차가 작은 경우, 산화물 반도체막(19a)의 전자가 이 에너지차를 넘어 트랩 준위에 달하는 일이 있다. 트랩 준위에 전자가 포획됨으로써, 산화물 절연막 계면에 마이너스의 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1과 EcS2와의 에너지차를 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어 안정된 전기 특성이 되기 때문에 적합하다.
또한, 도 13의 (B)는 다층막(37a)의 밴드 구조의 일부를 모식적으로 나타내고, 도 13의 (A)에 도시하는 밴드 구조의 변형예이다. 여기에서는, 다층막(37a)에 산화 실리콘막을 접촉하여 제공한 경우에 대하여 설명한다. 또한, 도 13의 (B)에 도시하는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 도 12의 (A)에서 산화물 절연막(17)에 상당하고, EcI2는 도 12의 (A)에서 산화물 절연막(23)에 상당한다.
도 12의 (A)에 도시하는 트랜지스터에서, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 형성 시에 다층막(37a)의 상방, 즉 산화물 반도체막(39a)이 에칭되는 경우가 있다. 한편, 산화물 반도체막(19a)의 상면은 산화물 반도체막(39a)의 성막 시에 산화물 반도체막(19a)과 산화물 반도체막(39a)의 혼합층이 형성되는 경우가 있다.
예를 들면, 산화물 반도체막(19a)이 In：Ga：Zn = 1：1：1[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 3：1：2[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타겟으로 이용하여 성막한 산화물 반도체막이며, 산화물 반도체막(39a)이 In：Ga：Zn = 1：3：2[원자수비]의 In-Ga-Zn 산화물, In：Ga：Zn = 1：3：4[원자수비]의 In-Ga-Zn 산화물, 또는 In：Ga：Zn = 1：3：6[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타겟으로 이용하여 성막한 산화물 반도체막인 경우, 산화물 반도체막(19a)보다 산화물 반도체막(39a)의 Ga의 함유량이 많기 때문에, 산화물 반도체막(19a)의 상면에는 GaOx층 또는 산화물 반도체막(19a)보다 Ga를 많이 포함하는 혼합층이 형성될 수 있다.
따라서, 산화물 반도체막(39a)이 에칭된 경우에도, EcS1의 EcI2측의 전도대 하단의 에너지가 높아져, 도 13의 (B)에 도시하는 밴드 구조와 같이 되는 경우가 있다.
도 13의 (B)에 도시하는 밴드 구조와 같이 되는 경우, 채널 영역의 단면 관찰 시에, 다층막(37a)은 산화물 단지 반도체막(19a)이라고만 외관상 관찰되는 경우가 있다. 그러나, 실질적으로는, 산화물 반도체막(19a) 위에는 산화물 반도체막(19a)보다 Ga를 많이 포함하는 혼합층이 형성되어 있기 때문에, 이 혼합층을 1.5번째의 층으로서 파악할 수 있다. 또한, 이 혼합층은 예를 들면, EDX 분석 등에 의해, 다층막(37a)에 함유하는 원소를 측정한 경우, 산화물 반도체막(19a)의 상방의 조성을 분석함으로써 확인할 수 있다. 예를 들면, 산화물 반도체막(19a)의 상방의 조성이 산화물 반도체막(19a) 중의 조성보다 Ga의 함유량이 많은 구성이 됨으로써 확인할 수 있다.
도 13의 (C)는 다층막(38a)의 밴드 구조의 일부를 모식적으로 나타낸다. 여기에서는, 다층막(38a)에 산화 실리콘막을 접촉하여 제공한 경우에 대하여 설명한다. 또한, 도 13의 (C)에 도시하는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(39a)의 전도대 하단의 에너지를 나타내고, EcS3은 산화물 반도체막(49a)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 도 12의 (B)에서 산화물 절연막(17)에 상당하고, EcI2는 도 12의 (B)에서 산화물 절연막(23)에 상당한다.
도 13의 (C)에 도시한 바와 같이, 산화물 반도체막(49a), 산화물 반도체막(19a), 및 산화물 반도체막(39a)에서, 전도대 하단의 에너지는 장벽이 없고 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은 산화물 반도체막(49a) 및 산화물 반도체막(39a)은 산화물 반도체막(19a)과 공통의 원소를 포함하고, 산화물 반도체막(19a) 및 산화물 반도체막(49a)의 사이에, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 13의 (C)로부터, 다층막(38a)의 산화물 반도체막(19a)이 웰(우물)이 되고, 다층막(38a)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체막(19a)에 형성되는 것을 알 수 있다. 또한, 다층막(38a)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(49a)과 산화물 반도체막(19a)과 산화물 반도체막(39a)이 연속 접합하고 있다고도 할 수 있다.
또한, 산화물 절연막(17), 산화물 반도체막(19a), 및 산화물 절연막(23)이 순차로 적층되는 경우, 산화물 반도체막(19a)과 산화물 절연막(23)과의 계면 근방, 산화물 반도체막(19a)과 산화물 절연막(17)과의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 도 13의 (C)에 도시한 바와 같이, 산화물 반도체막(39a), 산화물 반도체막(49a)이 제공됨으로써, 산화물 반도체막(19a)과 이 트랩 준위를 멀리할 수 있다. 단, EcS1과 EcS2와의 에너지차, 및 EcS1과 EcS3과의 에너지차가 작은 경우, 산화물 반도체막(19a)의 전자가 이 에너지차를 넘어 트랩 준위에 달하는 일이 있다. 트랩 준위에 전자가 포획됨으로써, 산화물 절연막 계면에 마이너스의 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1과 EcS2와의 에너지차, 및 EcS1과 EcS3과의 에너지차를, 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어 안정된 전기 특성이 되기 때문에 적합하다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
＜변형예 6＞
실시형태 1에 나타내는 반도체 장치의 변형예를 도 14에 나타낸다.
도 14에 나타내는 반도체 장치는, 도 3에 나타내는 반도체 장치와 비교하여, 질화물 절연막(29)이 형성되어 있지 않은 점이 다르다.
이러한 반도체 장치는 도 6의 (B)에서, 금속 산화물막(26a)을 형성한 후, 금속 산화물막(26a) 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여, 금속 산화물막(26a)을 에칭하여, 개구부(41)을 형성한다. 다음에, 도 7의 (A) 이후의 공정을 거쳐, 도전막(31)을 형성한다.
도 14에 나타내는 반도체 장치에서, 질화물 절연막(29)이 형성되어 있지 않다. 그러나, 도 5의 (D)에 도시하는 산화물 절연막(23) 및 산화물 절연막(25)을 형성하기 위한 에칭 공정에서 산화물 반도체막(19c)은 대미지를 받아 산소 결손이 형성된다. 이 결과, 산화물 반도체막(19c)은 도전성을 갖는 막(19b)이 된다.
이 결과, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극인 도전성을 갖는 막을 형성할 수 있다.
＜변형예 7＞
본 실시형태 1에 나타내는 트랜지스터에 제공되는 한쌍의 전극으로서 기능하는 도전막(21a, 21b)으로서 텅스텐, 티탄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈 단체 혹은 합금 등의 산소와 결합하기 쉬운 도전 재료를 이용할 수 있다. 이 결과, 산화물 반도체막(19a)에 포함되는 산소와 한쌍의 전극으로서 기능하는 도전막(21a, 21b)에 포함되는 도전 재료가 결합하여, 산화물 반도체막(19a)에서, 산소 결손 영역이 형성된다. 또한, 산화물 반도체막(19a)에 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성하는 도전 재료의 구성 원소의 일부가 혼입하는 경우도 있다. 이 결과, 산화물 반도체막(19a)에서, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)과 접촉하는 영역 근방에, 저저항 영역이 형성된다. 저저항 영역은 한쌍의 전극으로서 기능하는 도전막(21a, 21b)에 접촉하고, 또한 산화물 절연막(17)과 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 사이에 형성된다. 저저항 영역은 도전성이 높기 때문에, 산화물 반도체막(19a)과 한쌍의 전극으로서 기능하는 도전막(21a, 21b)과의 접촉 저항을 저감시키는 것이 가능하고, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
또한, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 상기 산소와 결합하기 쉬운 도전 재료와, 질화 티탄, 질화 탄탈, 루테늄 등의 산소와 결합하기 어려운 도전 재료와의 적층 구조로 해도 좋다. 이러한 적층 구조로 함으로써, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)과 산화물 절연막(23)의 계면에서, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 산화를 막는 것이 가능하고, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 고저항화를 억제하는 것이 가능하다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
＜변형예 8＞
본 실시형태 1에 나타내는 트랜지스터의 제작 방법에서, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성한 후, 산화물 반도체막(19a)을 산화 분위기에서 발생시킨 플라즈마에 노출시켜, 산화물 반도체막(19a)에 산소를 공급할 수 있다. 산화 분위기로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등의 분위기가 있다. 또한, 상기 플라즈마 처리에서, 기판(11)측에 바이어스를 인가하지 않는 상태에서 발생한 플라즈마에 산화물 반도체막(19a)을 노출하는 것이 바람직하다. 이 결과, 산화물 반도체막(19a)에 대미지를 주지 않고 산소를 공급하는 것이 가능하고, 따라서 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감시킬 수 있다. 또한, 에칭 처리에 의해 산화물 반도체막(19a)의 표면에 잔존하는 불순물, 예를 들면, 불소, 염소 등의 할로겐 등을 제거할 수 있다. 또한, 상기 플라즈마 처리를 300℃ 이상에서 가열하면서 행하는 것이 바람직하다. 플라즈마 중의 산소와 산화물 반도체막(19a)에 포함되는 수소가 결합하여, 물이 된다. 기판이 가열되어 있기 때문에, 상기 물은 산화물 반도체막(19a)으로부터 이탈된다. 이 결과, 산화물 반도체막(19a)에 포함되는 수소 및 물의 함유량을 저감시킬 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에서는, 트랜지스터에서 다른 게이트 전극의 사이에 산화물 반도체막이 제공되어 있는 구조, 즉 듀얼 게이트 구조의 트랜지스터인 점이 실시형태 1과 다르다. 또한, 실시형태 1과 중복하는 구성은 설명을 생략한다.
표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기에서는, 화소(103)에 액정 소자를 이용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 1의 (B)에 도시하는 화소(103)의 상면도를 도 15에 나타낸다.
도 15에 나타내는 화소(103)의 상면도에서, 게이트 전극으로서 기능하는 도전막(13), 산화물 반도체막(19a), 도전막(21a, 21b), 및 산화물 절연막(25) 각각의 일부 또는 전부와 중첩되는 게이트 전극으로서 기능하는 도전막(31a)을 갖는 점이 실시형태 1과 다르다. 게이트 전극으로서 기능하는 도전막(31a)은 개구부(41a)에서 게이트 전극으로서 기능하는 도전막(13)과 접속한다.
다음에, 도 15의 일점 쇄선 A-B, C-D에서의 단면도를 도 16에 나타낸다. 도 16에 나타내는 트랜지스터(102a)는 채널 에치형의 트랜지스터이다. 또한, 일점 파선 A-B는 트랜지스터(102a)의 채널 길이 방향, 트랜지스터(102a)와 화소 전극으로서 기능하는 도전막(31)의 접속부, 및 용량 소자(105a)의 단면도이며, C-D에서의 단면도는 트랜지스터(102a)의 채널 폭 방향, 및 게이트 전극으로서 기능하는 도전막(13) 및 게이트 전극으로서 기능하는 도전막(31a)의 접속부에서의 단면도이다.
도 16에 나타내는 트랜지스터(102a)는 듀얼 게이트 구조의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극으로서 기능하는 도전막(13)을 가진다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성되는 질화물 절연막(15)과, 질화물 절연막(15) 위에 형성되는 산화물 절연막(17)과, 질화물 절연막(15) 및 산화물 절연막(17)을 통하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접촉하는, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 산화물 절연막(17), 산화물 반도체막(19a), 및 한쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는, 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성된다. 질화물 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 도전막(21b) 위에는 금속 산화물막(27)이 형성되고, 금속 산화물막(27) 위에는 질화물 절연막(29)이 형성된다. 또한, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 한쪽, 여기에서는 도전막(21b)에 접속하는 도전막(31), 및 게이트 전극으로서 기능하는 도전막(31a)이 질화물 절연막(29) 위에 형성된다. 또한, 도전막(31)은 화소 전극으로서 기능한다.
C-D에서의 단면도에 나타낸 바와 같이, 질화물 절연막(15), 금속 산화물막(27), 및 질화물 절연막(29)에 제공되는 개구부(41a)에서, 게이트 전극으로서 기능하는 도전막(31a)은 게이트 전극으로서 기능하는 도전막(13)과 접속한다. 즉, 게이트 전극으로서 기능하는 도전막(13) 및 게이트 전극으로서 기능하는 도전막(31a)은 같은 전위이다.
따라서, 트랜지스터(102a)의 각 게이트 전극에 같은 전압을 인가함으로써, 초기 특성 편차의 저감, -GBT 스트레스 시험의 열화의 억제 및 다른 드레인 전압에서의 온 전류의 상승 전압의 변동의 억제가 가능하다. 또한, 산화물 반도체막(19a)에서 캐리어가 흐르는 영역이 막 두께 방향에서보다 커지기 때문에, 캐리어의 이동량이 증가된다. 이 결과, 트랜지스터(102a)의 온 전류가 커짐과 동시에, 전계 효과 이동도가 높아져, 대표적으로는 전계 효과 이동도가 20 cm2/V·s 이상이 된다.
본 실시형태에 나타내는 트랜지스터(102a) 위에는 분리된 산화물 절연막(23, 25)이 형성된다. 분리된 산화물 절연막(23, 25)이 산화물 반도체막(19a)과 중첩된다. 또한, 채널 폭 방향의 단면도에서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치한다. 또한, 도 16에 나타내는 채널 폭 방향에서, 게이트 전극으로서 기능하는 도전막(31a)은 산화물 절연막(23) 및 산화물 절연막(25)을 통하여, 산화물 반도체막(19a)의 측면과 대향한다.
에칭 등으로 가공된 산화물 반도체막의 단부에서는, 가공에서의 대미지에 의해 결함이 형성됨과 동시에, 불순물 부착 등에 의해 오염되기 때문에, 전계 등의 스트레스가 부여되는 것에 의해 활성화하기 쉽고, 그것에 의해 n형(저저항)이 되기 쉽다. 그 때문에, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)의 단부에서, n형화하기 쉬워진다. 상기 n형화된 단부가 한쌍의 전극으로서 기능하는 도전막(21a, 21b)의 사이에 제공되면, n형화된 영역이 캐리어의 패스가 되어, 기생 채널이 형성된다. 그러나, C-D의 단면도에 나타낸 바와 같이, 채널 폭 방향에서, 게이트 전극으로서 기능하는 도전막(31a)이 산화물 절연막(23, 25)을 통하여, 산화물 반도체막(19a)의 측면과 대향함으로써, 게이트 전극으로서 기능하는 도전막(31a)의 전계의 영향에 의해, 산화물 반도체막(19a)의 측면, 또는 측면 및 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 이 결과, 문턱 전압에서의 드레인 전류의 상승이 급격한, 전기 특성이 뛰어난 트랜지스터가 된다.
또한, 산화물 반도체막(19a) 위에 제공되는 산화물 절연막(23) 또는 산화물 절연막(25)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성되는 것이 바람직하다.
산화물 절연막(23, 25) 위에 산소의 투과성이 낮은 금속 산화물막(27)을 형성함으로써, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가 외부로 확산되는 것을 막는 것이 가능하기 때문에, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감시키는 것이 가능하다.
또한, 질화물 절연막(15) 및 질화물 절연막(29)의 내측에 산화물 반도체막(19a)이 포함된다. 이 때문에, 외부로부터 산화물 반도체막(19a)으로 물, 수소 등이 이동하는 것을 질화물 절연막(15) 및 질화물 절연막(29)에 의해 방지된다. 이 결과, 산화물 반도체막(19a)에 포함되는 물, 수소 등의 함유량을 저감시킬 수 있다.
이 결과, 트랜지스터(102a)는 노멀리 오프 특성을 갖는 트랜지스터가 된다. 또한, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 용량 소자(105a)에서, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 플라즈마 대미지 등에 의해 산소 결손이 형성되어 도전성이 높여진 막이다. 또는, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함으로써 도전성이 높여진 막이다. 또는, 도전성을 갖는 막(19b)은 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함과 동시에, 플라즈마 대미지 등에 의해 산소 결손이 형성되어 도전성이 높여진 막이다.
또한, 용량 소자(105a)에서, 유전체로서 고유전체 재료인 금속 산화물막(27) 및 질화물 절연막(29)을 이용함으로써, 용량 소자(105a)의 전하 용량을 증대시키는 것이 가능하다.
본 실시형태에 나타내는 반도체 장치의 소자 기판은 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 가지기 때문에, 용량 소자는 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
이하에, 트랜지스터(102a)의 구성의 상세한 사항에 대하여 설명한다. 또한, 실시형태 1과 같은 부호의 구성에 대해서는, 설명을 생략한다.
게이트 전극으로서 기능하는 도전막(31a)은 실시형태 1에 나타내는 도전막(31)과 같은 재료를 적절히 이용할 수 있다.
다음에, 도 16에 나타내는 트랜지스터(102a) 및 용량 소자(105a)의 제작 방법에 대하여, 도 4 내지 도 6, 및 도 17을 이용하여 설명한다.
실시형태 1과 마찬가지로, 도 4 내지 도 6의 (B)의 공정을 거쳐, 기판(11) 위에 게이트 전극으로서 기능하는 도전막(13), 질화물 절연막(15), 산화물 절연막(16), 산화물 반도체막(19a), 도전성을 갖는 막(19b), 한쌍의 전극으로서 기능하는 도전막(21a, 21b), 산화물 절연막(22), 산화물 절연막(24), 금속 산화물막(26a), 및 질화물 절연막(28)을 각각 형성한다. 상기 공정에서는, 제 1 포토마스크 내지 제 4 포토마스크를 이용한 포토리소그래피 공정을 행한다.
다음에, 질화물 절연막(28) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 질화물 절연막(15), 금속 산화물막(26a), 및 질화물 절연막(28)의 일부를 에칭하여, 도 17의 (A)에 도시한 바와 같이, 개구부(41) 및 개구부(41a)를 갖는 질화물 절연막(15), 금속 산화물막(27), 및 질화물 절연막(29)을 형성한다.
다음에, 도 17의 (B)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13), 도전막(21b), 및 질화물 절연막(29) 위에, 후에 도전막(31, 31a)이 되는 도전막(30)을 형성한다.
다음에, 도전막(30) 위에, 제 6 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(30)의 일부를 에칭하고, 도 17의 (C)에 도시한 바와 같이, 화소 전극으로서 기능하는 도전막(31) 및 게이트 전극으로서 기능하는 도전막(31a)을 형성한다. 이 후, 마스크를 제거한다.
이상의 공정에 의해, 트랜지스터(102a)를 제작함과 동시에, 용량 소자(105a)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터는 채널 폭 방향에서, 게이트 전극으로서 기능하는 도전막(31a)이 산화물 절연막(23, 25)을 통하여, 산화물 반도체막(19a)의 측면과 대향함으로써, 게이트 전극으로서 기능하는 도전막(31a)의 전계의 영향에 의해, 산화물 반도체막(19a)의 측면, 또는 측면 및 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 이 결과, 문턱 전압에서의 드레인 전류의 상승이 급격한, 전기 특성이 뛰어난 트랜지스터가 된다.
또한, 본 실시형태에 나타내는 트랜지스터는 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막 위에 산소의 투과성이 낮은 금속 산화물막을 형성함으로써, 산화물 절연막에 포함되는 산소가 외부로 확산되는 것을 막는 것이 가능하다. 이 결과, 산화물 절연막에 포함되는 산소를 효율적으로 산화물 반도체막으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감시킬 수 있다.
또한, 복수의 질화물 절연막의 내측에 산화물 반도체막이 포함된다. 따라서, 외부로부터 산화물 반도체막으로의 물, 수소 등의 이동이 질화물 절연막에 의해 방지된다. 이 결과, 산화물 반도체막에 포함되는 물, 수소 등의 함유량을 저감시킬 수 있다.
이상으로부터, 노멀리 오프 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 경시 변화나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 저감된 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 가지기 때문에, 용량 소자는 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
상기로부터, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법, 및 변형예 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에 설명한 반도체 장치에 포함되어 있는 트랜지스터에서, 산화물 반도체막에 적용할 수 있는 일 양태, 및 용량 소자의 전극인 도전성을 갖는 막에 대하여 설명한다. 또한, 도전성을 갖는 막은 도전성이 높은 산화물 반도체막이라고도 할 수 있기 때문에, 먼저, 산화물 반도체막을 대표예로서 이용하여 설명한다.
산화물 반도체막은 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라고 함), 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라고 함) 중 하나 이상으로 구성되어도 좋다. 또한, 산화물 반도체막은 CAAC-OS막으로 구성되어 있어도 좋다. 또한, 산화물 반도체막은 비정질 산화물 반도체 및 결정립을 갖는 산화물 반도체로 구성되어 있어도 좋다. 이하에, 대표예로서 CAAC-OS, 다결정 산화물 반도체 및 미결정 산화물 반도체에 대하여 설명한다.
＜CAAC-OS＞
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막 중 하나이다. 또한, CAAC-OS막에 포함되는 결정부는 c축 배향성을 가진다. 평면 TEM상에서, CAAC-OS막에 포함되는 결정부의 면적이 2500 nm2 이상, 더욱 바람직하게는 5μm2 이상, 더욱 바람직하게는 1000μm2 이상이다. 또한, 단면 TEM상에서 이 결정부를 50% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 95% 이상 가짐으로써, 단결정에 가까운 물성의 박막이 된다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다. 또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서, 금속 원자가 삼각형 모양 또는 육각형 모양으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
또한, CAAC-OS막에 대하여, 전자선 회절을 행하면 배향성을 나타내는 스폿(휘점)이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZn 산화물의 결정의 (00x)면(x는 정수)에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZn 산화물의 결정의 (110)면에 귀속된다. InGaZn 산화물의 단결정 산화물 반도체막이라면 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정은, CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정부가 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들면, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획하는 것에 의해 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 움직이는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 이용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
＜미결정 산화물 반도체＞
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들면, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성을 관찰할 수 없다. 따라서, 막 전체에서 배향성을 관찰할 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 직경(예를 들면 50 nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들면 1 nm 이상 30 nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 원을 그리듯이(링 모양으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 링 모양의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성을 볼 수 없다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
＜산화물 반도체막 및 산화물 도전체막＞
다음에, 산화물 반도체막과 도전성을 갖는 막의 저항율에 대하여 설명한다. 또한, 여기에서는, 편의상 도전성을 갖는 막을 산화물 도전체막으로서 설명한다.
여기서, 트랜지스터에 이용되는 도 2에 나타내는 산화물 반도체막(19a)과 같은 산화물 반도체로 형성되는 막(이하, 산화물 반도체막(OS)이라고 함)과, 용량 소자의 전극으로서 이용되는 도 2에 나타내는 도전성을 갖는 막(19b)과 같은, 산화물 도전체로 형성되는 막(이하, 산화물 도전체막(OC)이라고 함) 각각에서의 저항율의 온도 의존성에 대하여, 도 31을 이용하여 설명한다. 도 31에서, 가로축에 측정 온도를 나타내고, 세로축에 저항율을 나타낸다. 또한, 산화물 반도체막(OS)의 측정 결과를 동그라미표로 나타내고, 산화물 도전체막(OC)의 측정 결과를 사각표로 나타낸다.
또한, 산화물 반도체막(OS)을 포함하는 시료는 유리 기판 위에 원자수비가 In：Ga：Zn = 1：1：1.2의 스퍼터링 타겟을 이용한 스퍼터링법에 의해 두께 35 nm의 In-Ga-Zn 산화물막을 형성하고, 원자수비가 In：Ga：Zn = 1：4：5의 스퍼터링 타겟을 이용한 스퍼터링법에 의해 두께 20 nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하고, 또한 플라즈마 CVD법으로 산화 질화 실리콘막을 형성하여 제작되었다.
또한, 산화물 도전체막(OC)을 포함하는 시료는 유리 기판 위에 원자수비가 In：Ga：Zn = 1：1：1의 스퍼터링 타겟을 이용한 스퍼터링법에 의해 두께 100 nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하고, 플라즈마 CVD법으로 질화 실리콘막을 형성하여, 제작되었다.
도 31로부터 알 수 있는 바와 같이, 산화물 도전체막(OC)에서의 저항율의 온도 의존성은 산화물 반도체막(OS)에서의 저항율의 온도 의존성보다 작다. 대표적으로는, 80 K 이상 290 K 이하에서의 산화물 도전체막(OC)의 저항율의 변화율은 ±20% 미만이다. 또는, 150 K 이상 250 K 이하에서의 저항율의 변화율은 ±10% 미만이다. 즉, 산화물 도전체는 축퇴 반도체(degenerate semiconductor)이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있다고 추정된다. 이 때문에, 저항 소자, 배선, 용량 소자의 전극, 화소 전극, 코먼 전극 등에 산화물 도전체막을 이용할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법, 및 변형예 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태의 반도체 장치가 적용된 전자기기의 구성예에 대하여 설명한다. 또한, 본 실시형태에서는, 본 발명의 일 양태의 반도체 장치를 적용한 표시 모듈에 대하여, 도 28을 이용하여 설명을 행한다.
도 28에 나타내는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 양태의 반도체 장치는, 예를 들면, 표시 패널(8006)에 이용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(봉지 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여, 광학식의 터치 패널로 하는 것도 가능하다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하여 용량형의 터치 패널(capacitive touch panel)로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하여 광 확산판을 이용하는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 가진다. 또한, 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 제공한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는 상용 전원을 이용하는 경우에는 생략할 수 있다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공해도 좋다.
도 27은 본 발명의 일 양태의 반도체 장치를 포함하는 전자기기의 외관도이다.
전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27(A)은 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 좋다. 상기 실시형태에 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 신뢰성이 높은 휴대형의 정보 단말로 할 수 있다.
도 27(A)에 도시하는 휴대형의 정보 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 해도 좋다.
또한, 도 27(A)에 도시하는 휴대형의 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 27의 (B)는 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023)와 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 제공되어 있다. 상기 실시형태에 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 27의 (B)에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여 휴대전화와 결합시키면, 승용차 등을 운전하면서 무선으로 핸즈 프리로 회화도 가능하다.
도 27의 (C)는 휴대전화이며, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라 렌즈(1037), 외부 접속 단자(1038) 등을 구비하고 있다. 또한, 하우징(1030)에는, 휴대전화의 충전을 행하는 태양전지(1040), 외부 메모리 슬롯(1041) 등을 구비하고 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상기 실시형태에 설명하는 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있고, 도 27의 (C)에는 영상 표시되어 있는 복수의 조작 키(1035)를 점선으로 나타내고 있다. 또한, 태양전지(1040)로 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(1032)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(1032)과 동일면 위에 카메라 렌즈(1037)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 27의 (C)와 같이 전개하고 있는 상태로부터 서로 중첩된 상태로 할 수 있어 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 27의 (D)는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해, 영상을 표시하는 것이 가능하다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 상기 실시형태에 설명하는 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)의 조작은 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 상기 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 제공하는 구성으로 해도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자들 간 등)의 정보통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속할 수 있고, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는, 디스크 형상의 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체에의 기록이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(1053)에 표시하는 것도 가능하다.
또한, 상기 실시형태에 설명하는 트랜지스터의 오프 리크 전류가 매우 작은 경우는, 상기 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시형태는, 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 금속막 및 이 금속막에 산소를 도입하여 형성한 금속 산화물막의 저항율에 대하여 측정한 결과를 설명한다.
＜시료 A1＞
시료 A1의 제작 방법을 설명한다. 처음에 유리 기판 위에 금속막을 형성했다. 여기에서는, 스퍼터링법에 의해, 두께 5 nm의 알루미늄막을 금속막으로서 형성했다.
다음에, 금속막에 산소를 도입하여, 금속 산화물막을 형성했다. 여기에서는, 플라즈마 처리 장치에서 발생시킨 산소 플라즈마에 알루미늄막으로 형성되는 금속막을 노출시키고, 금속막을 산화하여 산화 알루미늄막을 금속 산화물막으로서 형성했다.
다음에, 금속 산화물막 위에 한쌍의 전극을 형성했다. 여기에서는, 메탈 마스크를 이용한 스퍼터링법에 의해, 두께 100 nm의 알루미늄막을 한쌍의 전극으로서 형성했다. 또한, 한쌍의 전극의 간격은 1000μm 이며, 한쌍의 전극이 대향하는 길이는 70900μm였다.
이상의 공정에 의해, 시료 A1를 제작했다.
＜시료 A2＞
또한, 비교예로서 시료 A1과 같이 금속 산화물막을 형성하지 않고, 금속막 위에 한쌍의 전극을 형성한 시료를 시료 A2로 한다.
다음에, 시료 A1 및 시료 A2의 도전율, 저항율, 및 저항을 표 1에 나타낸다.
표 1로부터, 금속막에 산소를 도입함으로써, 절연성이 높은 금속 산화물막을 형성할 수 있는 것을 알 수 있었다.
[실시예 2]
본 실시예에서는, 용량 소자에서, 금속 산화물막의 유무와 투과율의 관계에 대하여, 도 18을 이용하여 설명한다.
＜시료 B1＞
시료 B1의 제작 방법을 설명한다. 먼저, 유리 기판 위에 산화물 반도체막을 형성했다. 여기에서는, In：Ga：Zn = 1：1：1(원자수비)의 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 이용하여 산소를 스퍼터링 가스로서 두께 35 nm의 In-Ga-Zn 산화물막을 형성했다.
다음에, 산화물 반도체막 위에 금속막을 형성했다. 여기에서는, 스퍼터링법에 의해, 두께 5 nm의 알루미늄막을 금속막으로서 형성했다.
다음에, 금속막에 산소를 도입하여, 금속 산화물막을 형성했다. 여기에서는, 플라즈마 처리 장치에서 발생시킨 산소 플라즈마에 알루미늄막으로 형성되는 금속막을 노출하고, 금속막을 산화하여, 산화 알루미늄막을 금속 산화물막으로서 형성했다.
다음에, 금속 산화물막 위에 질화물 절연막을 형성했다. 여기에서는, 플라즈마 CVD법에 의해, 두께 100 nm의 질화 실리콘막을 질화물 절연막으로서 형성했다.
다음에, 질화물 절연막 위에 투광성을 갖는 도전막을 형성했다. 여기에서는, 스퍼터링법에 의해 두께 100 nm의 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막을 투광성을 갖는 도전막으로서 형성했다.
이상의 공정에 의해, 시료 B1를 제작했다.
＜시료 B2＞
시료 B2의 제작 방법을 설명한다. 시료 B1에서, 금속막을 형성한 후, 금속막에 산소를 도입하지 않고, 질화물 절연막 및 투광성을 갖는 도전막을 적층 형성한 시료를 시료 B2로서 제작했다. 또한, 시료 B2에서, 금속막으로서 형성된 알루미늄막은 두께가 5 nm로 매우 얇기 때문에, 투광성을 가진다.
다음에, 분광 광도계를 이용하여, 시료 B1 및 시료 B2의 투과율을 측정했다. 시료 B1 및 시료 B2의 투과율을 도 18에 나타낸다.
도 18에서, 실선은 시료 B1의 투과율을 나타내고, 파선은 시료 B2의 투과율을 나타낸다. 도 18로부터 시료 B1 및 시료 B2의 투과율이 거의 같기 때문에, 금속막에 산소를 도입하여 형성된 금속 산화물막은 투광성을 갖는 것을 알 수 있다. 또한, 용량 소자에 이 금속 산화물막을 제공해도, 용량 소자의 투과율을 유지할 수 있다.
[실시예 3]
본 실시예에서는, 산화물 반도체막의 저항에 대하여, 도 19 및 도 20을 이용하여 설명한다. 본 실시예에서는, 트랜지스터 및 용량 소자를 형성하는 공정 각각에 있어서 산화물 반도체막의 저항에 대하여 측정했다.
산화물 반도체막을 갖는 시료의 제작 방법 및 그 구조에 대하여, 도 19 및 도 20을 이용하여 설명한다. 또한, 도 19의 (A)는 각 시료의 제작 방법의 공정의 일부를 나타내고, 도 19의 (B)는 각 시료의 시트 저항을 나타낸다. 도 20의 (A)는 각 시료의 상면도이며, 도 20의 (B) 내지 도 20의 (E)는 도 20의 (A)의 일점 파선 A1-A2의 단면도이다. 또한, 본 실시예에서는, 비교예인 시료 C1, 시료 C2, 및 시료 C5, 및 본 발명의 일 양태의 용량 소자에 이용하는 것이 가능한 산화물 반도체막을 갖는 시료 C3 및 시료 C4를 제작했다.
＜시료 C1＞
시료 C1의 제작 방법을 이하에 설명한다.
유리 기판(1901) 위에서, 트랜지스터가 형성되는 영역에 게이트 전극(도시하지 않음)을 형성했다. 여기에서는, 게이트 전극으로서 두께 100 nm의 텅스텐막을 형성했다.
다음에, 유리 기판(1901) 및 게이트 전극 위에, 절연막(1903)으로서 플라즈마 CVD법에 의해 두께 400 nm의 질화 실리콘막을 성막했다.
다음에, 절연막(1903) 위에 절연막(1904)으로서 플라즈마 CVD법에 의해 두께 50 nm의 산화 질화 실리콘막을 성막했다.
다음에, 절연막(1904) 위에, In：Ga：Zn = 1：1：1(원자수비)의 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 이용하여 스퍼터링법에 의해 두께 35 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 산화물 반도체막(1905)을 형성했다.
다음에, 질소 분위기 하에서 450℃, 1시간의 열 처리를 행하고, 계속하여 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%) 하에서 450℃×1시간의 열 처리를 행하였다.
다음에, 절연막(1903) 및 산화물 반도체막(1905) 위에, 스퍼터링법에 의해 두께 50 nm의 텅스텐막, 두께 400 nm의 알루미늄막, 및 두께 100 nm의 티탄막을 순차로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 도전막(1907) 및 도전막(1909)을 형성했다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 후에 절연막(1910)이 되는 절연막을 형성했다. 이 절연막으로서 플라즈마 CVD법에 의해 두께 50 nm의 산화 질화 실리콘막(1st SiON) 및 두께 400 nm의 산화 질화 실리콘막(2nd SiON)을 형성했다(도 19의 (A)의 스텝 S1).
다음에, 여기에서는, 질소 및 산소의 혼합 가스 분위기에서, 350℃, 1시간의 가열 처리를 행하였다(도 19의 (A)의 스텝 S2).
다음에, 후에 절연막(1910)이 되는 절연막 위에, 후에 절연막(1911)이 되는 절연막을 형성했다. 이 절연막으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 형성했다(도 19의 (A)의 스텝 S6).
다음에, 후에 절연막(1910)이 되는 절연막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1913, 1915)를 갖는 절연막(1910), 절연막(1911)을 형성했다.
이상의 공정에 의해 시료 C1를 제작했다. 시료 C1의 단면도를 도 20의 (B)에 도시한다. 시료 C1에서, 산화물 반도체막(1905)은 절연막(1910)으로서 형성한 산화 질화 실리콘막과 접촉한다.
＜시료 C2＞
시료 C2의 제작 방법을 설명한다. 시료 C1의 스텝 S2의 후, 후에 절연막(1910)이 되는 절연막 위에 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1914)를 형성했다(도 19의 (A)의 스텝 S4).
다음에, 후에 절연막(1911)이 되는 절연막을 형성했다. 이 절연막으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다(도 19의 (A)의 스텝 S6).
다음에, 후에 절연막(1910)이 되는 절연막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하고, 개구부(1913, 1915)를 갖는 절연막(1910, 1911)을 형성했다.
이상의 공정에 의해 시료 C2를 제작했다. 시료 C2의 단면도를 도 20의 (C)에 도시한다. 시료 C2에서, 산화물 반도체막(1905)은 절연막(1911)으로서 형성한 질화 실리콘막과 접촉한다.
＜시료 C3＞
시료 C3의 제작 방법을 설명한다. 시료 C1의 스텝 S2의 후, 후에 절연막(1910)이 되는 절연막 위에 금속막을 형성하고, 상기 금속막에 산소를 도입함으로써 금속 산화물막을 형성했다(도 19의 (A)의 스텝 3).
여기에서는, 금속막으로서 스퍼터링법에 의해 두께 5 nm의 알루미늄막을 형성했다. 또한, 이 알루미늄막을 산소 플라즈마에 노출시킴으로써, 알루미늄막에 산소를 도입하여, 금속 산화물막으로서 산화 알루미늄막을 형성했다.
다음에, 금속 산화물막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1914)를 형성했다(도 19의 (A)의 스텝 S4).
다음에, 후에 절연막(1911)이 되는 절연막을 형성했다. 이 절연막으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다(도 19의 (A)의 스텝 S6).
다음에, 후에 절연막(1911)이 되는 절연막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1913, 1915)를 갖는 절연막(1910), 절연막(1911), 금속 산화물막(1912)을 형성했다.
이상의 공정에 의해 시료 C3를 제작했다. 시료 C3의 단면도를 도 20의 (D)에 나타낸다. 시료 C3에서, 산화물 반도체막(1905)은 절연막(1911)으로서 형성한 질화 실리콘막과 접촉한다.
＜시료 C4＞
시료 C4의 제작 방법을 설명한다. 시료 C1의 스텝 S2의 후, 후에 절연막(1910)이 되는 절연막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1914)를 형성했다(도 19의 (A)의 스텝 S4).
다음에, 산화물 반도체막(1905), 도전막(1907), 도전막(1909) 및, 개구부(1914)를 갖는 절연막 위에 금속막을 형성하고, 상기 금속막에 산소를 도입함으로써 금속 산화물막을 형성했다(도 19의 (A)의 스텝 S5).
여기에서는, 금속막으로서 스퍼터링법에 의해 두께 5 nm의 알루미늄막을 형성했다. 또한, 이 알루미늄막을 산소 플라즈마에 노출시킴으로써, 알루미늄막에 산소를 도입하여, 금속 산화물막으로서 산화 알루미늄막을 형성했다.
다음에, 후에 절연막(1911)이 되는 절연막을 형성했다. 이 절연막으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다(도 19의 (A)의 스텝 S6).
다음에, 후에 절연막(1911)이 되는 절연막 위에, 포토리소그래피 공정에 의해 형성한 마스크를 제공한 후, 에칭 처리를 행하여, 개구부(1913, 1915)를 갖는 절연막(1910), 절연막(1911), 금속 산화물막(1912)을 형성했다.
이상의 공정에 의해 시료 C4를 제작했다. 시료 C4의 단면도를 도 20의 (E)에 나타낸다. 시료 C4에서, 산화물 반도체막(1905)은 금속 산화물막(1912)으로서 형성한 산화 알루미늄막과 접촉한다.
＜시료 C5＞
시료 C5의 제작 방법을 설명한다. 유리 기판 위에, 스퍼터링법에 의해 두께 100 nm의 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막을 형성했다. 또한, 이 도전막에 이용한 스퍼터링 타겟의 조성은 In2O3：SnO2：SiO2 = 85：10：5[중량%]로 했다. 이 후, 질소 분위기에서, 250℃, 1시간의 가열 처리를 행하였다.
다음에, 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막 위에 시료 C1 내지 시료 C4와 마찬가지로, 도전막(1907) 및 도전막(1909)을 형성했다.
이상의 공정에 의해 시료 C5를 제작했다.
또한, 시료 C1 내지 시료 C5에서, 도전막(1907) 및 도전막(1909)의 간격을 10μm로 하고, 도전막(1907) 및 도전막(1909)이 산화물 반도체막(1905)에서 대향하는 길이를 1 mm로 했다. 또한, 각 시료에서 트랜지스터의 수를 20으로 했다.
다음에, 시료 C1 내지 시료 C4에 포함되는 산화물 반도체막과, 시료 C5에 포함되는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막, 각각의 시트 저항을 측정했다. 여기에서는, 시료 C1 내지 시료 C5에서, 도전막(1907)을 접지 전위로 하고, 도전막(1909)에 1 V를 인가했다.
측정한 결과를 도 19의 (B)에 도시한다. 시료 C2 내지 시료 C4에 포함되는 산화물 반도체막의 시트 저항이 시료 C1과 비교하여 저감하고 있는 것을 알 수 있다. 이것으로부터, 산화물 반도체막 위에 형성된 막을 에칭할 때의 플라즈마에 노출됨으로써, 산화물 반도체막에 대미지가 들어가, 산화물 반도체막의 시트 저항이 저감되는 것을 알 수 있다. 시료 C3 및 시료 C4는 시료 C2와 같은 시트 저항이기 때문에, 산화물 반도체막과 질화 실리콘막의 사이에, 산화 알루미늄막을 제공해도, 질화 실리콘막에 포함되는 수소가 산화물 반도체막으로 이동하여, 산화물 반도체막의 시트 저항이 저감하는 것을 알 수 있다.
또한, 시료 C2 내지 시료 C4에 포함되는 산화물 반도체막은 시료 C5에 포함되는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막과 비교하여, 1자리수 시트 저항이 높은 정도이며, 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막과 마찬가지로, 전극으로서 이용할 수 있다.
＜온도 의존성＞
다음에, 시료 C2 내지 시료 C4에서의 시트 저항의 온도 의존성에 대하여 측정했다. 여기에서는, 기판 온도를 25℃, 60℃, 100℃, 120℃, 및 150℃로 하고, 각각에서의 시트 저항을 측정했다. 도 21에 측정 결과를 나타낸다. 또한, 도 21에서, 가로축은 1/T(측정 온도)를 나타내고, 세로축은 시트 저항을 나타낸다. 또한, 도 21에서, 삼각표는 시료 C2의 측정 결과를 나타내고, 엑스표는 시료 C3의 측정 결과를 나타내고, 동그라미표는 시료 C4의 측정 결과를 나타낸다.
도 21로부터, 측정 온도를 높게 해도 산화물 반도체막의 시트 저항값은 변동하지 않는 것을 알 수 있다. 즉, 시료 C2 내지 시료 C4에 포함되는 산화물 반도체막은 축퇴 반도체라고도 할 수 있다. 시료 C2 내지 시료 C4에 포함되는 산화물 반도체막은 온도가 변화해도 시트 저항값의 변동이 적기 때문에, 용량 소자의 전극으로서 이용할 수 있다.
＜고온 고습 보존 시험＞
다음에, 시료 C2 내지 시료 C4를 고온 고습의 조건에서 보존한 경우의, 시트 저항의 변화에 대하여 측정했다. 여기에서는, 온도 60℃, 습도 95%의 분위기에서, 시료 C2 내지 시료 C4를 330시간 보관한 후, 각 시료의 시트 저항을 측정했다. 도 22에 측정 결과를 나타낸다. 또한, 도 22에서, 가로축은 시험 시간을 나타내고, 세로축은 시트 저항을 나타낸다. 또한, 도 22에서, 삼각표는 시료 C2의 측정 결과를 나타내고, 엑스표는 시료 C3의 측정 결과를 나타내고, 동그라미표는 시료 C4의 측정 결과를 나타낸다.
도 22로부터, 시료 C2 내지 시료 C4는 시트 저항값이 낮은 것을 알 수 있다. 또한, 시료 C2 내지 시료 C4는 시트 저항값의 시간 변동량이 적은 것을 알 수 있다. 이상으로부터, 시료 C2 내지 시료 C4에 포함되는 산화물 반도체막은 고온 고습 환경에서, 시트 저항값의 변동량이 적기 때문에, 용량 소자의 전극으로서 이용할 수 있다.
[실시예 4]
본 실시예에서는, 산화물 반도체막 위에 금속막을 형성하고, 이 금속막에 산소를 도입함으로써 금속 산화물막을 형성하는 공정과, 각 공정에서의 산화물 반도체막에서의 수소의 농도에 대하여 평가한 결과에 대하여 설명한다.
＜시료 D1＞
시료 D1의 제작 방법을 설명한다. 시료 D1은 도 23의 (A)에 도시한 바와 같이, 유리 기판(801) 위에 산화물 반도체막(803)을 형성하고, 산화물 반도체막(803) 위에 금속막(805)을 형성함으로써, 제작되었다.
여기에서는, 산화물 반도체막(803)으로서, In：Ga：Zn = 1：1：1(원자수비)의 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 이용하여 스퍼터링법에 의해 두께 100 nm의 In-Ga-Zn 산화물막을 형성했다.
또한, 금속막(805)으로서는 스퍼터링법에 의해 두께 5 nm의 알루미늄막을 형성했다.
＜시료 D2＞
시료 D2의 제작 방법을 설명한다. 시료 D2는 도 23의 (B)에 도시한 바와 같이, 유리 기판(811) 위에 산화물 반도체막(813)을 형성하고, 산화물 반도체막(813) 위에 금속막을 형성한 후, 금속막에 산소를 도입하여 금속 산화물막(815)을 형성함으로써, 제작되었다.
여기에서는, 산화물 반도체막(813)은 시료 D1에 나타내는 산화물 반도체막(803)과 마찬가지로, 두께 100 nm의 IGZO막을 형성했다. 또한, 플라즈마 처리 장치에 의해 발생한 산소 플라즈마에 알루미늄막으로 형성된 금속막을 노출시킴으로써, 금속 산화물막(815)으로서 산화 알루미늄막을 형성했다.
＜시료 D3＞
시료 D3의 제작 방법을 설명한다. 시료 D3은 도 23의 (C)에 도시한 바와 같이, 유리 기판(821) 위에 산화물 반도체막(823)을 형성하고, 산화물 반도체막(823) 위에 금속 산화물막(825)을 형성하고, 금속 산화물막(825) 위에 질화물 절연막(827)을 형성함으로써, 제작되었다.
여기에서는, 산화물 반도체막(823)은 시료 D1에 나타내는 산화물 반도체막(803)과 마찬가지로, 두께 100 nm의 IGZO막을 형성했다. 금속 산화물막(825)은 시료 D2와 마찬가지로 금속막을 형성한 후, 이 금속막에 산소를 도입하여, 산화 알루미늄막을 형성했다. 질화물 절연막(827)은 플라즈마 CVD법에 의해 두께 100 nm의 질화 실리콘막을 형성했다.
＜시료 D4＞
시료 D4의 제작 방법을 설명한다. 시료 D4는 도 23의 (D)에 나타낸 바와 같이, 유리 기판(831) 위에 산화물 반도체막(833)을 형성하고, 산화물 반도체막(833) 위에 질화물 절연막(835)을 형성함으로써, 제작되었다.
여기에서는, 산화물 반도체막(833)은 시료 D1에 나타내는 산화물 반도체막(803)과 마찬가지로, 두께 100 nm의 IGZO막을 형성했다. 또한, 질화물 절연막(835)은 시료 D3에 나타내는 질화물 절연막(827)과 마찬가지로, 두께 100 nm의 질화 실리콘막을 형성했다.
＜SIMS 분석＞
시료 D1 내지 시료 D4에 대하여 SIMS 분석을 행하였다. 또한, 각 시료에서, 기판측으로부터, 산화물 반도체막에서의 수소의 농도를 측정했다. 시료 D1의 측정 결과를 도 24의 (A)에 나타내고, 시료 D2의 측정 결과를 도 24의 (B)에 나타내고, 시료 D3의 측정 결과를 도 24의 (C)에 나타내고, 시료 D4의 측정 결과를 도 24의 (D)에 나타낸다.
또한, 도 24에서, 가로축은 깊이 방향의 거리를 나타내고, 세로축은 수소의 농도를 나타낸다. 또한, 도 24에서, 유리 기판을 glass라고 나타내고, 산화물 반도체막을 IGZO라고 나타내고, 금속막을 Al이라고 나타내고, 금속 산화물막을 AlOx라고 나타내고, 질화물 절연막을 SiN이라고 나타낸다.
도 24의 (A) 및 (B)로부터, 시료 D1과 비교하여, 시료 D2의 산화물 반도체막에서의 수소 농도가 상승하고 있다. 이것은, 금속막에 산소를 도입할 때에, 플라즈마 처리 장치에 포함되는 수소가 산소와 동시에 산화물 반도체막에 도입되어 있기 때문이다.
도 24의 (B) 및 (C)로부터, 시료 D2와 비교하여, 시료 D3의 산화물 반도체막에서의 수소 농도가 상승하고 있다. 이것으로부터, 질화물 절연막에 포함되는 수소가 금속 산화물막을 거쳐, 산화물 반도체막으로 이동하고 있는 것을 알 수 있다.
도 24의 (C) 및 (D)로부터, 시료 D4와 비교하여, 시료 D3의 산화물 반도체막에서의 수소 농도가 높다. 이것은, 금속막에 산소를 도입할 때에, 플라즈마 처리 장치에 포함되는 수소가 산소와 동시에 산화물 반도체막에 도입되어 있기 때문이다.
이상으로부터, 산화물 반도체막 위에 형성된 금속막에 산소를 도입할 때에, 산소와 동시에 수소가 산화물 반도체막에 도입되는 것을 알 수 있었다. 또한, 산화물 반도체막과 질화물 절연막의 사이에 금속 산화물막을 형성해도, 질화물 절연막에 포함되는 수소가 산화물 반도체막으로 이동하는 것을 알 수 있었다.
[실시예 5]
본 실시예에서는, 트랜지스터를 제작하고, 그 Vg-Id 특성 및 신뢰성의 평가를 행한 결과에 대하여 설명한다.
＜시료 E1＞
시료 E1에서, 실시형태 1의 도 16에 나타내는 트랜지스터(102a)에 상당하는 트랜지스터를 제작했다. 시료 E1의 제작 방법을 설명한다.
우선, 기판(11)으로서 유리 기판을 이용하여 기판(11) 위에 게이트 전극으로서 기능하는 도전막(13)을 형성했다.
도전막(13)으로서 스퍼터링법으로 두께 200 nm의 텅스텐막을 형성하고, 포토리소그래피 공정에 의해 이 텅스텐막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 텅스텐막의 일부를 에칭하여 형성했다.
다음에, 게이트 전극으로서 기능하는 도전막(13) 위에 질화물 절연막(15)을 형성하고, 질화물 절연막(15) 위에 산화물 절연막(17)을 형성했다.
질화물 절연막(15)으로서 두께 400 nm의 질화 실리콘막을 형성하고, 산화물 절연막(17)으로서 두께 50 nm의 산화 질화 실리콘막을 형성했다.
또한, 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 적층 구조로 했다.
제 1 질화 실리콘막으로서는, 유량 200 sccm의 실란, 유량 2000 sccm의 질소, 및 유량 100 sccm의 암모니아 가스를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 2000 W의 전력을 공급하여, 두께가 50 nm가 되도록 형성했다.
제 2 질화 실리콘막으로서는, 유량 200 sccm의 실란, 유량 2000 sccm의 질소, 및 유량 2000 sccm의 암모니아 가스를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 2000 W의 전력을 공급하여, 두께가 300 nm가 되도록 형성했다.
제 3 질화 실리콘막으로서는, 유량 200 sccm의 실란, 및 유량 5000 sccm의 질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 100 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 2000 W의 전력을 공급하고, 두께가 50 nm가 되도록 형성했다. 또한, 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃로 했다.
산화 질화 실리콘막으로서는, 유량 20 sccm의 실란, 유량 3000 sccm의 일산화 이질소를 원료 가스로서 플라즈마 CVD 장치의 처리실에 공급하고, 처리실 내의 압력을 40 Pa로 제어하고, 27.12 MHz의 고주파 전원을 이용하여 100 W의 전력을 공급하여, 산화 질화 실리콘막을 형성했다. 또한, 산화 질화 실리콘막 형성 시의 기판 온도는 350℃로 했다.
다음에, 질화물 절연막(15) 및 산화물 절연막(17)을 통하여 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)을 형성했다.
여기에서는, 산화물 절연막(17) 위에 두께 35 nm의 산화물 반도체막을 스퍼터링법으로 형성한 후, 포토리소그래피 공정에 의해 이 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 산화물 반도체막의 일부를 에칭하여, 산화물 반도체막(19a)을 형성했다.
산화물 반도체막(19a)은 In：Ga：Zn = 1：1：1(원자수비)의 In-Ga-Zn 산화물을 스퍼터링 타겟으로서 이용하여 50%의 산소를 스퍼터링 가스로서 스퍼터링 장치의 처리실 내에 공급하고, 처리실 내의 압력을 0.6 Pa로 제어하고, 2.5 kW의 직류 전력을 공급하여 형성했다. 또한, 산화물 반도체막을 형성할 때의 기판 온도를 170℃로 했다.
다음에, 가열 처리를 행하였다. 여기에서는 480℃의 질소 분위기에서 1시간 가열 처리를 행한 후, 480℃의 질소 및 산소의 혼합 가스 분위기에서 1시간의 가열 처리를 행하였다.
다음에, 산화물 절연막(17)에 접촉하는 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성했다.
우선, 산화물 절연막(17) 및 산화물 반도체막(19a) 위에 도전막을 형성했다. 이 도전막으로서 두께 50 nm의 텅스텐막 위에 두께 400 nm의 알루미늄막을 형성하고, 이 알루미늄막 위에 두께 100 nm의 티탄막을 형성했다. 다음에, 포토리소그래피 공정에 의해 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 이 도전막의 일부를 에칭하여, 한쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성했다.
다음에, 감압된 처리실로 기판을 이동하여, 220℃로 가열한 후, 처리실에 제공되는 상부 전극에 27.12 MHz의 고주파 전원을 이용하여 150 W의 고주파 전력을 공급하고, 일산화 이질소 분위기에서 발생시킨 산소 플라즈마에 산화물 절연막(17)을 노출했다.
다음에, 산화물 절연막(17) 및 도전막(21a, 21b) 위에, 산화물 절연막을 형성한 후, 이 산화물 절연막의 일부를 에칭하여, 산화물 절연막(23) 및 산화물 절연막(25)을 형성했다.
여기에서는, 산화물 절연막(23) 및 산화물 절연막(25)을 형성했다.
산화물 절연막(23)으로서는, 유량 30 sccm의 실란 및 유량 2000 sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 40 Pa, 기판 온도를 220℃로 하고, 150 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50 nm의 산화 질화 실리콘막을 형성했다.
산화물 절연막(25)으로서는, 유량 160 sccm의 실란 및 유량 4000 sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400 nm의 산화 질화 실리콘막을 형성했다. 상기 조건에 의해, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 이탈되는 산화 질화 실리콘막을 형성할 수 있다.
다음에, 가열 처리를 행하여 산화물 절연막(23) 및 산화물 절연막(25)으로부터 물, 질소, 수소 등을 이탈시킴과 동시에, 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막에 공급했다. 여기에서는, 질소 및 산소의 혼합 가스 분위기에서, 350℃, 1시간의 가열 처리를 행하였다.
다음에, 산화물 절연막(25) 위에 금속막을 형성한 후, 이 금속막에 산소를 도입하여, 금속 산화물막을 형성했다.
여기에서는, 스퍼터링 장치에서 발생시킨 산소 플라즈마에 알루미늄막으로 형성되는 금속막을 노출시키고, 금속막을 산화하여, 금속 산화물막으로서 두께 5 nm의 산화 알루미늄막을 형성했다.
다음에, 금속 산화물막 위에, 두께 100 nm의 질화물 절연막(29)을 형성했다. 질화물 절연막은 유량 50 sccm의 실란, 유량 5000 sccm의 질소, 및 유량 100 sccm의 암모니아 가스를 원료 가스로 하고, 처리실의 압력을 100 Pa, 기판 온도를 350℃로 하고, 1000 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해 형성했다.
다음에, 질화물 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 금속 산화물막(27), 및 질화물 절연막(29)의 일부에, 게이트 전극으로서 기능하는 도전막(13)에 이르는 개구부를 형성했다.
다음에, 질화물 절연막(29) 위에 게이트 전극으로서 기능하는 도전막(31a)을 형성했다. 게이트 전극으로서 기능하는 도전막(31a)은 게이트 전극으로서 기능하는 도전막(13)과 전기적으로 접속하는 구성으로 했다.
여기에서는, 게이트 전극으로서 기능하는 도전막(31a)으로서, 스퍼터링법에 의해 두께 100 nm의 산화 실리콘을 포함하는 산화 인듐-산화 주석 화합물(ITO-SiO2)의 도전막을 형성했다. 또한 이 도전막에 이용한 스퍼터링 타겟의 조성은, In2O3：SnO2：SiO2 = 85：10：5[중량%]로 했다. 이 후, 질소 분위기에서 250℃, 1시간의 가열 처리를 행하였다.
이상의 공정에 의해, 시료 E1에 포함되는 트랜지스터를 제작했다.
또한, 본 실시예에서는, 채널폭을 2μm로 하고, 채널 길이를 1μm, 1.25μm, 1.5μm, 2μm, 4μm, 6μm로 한 트랜지스터를 각각 제작했다.
＜시료 E2＞
비교예로서 도 16에 나타내는 트랜지스터(102a)에서, 금속 산화물막(27) 및 게이트 전극으로서 기능하는 도전막(31a)을 갖지 않는 트랜지스터를 제작했다. 상기 트랜지스터를 포함하는 시료를 시료 E2로 한다.
＜시료 E3＞
비교예로서 도 16에 나타내는 트랜지스터(102a)에 있어서, 금속 산화물막(27)을 갖지 않는 트랜지스터를 제작했다. 상기 시료를 포함하는 시료를 시료 E3로 한다.
＜Vg-Id 특성＞
다음에, 시료 E1 내지 시료 E3의 트랜지스터의 Vg-Id 특성을 측정했다. 여기에서는, 기판 온도를 25℃로 하고, 소스-드레인 간의 전위차(이하, 드레인 전압, Vd라고도 함)를 1 V, 10 V로 하고, 소스-게이트 전극 간의 전위차(이하, 게이트 전압, Vg라고도 함)를 -15 V 내지 15 V까지 변화시켰을 때의 소스-드레인 간에 흐르는 전류(이하, 드레인 전류, Id라고도 함)의 변화 특성, 즉 Vg-Id 특성을 측정했다.
도 25의 (A)에, 시료 E1에 포함되는 트랜지스터에서, 채널 길이가 1μm인 트랜지스터의 Vg-Id 특성을 나타내고, 도 25의 (B)에 채널 길이가 2μm인 트랜지스터의 Vg-Id 특성을 나타내고, 도 25의 (C)에 채널 길이가 6μm인 트랜지스터의 Vg-Id 특성을 나타낸다. 또한, 도 25에서, 가로축은 게이트 전압(Vg)을, 제 1 세로축은 드레인 전류(Id)를, 제 2 세로축은 전계 효과 이동도를 각각 나타낸다. 여기서, 전계 효과 이동도는 포화 영역에서의 값을 나타내기 때문에, Vd = 10 V로 산출한 전계 효과 이동도를 나타낸다.
도 25로부터, 시료 E1에서, 뛰어난 Vg-Id 특성을 갖는 트랜지스터를 제작할 수 있던 것을 알 수 있었다.
＜채널 길이와 문턱 전압의 관계＞
시료 E1 내지 시료 E3에서의 트랜지스터의 채널 길이(L)와 문턱 전압(Vth)의 관계에 대하여 설명한다. 도 26은 시료 E1 내지 시료 E3에 포함되는 트랜지스터에서, 각 채널 길이(L)에서의 문턱 전압(Vth)을 플롯한 도면이며, 가로축은 트랜지스터의 실측의 채널 길이를 나타내고, 세로축은 트랜지스터의 문턱 전압을 나타낸다.
시료 E1에 포함되는 트랜지스터에서, 실측한 채널 길이가 0.64μm로부터 6.5μm까지의 범위로, 문턱 전압의 변동이 적다. 한편, 트랜지스터 위에 금속 산화물막(27)이 제공되지 않는 시료 E2 및 시료 E3은 실측한 채널 길이가 짧아짐에 따라, 대표적으로는 실측한 채널 길이가 2μm 미만에서는 문턱 전압이 마이너스 방향으로 시프트하고 있는 것을 알 수 있다. 이것으로부터, 시료 E1에 나타내는 바와 같이 트랜지스터 위에 금속 산화물막(27)을 형성함으로써, 금속 산화물막(27)의 형성 공정에서 산화물 반도체막 위에 형성되는 산화물 절연막에 산소를 도입하는 것이 가능하다. 또한, 이 산소는 산화물 반도체막으로 이동하여, 산화물 반도체막에 포함되는 산소 결손이 저감된다. 이 결과, 채널 길이가 작은 트랜지스터에서도, 문턱 전압의 변동을 저감시키는 것이 가능하고, 노멀리 오프의 트랜지스터를 제작할 수 있다.
11：기판
12：도전막
13：도전막
15：질화물 절연막
16：산화물 절연막
16c：산화물 반도체막
17：산화물 절연막
18：산화물 반도체막
19a：산화물 반도체막
19b：막
19c：산화물 반도체막
20：도전막
21a：도전막
21b：도전막
21c：도전막
22：산화물 절연막
23：산화물 절연막
24：산화물 절연막
25：산화물 절연막
26：금속막
26a：금속 산화물막
27：금속 산화물막
27a：금속 산화물막
27b：금속 산화물막
28：질화물 절연막
29：질화물 절연막
30：도전막
31：도전막
31a：도전막
31b：슬릿
32：산화물 반도체막
37a：다층막
37b：다층막
38a：다층막
38b：다층막
39a：산화물 반도체막
39b：막
41：개구부
41a：개구부
49a：산화물 반도체막
49b：막
101：화소부
102：트랜지스터
102a：트랜지스터
102b：트랜지스터
102c：트랜지스터
103：화소
104：주사선 구동 회로
105：용량 소자
105a：용량 소자
105b：용량 소자
105c：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
113：금속 산화물막
115：용량선
121：액정 소자
131：발광 소자
133：트랜지스터
135：트랜지스터
137：배선
139：배선
141：배선
801：유리 기판
803：산화물 반도체막
805：금속막
811：유리 기판
813：산화물 반도체막
815：금속 산화물막
821：유리 기판
823：산화물 반도체막
825：금속 산화물막
827：질화물 절연막
831：유리 기판
833：산화물 반도체막
835：질화물 절연막
1001：본체
1002：하우징
1003a：표시부
1003b：표시부
1004：키보드 버튼
1021：본체
1022：고정부
1023：표시부
1024：조작 버튼
1025：외부 메모리 슬롯
1030：하우징
1031：하우징
1032：표시 패널
1033：스피커
1034：마이크로폰
1035：조작 키
1036：포인팅 디바이스
1037：카메라 렌즈
1038：외부 접속 단자
1040：태양전지
1041：외부 메모리 슬롯
1050：텔레비전 장치
1051：하우징
1052：기억 매체 재생 녹화부
1053：표시부
1054：외부 접속 단자
1055：스탠드
1056：외부 메모리
1901：유리 기판
1903：절연막
1904：절연막
1905：산화물 반도체막
1907：도전막
1909：도전막
1910：절연막
1911：절연막
1912：금속 산화물막
1913：개구부
1914：개구부
1915：개구부
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널
8005：FPC
8006：표시 패널
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
12：도전막
13：도전막
15：질화물 절연막
16：산화물 절연막
16c：산화물 반도체막
17：산화물 절연막
18：산화물 반도체막
19a：산화물 반도체막
19b：막
19c：산화물 반도체막
20：도전막
21a：도전막
21b：도전막
21c：도전막
22：산화물 절연막
23：산화물 절연막
24：산화물 절연막
25：산화물 절연막
26：금속막
26a：금속 산화물막
27：금속 산화물막
27a：금속 산화물막
27b：금속 산화물막
28：질화물 절연막
29：질화물 절연막
30：도전막
31：도전막
31a：도전막
31b：슬릿
32：산화물 반도체막
37a：다층막
37b：다층막
38a：다층막
38b：다층막
39a：산화물 반도체막
39b：막
41：개구부
41a：개구부
49a：산화물 반도체막
49b：막
101：화소부
102：트랜지스터
102a：트랜지스터
102b：트랜지스터
102c：트랜지스터
103：화소
104：주사선 구동 회로
105：용량 소자
105a：용량 소자
105b：용량 소자
105c：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
113：금속 산화물막
115：용량선
121：액정 소자
131：발광 소자
133：트랜지스터
135：트랜지스터
137：배선
139：배선
141：배선
801：유리 기판
803：산화물 반도체막
805：금속막
811：유리 기판
813：산화물 반도체막
815：금속 산화물막
821：유리 기판
823：산화물 반도체막
825：금속 산화물막
827：질화물 절연막
831：유리 기판
833：산화물 반도체막
835：질화물 절연막
1001：본체
1002：하우징
1003a：표시부
1003b：표시부
1004：키보드 버튼
1021：본체
1022：고정부
1023：표시부
1024：조작 버튼
1025：외부 메모리 슬롯
1030：하우징
1031：하우징
1032：표시 패널
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1034：마이크로폰
1035：조작 키
1036：포인팅 디바이스
1037：카메라 렌즈
1038：외부 접속 단자
1040：태양전지
1041：외부 메모리 슬롯
1050：텔레비전 장치
1051：하우징
1052：기억 매체 재생 녹화부
1053：표시부
1054：외부 접속 단자
1055：스탠드
1056：외부 메모리
1901：유리 기판
1903：절연막
1904：절연막
1905：산화물 반도체막
1907：도전막
1909：도전막
1910：절연막
1911：절연막
1912：금속 산화물막
1913：개구부
1914：개구부
1915：개구부
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널
8005：FPC
8006：표시 패널
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
Claims (20)
- 반도체 장치에 있어서:
트랜지스터로서:
절연 표면상에 채널 영역을 포함하는 산화물 반도체막; 및
상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하는, 상기 트랜지스터;
상기 채널 영역, 상기 소스 전극, 및 상기 드레인 전극 위에 있고 상기 채널 영역, 상기 소스 전극, 및 상기 드레인 전극과 접촉하는 산화물 절연막;
상기 산화물 절연막 위의 금속 산화물막;
상기 금속 산화물막 위의 투광성을 갖는 도전막; 및
용량 소자로서:
상기 절연 표면상의 제 1 전극;
상기 제 1 전극 위에 있고 상기 제 1 전극과 접촉하는 상기 금속 산화물막; 및
상기 금속 산화물막 위의 제 2 전극으로서 상기 투광성을 갖는 도전막을 포함하는, 상기 용량 소자를 포함하고,
상기 산화물 반도체막과 상기 제 1 전극은 같은 재료를 함유하고,
상기 용량 소자에서, 상기 산화물 절연막이 상기 제 1 전극과 상기 금속 산화물막 사이에 제공되지 않는, 반도체 장치. - 반도체 장치에 있어서:
트랜지스터로서:
절연 표면상에 채널 영역을 포함하는 산화물 반도체막; 및
상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하는, 상기 트랜지스터;
상기 채널 영역, 상기 소스 전극, 및 상기 드레인 전극 위에 있고 상기 채널 영역, 상기 소스 전극, 및 상기 드레인 전극과 접촉하는 산화물 절연막;
상기 산화물 절연막 위의 금속 산화물막;
상기 금속 산화물막 위의 질화물 절연막;
상기 질화물 절연막 위의 투광성을 갖는 도전막; 및
용량 소자로서:
상기 절연 표면상의 제 1 전극;
상기 제 1 전극 위에 있고 상기 제 1 전극과 접촉하는 상기 금속 산화물막;
상기 금속 산화물막 위의 상기 질화물 절연막; 및
상기 질화물 절연막 위의 제 2 전극으로서 상기 투광성을 갖는 도전막을 포함하는, 상기 용량 소자를 포함하고,
상기 산화물 반도체막과 상기 제 1 전극은 같은 재료를 함유하고,
상기 용량 소자에서, 상기 산화물 절연막이 상기 제 1 전극과 상기 금속 산화물막 사이에 제공되지 않는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막과 상기 제 1 전극은 각각 인듐과, 알루미늄, 갈륨, 이트륨, 지르코늄, 란타넘, 세륨, 및 네오디뮴으로부터 선택된 금속 원소를 함유하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 금속 산화물막은 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 산화 티탄, 산화 탄탈, 또는 산화 질화 탄탈을 함유하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막과 상기 제 1 전극은 각각 다층 구조를 가지는, 반도체 장치. - 삭제
- 제 1 항 또는 제 2 항에 있어서,
상기 투광성을 갖는 도전막은 상기 소스 전극 및 상기 드레인 전극 중 하나에 전기적으로 접속된 화소 전극인, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 전극은 상기 산화물 반도체막보다 높은 수소 농도를 가지는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 전극은 상기 산화물 반도체막보다 낮은 저항율을 가지는, 반도체 장치. - 삭제
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