JP5015471B2 - 薄膜トランジスタ及びその製法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000010408 film Substances 0.000 claims description 151
- 239000004065 semiconductor Substances 0.000 claims description 70
- 239000010410 layer Substances 0.000 claims description 69
- 239000011229 interlayer Substances 0.000 claims description 68
- 239000001257 hydrogen Substances 0.000 claims description 62
- 229910052739 hydrogen Inorganic materials 0.000 claims description 62
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 56
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 31
- 239000011787 zinc oxide Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 239000007789 gas Substances 0.000 claims description 9
- 239000000470 constituent Substances 0.000 claims description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 150000002431 hydrogen Chemical class 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- PNHVEGMHOXTHMW-UHFFFAOYSA-N magnesium;zinc;oxygen(2-) Chemical compound [O-2].[O-2].[Mg+2].[Zn+2] PNHVEGMHOXTHMW-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- -1 silicon oxide compound Chemical class 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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Description
本発明は薄膜トランジスタ及びその製法に係り、より詳しくは少なくとも酸化物半導体薄膜層を活性層に有する薄膜トランジスタ（以下、TFTと略）及びその製法に関する。
酸化亜鉛あるいは酸化マグネシウム亜鉛等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた半導体薄膜層の研究開発が活発化している。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。
酸化亜鉛や酸化マグネシウム亜鉛を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a−Si：H)を半導体薄膜層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性を有し、また、室温付近の低温でも多結晶薄膜が得られることで高い移動度が期待できる等の利点もあり、積極的な開発が進められている。
酸化亜鉛を酸化物半導体薄膜層として用いたTFT(酸化亜鉛TFT)としては、ボトムゲート型及びトップゲート型の構造が報告されている。
ボトムゲート型構造の一例としては、基板上より順にゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛を主成分とする酸化物半導体薄膜層が形成されている構造が知られている。該構造は、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート型アモルファスシリコンTFTと製造プロセスにおいて類似する。そのため、該構造は、該アモルファスシリコンTFTの製造設備等で比較的容易に作成でき、酸化亜鉛TFTとしても多く用いられている。
しかしながら、ボトムゲート型の薄膜トランジスタは、構造上、酸化物半導体薄膜層がゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えている。一方、トップゲート型の薄膜トランジスタは、酸化物半導体薄膜層の上部にゲート絶縁膜を設ける構造を有するので、酸化物半導体薄膜層の上部の結晶性の良好な領域を活性層として用いることができるという点でボトムゲート型の薄膜トランジスタより有効である。
トップゲート型構造の一例としては、基板上より順にソース・ドレイン電極、酸化物半導体薄膜層、ゲート絶縁膜、ゲート電極を積層して形成される構造を例示することができる。
しかしながら、ソース・ドレイン電極からチャネルに至るまでの酸化物半導体薄膜層が抵抗となり、電流律速が生じるという問題がある。
酸化亜鉛TFTと同様の問題が既にアモルファスシリコンTFTにおいても存在し、下記特許文献１において、図４に示す構造が解決策として開示されている。該構造は基板１０１上に一対のソース・ドレイン電極１０２、半導体薄膜層１０３、ゲート絶縁膜１０４、ゲート電極１０５が順に形成されている。また、ゲート絶縁膜１０４とゲート電極１０５が自己整合的に同じ形状を有している。加えて、半導体薄膜層１０３の膜厚方向全体において、ゲート電極の直下方以外の領域に不純物が導入され、ゲート電極の直下方の範囲より低抵抗化したソース・ドレイン領域となっている。そのため、前記電流律速を抑制することができる。なお、アモルファスシリコンTFTにおけるソース・ドレイン領域形成の方法としては、半導体薄膜層の主成分であるアモルファスシリコンに対してドナーとなる元素、例えば燐(P)をイオンの状態で外部から注入するイオン注入法が示されている。
しかしながら、ソース・ドレイン電極からチャネルに至るまでの酸化物半導体薄膜層が抵抗となり、電流律速が生じるという問題がある。
酸化亜鉛TFTと同様の問題が既にアモルファスシリコンTFTにおいても存在し、下記特許文献１において、図４に示す構造が解決策として開示されている。該構造は基板１０１上に一対のソース・ドレイン電極１０２、半導体薄膜層１０３、ゲート絶縁膜１０４、ゲート電極１０５が順に形成されている。また、ゲート絶縁膜１０４とゲート電極１０５が自己整合的に同じ形状を有している。加えて、半導体薄膜層１０３の膜厚方向全体において、ゲート電極の直下方以外の領域に不純物が導入され、ゲート電極の直下方の範囲より低抵抗化したソース・ドレイン領域となっている。そのため、前記電流律速を抑制することができる。なお、アモルファスシリコンTFTにおけるソース・ドレイン領域形成の方法としては、半導体薄膜層の主成分であるアモルファスシリコンに対してドナーとなる元素、例えば燐(P)をイオンの状態で外部から注入するイオン注入法が示されている。
しかしながら、このような方法により低抵抗化されたソース・ドレイン領域を作成することはできるが、ソース・ドレイン領域の低抵抗化が十分になされているとはいえない。そのため、ソース・ドレイン電極からチャネルまでの寄生抵抗が十分に抑制できず、さらに低抵抗化する方法が望まれている。
上記アモルファスシリコンTFTにおける解決方法を酸化亜鉛TFTに応用したとしても、アモルファスシリコンTFTと同様に、十分に低抵抗化されたソース・ドレイン領域を形成することができず、ソース・ドレイン電極からチャネルまでの寄生抵抗が十分に抑制されないという問題が生じる。
上記アモルファスシリコンTFTにおける解決方法を酸化亜鉛TFTに応用したとしても、アモルファスシリコンTFTと同様に、十分に低抵抗化されたソース・ドレイン領域を形成することができず、ソース・ドレイン電極からチャネルまでの寄生抵抗が十分に抑制されないという問題が生じる。
本発明は、上記問題に鑑みてなされたものであり、解決課題は以下の通りである。まず従来とは異なる低抵抗化の処理の方法を確立する。加えて、当該低抵抗化の方法を他の低抵抗化の方法と併用することで、十分に低抵抗化されたソース・ドレイン領域を形成する。それにより、ゲート電極とソース・ドレイン領域間の寄生容量を減少させ高速動作の薄膜トランジスタを提供する。また、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。
また、ソース・ドレイン領域を選択的に低抵抗化し、チャネル領域の抵抗減少に伴うリーク電流の増大を防止する。
また、ソース・ドレイン領域を選択的に低抵抗化し、チャネル領域の抵抗減少に伴うリーク電流の増大を防止する。
請求項１に係る発明は、絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有し、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタに関する。
請求項２に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタの製法に関する。
請求項３に係る発明は、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする請求項２記載の薄膜トランジスタの製法に関する。
請求項４に係る発明は、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、前記基板側に高周波電力を印加しつつ該層間絶縁膜を形成することを特徴とする請求項２又は３記載の薄膜トランジスタの製法に関する。
請求項５に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする薄膜トランジスタの製法に関する。
請求項５に係る発明は、基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする薄膜トランジスタの製法に関する。
請求項１に係る発明によれば、ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されているので、ソース・ドレイン領域を形成したとき、その内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が減少し、動作速度を向上させることができる。
また、層間絶縁膜中に水素を含有することで、層間絶縁膜に被覆された酸化物半導体薄膜層の水素濃度を増大させることできる。それにより層間絶縁膜に被覆された酸化物半導体薄膜層を低抵抗化することができ、低抵抗化されたソース・ドレイン領域を形成することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。
また、層間絶縁膜中に水素を含有することで、層間絶縁膜に被覆された酸化物半導体薄膜層の水素濃度を増大させることできる。それにより層間絶縁膜に被覆された酸化物半導体薄膜層を低抵抗化することができ、低抵抗化されたソース・ドレイン領域を形成することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。
請求項１に係る発明によれば、層間絶縁膜中の水素濃度をゲート絶縁膜の水素濃度より大きくすることで、ソース・ドレイン領域を選択的に低抵抗化でき、チャネル領域の抵抗減少に伴うリーク電流の増大を防止できる。
請求項２に係る発明によれば、ゲート電極をマスクとしてゲート絶縁膜をエッチング処理し、ソース・ドレイン電極を形成することで、ソース・ドレイン領域の内側端とゲート電極の両端が膜厚方向に揃った位置に存在することとなり、ソース・ドレイン領域とゲート電極間の寄生容量が減少し、動作速度を向上させることができる。
エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とすることで、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。
そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。
エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とすることで、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。また、イオン注入法等の他の低抵抗化処理を別途行うことにより、ソース・ドレイン領域をより低抵抗化することができる。
そのため、ソース・ドレイン電極からチャネルまでの抵抗をさらに抑え、十分に電流律速を抑制することができる。
請求項２に係る発明によれば、層間絶縁膜中の水素濃度が、ゲート絶縁膜中の水素濃度より大きいことにより、エッチング処理で露出した範囲を選択的に低抵抗化してソース・ドレイン領域を形成でき、チャネル領域の抵抗減少に伴うリーク電流の増大を防止できる。
請求項５に係る発明によれば、水素もしくは水素を構成元素として含むガスによるプラズマに基板を暴露させ、その後、プラズマＣＶＤ法を用い層間絶縁膜を形成することにより、層間絶縁膜に被覆された酸化物半導体薄膜層により効率的に水素を導入することができ、低抵抗化したソース・ドレイン領域を効率的に形成でき、リーク電流の増大を防止できる。
請求項４に係る発明によれば、層間絶縁膜の成膜にプラズマＣＶＤ法を用い、基板側に高周波電力を印加しつつ層間絶縁膜を形成することによりプラズマ中のイオンエネルギーを増大させることができ、酸化物半導体薄膜層中のより深い領域にまで水素を導入することが可能となり、さらにリーク電流の増大を防止できる。
以下、図面を参照しながら、本発明のTFTの実施形態について説明する。
図１は本発明に係るTFTの第一の実施形態を示す断面図である。
図１は本発明に係るTFTの第一の実施形態を示す断面図である。
本発明の第一の実施形態に係る薄膜トランジスタ１００は、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート絶縁膜４、ゲート電極６、層間絶縁膜７、コンタクト部８ａ、一対のソース・ドレイン外部電極２ａ、表示電極９を有しており、図１に示すように、これら各構成を積層して形成されており、通常、スタガ型といわれる。
薄膜トランジスタ１００は、図１に示す通り、ガラス（SiO2とAl2O3を主成分とする無アルカリガラス）からなる基板１上に形成される。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁体をコーティングしたもの等、絶縁体であれば使用可能である。
基板１上には、一対のソース・ドレイン電極２が積層されている。この一対のソース・ドレイン電極２は、基板１上面に間隙を有して配置されている。
一対のソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
一対のソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n＋ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
酸化物半導体薄膜層３は、一対のソース・ドレイン電極２の電極間にチャネルを形成するように配置されており、酸化亜鉛を主成分とする酸化物半導体から形成されている。ここで、酸化亜鉛を主成分とする酸化物半導体とは、真性の酸化亜鉛の他、Li、Na、N、C等のp型ドーパントおよびB、Al、Ga、In等のn型ドーパントがドーピングされた酸化亜鉛およびMg、Be等がドーピングされた酸化亜鉛を含む。
また、酸化物半導体薄膜層３はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。ソース・ドレイン領域３２はチャネル領域３１以外の領域に自己整合的に形成され、且つチャネル領域３１より低抵抗化された領域である。本発明の場合、該低抵抗化は層間絶縁膜７を被膜することによって行う。
このソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。
また、酸化物半導体薄膜層３はチャネル領域３１と一対のソース・ドレイン領域３２からなる。チャネル領域３１は酸化物半導体薄膜層３のチャネルとして利用される範囲である。ソース・ドレイン領域３２はチャネル領域３１以外の領域に自己整合的に形成され、且つチャネル領域３１より低抵抗化された領域である。本発明の場合、該低抵抗化は層間絶縁膜７を被膜することによって行う。
このソース・ドレイン領域３２を設けることにより、ソース・ドレイン電極からチャネルまでの抵抗を抑えることができ、電流律速を抑制することができる。
この酸化物半導体薄膜層３の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、50〜100nm程度に形成される。なお、図１において、ソース・ドレイン領域３２は、各ソース・ドレイン電極２上に形成されている部分の厚さが、一対のソース・ドレイン電極２間に形成された部分よりも薄く図示されているが、これは単なる図示の都合であって、実際には、両者の厚さはほぼ同一である。
ゲート絶縁膜４は、酸化物半導体薄膜層３のチャネル領域３１の上表面のみを被覆するように形成されている。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。
ゲート絶縁膜４は、酸化珪素（SiOx）膜、酸窒化珪素（SiON）膜、窒化珪素（SiNx）膜あるいは窒化珪素（SiNx）に酸素もしくは酸素を構成元素に含む化合物を用いて酸素をドーピングした膜により形成される。このゲート絶縁膜４は酸化珪素化合物（SiOx）や酸窒化珪素（SiON）に比較して誘電率の大きい、窒化珪素（SiNx）に酸素あるいは酸素を構成元素として含む化合物、例えば酸化窒素(N2O)、を用いて酸素をドーピングした膜が好ましく用いられる。これにより、誘電率が高く、酸化物半導体薄膜層の保護の観点からも優れた薄膜トランジスタとなる。
ゲート電極６は、ゲート絶縁膜４上に形成されている。このゲート電極６は、薄膜トランジスタに印加するゲート電圧により酸化物半導体薄膜層３中の電子密度を制御する役割を果たすものである。
ゲート電極６はCr、Tiで例示できる金属膜からなる。
また、ゲート電極６の両端は、ソース・ドレイン領域の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が生じず、動作速度の向上が図れる。
加えて、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が生じなくなり、動作速度を向上させることができる。
ゲート電極６はCr、Tiで例示できる金属膜からなる。
また、ゲート電極６の両端は、ソース・ドレイン領域の内側端と膜厚方向に揃った位置に存在する。それにより、ソース・ドレイン領域とゲート電極間に寄生容量が生じず、動作速度の向上が図れる。
加えて、ゲート電極６の両端部はソース・ドレイン電極の内側端部より内側の位置にあることが好ましい。これにより、ゲート電極６とソース・ドレイン電極２間の寄生容量が生じなくなり、動作速度を向上させることができる。
層間絶縁膜７は一対のソース・ドレイン電極２及びゲート電極６の表面全面を被覆するように積層されている。
層間絶縁膜７は水素を含有する。それにより層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
なお、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることが好ましい。これにより、層間絶縁膜７の直下方の酸化物半導体薄膜層である一対のソース・ドレイン領域３２の抵抗をゲート絶縁膜４の直下方の酸化物半導体薄膜層であるチャネル領域３１の抵抗より低くすることができる。
酸化物半導体薄膜層３の上に水素を含有する膜を成膜すると、該膜から酸化物半導体薄膜層３に水素が拡散する。水素は、電気的に浅い不純物準位を形成し、酸化物半導体薄膜層の低抵抗化を引き起こす。ゲート絶縁膜４と層間絶縁膜７の水素濃度を異なるものとすることによって、酸化物半導体薄膜層３への水素の拡散量も異なるものなり、抵抗も異なる。即ち、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることで、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度が、ゲート絶縁膜４の直下方の酸化物半導体薄膜層の水素濃度より高くなり、低抵抗な一対のソース・ドレイン領域３２を形成することができる。
具体的には、層間絶縁膜７に窒化珪素(SiNx)、ゲート絶縁膜４に酸化珪素(SiO2)を用いるなどすることで、層間絶縁膜の水素濃度をゲート絶縁膜の水素濃度より高くすることできる。また、成膜条件等により水素濃度を制御することもできる。
層間絶縁膜７は水素を含有する。それにより層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
なお、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることが好ましい。これにより、層間絶縁膜７の直下方の酸化物半導体薄膜層である一対のソース・ドレイン領域３２の抵抗をゲート絶縁膜４の直下方の酸化物半導体薄膜層であるチャネル領域３１の抵抗より低くすることができる。
酸化物半導体薄膜層３の上に水素を含有する膜を成膜すると、該膜から酸化物半導体薄膜層３に水素が拡散する。水素は、電気的に浅い不純物準位を形成し、酸化物半導体薄膜層の低抵抗化を引き起こす。ゲート絶縁膜４と層間絶縁膜７の水素濃度を異なるものとすることによって、酸化物半導体薄膜層３への水素の拡散量も異なるものなり、抵抗も異なる。即ち、層間絶縁膜７の水素濃度をゲート絶縁膜４の水素濃度より高くすることで、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度が、ゲート絶縁膜４の直下方の酸化物半導体薄膜層の水素濃度より高くなり、低抵抗な一対のソース・ドレイン領域３２を形成することができる。
具体的には、層間絶縁膜７に窒化珪素(SiNx)、ゲート絶縁膜４に酸化珪素(SiO2)を用いるなどすることで、層間絶縁膜の水素濃度をゲート絶縁膜の水素濃度より高くすることできる。また、成膜条件等により水素濃度を制御することもできる。
一対のソース・ドレイン外部電極２ａはコンタクト部８ａを介してそれぞれに対応するソース・ドレイン電極２と接続される。
表示電極９は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。
本発明に係るTFTは第一の実施形態に限られず、図３で示すような第二の実施形態も考えられる。第二の実施形態は、通常、コプラナー型といわれるもので、一対のソース・ドレイン領域の上にそれぞれ対応するソース・ドレイン電極を接続した構造を有している。第二の実施形態のTFT２００の一部は、第一の実施形態のTFTと同様の構造を有し、従って、同じ参照番号を示している。第二の実施形態のTFT２００の場合、ソース・ドレイン領域３２は少なくとも上表面だけが低抵抗化していればよい。
本発明の第一の実施形態の薄膜トランジスタ（TFT）の製造方法について、図２に基づいて以下に説明する。
まず、図２（１）に示される如く、基板１及び一対のソース・ドレイン電極２上の全面に酸化物半導体薄膜層３として酸化亜鉛を主成分とする半導体薄膜、好適には真性酸化亜鉛(ZnO)を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成し、パターニングする。その上に酸化亜鉛表面が低抵抗化されない手法および条件でゲート絶縁膜４を形成する。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNを20〜50nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。
ゲート絶縁膜４の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiNを20〜50nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でNH3とSiH4の混合ガスをNH3がSiH4の４倍の流量となるように調整して行う条件が例示される。
図２（２）に示される如く、ゲート絶縁膜４上にゲート電極６を積載し、ゲート電極６をマスクとして、ゲート絶縁膜４をSF6等のガスを用いてドライエッチングする。
図２（３）はゲート絶縁膜４をドライエッチングした後の断面図を示しており、ゲート絶縁膜４とゲート電極６が自己整合的に同一形状に形成されている。また、酸化物半導体薄膜層３は当該処理でエッチングを行わないので、両端部分がゲート絶縁膜４で被覆されておらず露出した構造となる。
ゲート絶縁膜４のパターン形成後、図２（４）に示す如く、基板１、一対のソース・ドレイン電極２、酸化物半導体薄膜層３、ゲート電極６上全面に層間絶縁膜７を形成する。
このとき、層間絶縁膜７が水素を含有することにより、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
また、層間絶縁膜７の水素濃度がゲート絶縁膜４の水素濃度より高いものを用いることが好ましい。層間絶縁膜７からその下の酸化物半導体薄膜層３に水素が拡散するが、この拡散量はゲート絶縁膜からの拡散量より多くなる。そのため、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度がゲート絶縁膜４の直下方の水素濃度より高くなる。水素は電気的に浅い不純物準位を形成するため、層間絶縁膜７の直下方の範囲はゲート絶縁膜４の直下方の範囲より抵抗が低くなり、一対のソース・ドレイン領域３２となる。
これにより、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。
また、層間絶縁膜を成膜する前に、別途イオン注入法等により低抵抗化処理を行うことで、ソース・ドレイン領域３２をより低抵抗化することができ、電流律速をさらに抑制することができる。
また、層間絶縁膜７の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiN膜を100〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でSiH4とNH3の混合ガスをSiH4／NH3が4〜20となるように流量を調整して行う条件が例示される。
なお、PCVD法による層間絶縁膜成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに基板を暴露させることにより、層間絶縁膜に被覆された酸化物半導体薄膜層により効率的に水素を導入することができ、低抵抗化したソース・ドレイン領域を効率的に形成できる。
また、基板側に高周波電力を印加しつつPCVD法により層間絶縁膜を形成することによって、プラズマ中のイオンエネルギーを増大させることができ、酸化物半導体薄膜層中のより深い領域にまで水素を導入することが可能となる。
層間絶縁膜成膜後に層間絶縁膜の成膜温度以上の温度、例えば300℃で熱処理を行うことが好ましい。これにより、層間絶縁膜中の水素を酸化物半導体薄膜中に拡散することができ、より効果的に本発明の効果を奏することができる。
このとき、層間絶縁膜７が水素を含有することにより、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
また、層間絶縁膜７の水素濃度がゲート絶縁膜４の水素濃度より高いものを用いることが好ましい。層間絶縁膜７からその下の酸化物半導体薄膜層３に水素が拡散するが、この拡散量はゲート絶縁膜からの拡散量より多くなる。そのため、層間絶縁膜７の直下方の酸化物半導体薄膜層の水素濃度がゲート絶縁膜４の直下方の水素濃度より高くなる。水素は電気的に浅い不純物準位を形成するため、層間絶縁膜７の直下方の範囲はゲート絶縁膜４の直下方の範囲より抵抗が低くなり、一対のソース・ドレイン領域３２となる。
これにより、ソース・ドレイン電極からチャネルまでの抵抗を抑え、電流律速を抑制することができる。
また、層間絶縁膜を成膜する前に、別途イオン注入法等により低抵抗化処理を行うことで、ソース・ドレイン領域３２をより低抵抗化することができ、電流律速をさらに抑制することができる。
また、層間絶縁膜７の形成方法の一例として、プラズマ化学気相成長（PCVD）法でSiN膜を100〜500nm厚で形成する方法が挙げられる。条件例としては、基板温度250℃でSiH4とNH3の混合ガスをSiH4／NH3が4〜20となるように流量を調整して行う条件が例示される。
なお、PCVD法による層間絶縁膜成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに基板を暴露させることにより、層間絶縁膜に被覆された酸化物半導体薄膜層により効率的に水素を導入することができ、低抵抗化したソース・ドレイン領域を効率的に形成できる。
また、基板側に高周波電力を印加しつつPCVD法により層間絶縁膜を形成することによって、プラズマ中のイオンエネルギーを増大させることができ、酸化物半導体薄膜層中のより深い領域にまで水素を導入することが可能となる。
層間絶縁膜成膜後に層間絶縁膜の成膜温度以上の温度、例えば300℃で熱処理を行うことが好ましい。これにより、層間絶縁膜中の水素を酸化物半導体薄膜中に拡散することができ、より効果的に本発明の効果を奏することができる。
その後、図２（５）に示す如く、フォトリソグラフィーを用いてソース・ドレイン電極２上にコンタクトホールを開口し、一対のソース・ドレイン外部電極２ａをコンタクト部８ａを介して、それぞれに対応するソース・ドレイン電極２に接続する。最後に、インジウムスズ酸化物(ITO)等からなる表示電極９を形成することでTFTアレイが完成する。
本発明の第二の実施形態の薄膜トランジスタ（TFT）の製造方法について、以下に説明する（図示せず）。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングする。
その後、層間絶縁膜７を形成する。このとき、層間絶縁膜７が水素を含有することで、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
このとき、層間絶縁膜の水素濃度をゲート絶縁膜４の水素濃度より高いものとする。水素拡散量の違いから、酸化物半導体薄膜層３において、層間絶縁膜７の直下方の範囲がゲート絶縁膜４の直下方の範囲より低抵抗化し、一対のソース・ドレイン領域３２が形成される。
そして、コンタクトホールを開口して、一対のソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。
まず、基板１上の全面に酸化物半導体薄膜層３を形成し、パターニングする。その後、酸化物半導体薄膜層３上にゲート絶縁膜４を被覆して、その上にゲート電極７を積載する。ゲート電極７をマスクとして、ゲート絶縁膜４をエッチングする。
その後、層間絶縁膜７を形成する。このとき、層間絶縁膜７が水素を含有することで、層間絶縁膜７に被覆された酸化物半導体薄膜層を低抵抗化することができる。
このとき、層間絶縁膜の水素濃度をゲート絶縁膜４の水素濃度より高いものとする。水素拡散量の違いから、酸化物半導体薄膜層３において、層間絶縁膜７の直下方の範囲がゲート絶縁膜４の直下方の範囲より低抵抗化し、一対のソース・ドレイン領域３２が形成される。
そして、コンタクトホールを開口して、一対のソース・ドレイン電極２をそれぞれに対応するソース・ドレイン領域３２と接続する。最後に表示電極９を形成して、第二の実施形態に係るTFTアレイが完成する。
以上説明した如く、本発明に係る酸化亜鉛を半導体薄膜層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。
１ 基板
２ ソース・ドレイン電極
３ 酸化物半導体薄膜層
３１ チャネル領域
３２ ソース・ドレイン領域
４ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
１００、２００ 薄膜トランジスタ
２ ソース・ドレイン電極
３ 酸化物半導体薄膜層
３１ チャネル領域
３２ ソース・ドレイン領域
４ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
１００、２００ 薄膜トランジスタ
Claims (5)
- 絶縁基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、前記ゲート絶縁膜と前記ゲート電極が自己整合的に同一形状に形成され、前記層間絶縁膜中に水素を含有し、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタ。
- 基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜中の水素濃度が、前記ゲート絶縁膜中の水素濃度より大きいことを特徴とする薄膜トランジスタの製法。
- 前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする請求項２記載の薄膜トランジスタの製法。
- 前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、前記基板側に高周波電力を印加しつつ該層間絶縁膜を形成することを特徴とする請求項２又は３記載の薄膜トランジスタの製法。
- 基板上にチャネルとして働く酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、該酸化物半導体薄膜層を被覆してゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲート電極を積載する行程を含む薄膜トランジスタの製法において、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチング処理し、該エッチング処理で露出した範囲の上に水素を含有する層間絶縁膜を成膜することにより低抵抗化してソース・ドレイン領域とし、前記層間絶縁膜の成膜にプラズマＣＶＤ法を用い、該層間絶縁膜の成膜前に水素もしくは水素を構成元素として含むガスによるプラズマに該基板を暴露させることを特徴とする薄膜トランジスタの製法。
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|---|---|
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| TWI685116B (zh) | 2014-02-07 | 2020-02-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| JP6585354B2 (ja) | 2014-03-07 | 2019-10-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| KR20210130879A (ko) | 2020-04-22 | 2021-11-02 | 삼성디스플레이 주식회사 | 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2006
- 2006-02-15 JP JP2006038426A patent/JP5015471B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2007220817A (ja) | 2007-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120530 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120607 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150615 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |