[go: up one dir, main page]

JP6585354B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6585354B2
JP6585354B2 JP2015041341A JP2015041341A JP6585354B2 JP 6585354 B2 JP6585354 B2 JP 6585354B2 JP 2015041341 A JP2015041341 A JP 2015041341A JP 2015041341 A JP2015041341 A JP 2015041341A JP 6585354 B2 JP6585354 B2 JP 6585354B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
region
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015041341A
Other languages
English (en)
Other versions
JP2015181158A5 (ja
JP2015181158A (ja
Inventor
山崎　舜平
舜平 山崎
英臣 須澤
英臣 須澤
正美 神長
正美 神長
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015041341A priority Critical patent/JP6585354B2/ja
Publication of JP2015181158A publication Critical patent/JP2015181158A/ja
Publication of JP2015181158A5 publication Critical patent/JP2015181158A5/ja
Application granted granted Critical
Publication of JP6585354B2 publication Critical patent/JP6585354B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Thin Film Transistor (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、入出力装置、および電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
酸化物半導体を用いたトランジスタとしては、より高機能な半導体装置への応用のために、より高い電気特性が求められている。例えば、チャネル領域を含む酸化物半導体膜の一部の領域上に、ゲート電極、およびゲート絶縁膜を形成したのち、酸化物半導体膜のゲート電極、およびゲート絶縁膜に覆われていない領域を低抵抗化してソース領域およびドレイン領域を形成するセルフアライン（自己整合）構造のトランジスタが報告されている（例えば、特許文献１参照）。
特開２００７−２２０８１７号公報 特開２０１１−２２８６２２号公報
特許文献１においては、低抵抗のソース領域、およびドレイン領域を自己整合的に形成するために、酸化物半導体膜のゲート電極、およびゲート絶縁膜に覆われていない領域に層間絶縁膜としてプラズマＣＶＤ法により窒化シリコン膜を形成し、当該窒化シリコン膜に含まれる水素を酸化物半導体膜に導入し、低抵抗領域を形成していた。しかしながら、この方法においては、チャネル領域にも水素が拡散する可能性があり、安定した半導体特性を得ることが難しいという問題があった。
そこで、本発明の一態様は、セルフアライン構造の酸化物半導体膜を用いたトランジスタにおいて、高い電気特性を有するトランジスタを提供することを課題の一とする。または、本発明の一態様は、オン電流の高いトランジスタを提供することを課題の一とする。または、本発明の一態様は、電気特性のばらつきの少ないトランジスタの作製方法を提供することを課題の一とする。または、本発明の一態様は、消費電力が低減された表示装置の作製方法を提供する。または、本発明の一態様は、新規な表示装置の作製方法を提供する。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体膜と、酸化物半導体膜の一部と重なるゲート電極と、酸化物半導体膜およびゲート電極の間のゲート絶縁膜と、を有するトランジスタを備えた半導体装置であって、酸化物半導体膜は、第１の領域と、第１の領域を挟む第２の領域とを有し、第２の領域は、不純物元素を有する。また、ゲート絶縁膜の側面は、凹部である領域を有する。また、ゲート電極の一部は、酸化物半導体膜に含まれる第２の領域の一部と重なる。
本発明の一態様は、酸化物半導体膜と、酸化物半導体膜の一部と重なるゲート電極と、酸化物半導体膜およびゲート電極の間のゲート絶縁膜と、を有するトランジスタを備えた半導体装置であって、酸化物半導体膜は、第１の領域と、第１の領域を挟む第２の領域とを有し、第２の領域は、不純物元素を有する。また、ゲート絶縁膜は、酸化物半導体膜側から順に、酸化物絶縁膜および窒化物絶縁膜が積層される。また、窒化物絶縁膜の側面は、凹部である領域を有する。また、ゲート電極の一部は、酸化物半導体膜に含まれる第２の領域の一部と重なる。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、を有し、酸化物半導体膜は、第１の領域と、第１の領域を挟む第２の領域を有し、第２の領域は、不純物元素を有し、ゲート絶縁膜は、酸化物半導体膜およびゲート電極の間に設けられ、ゲート絶縁膜は、ゲート電極の側面の少なくとも一部より内側である側面の領域を有し、ゲート電極は、酸化物半導体膜に含まれる第２の領域と重なる領域を有する半導体装置である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、酸化物半導体膜と、第１の絶縁膜と、第２の絶縁膜と、ゲート電極と、を有し、酸化物半導体膜は、第１の領域と、第１の領域を挟む第２の領域を有し、第２の領域は、不純物元素を有し、第１の絶縁膜は、酸化物半導体膜と接し、第１の絶縁膜は、酸素を含み、第２の絶縁膜は、第１の絶縁膜およびゲート電極と接し、第２の絶縁膜は、窒素を含み、第２の絶縁膜は、ゲート電極の側面の少なくとも一部より内側である側面の領域を有し、ゲート電極は、酸化物半導体膜に含まれる第２の領域と重なる領域を有する半導体装置である。
なお、酸化物半導体膜に含まれる第１の領域に、不純物元素が含まれてもよい。第２の領域は、第１の領域に含まれる不純物元素より高い濃度の不純物元素を含む領域を有する。
なお、不純物元素は、水素、ホウ素、窒素、フッ素、アルミニウム、リン、および希ガスの一以上である。または、不純物元素は、ホウ素、窒素、フッ素、アルミニウム、リン、および希ガスの一以上と、水素とである。
また、酸化物半導体膜に含まれる第２の領域は、水素を含む膜と接する。水素を含む膜の代表例としては、窒化物絶縁膜があり、窒化物絶縁膜の代表例としては、窒化シリコン膜がある。
また、ゲート電極は、酸化物半導体膜と同じ金属元素を有してもよい。その場合、ゲート電極は、導電性を有する酸化物半導体膜で形成される。
本発明の一態様により、セルフアライン構造の酸化物半導体膜を用いたトランジスタにおいて、高い電気特性を有するトランジスタを提供することができる。または、本発明の一態様により、オン電流の高いトランジスタを提供することができる。または、本発明の一態様により、電気特性のばらつきの少ないトランジスタの作製方法を提供することができる。または、本発明の一態様は、消費電力が低減された表示装置の作製方法を提供することができる。または、本発明の一態様は、新規な表示装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶｏＨの遷移レベルを説明する図。 抵抗率の温度依存性を説明する図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 本発明の一形態に係るトランジスタの構造およびバンド構造を説明する図。 半導体装置の一形態を説明する断面図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を説明する図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。 半導体装置の一形態を説明する断面図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。 ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを説明する図。 ペレットを説明する図。 被形成面においてペレットに加わる力を説明する図。 被形成面におけるペレットの動きを説明する図。 ＩｎＧａＺｎＯ４の結晶を説明する図。 原子が衝突する前のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後の原子の軌跡を説明する図。 ＣＡＡＣ−ＯＳおよびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。 実施の形態に係る入出力装置の構成を説明する投影図。 実施の形態に係る入出力装置の構成を説明する断面図。 実施の形態に係る検知回路１９および変換器ＣＯＮＶの構成および駆動方法を説明する図。 電子機器を説明する図。 電子照射による結晶部の変化を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図３を用いて説明する。
＜半導体装置の構成＞
図１に、半導体装置に含まれるトランジスタの一例として、トップゲート・セルフアライン構造のトランジスタの断面図を示す。
図１（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接するゲート絶縁膜５７と、ゲート絶縁膜５７と接し且つ酸化物半導体膜５５と重畳するゲート電極５９と、を有する。
また、トランジスタに含まれる酸化物半導体膜５５は、基板５１上の絶縁膜５３上に形成される。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに接する水素を含む絶縁膜６５が設けられる。
また、水素を含む絶縁膜６５に接する絶縁膜６７が設けられてもよい。また、水素を含む絶縁膜６５および絶縁膜６７の開口部において、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと接する一対の導電膜６８、６９が、設けられてもよい。また、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９が、設けられてもよい。
酸化物半導体膜５５は、第１の領域５５ａおよび該第１の領域５５ａを挟む第２の領域５５ｂ、５５ｃを有する。第１の領域５５ａは、チャネル領域としての機能を有する。第２の領域５５ｂ、５５ｃは、ソース領域およびドレイン領域の機能を有する。なお、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して抵抗率が低いため、低抵抗領域ということもできる。
本実施の形態に示すトランジスタは、ゲート絶縁膜５７が、側面において、凹部を有することを特徴とする。具体的には、ゲート絶縁膜５７は、ゲート電極５９と接する領域と比較して、幅が狭い領域を有する。即ち、ゲート絶縁膜５７の側面は、ゲート電極５９の側面の一部より内側である領域を有する。
また、本実施の形態に示すトランジスタは、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃが、ゲート電極５９の一部と重なる領域を有することを特徴とする。
ここで、図１（Ａ）に示すトランジスタに含まれる酸化物半導体膜５５近傍の拡大断面図を、図１（Ｂ）乃至図１（Ｄ）に示す。
図１（Ｂ）に示すように、ゲート絶縁膜５７の側面の一部は、ゲート電極５９の側面より内側に位置する。さらに、ゲート絶縁膜５７において、酸化物半導体膜５５と接する領域の幅は、ゲート電極５９と接する領域と比較して、狭い。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なる領域を有する。該領域をオーバーラップ領域Ｌｏｖということができる。
または、図１（Ｃ）に示すように、ゲート絶縁膜５７の側面の一部は、ゲート電極５９の側面より内側に位置する。さらに、ゲート絶縁膜５７において、酸化物半導体膜５５と接する領域の幅は、ゲート電極５９と接する領域と比較して、広い。この場合、ゲート絶縁膜５７において、最も幅の狭い領域から外側にせり出す領域であって、且つ酸化物半導体膜５５側の領域の厚さは、薄いことが好ましく、代表的には５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下であることが好ましい。最も幅の狭い領域から外側にせり出す領域であって、且つ酸化物半導体膜５５側の領域の厚さが薄いことで、ゲート絶縁膜５７を介してゲート電極５９と重なる酸化物半導体膜に、不純物元素を添加することが可能であり、酸化物半導体膜に酸素欠損を形成することができる。このため、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なるオーバーラップ領域Ｌｏｖを有する。なお、ここでは、酸化物半導体膜に添加されることで、酸化物半導体膜に酸素欠損を形成する元素を、不純物元素と表記して説明する。
または、図１（Ｄ）に示すように、ゲート絶縁膜５７の側面の一部は、ゲート電極５９の側面より内側に位置する。さらに、ゲート絶縁膜５７において、酸化物半導体膜５５と接する領域の幅は、ゲート電極５９と接する領域の幅と、略同一である。この場合、ゲート絶縁膜５７において、最も幅の狭い領域から外側にせり出す領域であって、且つ酸化物半導体膜５５側の領域の厚さは、薄いことが好ましく、代表的には５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下であることが好ましい。最も幅の狭い領域から外側にせり出す領域であって、且つ酸化物半導体膜５５側の領域の厚さが薄いことで、ゲート絶縁膜５７を介してゲート電極５９と重なる酸化物半導体膜に、不純物元素を添加することが可能であり、酸化物半導体膜に酸素欠損を形成することができる。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なるオーバーラップ領域Ｌｏｖを有する。
なお、オーバーラップ領域Ｌｏｖの長さは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満であることが好ましい。なお、チャネル長Ｌは、トランジスタのチャネル長方向における第１の領域５５ａの長さのことをいう。
酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、不純物元素を含む領域を有する。
また、酸化物半導体膜の原料ガスに不純物元素が含まれる場合、第１の領域５５ａおよび第２の領域５５ｂ、５５ｃは、不純物元素を有する。この場合、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと不純物元素の濃度が異なる領域を有する。代表的には、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して不純物元素の濃度が高い領域を有する。例えば、スパッタリングガスとして希ガスを用いたスパッタリング法により酸化物半導体膜５５が形成される場合、酸化物半導体膜５５に希ガスが含まれる。一方、酸素欠損を形成するために、第２の領域５５ｂ、５５ｃに意図的に希ガスを添加することで、第２の領域５５ｂ、５５ｃにおいて、希ガスの濃度が高い領域が形成される。これらの結果、第２の領域５５ｂ、５５ｃにおいて、第１の領域５５ａと比較して希ガスの濃度が高い領域が形成される。なお、第２の領域５５ｂ、５５ｃにおいて、第１の領域５５ａと異なる不純物元素が添加されていてもよい。
不純物元素の代表例としては、希ガス、水素、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上がある。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトンおよびキセノンがある。
不純物元素として、ホウ素、窒素、フッ素、アルミニウム、またはリンが第２の領域５５ｂ、５５ｃに含まれる場合、第１の領域５５ａと比較して、第２の領域５５ｂ、５５ｃの方が、不純物元素の濃度が高い。
また、酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、希ガス、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上と、水素とを含む。さらに、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと水素の濃度が異なる領域を有する。具体的には、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して、水素の濃度が高い領域を有する。これは、酸化物半導体膜５５が水素を含む絶縁膜６５と接することで直接、もしくはゲート絶縁膜５７を介して、水素を含む絶縁膜６５に含まれる水素が酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに拡散するためである。
第２の領域５５ｂ、５５ｃの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。なお、第１の領域５５ａの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
第１の領域５５ａの水素濃度を上記範囲とすることで、第１の領域５５ａにおけるキャリアである電子の生成を抑制することが可能であり、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
不純物元素の添加により酸素欠損が形成された酸化物半導体膜に水素が含まれると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体膜は、導電性が高くなり、導電体化する。導電体化された酸化物半導体膜を酸化物導電体膜ということができる。即ち、酸化物半導体膜５５において、第１の領域５５ａは、酸化物半導体で形成され、第２の領域５５ｂ、５５ｃは酸化物導電体で形成されるといえる。酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して水素濃度が高く、且つ不純物元素の添加による酸素欠損量が多い。代表的には、第２の領域５５ｂ、５５ｃの抵抗率は、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であることが好ましい。
なお、一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
図１に示すトランジスタは、ゲート絶縁膜５７が、側面において、凹部を有する。即ち、酸化物半導体膜５５およびゲート電極５９の間に、ゲート絶縁膜５７が形成されない領域が形成される。このため、酸素欠損を形成するために酸化物半導体膜５５に不純物元素を添加する際に、ゲート絶縁膜の側面の凹部内にも不純物元素が侵入する。さらには、ゲート絶縁膜であって、厚さの薄い領域においては、ゲート絶縁膜を介して、酸化物半導体膜５５に不純物元素が添加される。これらの結果、酸化物半導体膜５５であって、ゲート電極５９の一部と重なる領域に、不純物元素が添加されると共に、酸素欠損が形成される。
また、不純物元素が添加された領域に水素を含む絶縁膜６５が接することで直接、もしくはゲート絶縁膜５７を介して、水素を含む絶縁膜６５に含まれる水素が、不純物元素が添加された領域に拡散する。
これらの結果、酸化物半導体膜５５において、ゲート電極５９の一部と重なる領域に、酸素欠損及び水素を含む第２の領域５５ｂ、５５ｃが形成される。
即ち、本実施の形態は、ゲート絶縁膜５７の形状を利用して酸化物半導体膜に選択的に不純物元素を添加すること、及びゲート絶縁膜５７の形状を利用して酸化物半導体膜に選択的に水素を拡散させること、により、酸化物半導体膜に酸素欠損及び水素を含む第２の領域５５ｂ、５５ｃを選択的に形成する。実施の形態３で後述するが、水素は、酸素欠損において安定であり、酸素欠損から水素は放出されにくい。このため、第２の領域５５ｂ、５５ｃに含まれる水素は、チャネル領域である第１の領域５５ａへ拡散しにくく、トランジスタの電気特性の劣化を低減することができる。
また、酸素欠損に水素が入り伝導帯近傍にドナー準位が形成され、導電性が高くなる。このため、第２の領域５５ｂ、５５ｃは、ソース領域およびドレイン領域としての機能を有する。第２の領域５５ｂ、５５ｃがゲート電極５９の一部と重なる領域は、オーバーラップ領域Ｌｏｖとなる。本実施の形態に示すトランジスタは、オーバーラップ領域を有するため、チャネル領域とソース領域およびドレイン領域との間に、高抵抗領域が形成されない。この結果、本実施の形態に示すトランジスタは、オン電流が高い。また、トランジスタにおいて、チャネル領域とソース領域およびドレイン領域との間に高抵抗領域を有すると、トランジスタの電気特性の劣化が生じやすいが、本実施の形態に示すトランジスタは、オーバラップ領域を有するため、電気特性の劣化が少なく、信頼性が高い。
また、本実施の形態に示すトランジスタにおいて、第２の領域５５ｂ、５５ｃは、不純物元素の添加により酸素欠損が形成されると共に、水素を含む。このため、第２の領域５５ｂ、５５ｃにおける抵抗率を低減することが可能であるとともに、トランジスタごとの第２の領域５５ｂ、５５ｃの抵抗率のばらつきを低減することが可能である。すなわち、酸化物半導体膜に不純物元素を添加し、酸素欠損を形成することで、第２の領域５５ｂ、５５ｃの抵抗率の制御が可能である。
以下に、図１に示す構成の詳細について説明する。
基板５１としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板５１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板５１とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板５１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
絶縁膜５３は、酸素を含む絶縁膜または窒素を含む絶縁膜を単層または積層して形成することができる。酸素を含む絶縁膜の代表例としては、酸化物絶縁膜がある。また、窒素を含む絶縁膜の代表例としては、窒化物絶縁膜がある。なお、酸化物半導体膜５５との界面特性を向上させるため、絶縁膜５３において少なくとも酸化物半導体膜５５と接する領域は酸素を含む絶縁膜で形成することが好ましい。また、絶縁膜５３として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜５３に含まれる酸素を、酸化物半導体膜５５に移動させることが可能であるため好ましい。
絶縁膜５３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、積層または単層で設けることができる。
酸化物半導体膜５５は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、またはＮｄ）等の金属酸化物膜で形成される。
なお、酸化物半導体膜５５がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜５５は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
酸化物半導体膜５５の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜５５がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎの原子数がＭの原子数以上、かつＺｎの原子数がＭの原子数以上であることを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等が好ましい。なお、成膜される酸化物半導体膜５５の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
また、酸化物半導体膜５５において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜５５において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜５５におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜５５において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜５５のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜５５に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜５５の第１の領域５５ａにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体膜５５の第１の領域５５ａの不純物を低減することで、酸化物半導体膜５５の第１の領域５５ａのキャリア密度を低減することができる。このため、酸化物半導体膜５５の第１の領域５５ａは、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下であることが好ましい。
酸化物半導体膜５５の第１の領域５５ａとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜５５の第１の領域５５ａにチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜５５の第１の領域５５ａにチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜５５は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜５５が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
ゲート絶縁膜５７は、酸素を含む絶縁膜または窒素を含む絶縁膜を、単層または積層して形成することが好ましい。代表的には、酸素を含む絶縁膜として酸化物絶縁膜を用いることが可能であり、窒素を含む絶縁膜として窒化物絶縁膜を用いることが可能である。なお、酸化物半導体膜５５との界面特性を向上させるため、ゲート絶縁膜５７において少なくとも酸化物半導体膜５５と接する領域は酸素を含む絶縁膜で形成することが好ましく、代表的には酸化物絶縁膜で形成することが好ましい。
酸化物絶縁膜として、例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いることができる。また、窒化物絶縁膜として、窒化酸化シリコン、窒化シリコンなどを用いることができる。
また、ゲート絶縁膜５７として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜５５の第１の領域５５ａからの酸素の外部への拡散と、外部から酸化物半導体膜５５の第１の領域５５ａへの水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて形成することができる。
また、ゲート絶縁膜５７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート電極５９は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極５９は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極５９は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、図２２に示すように、ゲート電極５９は、積層構造であり、ゲート絶縁膜５７と接する導電膜５９ａ、および導電膜５９ａに接する導電膜５９ｂを有してもよい。また、導電膜５９ａの端部は、導電膜５９ｂの端部より外側に位置する。即ち、導電膜５９ａが、導電膜５９ｂから迫り出した形状を有してもよい。
水素を含む絶縁膜６５は、窒化物絶縁膜を用いて形成することが好ましい。窒化物絶縁膜として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。水素を含む絶縁膜６５に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると、酸化物半導体膜に水素を拡散させることが可能であるため、好ましい。
一対の導電膜６８、６９は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、鉄、コバルト、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁膜６７、７９は、絶縁膜５３またはゲート絶縁膜５７の材料を適宜用いることができる。
なお、一対の導電膜６８、６９が銅を含む場合、絶縁膜７９は、窒素を含む絶縁膜を用いて形成することで、銅の拡散を防ぐことが可能であり好ましい。窒素を含む絶縁膜の代表例としては、窒化物絶縁膜がある。窒化物絶縁膜は、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。
＜半導体装置の作製方法＞
次に、図１に示すトランジスタの作製方法について、図２および図３を用いて説明する。
トランジスタを構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（原子層成膜）法を使ってもよい。また、ロードロック室を備えたマルチチャンバー方式の成膜装置を用いて各膜を大気に触れさせることなく連続して積層することで、各膜の界面における不純物量を低減できるため好ましい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
図２（Ａ）に示すように、基板５１上に、絶縁膜５３および酸化物半導体膜５４を形成する。
絶縁膜５３は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、基板５１上に絶縁膜を形成した後、該絶縁膜に酸素を添加して、絶縁膜５３を形成することができる。絶縁膜に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。
酸化物半導体膜５４の形成方法について以下に説明する。絶縁膜５３上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図２（Ａ）に示すように、酸化物半導体膜５４を形成することができる。この後、マスクを除去する。
また、酸化物半導体膜５４として印刷法を用いることで、素子分離された酸化物半導体膜５４を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
また、後述するＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気および酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスにかえてＺｎ（Ｃ２Ｈ５）２ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする。次に、マスクを除去した後、窒素および酸素を含む混合ガス雰囲気で加熱処理を行うことで、酸化物半導体膜５４を形成する。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、後述するＣＡＡＣ化率が、６０％以上１００％未満、好ましくは８０％以上１００％未満、より好ましくは９０％以上１００％未満、さらに好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
次に、図２（Ｂ）に示すように、絶縁膜５６を形成した後、ゲート電極５９を形成する。
絶縁膜５６は、のちの工程によりゲート絶縁膜となる絶縁膜である。絶縁膜５６は、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等で形成する。
絶縁膜５６として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜５６として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ法を用いて形成することができる。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウムＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。なお、ＡＬＤ法で形成することで、被覆率が高く、膜厚の薄い絶縁膜５６を形成することが可能である。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
ここでは、絶縁膜５６として、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する。
ゲート電極５９の形成方法を以下に示す。はじめに、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により導電膜を形成し、導電膜上にリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極５９を形成する。この後、マスクを除去する。
なお、ゲート電極５９は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
また、ＡＬＤを利用する成膜装置により導電膜としてタングステン膜を成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
次に、図２（Ｃ）に示すように、ゲート電極５９をマスクとして絶縁膜５６をエッチングして、ゲート絶縁膜５７を形成する。絶縁膜５６を等方的にエッチングすることで、ゲート電極５９と重なる領域の一部をエッチングすることが可能である。即ち、側面の一部がゲート電極５９の側面より内側に位置するゲート絶縁膜５７を形成することができる。
次に、図２（Ｄ）に示すように、ゲート電極５９をマスクとして、酸化物半導体膜５４に不純物元素６２を添加する。この結果、酸化物半導体膜５４の露出部に不純物元素が添加される。また、ゲート絶縁膜５７において膜厚が薄い領域では、ゲート絶縁膜５７を介して、不純物元素が酸化物半導体膜に添加される。不純物元素６２の添加によるダメージを受け、酸化物半導体膜５４には、欠陥、代表的には酸素欠損が形成される。なお、不純物元素によっては、酸化物半導体膜５４に酸素欠損を形成するが、酸化物半導体膜５４内には残存せず、放出される不純物元素もあるが、このような現象も含めて、ここでは、酸化物半導体膜に不純物元素を添加する、と表記して説明する。
不純物元素６２の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、加速させた不純物元素イオンを酸化物半導体膜５４に衝突させ、酸化物半導体膜５４に酸素欠損を形成することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、マイクロ波を用いた高密度プラズマＣＶＤ装置等を用いることができる。また、プラズマ処理を行う場合は、平行平板のカソード側に基板を設置し、基板５１側にバイアスが印加されるように、ＲＦ電力を供給すればよい。該ＲＦ電力としては、例えば、電力密度を０．１Ｗ／ｃｍ２以上２Ｗ／ｃｍ２以下とすればよい。この結果、酸化物半導体膜５４へ不純物元素の添加量を増加させることが可能であり、酸化物半導体膜５４により多くの酸素欠損を形成できる。
なお、不純物元素６２の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２および希ガスの一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦおよびＨ２の一以上を用いることができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦおよびＨ２の一以上を用いて酸化物半導体膜５４に添加することで、希ガスと、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リンおよび塩素の一以上とを同時に酸化物半導体膜５４に添加することができる。
または、希ガスを酸化物半導体膜５４に添加した後、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦおよびＨ２の一以上を酸化物半導体膜５５に添加してもよい。
または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦおよびＨ２の一以上を酸化物半導体膜５４に添加した後、希ガスを酸化物半導体膜５５に添加してもよい。
イオンドーピング法またはイオン注入法を用いる場合、加速電圧、ドーズ量などの注入条件を適宜設定し、または通過させるゲート絶縁膜５７の膜厚を適宜制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
なお、不純物元素６２の代わりに、酸化物半導体膜５４に紫外線等を照射して、酸化物半導体膜５４に酸素欠損を形成してもよい。または、酸化物半導体膜５４にレーザ光を照射して、酸化物半導体膜５４に酸素欠損を形成してもよい。
なお、ゲート電極５９が露出した状態で不純物元素６２を添加すると、ゲート電極５９の一部が剥離し、ゲート絶縁膜５７の側面に付着してしまう場合がある。この結果、トランジスタのリーク電流が増大してしまう。このため、ゲート電極５９の上面をマスクで覆った状態で、酸化物半導体膜５４に不純物元素６２を添加することで、ゲート電極５９の一部がゲート絶縁膜５７の側壁に付着することを防ぐことができる。
次に、図３（Ａ）に示すように、酸化物半導体膜５４、ゲート絶縁膜５７、およびゲート電極５９上に水素を含む絶縁膜６４を形成する。水素を含む絶縁膜６４の形成方法としては、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法等がある。なお、水素を含む絶縁膜６４の成膜方法として、ＡＬＤ（原子層成膜）法を用いることで、段差被覆性に優れた水素を含む絶縁膜６４を形成することができる。
水素を含む絶縁膜６４には水素が含まれている。このため、酸化物半導体膜５４において不純物元素が添加された領域と、水素を含む絶縁膜６４とが接することで、水素を含む絶縁膜６４に含まれる水素が、酸化物半導体膜において不純物元素が添加された領域に移動する。この結果、不純物元素が添加されない第１の領域５５ａおよび不純物元素および水素を含む第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５が形成される。なお、水素を含む絶縁膜６４に含まれる水素は、ゲート絶縁膜５７であって膜厚の薄い領域を介して酸化物半導体膜５５の一部に拡散する。この結果、第２の領域５５ｂ、５５ｃの一部は、ゲート絶縁膜５７と重なる場合がある。以上の工程により、ゲート電極５９の一部と重なる第２の領域５５ｂ、５５ｃを形成することができる。
また、第２の領域５５ｂ、５５ｃは、不純物元素の添加により生じた酸素欠損、および水素が含まれる。酸素欠損および水素の相互作用により、第２の領域５５ｂ、５５ｃは導電性が高くなる。すなわち、第２の領域５５ｂ、５５ｃは、低抵抗領域となる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該工程により、第２の領域５５ｂ、５５ｃの導電性がさらに高まる。
次に、図３（Ｂ）に示すように、絶縁膜６６を形成してもよい。絶縁膜６６を形成することで、のちに形成される一対の導電膜と、ゲート電極５９との間における寄生容量を低減することができる。
次に、水素を含む絶縁膜６４および絶縁膜６６に開口部を形成し、第２の領域５５ｂ、５５ｃの一部を露出させた後、一対の導電膜６８、６９を形成する。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成する（図３（Ｃ）参照。）。
一対の導電膜６８、６９は、ゲート電極５９と同様の形成方法を適宜用いることができる。絶縁膜７９は、絶縁膜５３、絶縁膜５６と同様に形成することができる。
以上の工程により、トランジスタを作製することができる。
本実施の形態に示すトランジスタは、ゲート電極５９の一部と、酸化物半導体膜５５に含まれる導電性の高い第２の領域５５ｂ、５５ｃの一部とが重なるため、オン電流が大きい。また、ゲート電極５９と、一対の導電膜６８、６９が重なる領域がないため、寄生容量を低減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは、抵抗率の変動量の小さい領域を形成できるため、従来と比べ、オン電流が向上すると共に、トランジスタのばらつきを低減できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図４乃至図６を用いて説明する。
＜半導体装置の構成＞
図４に、半導体装置に含まれるトランジスタの一例として、トップゲート・セルフアライン構造のトランジスタの断面図を示す。本実施の形態に示すトランジスタは、実施の形態１に示すトランジスタと比較して、ゲート絶縁膜が積層構造である点が異なる。
図４（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接するゲート絶縁膜５７と、ゲート絶縁膜５７と接し、且つ酸化物半導体膜５５と重畳するゲート電極５９と、を有する。ゲート絶縁膜５７は、第１の絶縁膜５７ａおよび第２の絶縁膜５７ｂが、酸化物半導体膜５５側から順に積層されている。即ち、第１の絶縁膜５７ａは、酸化物半導体膜５５に接する。第２の絶縁膜５７ｂは、第１の絶縁膜５７ａおよびゲート電極５９の間に設けられる。なお、ここでは、図示しないが、第１の絶縁膜５７ａ及び第２の絶縁膜５７ｂの間に、別途絶縁膜を有してもよい。または、第２の絶縁膜５７ｂ及びゲート電極５９の間に、別途絶縁膜を有してもよい。
第１の絶縁膜５７ａは、酸化物半導体膜５５との界面において欠陥準位を形成しにくい材料を用いて形成することが好ましく、代表的には酸素を含む絶縁膜を用いて形成することが好ましい。酸素を含む絶縁膜の代表例としては、酸化物絶縁膜がある。酸化物絶縁膜は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、Ｇａ−Ｚｎ酸化物等を用いて形成することができる。
第２の絶縁膜５７ｂは、エッチングされる際において、等方的にエッチングされる材料を用いて形成する。第２の絶縁膜５７ｂは、代表的には窒素を含む絶縁膜を用いて形成することができる。窒素を含む絶縁膜の代表例としては、窒化物絶縁膜がある。窒化物絶縁膜は、窒化酸化シリコン、または窒化シリコンを用いて形成することができる。
また、トランジスタに含まれる酸化物半導体膜５５は、基板５１上の絶縁膜５３上に形成される。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに接する水素を含む絶縁膜６５が設けられる。
また、水素を含む絶縁膜６５に接する絶縁膜６７が設けられてもよい。また、水素を含む絶縁膜６５および絶縁膜６７の開口部において、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと接する一対の導電膜６８、６９が、設けられてもよい。また、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９が、設けられてもよい。
本実施の形態に示すトランジスタは、ゲート絶縁膜５７が、側面において、凹部を有することを特徴とする。具体的には、第２の絶縁膜５７ｂが、ゲート電極５９と比較して、幅が狭い領域を有する。即ち、第２の絶縁膜５７ｂの側面が、ゲート電極５９の側面の一部より内側である領域を有する。
第１の絶縁膜５７ａは、第２の領域５５ｂ、５５ｃに不純物元素を添加することが可能な厚さとすることが好ましい。第１の絶縁膜５７ａの厚さは、代表的には５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
第２の絶縁膜５７ｂは、第１の絶縁膜５７ａと共に、ゲート絶縁膜として機能できる厚さとすることが好ましい。第２の絶縁膜５７ｂの厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、さらに好ましくは５０ｎｍ以上２５０ｎｍ以下とすることができる。
また、本実施の形態に示すトランジスタは、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃが、ゲート電極５９の一部と重なる領域を有することを特徴とする。
ここで、図４（Ｂ）乃至図４（Ｄ）に、図４（Ａ）に示すトランジスタに含まれる酸化物半導体膜５５近傍の拡大断面図を示す。
図４（Ｂ）に示すように、第２の絶縁膜５７ｂの側面の一部または全部は、ゲート電極５９の側面より内側に位置する。さらに、第１の絶縁膜５７ａの幅は、ゲート電極５９と比較して、狭い。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なる領域を有する。該領域をオーバーラップ領域Ｌｏｖということができる。
または、図４（Ｃ）に示すように、第２の絶縁膜５７ｂの側面の一部または全部は、ゲート電極５９の側面より内側に位置する。さらに、第１の絶縁膜５７ａの幅は、ゲート電極５９と比較して、広い。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なるオーバーラップ領域Ｌｏｖを有する。
または、図４（Ｄ）に示すように、第２の絶縁膜５７ｂの側面の一部または全部は、ゲート電極５９の側面より内側に位置する。さらに、第１の絶縁膜５７ａの幅は、ゲート電極５９の幅と略同一である。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、ゲート電極５９の一部と重なるオーバーラップ領域Ｌｏｖを有する。
なお、オーバーラップ領域Ｌｏｖの長さは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満であることが好ましい。
第１の絶縁膜５７ａは、酸化物半導体膜５５との界面における欠陥準位を形成しにくい材料を用いて形成される。このため、第１の絶縁膜５７ａが酸化物半導体膜５５と接することから、酸化物半導体膜５５およびゲート絶縁膜５７の界面における欠陥準位密度を低くすることができる。また、第２の絶縁膜５７ｂは、等方的にエッチングすることが可能な材料を用いて形成される。このため、ゲート電極５９をマスクとしてエッチングすることで、ゲート電極５９より幅の狭い第２の絶縁膜５７ｂを形成することができる。なお、第２の絶縁膜５７ｂは、エッチング工程におけるエッチング速度が酸化物半導体膜と異なってもよい。この場合、酸化物半導体膜が露出した状態において、第２の絶縁膜を選択的に、且つ等方的に、エッチングすることができる。
また、第１の絶縁膜５７ａは膜厚が薄いため、第１の絶縁膜５７ａを介して、第２の領域５５ｂ、５５ｃに不純物元素を添加することが可能である。さらには、水素を含む絶縁膜６５に含まれる水素を第２の領域５５ｂ、５５ｃに拡散させることが可能である。この結果、第１の絶縁膜５７ａの下に第２の領域５５ｂ、５５ｃを形成することが可能である。
図４に示すトランジスタは、ゲート絶縁膜５７が、側面において、凹部を有する。このため、酸素欠損を形成するために酸化物半導体膜５５に不純物元素を添加する際に、ゲート絶縁膜の側面の凹部内にも不純物元素が侵入する。さらには、第１の絶縁膜５７ａは、膜厚が薄いため、第１の絶縁膜５７ａを介して、酸化物半導体膜５５に不純物元素が添加される。これらの結果、酸化物半導体膜５５であって、ゲート電極５９の一部と重なる領域に、不純物元素が添加されると共に、酸素欠損が形成される。
また、不純物元素が添加された領域に水素を含む絶縁膜６５が接することで直接、もしくは第１の絶縁膜５７ａを介して、水素を含む絶縁膜６５に含まれる水素が、不純物元素が添加された領域に拡散する。
これらの結果、酸化物半導体膜５５において、ゲート電極５９の一部と重なる領域に、酸素欠損及び水素を含む第２の領域５５ｂ、５５ｃが形成される。
即ち、本実施の形態は、ゲート絶縁膜５７の形状を利用して酸化物半導体膜に選択的に不純物元素を添加すること、及びゲート絶縁膜５７の形状を利用して酸化物半導体膜に選択的に水素を拡散させること、により、酸化物半導体膜に酸素欠損及び水素を含む第２の領域５５ｂ、５５ｃを選択的に形成する。実施の形態３で後述するが、水素は、酸素欠損において安定であり、酸素欠損から水素は放出されにくい。このため、第２の領域５５ｂに含まれる水素は、チャネル領域である第１の領域５５ａへ拡散しにくく、トランジスタの電気特性の劣化を低減することができる。
また、酸素欠損に水素が入り伝導帯近傍にドナー準位が形成され、導電性が高くなる。このため、第２の領域５５ｂ、５５ｃは、ソース領域およびドレイン領域としての機能を有する。第２の領域５５ｂ、５５ｃがゲート電極５９の一部と重なる領域は、オーバーラップ領域Ｌｏｖとなる。本実施の形態に示すトランジスタは、オーバーラップ領域を有するため、チャネル領域とソース領域およびドレイン領域との間に、高抵抗領域が形成されない。この結果、本実施の形態に示すトランジスタは、オン電流が高い。また、トランジスタにおいて、チャネル領域とソース領域およびドレイン領域との間に高抵抗領域を有すると、トランジスタの電気特性の劣化が生じやすいが、本実施の形態に示すトランジスタは、オーバラップ領域を有するため、電気特性の劣化が少なく、信頼性が高い。
また、本実施の形態に示すトランジスタにおいて、第２の領域５５ｂ、５５ｃは、不純物元素の添加により酸素欠損が形成されると共に、水素を含む。このため、第２の領域５５ｂ、５５ｃにおける抵抗率を低減することが可能であるとともに、トランジスタごとの第２の領域５５ｂ、５５ｃの抵抗率のばらつきを低減することが可能である。すなわち、酸化物半導体膜に不純物元素を添加し、酸素欠損を形成することで、第２の領域５５ｂ、５５ｃの抵抗率の制御が可能である。
＜半導体装置の作製方法１＞
次に、図４に示すトランジスタの作製方法について、図５および図６を用いて説明する。
実施の形態１と同様に、図５（Ａ）に示すように、基板５１上に、絶縁膜５３および酸化物半導体膜５４を形成する。
次に、図５（Ｂ）に示すように、第１の絶縁膜５６ａおよび第２の絶縁膜５６ｂを順に形成する。次に、第２の絶縁膜５６ｂ上に、ゲート電極５９を形成する。
次に、図５（Ｃ）に示すように、ゲート電極５９をマスクとして第２の絶縁膜５６ｂをエッチングして、第２の絶縁膜５７ｂを形成する。ここでは、第１の絶縁膜５６ａと比較して、第２の絶縁膜５６ｂのエッチング速度の速いエッチャントを用いたウエットエッチング法を用いることができる。または、第１の絶縁膜５６ａと比較して、第２の絶縁膜５６ｂのエッチング速度が速く、且つ等方的にエッチングすることが可能なエッチングガスを用いたドライエッチング法を用いることができる。この結果、側面に凹部を有する第２の絶縁膜５７ｂを形成することができる。
例えば、第２の絶縁膜５６ｂが窒化シリコン膜の場合、ＮＦ３、ＳｉＦ４、ＣＦ４、Ｃ４Ｆ８等のフッ素化合物ガス、またはＣＦ４および酸素の混合ガスを用いたドライエッチング法により、等方的に窒化シリコン膜をエッチングすることが可能であり、側面に凹部を有する第２の絶縁膜５７ｂを形成することができる。
または、第１の絶縁膜５６ａが酸化シリコン膜であり、第２の絶縁膜５６ｂが窒化シリコン膜の場合、Ｈ３ＰＯ４を用いたウエットエッチング法により、窒化シリコン膜を選択的にエッチングできる。また、ウエットエッチング法は、等方的にエッチングすることが可能であるため、側面に凹部を有する第２の絶縁膜５７ｂを形成することができる。
次に、図５（Ｄ）に示すように、ゲート電極５９をマスクとして、第１の絶縁膜５６ａをエッチングして、第１の絶縁膜５７ａを形成する。以上の工程により、第１の絶縁膜５７ａおよび第２の絶縁膜５７ｂが積層されたゲート絶縁膜５７を形成すると共に、酸化物半導体膜５４の一部を露出させることができる。ここでは、歩留まりを高めるために、酸化物半導体膜５４をエッチングせず、第１の絶縁膜５６ａを選択的にエッチングすることが好ましく、ドライエッチング法を用いることが好ましい。
次に、実施の形態１と同様に、図６（Ａ）に示すように、ゲート電極５９をマスクとして、酸化物半導体膜５４に不純物元素６２を添加する。この結果、酸化物半導体膜５４の露出部に不純物元素が添加される。また、第１の絶縁膜５７ａを介して、酸化物半導体膜に不純物元素が添加される。なお、不純物元素６２の添加によるダメージを受け、酸化物半導体膜５４には、欠陥、代表的には酸素欠損が形成される。
次に、実施の形態１と同様に、図６（Ｂ）に示すように、酸化物半導体膜５４、ゲート絶縁膜５７、およびゲート電極５９上に、水素を含む絶縁膜６４を形成する。
水素を含む絶縁膜６４には水素が含まれている。このため、酸化物半導体膜５４において不純物元素が添加された領域と、水素を含む絶縁膜６４とが接することで、水素を含む絶縁膜６４に含まれる水素が、酸化物半導体膜において不純物元素が添加された領域に移動する。この結果、不純物元素が添加されない第１の領域５５ａおよび不純物元素および水素を含む第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５が形成される。なお、絶縁膜６４に含まれる水素は、第１の絶縁膜５７ａを介して酸化物半導体膜５５の一部に拡散する。この結果、第２の領域５５ｂ、５５ｃの一部は、第１の絶縁膜５７ａと重なる場合がある。以上の工程により、ゲート電極５９の一部と重なる第２の領域５５ｂ、５５ｃを形成することができる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該工程により、第２の領域５５ｂ、５５ｃの導電性がさらに高まる。
次に、実施の形態１と同様に、絶縁膜６６を形成してもよい。絶縁膜６６を形成することで、のちに形成される一対の導電膜と、ゲート電極５９との間における寄生容量を低減することができる。
次に、実施の形態１と同様に、水素を含む絶縁膜６４および絶縁膜６６に開口部を形成し、第２の領域５５ｂ、５５ｃの一部を露出させた後、一対の導電膜６８、６９を形成する。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成する（図６（Ｃ）参照）。
以上の工程により、トランジスタを作製することができる。
＜半導体装置の作製方法２＞
第１の絶縁膜５７ａおよび第２の絶縁膜５７ｂの形成方法の変形例を説明する。
実施の形態１と同様に、図７（Ａ）に示すように、基板５１上に、絶縁膜５３、酸化物半導体膜５４、第１の絶縁膜５６ａ、第２の絶縁膜５６ｂ、およびゲート電極５９を形成する。
次に、図７（Ｂ）に示すように、ゲート電極５９をマスクとして、第１の絶縁膜５６ａおよび第２の絶縁膜５６ｂをそれぞれエッチングして、第１の絶縁膜５７ａおよび第２の絶縁膜５７ｃを形成する。
歩留まりを高めるために、酸化物半導体膜５４をエッチングせず、第１の絶縁膜５６ａおよび第２の絶縁膜５６ｂを選択的にエッチングすることが好ましい。このため、ここでは、ドライエッチング法を用いる。
次に、図７（Ｃ）に示すように、第２の絶縁膜５７ｃをエッチングして、側面に凹部を有する第２の絶縁膜５７ｂを形成する。ここでは、第２の絶縁膜５６ｂとして窒化シリコン膜を用い、ＮＦ３、ＳｉＦ４、ＣＦ４、Ｃ４Ｆ８等のフッ素化合物ガス、またはＣＦ４および酸素の混合ガスを用いたドライエッチング法により、等方的に窒化シリコン膜をエッチングすることが可能であり、側面に凹部を有する第２の絶縁膜５７ｂを形成することができる。
こののち、実施の形態１または実施の形態２と同様の工程を経て、トランジスタを作製することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃが、酸素欠損及び水素を含むことで、抵抗率が低減することについて説明する。具体的には、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに形成されるＶｏＨについて説明する。なお、ここでは、酸素欠損Ｖｏ中に水素原子Ｈがある状態をＶｏＨと表記する。
＜（１）． ＶｏＨの形成しやすさおよび安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が結晶の場合、室温では、Ｈは、優先的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面およびｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損Ｖｏが存在する場合、Ｈは酸素欠損Ｖｏ中に入りやすいか否かについて説明する。
計算には、図８に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶｏＨ中のＨがＶｏから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表１に示す。
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素が結合する金属元素およびその数の違いから、図８に示すように酸素サイト１乃至酸素サイト４がある。ここでは、酸素欠損Ｖｏを形成しやすい酸素サイト１および酸素サイト２について計算を行った。
はじめに、酸素欠損Ｖｏを形成しやすい酸素サイト１として、３個のＩｎと１個のＺｎと結合した酸素サイトについて計算を行った。
初期状態のモデルを図９（Ａ）に示し、最終状態のモデルを図９（Ｂ）に示す。また、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図１０に示す。なお、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏと、１個のＧａおよび２個のＺｎと結合した酸素とＨとが結合した状態（Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．５２ｅＶのエネルギーが必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．４６ｅＶのエネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と式（１）より、反応頻度（Γ）を算出した。なお、式（１）において、ｋＢはボルツマン定数であり、Ｔは絶対温度である。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した。図９（Ａ）に示すモデルから図９（Ｂ）に示すモデルへＨが移動する頻度は５．５２×１００［１／ｓｅｃ］であった。また、図９（Ｂ）に示すモデルから図９（Ａ）に示すモデルへＨが移動する頻度は１．８２×１０９［１／ｓｅｃ］であった。このことから、ＩＧＺＯ中を拡散するＨは、近くに酸素欠損ＶｏがあるとＶｏＨを形成しやすく、一旦ＶｏＨを形成すると酸素欠損Ｖｏから放出されにくいと考えられる。
次に、酸素欠損Ｖｏを形成しやすい酸素サイト２として、１個のＧａと２個のＺｎと結合した酸素サイトについて計算を行った。
初期状態のモデルを図１１（Ａ）に示し、最終状態のモデルを図１１（Ｂ）に示す。また、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図１２に示す。なお、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏと、１個のＧａおよび２個のＺｎと結合した酸素とＨとが結合した状態（Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．７５ｅＶのエネルギーが必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．３５ｅＶのエネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の式（１）より、反応頻度（Γ）を算出した。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した。図１１（Ａ）に示すモデルから図１１（Ｂ）に示すモデルへＨが移動する頻度は７．５３×１０−２［１／ｓｅｃ］であった。また、図１１（Ｂ）に示すモデルから図１１（Ａ）に示すモデルへＨが移動する頻度は１．４４×１０１０［１／ｓｅｃ］であった。このことから、一旦ＶｏＨを形成すると酸素欠損ＶｏからＨは放出されにくいと考えられる。
以上のことから、加熱処理時にＩＧＺＯ中のＨは拡散し易く、酸素欠損Ｖｏがある場合は酸素欠損Ｖｏの中に入ってＶｏＨとなりやすいことが分かった。
＜（２）． ＶｏＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損ＶｏとＨが存在する場合、＜（１）． ＶｏＨの形成しやすさおよび安定性＞で示した、ＮＥＢ法を用いた計算より、酸素欠損ＶｏとＨはＶｏＨを形成しやすく、さらにＶｏＨは安定であると考えられる。そこで、ＶｏＨがキャリアトラップに関与するかを調べるため、ＶｏＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図８に示す酸素サイト１および酸素サイト２に対してＶｏＨモデルを作成し、遷移レベルの算出を行った。計算条件を表２に示す。
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のないＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１５ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の式（２）により算出される。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、式（３）より算出される。
式（２）および式（３）において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデルの全エネルギー、Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する補正項、ＥＦはフェルミエネルギーである。
算出したＶｏＨの遷移レベルを図１３に示す。図１３中の数値は伝導帯下端からの深さである。図１３より、酸素サイト１に対するＶｏＨの遷移レベルは伝導帯下端の下０．０５ｅＶに存在し、酸素サイト２に対するＶｏＨの遷移レベルは伝導帯下端の下０．１１ｅＶに存在するため、それぞれのＶｏＨは電子トラップに関与すると考えられる。すなわち、ＶｏＨはドナーとして振る舞うことが明らかになった。また、ＶｏＨを有するＩＧＺＯは抵抗率が低く、導電性を有することが明らかになった。
＜（３）抵抗率の温度依存性＞
ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、抵抗率の温度依存性について、図１４を用いて説明する。
ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮｘ）、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）、およびプラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を作製した。なお、窒化シリコン膜は、水素を含む。
酸化物導電体膜（ＯＣ＿ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に、加速電圧を１０ｋＶとし、ドーズ量が５×１０１４／ｃｍ２のアルゴンを添加して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、プラズマ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ−Ｇａ−Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
次に、各試料の抵抗率を測定した結果を図１４に示す。ここで、抵抗率の測定は４端子のｖａｎ−ｄｅｒ−Ｐａｕｗ法で行った。図１４において、横軸は測定温度を示し、縦軸は抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮｘ）の測定結果を四角印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）の測定結果を丸印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）の測定結果を三角印で示す。
なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵抗率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が低いことがわかる。
図１４からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）および酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）が、酸素欠損および水素を含む場合、抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動率は、プラスマイナス２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動率は、プラスマイナス１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトランジスタのソース領域およびドレイン領域として用いることで、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触抵抗を低減できる。また、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジスタを作製することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１乃至実施の形態３に適用可能なゲート電極の構成について、図１５を用いて説明する。
本実施の形態では、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと同様に、導電性を有する酸化物半導体膜を用いてゲート電極６０を形成してもよい（図１５参照。）。導電性を有する酸化物半導体膜は、酸化物半導体膜５５と同様に透光性を有するため、透光性を有するトランジスタを作製することができる。
なお、導電性を有する酸化物半導体膜は、金属で形成された導電膜と比較すると抵抗率が高いため、基板５１として大面積基板を用いる場合、ゲート電極６０に接続する導電膜７７を絶縁膜６７上に設けることが好ましい。
図１５に示すトランジスタの作製方法を、図２および図３を用いて説明する。
図２（Ｂ）の工程において、ゲート電極５９の代わりに酸化物半導体膜を形成する。
次に、図２（Ｃ）に示すように、ゲート絶縁膜５７を形成した後、酸化物半導体膜５４およびゲート絶縁膜５７上の酸化物半導体膜に不純物元素６２を添加する。
次に、図３（Ａ）に示すように、水素を含む絶縁膜６４を形成することで、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと同様に、導電性を有するゲート電極６０（図１５参照。）を形成することができる。
次に、開口部を有する絶縁膜６７を形成した後、一対の導電膜６８、６９を形成する。次に、開口部を有する絶縁膜７９を形成した後、一対の導電膜６８、６９と同様の方法を用いて、ゲート電極６０に接続する導電膜７７（図１５参照。）を作製する。
以上の工程により、セルフアライン構造のトランジスタを作製することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先に示す実施の形態に適用可能な酸化物半導体膜の構造について、図１６を用いて説明する。なお、ここでは、実施の形態１に示すトランジスタを用いて説明するが、適宜先に示す実施の形態に示すトランジスタに本実施の形態を適用することが可能である。
図１６（Ａ）に示すトランジスタは、実施の形態１の図１に示すトランジスタと同じ構造であるが、酸化物半導体膜５５の構造が異なる。酸化物半導体膜５５近傍を囲む領域７１の拡大図を図１６（Ｂ）乃至図１６（Ｄ）に示す。
図１６（Ｂ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第１の酸化物半導体膜５５＿１と、第１の酸化物半導体膜５５＿１およびゲート絶縁膜５７と接する第２の酸化物半導体膜５５＿２を有する。
または、図１６（Ｃ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第２の酸化物半導体膜５５＿２と、第２の酸化物半導体膜５５＿２およびゲート絶縁膜５７と接する第３の酸化物半導体膜５５＿３を有する。
または、図１６（Ｄ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第１の酸化物半導体膜５５＿１と、第１の酸化物半導体膜５５＿１と接する第２の酸化物半導体膜５５＿２と、第２の酸化物半導体膜５５＿２およびゲート絶縁膜５７と接する第３の酸化物半導体膜５５＿３を有する。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体膜５５＿２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３において、ｙ１がｘ１以上であると、当該第２の酸化物半導体膜５５＿２を用いたトランジスタに安定した電気特性を付与できるため好ましい。一方、ｙ１がｘ１の３倍以上になると、当該第２の酸化物半導体膜５５＿２を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。
第２の酸化物半導体膜５５＿２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の酸化物半導体膜５５＿２を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の酸化物半導体膜５５＿２としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
なお、第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２および第３の酸化物半導体膜５５＿３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。
また、第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３として、酸化ガリウムを用いて形成することができる。第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３として、酸化ガリウムを用いることで、トランジスタのリーク電流を低減することが可能である。
また、図１６（Ｄ）において、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は同じ組成でもよい。例えば、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３としてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、または１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
または、図１６（Ｄ）において、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は異なった組成でもよい。例えば、第１の酸化物半導体膜５５＿１としてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第３の酸化物半導体膜５５＿３としてＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。第２の酸化物半導体膜５５＿２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。なお、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３はそれぞれ第２の酸化物半導体膜５５＿２より厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。また、第３の酸化物半導体膜５５＿３に含まれる酸素が一対の電極６８、６９に拡散し、一対の電極６８、６９が酸化するのを防ぐため、第３の酸化物半導体膜５５＿３の膜厚は薄い方が好ましい。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３それぞれの界面は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することができる。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３は、実施の形態１に示す酸化物半導体膜５５の結晶構造を適宜用いることができる。
第２の酸化物半導体膜５５＿２と比較して酸素欠損の生じにくい酸化物半導体膜を第２の酸化物半導体膜５５＿２の上または／および下に接して設けることで、第２の酸化物半導体膜５５＿２における酸素欠損を低減することができる。また、第２の酸化物半導体膜５５＿２は、第２の酸化物半導体膜５５＿２を構成する金属元素の一以上を有する第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３と接するため、第１の酸化物半導体膜５５＿１と第２の酸化物半導体膜５５＿２との界面、第２の酸化物半導体膜５５＿２と第３の酸化物半導体膜５５＿３との界面における界面準位密度が極めて低い。このため、第２の酸化物半導体膜５５＿２に含まれる酸素欠損を低減することが可能である。
また、第２の酸化物半導体膜５５＿２が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を含むゲート絶縁膜）と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、第２の酸化物半導体膜５５＿２を構成する金属元素を一種以上含む第１の酸化物半導体膜５５＿１が第２の酸化物半導体膜５５＿２と接するため、第１の酸化物半導体膜５５＿１と第２の酸化物半導体膜５５＿２の界面に界面準位を形成しにくくなる。よって第１の酸化物半導体膜５５＿１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁膜５７と第２の酸化物半導体膜５５＿２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、第２の酸化物半導体膜５５＿２を構成する金属元素を一種以上含む第３の酸化物半導体膜５５＿３が第２の酸化物半導体膜５５＿２に接して設けられるため、第２の酸化物半導体膜５５＿２と第３の酸化物半導体膜５５＿３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は、絶縁膜５３およびゲート絶縁膜５７の構成元素が第２の酸化物半導体膜５５＿２へ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
例えば、絶縁膜５３およびゲート絶縁膜５７として、シリコンを含む絶縁膜５３およびゲート絶縁膜５７中のシリコン、または絶縁膜５３およびゲート絶縁膜５７中に混入されうる炭素が、第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が第２の酸化物半導体膜５５＿２中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
しかしながら、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が第２の酸化物半導体膜５５＿２にまで到達しないため、不純物準位の影響は低減される。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。
＜バンド構造＞
次に、本実施の形態に示すトランジスタの代表例として、図１７（Ａ）に示すトランジスタの任意断面におけるバンド構造について説明する。なお、図１７（Ａ）に示す破線で囲まれた領域７１ａの拡大図を図１７（Ｂ）に示し、破線で囲まれた領域７１ｂの拡大図を図１７（Ｃ）に示し、破線で囲まれた領域７１ｃの拡大図を図１７（Ｄ）に示す。即ち、図１７（Ａ）に示すトランジスタは、第１の領域５５ａ、第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５を有する。また、図１７（Ｂ）に示すように、第１の領域５５ａは、第１の領域５５＿２ａおよび第１の領域５５＿３ａが、絶縁膜５３およびゲート絶縁膜５７の間に設けられる。また、図１７（Ｃ）に示すように、第２の領域５５ｂは、第２の領域５５＿２ｂおよび第２の領域５５＿３ｂが、絶縁膜５３および水素を含む絶縁膜６５の間に設けられる。また、図１７（Ｄ）に示すように、第２の領域５５ｃは、第２の領域５５＿２ｃおよび第２の領域５５＿３ｃが、絶縁膜５３および水素を含む絶縁膜６５の間に設けられる。
図１７（Ｅ）に、図１７（Ａ）に示すトランジスタのチャネル領域を含むＯ−Ｐ断面におけるバンド構造を示す。なお、第１の領域５５＿３ａは、第１の領域５５＿２ａよりもエネルギーギャップが少し大きいとする。また、絶縁膜５３およびゲート絶縁膜５７は、第１の領域５５＿２ａおよび第１の領域５５＿３ａよりも十分にエネルギーギャップが大きいとする。また、第１の領域５５＿２ａ、第１の領域５５＿３ａ、絶縁膜５３およびゲート絶縁膜５７のフェルミ準位（Ｅｆと表記する。）は、それぞれの真性フェルミ準位（Ｅｉと表記する。）の位置とする。また、ゲート電極５９の仕事関数は、該フェルミ準位と同じ位置とする。また、伝導帯下端のエネルギーをＥｃと表記し、価電子帯上端のエネルギーをＥｖと表記する。
ゲート電圧をトランジスタのしきい値電圧以上としたとき、第１の領域５５＿２ａと第１の領域５５＿３ａとの間の伝導帯下端のエネルギーの差により、電子は第１の領域５５＿２ａを優先的に流れる。即ち、第１の領域５５＿２ａに電子が埋め込まれると推定することができる。
したがって、本発明の一態様に係るトランジスタは、電子の埋め込みによって界面散乱の影響が低減されている。そのため、本発明の一態様に係るトランジスタは、チャネル領域における抵抗が小さい。
次に、図１７（Ｆ）に、図１７（Ａ）に示すトランジスタのソース領域またはドレイン領域を含むＱ−Ｒ断面におけるバンド構造を示す。なお、第２の領域５５＿２ｂ、５５＿２ｃ、第２の領域５５＿３ｂ、５５＿３ｃは、縮退状態とする。また、第２の領域５５＿２ｂにおいて、第２の領域５５＿２ｂの伝導帯下端のエネルギーは第１の領域５５＿２ａのフェルミ準位と同程度とする。また、第２の領域５５＿３ｂにおいて、第２の領域５５＿３ｂの伝導帯下端のエネルギーは第１の領域５５＿３ａのフェルミ準位と同程度とする。第２の領域５５＿２ｃおよび第２の領域５５＿３ｃも同様である。
このとき、導電膜６８と、第２の領域５５＿３ｂと、はエネルギー障壁が十分小さいため、オーミック接触となる。また、第２の領域５５＿３ｂと、第２の領域５５＿２ｂと、はオーミック接触となる。同様に、導電膜６９と、第２の領域５５＿３ｃと、はエネルギー障壁が十分小さいため、オーミック接触となる。また、第２の領域５５＿３ｃと、第２の領域５５＿２ｃと、はオーミック接触となる。したがって、導電膜６８および導電膜６９と、第１の領域５５＿２ａおよび第１の領域５５＿３ａと、の間で、電子の授受がスムーズに行われることがわかる。
以上に示したように、本発明の一態様に係るトランジスタは、ソース電極およびドレイン電極と、チャネル領域との間の電子の授受がスムーズに行われるため、チャネル領域における抵抗の小さいトランジスタである。即ち、優れたスイッチング特性を有するトランジスタであることがわかる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先に示す実施の形態に適用可能なトランジスタの構造について、図１８を用いて説明する。なお、ここでは、実施の形態１に示すトランジスタを用いて説明するが、適宜先に示す実施の形態に示すトランジスタに本実施の形態を適用することが可能である。図１８（Ａ）は、トランジスタのチャネル長方向における断面図であり、図１８（Ｂ）は、トランジスタのチャネル幅方向における断面図である。
本実施の形態に示すトランジスタは、図１８に示すように、絶縁膜５３を介して酸化物半導体膜５５と重なるゲート電極７３を有することを特徴とする。
ゲート電極７３の電位をゲート電極５９と異なる電位とすることで、トランジスタのしきい値電圧を制御することが可能であり、ノーマリーオフのトランジスタを作製することができる。または、図１８（Ｂ）に示すように、絶縁膜５３およびゲート絶縁膜５７に設けられる開口部において、ゲート電極５９およびゲート電極７３が接続されることで、ゲート電極７３の電位をゲート電極５９と同じ電位とすることが可能であり、トランジスタのオン電流を増大させることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明したトランジスタにおいて、酸化物半導体膜に適用可能な一態様について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１９（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図１９（ｂ）は、図１９（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１９（ｃ）は、図１９（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１９（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２０（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜多結晶酸化物半導体膜＞
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２０（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
＜非結晶酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
図３７は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図３７より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図３７に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図２０（Ｃ）に、電子銃室４０と、電子銃室４０の下の光学系４２と、光学系４２の下の試料室４４と、試料室４４の下の光学系４６と、光学系４６の下の観察室２０と、観察室２０に設置されたカメラ４８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ４８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図２０（Ｄ）に、図２０（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室４０に設置された電子銃から放出された電子が、光学系４２を介して試料室４４に配置された物質２８に照射される。物質２８を通過した電子は、光学系４６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ４８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ４８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ４８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ４８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ４８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室４４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図２０（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図２０（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図２０（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図２１（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２１（Ｂ）および図２１（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図２１（Ｂ）と図２１（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルについて説明する。
図２３（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。
ターゲット５１３０は、バッキングプレート上に接着されている。ターゲット５１３０およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネットによって、ターゲット５１３０上には磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
ターゲット５１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。なお、劈開面の詳細については後述する。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０上の磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
イオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正三角形）が２個合わさった四角形（ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。
ペレット５１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または正に帯電する場合がある。ペレット５１００は、側面に酸素原子を有し、当該酸素原子が負に帯電する可能性がある。例えば、ペレット５１００ａが、側面に負に帯電した酸素原子を有する例を図２５に示す。このように、側面が同じ極性の電荷を帯びることにより、電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。
図２３（Ａ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられているため、基板５１２０からターゲット５１３０に向けて電流が流れている。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける（図２６参照。）。このことは、フレミングの左手の法則によって理解できる。なお、ペレット５１００に与える力を大きくするためには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
また、基板５１２０は加熱されており、ペレット５１００と基板５１２０との間で摩擦などの抵抗が小さい状態となっている。その結果、図２７（Ａ）に示すように、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、図２７（Ｂ）に示すように、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。
また、ペレット５１００が基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほぼ単結晶となる。ペレット５１００がほぼ単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子などが敷き詰められ、向きのずれたペレット５１００同士の側面を高速道路のように繋いでいると考えられる。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａｂ面と平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる（図２３（Ｂ）参照。）。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場合がある。ただし、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる（図２３（Ｃ）参照。）。
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
また、ＣＡＡＣ−ＯＳは、ペレット５１００のほかに酸化亜鉛粒子を有する成膜モデルによっても説明することができる。
酸化亜鉛粒子は、ペレット５１００よりも質量が小さいため、先に基板５１２０に到達する。基板５１２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長することで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化亜鉛層の結晶のｃ軸は、基板５１２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほとんど確認することができない。
したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも高い割合で亜鉛を含むターゲットを用いることが好ましい。
同様に、ｎｃ−ＯＳは、図２４に示す成膜モデルによって理解することができる。なお、図２４と図２３（Ａ）との違いは、基板５１２０の加熱の有無のみである。
したがって、基板５１２０は加熱されておらず、ペレット５１００と基板５１２０との間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動することができないため、不規則に降り積もっていくことでｎｃ−ＯＳを得ることができる。
＜劈開面＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説明する。
まずは、ターゲットの劈開面について図２８を用いて説明する。図２８に、ＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２８（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図２８（Ｂ）は、ｃ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフエネルギーは４００ｅＶとする。
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子配置の構造最適化を行った後に導出する。
図２８に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図２８（Ａ）参照。）。第２の面は、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面である（図２８（Ａ）参照。）。第３の面は、（１１０）面に平行な結晶面である（図２８（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に平行な結晶面である（図２８（Ｂ）参照。）。
以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すことで、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原子−電子間、および電子間の相互作用と、を考慮したエネルギーである。
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開エネルギーは２．１２Ｊ／ｍ２であることがわかった（下表参照。）。
この計算により、図２８に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面における劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図２８（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離することができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネルギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ４のペレットは、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。
また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面（またはａｂ面）に平行な結晶面）よりも、第３の面（１１０）面に平行な結晶面）、第４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことから、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。
次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりスパッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ４の結晶（２６８８原子）の断面構造を図２９（Ａ）に、上面構造を図２９（Ｂ）に示す。なお、図２９（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図２９（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ４の結晶のａｂ面に垂直な方向からセルに原子を入射させる。
図３０（Ａ）は、図２９に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図３０（Ｂ）は、セルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図３０では、図２９（Ａ）に示した固定層の一部を省略して示す。
図３０（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図２８（Ａ）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ４の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（２番目）に大きな亀裂が生じることがわかる。
一方、図３０（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図２８（Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が衝突した場合は、ＩｎＧａＺｎＯ４の結晶の第２の面（１番目）において大きな亀裂が生じることがわかる。
したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットの上面から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ４の結晶は第２の面に沿って劈開し、平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさは、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわかる。
なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレットに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる場合がある。
そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査する。
図３１（Ａ）に、図２９に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図３１（Ａ）は、図２９から図３０（Ａ）の間の期間に対応する。
図３１（Ａ）より、アルゴンが第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第６層（Ｇａ−Ｚｎ−Ｏ層）の近傍まで到達することがわかる。なお、ガリウムと衝突したアルゴンは、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含むターゲットにアルゴンを衝突させた場合、図２９（Ａ）における第２の面（２番目）に亀裂が入ると考えられる。
また、図３１（Ｂ）に、図２９に示したＩｎＧａＺｎＯ４の結晶を有するセルに酸素が入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図３１（Ｂ）は、図２９から図３０（Ａ）の間の期間に対応する。
一方、図３１（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含むターゲットに酸素を衝突させた場合、図２９（Ａ）における第２の面（１番目）に亀裂が入ると考えられる。
本計算からも、ＩｎＧａＺｎＯ４の結晶は、原子（イオン）が衝突した場合、劈開面から剥離することが示唆される。
また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量保存則は、式（４）および式（５）のように示すことができる。ここで、Ｅは衝突前のアルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍＡはアルゴンまたは酸素の質量、ｖＡは衝突前のアルゴンまたは酸素の速度、ｖ’Ａは衝突後のアルゴンまたは酸素の速度、ｍＧａはガリウムの質量、ｖＧａは衝突前のガリウムの速度、ｖ’Ｇａは衝突後のガリウムの速度である。
アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖＡ、ｖ’Ａ、ｖＧａおよびｖ’Ｇａの関係は式（６）のように表すことができる。
式（４）、式（５）および式（６）より、ｖＧａを０とすると、アルゴンまたは酸素が衝突した後のガリウムの速度ｖ’Ｇａは、式（７）のように表すことができる。
式（７）において、ｍＡにアルゴンの質量または酸素の質量を代入し、それぞれの原子が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアルゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。
アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡＣ−ＯＳを成膜する図２３（Ａ）などに記載のモデルが道理に適っている。
このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有する。例えば、ＩｎＧａＺｎＯ４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ／ｃｍ３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃｍ３程度となる。
図３２に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物（図３２（Ａ）参照。）、およびそのターゲット（図３２（Ｂ）参照。）の断面における原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７００を用いる。
図３２（Ａ）および図３２（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、ともにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。したがって、図２３（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。
なお、本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、本発明の一態様の入出力装置の構成について、図３３および図３４を参照しながら説明する。なお、入出力装置はタッチパネルということもできる。
図３３は本発明の一態様の入出力装置の構成を説明する投影図である。
図３３（Ａ）は本発明の一態様の入出力装置５００の投影図であり、図３３（Ｂ）は入出力装置５００が備える検知ユニット１０Ｕの構成を説明する投影図である。
図３４は本発明の一態様の入出力装置５００の構成を説明する断面図である。
図３４（Ａ）は図３３に示す本発明の一態様の入出力装置５００のＺ１−Ｚ２における断面図である。
＜入出力装置の構成例＞
本実施の形態で説明する入出力装置５００は、可視光を透過する窓部１４を具備し且つマトリクス状に配設される複数の検知ユニット１０Ｕ、行方向（図中に矢印Ｒで示す）に配置される複数の検知ユニット１０Ｕと電気的に接続する走査線Ｇ１、列方向（図中に矢印Ｃで示す）に配置される複数の検知ユニット１０Ｕと電気的に接続する信号線ＤＬならびに、検知ユニット１０Ｕ、走査線Ｇ１および信号線ＤＬを支持する可撓性の第１の基材１６を備える可撓性の入力装置１００と、窓部１４に重なり且つマトリクス状に配設される複数の画素５０２および画素５０２を支持する可撓性の第２の基材５１０を備える表示部５０１と、を有する（図３３（Ａ）乃至図３３（Ｃ）参照）。
検知ユニット１０Ｕは、窓部１４に重なる検知素子Ｃおよび検知素子Ｃと電気的に接続される検知回路１９を備える（図３３（Ｂ）参照）。
検知素子Ｃは、絶縁膜１３、絶縁膜１３を挟持する第１の電極１１および第２の電極１２を備える（図３４（Ａ）参照）。
検知回路１９は、選択信号を供給され且つ検知素子Ｃの容量の変化に基づいて検知信号ＤＡＴＡを供給する。
走査線Ｇ１は、選択信号を供給することができ、信号線ＤＬは、検知信号ＤＡＴＡを供給することができ、検知回路１９は、複数の窓部１４の間隙に重なるように配置される。
また、本実施の形態で説明する入出力装置５００は、検知ユニット１０Ｕおよび検知ユニット１０Ｕの窓部１４と重なる画素５０２の間に、着色膜を備える。
本実施の形態で説明する入出力装置５００は、可視光を透過する窓部１４を具備する検知ユニット１０Ｕを複数備える可撓性の入力装置１００と、窓部１４に重なる画素５０２を複数備える可撓性の表示部５０１と、を有し、窓部１４と画素５０２の間に着色膜を含んで構成される。
これにより、入出力装置は容量の変化に基づく検知信号およびそれを供給する検知ユニットの位置情報を供給すること、検知ユニットの位置情報と関連付けられた画像情報を表示すること、ならびに曲げることができる。その結果、利便性または信頼性に優れた新規な入出力装置を提供することができる。
また、入出力装置５００は、入力装置１００が供給する信号を供給されるフレキシブル基板ＦＰＣ１または／および画像情報を含む信号を表示部５０１に供給するフレキシブル基板ＦＰＣ２を備えていてもよい。
また、傷の発生を防いで入出力装置５００を保護する保護膜１７ｐまたは／および入出力装置５００が反射する外光の強度を弱める反射防止膜５６７ｐを備えていてもよい。
また、入出力装置５００は、表示部５０１の操作線に選択信号を供給する走査線駆動回路５０３ｇ、信号を供給する配線５１１およびフレキシブル基板ＦＰＣ２と電気的に接続される端子５１９を有する。
以下に、入出力装置５００を構成する個々の要素について説明する。なお、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。
例えば、複数の窓部１４に重なる位置に着色膜を備える入力装置１００は、入力装置１００であるとともにカラーフィルタでもある。
また、例えば入力装置１００が表示部５０１に重ねられた入出力装置５００は、入力装置１００であるとともに表示部５０１でもある。
＜全体の構成＞
入出力装置５００は、入力装置１００と、表示部５０１と、を備える（図３３（Ａ）参照）。
＜入力装置１００＞
入力装置１００は複数の検知ユニット１０Ｕおよび検知ユニットを支持する可撓性の基材１６を備える。例えば、４０行１５列のマトリクス状に複数の検知ユニット１０Ｕを可撓性の基材１６に配設する。
＜窓部１４、着色膜および遮光膜ＢＭ＞
窓部１４は可視光を透過する。
窓部１４に重なる位置に所定の色の光を透過する着色膜を備える。例えば、青色の光を透過する着色膜ＣＦＢ、着色膜ＣＦＧまたは着色膜ＣＦＲを備える（図３３（Ｂ）参照）。
なお、青色、緑色または／および赤色に加えて、白色の光を透過する着色膜または黄色の光を透過する着色膜などさまざまな色の光を透過する着色膜を備えることができる。
着色膜に金属材料、顔料または染料等を用いることができる。
窓部１４を囲むように遮光膜ＢＭを備える。遮光膜ＢＭは窓部１４より光を透過しにくい。
カーボンブラック、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等を遮光膜ＢＭに用いることができる。
遮光膜ＢＭと重なる位置に走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよび配線ＶＲＥＳならびに検知回路１９を備える。
なお、着色膜および遮光膜ＢＭを覆う透光性のオーバーコート膜を備えることができる。
＜検知素子Ｃ＞
検知素子Ｃは、第１の電極１１、第２の電極１２および第１の電極１１と第２の電極１２の間に絶縁膜１３を有する（図３４（Ａ）参照）。
第１の電極１１は他の領域から分離されるように、例えば島状に形成される。特に、入出力装置５００の使用者に第１の電極１１が識別されないように、第１の電極１１と同一の工程で作製することができる層を第１の電極１１に近接して配置する構成が好ましい。より好ましくは、第１の電極１１および第１の電極１１に近接して配置する層の間隙に配置する窓部１４の数をできるだけ少なくするとよい。特に、当該間隙に窓部１４を配置しない構成が好ましい。
第１の電極１１と重なるように第２の電極１２を備え、第１の電極１１と第２の電極１２の間に絶縁膜１３を備える。
例えば、大気中に置かれた検知素子Ｃの第１の電極１１または第２の電極１２に、大気と異なる誘電率を有するものが近づくと、検知素子Ｃの容量が変化する。具体的には、指などのものが検知素子Ｃに近づくと、検知素子Ｃの容量が変化する。これにより、近接検知器に用いることができる。
例えば、変形することができる検知素子Ｃの容量は、変形に伴い変化する。
具体的には、指などのものが検知素子Ｃに触れることにより、第１の電極１１と第２の電極１２の間隔が狭くなると、検知素子Ｃの容量は大きくなる。これにより、接触検知器に用いることができる。
具体的には、検知素子Ｃを折り曲げることにより、第１の電極１１と第２の電極１２の間隔が狭くなる。これにより、検知素子Ｃの容量は大きくなる。これにより、屈曲検知器に用いることができる。
第１の電極１１および第２の電極１２は、導電性の材料を含む。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを第１の電極１１および第２の電極１２に用いることができる。
具体的には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、ニッケル、銀またはマンガンから選ばれた金属元素、上述した金属元素を成分とする合金または上述した金属元素を組み合わせた合金などを用いることができる。なお、光が透過する厚さとすることが好ましい。
または、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。
または、グラフェンまたはグラファイトを用いることができる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法や還元剤を用いる方法等を挙げることができる。
または、導電性高分子を用いることができる。
＜検知回路１９＞
検知回路１９は例えばトランジスタＭ１乃至トランジスタＭ３を含む。また、検知回路１９は電源電位および信号を供給する配線を含む。例えば、信号線ＤＬ、配線ＶＰＩ、配線ＣＳ、走査線Ｇ１、配線ＲＥＳ、配線ＶＲＥＳなどを含む。なお、検知回路１９の具体的な構成は実施の形態９で詳細に説明する。
なお、検知回路１９を窓部１４と重ならない領域に配置してもよい。例えば、窓部１４と重ならない領域に配線を配置することにより、入力装置１００の一方の側から他方の側にあるものを視認し易くできる。
例えば、同一の工程で形成することができるトランジスタをトランジスタＭ１乃至トランジスタＭ３に用いることができる。
トランジスタＭ１は半導体膜を有する。例えば、４族の元素、化合物半導体または酸化物半導体を半導体膜に用いることができる。具体的には、シリコンを含む半導体、ガリウムヒ素を含む半導体またはインジウムを含む酸化物半導体などを適用できる。また、トランジスタＭ１は、先の実施の形態で説明したトランジスタを適宜用いることができる。
導電性を有する材料を配線に適用できる。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを配線に用いることができる。具体的には、第１の電極１１および第２の電極１２に用いることができる材料と同一の材料を適用できる。
アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよび配線ＶＲＥＳに用いることができる。
基材１６に形成した膜を加工して、基材１６に検知回路１９を形成してもよい。
または、他の基材に形成された検知回路１９を基材１６に転置してもよい。
＜基材１６＞
有機材料、無機材料または有機材料と無機材料の複合材料を可撓性の基材１６に用いることができる。
５μｍ以上２５００μｍ以下、好ましくは５μｍ以上６８０μｍ以下、より好ましくは５μｍ以上１７０μｍ以下、より好ましくは５μｍ以上４５μｍ以下、より好ましくは８μｍ以上２５μｍ以下の厚さを有する材料を、基材１６に用いることができる。
また、不純物の透過が抑制された材料を基材１６に好適に用いることができる。例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である材料を好適に用いることができる。
また、線膨張率がおよそ等しい材料を基材１６および基材５１０に好適に用いることができる。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
例えば、樹脂、樹脂フィルムまたはプラスチックフィルム等の有機材料を、基材１６に用いることができる。
例えば、金属板または厚さ１０μｍ以上５０μｍ以下の薄板状のガラス板等の無機材料を、基材１６に用いることができる。
例えば、金属板、薄板状のガラス板または無機材料の膜を、樹脂膜を用いて樹脂フィルム等に貼り合せて形成された複合材料を、基材１６に用いることができる。
例えば、繊維状または粒子状の金属、ガラスもしくは無機材料を樹脂または樹脂フィルムに分散した複合材料を、基材１６に用いることができる。
例えば、熱硬化性樹脂や紫外線硬化樹脂を樹脂膜に用いることができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルムまたは樹脂板を用いることができる。
具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス若しくはクリスタルガラス等を用いることができる。
具体的には、金属酸化物膜、金属窒化物膜若しくは金属酸窒化物膜等を用いることができる。例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ膜等を適用できる。
具体的には、開口部が設けられたＳＵＳまたはアルミニウム等を用いることができる。
具体的には、アクリル、ウレタン、エポキシ、またはシロキサン結合を有する樹脂などの樹脂を用いることができる。
例えば、可撓性を有する基材１６ｂと、不純物の拡散を防ぐバリア膜１６ａと、基材１６ｂおよびバリア膜１６ａを貼り合わせる樹脂膜１６ｃと、が積層された積層体を基材１６に好適に用いることができる（図３４（Ａ）参照）。
具体的には、６００ｎｍの酸化窒化シリコン膜および厚さ２００ｎｍの窒化シリコン膜が積層された積層材料を含む膜を、バリア膜１６ａに用いることができる。
具体的には、厚さ６００ｎｍの酸化窒化シリコン膜、厚さ２００ｎｍの窒化シリコン膜、厚さ２００ｎｍの酸化窒化シリコン膜、厚さ１４０ｎｍの窒化酸化シリコン膜および厚さ１００ｎｍの酸化窒化シリコン膜がこの順に積層された積層材料を含む膜を、バリア膜１６ａに用いることができる。
ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を基材１６ｂに用いることができる。
例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル、ウレタン、エポキシもしくはシロキサン結合を有する樹脂を含む材料を樹脂膜１６ｃに用いることができる。
＜保護基材１７、保護膜１７ｐ＞
可撓性の保護基材１７または／および保護膜１７ｐを備えることができる。可撓性の保護基材１７または保護膜１７ｐは傷の発生を防いで入力装置１００を保護する。
例えば、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を保護基材１７に用いることができる。
例えば、ハードコート層またはセラミックコート層を保護膜１７ｐに用いることができる。具体的には、ＵＶ硬化樹脂または酸化アルミニウムを含む層を第２の電極に重なる位置に形成してもよい。
＜表示部５０１＞
表示部５０１は、マトリクス状に配置された複数の画素５０２を備える（図３３（Ｃ）参照）。
例えば、画素５０２は副画素５０２Ｂ、副画素５０２Ｇおよび副画素５０２Ｒを含み、それぞれの副画素は表示素子と表示素子を駆動する画素回路を備える。
なお、画素５０２の副画素５０２Ｂは着色膜ＣＦＢと重なる位置に配置され、副画素５０２Ｇは着色膜ＣＦＧと重なる位置に配置され、副画素５０２Ｒは着色膜ＣＦＲと重なる位置に配置される。
本実施の形態では、白色の光を射出する有機エレクトロルミネッセンス素子を表示素子に適用する場合について説明するが、表示素子はこれに限られない。
例えば、副画素毎に射出する光の色が異なるように、発光色が異なる有機エレクトロルミネッセンス素子を副画素毎に適用してもよい。
また、有機エレクトロルミネッセンス素子の他、電気泳動方式やエレクトロウェッティング方式などにより表示を行う表示素子（電子インクともいう）、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、液晶素子など、様々な表示素子を表示素子に用いることができる。
また液晶素子は、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイなどにも適用できる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。また、適用する表示素子に好適な構成を様々な画素回路から選択して用いることができる。
また、表示部において、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有しないパッシブマトリクス方式を用いることが出来る。
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トランジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いることが出来る。例えば、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）、またはＴＦＤ（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製造工程が少ないため、製造コストの低減、または歩留まりの向上を図ることができる。または、これらの素子は、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来る。
アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティブ素子、非線形素子）を用いないため、製造工程が少ないため、製造コストの低減、または歩留まりの向上を図ることができる。または、能動素子（アクティブ素子、非線形素子）を用いないため、開口率を向上させることができ、低消費電力化、または高輝度化などを図ることが出来る。
＜基材５１０＞
可撓性を有する材料を基材５１０に用いることができる。例えば、基材１６に用いることができる材料を基材５１０に適用することができる。
例えば、可撓性を有する基材５１０ｂと、不純物の拡散を防ぐバリア膜５１０ａと、基材５１０ｂおよびバリア膜５１０ａを貼り合わせる樹脂膜５１０ｃと、が積層された積層体を基材５１０に好適に用いることができる（図３４（Ａ）参照）。
＜封止材５６０＞
封止材５６０は基材１６と基材５１０を貼り合わせる。封止材５６０は空気より大きい屈折率を備える。また、封止材５６０側に光を取り出す場合は、封止材５６０は封止材５６０と接する層との屈折率段差を低減することができる。
画素回路および発光素子（例えば発光素子５５０Ｒ）は基材５１０と基材１６の間にある。
＜画素の構成＞
副画素５０２Ｒは発光モジュール５８０Ｒを備える。
副画素５０２Ｒは、発光素子５５０Ｒおよび発光素子５５０Ｒに電力を供給することができるトランジスタ５０２ｔを含む画素回路を備える。また、発光モジュール５８０Ｒは発光素子５５０Ｒおよび光学素子（例えば着色膜ＣＦＲ）を備える。
発光素子５５０Ｒは、下部電極、上部電極、下部電極と上部電極の間に発光性の有機化合物を含む層を有する。
発光モジュール５８０Ｒは、光を取り出す方向に着色膜ＣＦＲを有する。着色膜は特定の波長を有する光を透過するものであればよく、例えば赤色、緑色または青色等を呈する光を選択的に透過するものを用いることができる。なお、他の副画素を着色膜が設けられていない窓部に重なるように配置して、着色膜を透過しないで発光素子の発する光を射出させてもよい。
また、封止材５６０が光を取り出す側に設けられている場合、封止材５６０は、発光素子５５０Ｒと着色膜ＣＦＲに接する。
着色膜ＣＦＲは発光素子５５０Ｒと重なる位置にある。これにより、発光素子５５０Ｒが発する光の一部は着色膜ＣＦＲを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
着色膜（例えば着色膜ＣＦＲ）を囲むように遮光膜ＢＭがある。
＜画素回路の構成＞
画素回路に含まれるトランジスタ５０２ｔを覆う絶縁膜５２１を備える。絶縁膜５２１は画素回路に起因する凹凸を平坦化するための膜として用いることができる。また、不純物の拡散を抑制できる層を含む積層膜を、絶縁膜５２１に適用することができる。これにより、不純物の拡散によるトランジスタ５０２ｔ等の信頼性の低下を抑制できる。
絶縁膜５２１の上に下部電極が配置され、下部電極の端部に重なるように隔壁５２８が絶縁膜５２１の上に配設される。
下部電極は、上部電極との間に発光性の有機化合物を含む層を挟持して発光素子（例えば発光素子５５０Ｒ）を構成する。画素回路は発光素子に電力を供給する。
また、隔壁５２８上に、基材１６と基材５１０の間隔を制御するスペーサを有する。
＜走査線駆動回路の構成＞
走査線駆動回路５０３ｇ（１）は、トランジスタ５０３ｔおよび容量５０３ｃを含む。なお、画素回路と同一の工程で同一基板上に形成することができるトランジスタを駆動回路に用いることができる。
＜変換器ＣＯＮＶ＞
検知ユニット１０Ｕが供給する検知信号ＤＡＴＡを変換してフレキシブル基板ＦＰＣ１に供給することができるさまざまな回路を、変換器ＣＯＮＶに用いることができる（図３３（Ａ）および図３４（Ａ）参照）。
例えば、トランジスタＭ４を変換器ＣＯＮＶに用いることができる。
＜他の構成＞
表示部５０１は、反射防止膜５６７ｐを画素に重なる位置に備える。反射防止膜５６７ｐとして、例えば円偏光板を用いることができる。
表示部５０１は、信号を供給することができる配線５１１を備え、端子５１９が配線５１１に設けられている。なお、画像信号および同期信号等の信号を供給することができるフレキシブル基板ＦＰＣ２が端子５１９に電気的に接続されている。
なお、フレキシブル基板ＦＰＣ２にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
表示部５０１は、走査線、信号線および電源線等の配線を有する。様々な導電膜を配線に用いることができる。
具体的には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、ニッケル、イットリウム、ジルコニウム、銀またはマンガンから選ばれた金属元素、上述した金属元素を成分とする合金または上述した金属元素を組み合わせた合金等を用いることができる。とくに、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンの中から選択される一以上の元素を含むと好ましい。特に、銅とマンガンの合金がウエットエッチング法を用いた微細加工に好適である。
または、アルミニウム膜上にチタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を積層する積層構造を用いることができる。
具体的には、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等を用いることができる。
また、酸化インジウム、酸化錫または酸化亜鉛を含む透光性を有する導電材料を用いてもよい。
＜表示部の変形例＞
様々なトランジスタを表示部５０１に適用できる。
ボトムゲート型のトランジスタを表示部５０１に適用する場合の構成を図３４（Ａ）および図３４（Ｂ）に図示する。
例えば、酸化物半導体、アモルファスシリコン等を含む半導体膜を図３４（Ａ）に図示するトランジスタ５０２ｔおよびトランジスタ５０３ｔに適用することができる。
トップゲート型のトランジスタを表示部５０１に適用する場合の構成を、図３４（Ｃ）に図示する。
例えば、多結晶シリコンまたは単結晶シリコン基板等から転置された単結晶シリコン膜等を含む半導体膜を、図３４（Ｃ）に図示するトランジスタ５０２ｔおよびトランジスタ５０３ｔに適用することができる。または、先の実施の形態に示すトランジスタをトランジスタ５０２ｔおよびトランジスタ５０３ｔに用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の入出力装置の検知ユニットに用いることができる検知回路の構成および駆動方法について、図３５を参照しながら説明する。
図３５は本発明の一態様の検知回路１９および変換器ＣＯＮＶの構成および駆動方法を説明する図である。
図３５（Ａ）は本発明の一態様の検知回路１９および変換器ＣＯＮＶの構成を説明する回路図であり、図３５（Ｂ−１）および図３５（Ｂ−２）は駆動方法を説明するタイミングチャートである。
本発明の一態様の検知回路１９は、ゲートが検知素子Ｃの第１の電極１１と電気的に接続され、第１の電極が例えば接地電位を供給することができる配線ＶＰＩと電気的に接続される第１のトランジスタＭ１を備える（図３５（Ａ）参照）。
また、ゲートが選択信号を供給することができる走査線Ｇ１と電気的に接続され、第１の電極が第１のトランジスタＭ１の第２の電極と電気的に接続され、第２の電極が例えば検知信号ＤＡＴＡを供給することができる信号線ＤＬと電気的に接続される第２のトランジスタＭ２を備える構成であってもよい。
また、ゲートがリセット信号を供給することができる配線ＲＥＳと電気的に接続され、第１の電極が検知素子Ｃの第１の電極１１と電気的に接続され、第２の電極が例えば接地電位を供給することができる配線ＶＲＥＳと電気的に接続される第３のトランジスタＭ３を備える構成であってもよい。
検知素子Ｃの容量は、例えば、第１の電極１１または第２の電極１２にものが近接すること、もしくは第１の電極１１および第２の電極１２の間隔が変化することにより変化する。これにより、検知回路１９は検知素子Ｃの容量の変化に基づく検知信号ＤＡＴＡを供給することができる。
なお、検知素子Ｃの第１の電極１１、第１のトランジスタＭ１のゲートおよび第３のトランジスタの第１の電極が電気的に接続される結節部をノードＡという。
配線ＶＲＥＳおよび配線ＶＰＩは例えば接地電位を供給することができ、配線ＶＰＯおよび配線ＢＲは例えば高電源電位を供給することができる。
また、配線ＲＥＳはリセット信号を供給することができ、走査線Ｇ１は選択信号を供給することができ、配線ＣＳは検知素子の第２の電極１２の電位を制御する制御信号を供給することができる。
また、信号線ＤＬは検知信号ＤＡＴＡを供給することができ、端子ＯＵＴは検知信号ＤＡＴＡに基づいて変換された信号を供給することができる。
なお、検知信号ＤＡＴＡを変換して端子ＯＵＴに供給することができるさまざまな回路を、変換器ＣＯＮＶに用いることができる。例えば、変換器ＣＯＮＶを検知回路１９と電気的に接続することにより、ソースフォロワ回路またはカレントミラー回路などが構成されるようにしてもよい。
具体的には、トランジスタＭ４を用いた変換器ＣＯＮＶを用いて、ソースフォロワ回路を構成できる（図３５（Ａ）参照）。なお、第１のトランジスタＭ１乃至第３のトランジスタＭ３と同一の工程で作製することができるトランジスタをトランジスタＭ４に用いてもよい。
また、トランジスタＭ１乃至トランジスタＭ３は半導体膜を有する。例えば、４族の元素、化合物半導体または酸化物半導体を半導体膜に用いることができる。具体的には、シリコンを含む半導体、ガリウムヒ素を含む半導体またはインジウムを含む酸化物半導体などを適用できる。また、トランジスタＭ１乃至トランジスタＭ３として、先の実施の形態に示すトランジスタを用いることができる。
＜検知回路１９の駆動方法＞
検知回路１９の駆動方法について説明する。
＜第１のステップ＞
第１のステップにおいて、第３のトランジスタを導通状態にした後に非導通状態にするリセット信号をゲートに供給し、検知素子Ｃの第１の電極の電位を所定の電位にする（図３５（Ｂ−１）期間Ｔ１参照）。
具体的には、リセット信号を配線ＲＥＳに供給させる。リセット信号が供給された第３のトランジスタは、ノードＡの電位を例えば接地電位にする（図３５（Ａ）参照）。
＜第２のステップ＞
第２のステップにおいて、第２のトランジスタＭ２を導通状態にする選択信号をゲートに供給し、第１のトランジスタの第２の電極を信号線ＤＬに電気的に接続する。
具体的には、走査線Ｇ１に選択信号を供給させる。選択信号が供給された第２のトランジスタＭ２は、第１のトランジスタの第２の電極を信号線ＤＬに電気的に接続する（図３５（Ｂ−１）期間Ｔ２参照）。
＜第３のステップ＞
第３のステップにおいて、制御信号を検知素子の第２の電極に供給し、制御信号および検知素子Ｃの容量に基づいて変化する電位を第１のトランジスタＭ１のゲートに供給する。
具体的には、配線ＣＳに矩形の制御信号を供給させる。矩形の制御信号を第２の電極１２に供給された検知素子Ｃでは、検知素子Ｃの容量に基づいてノードＡの電位が上昇する（図３５（Ｂ−１）期間Ｔ２の後半を参照）。
例えば、検知素子が大気中に置かれている場合、大気より誘電率の高いものが、検知素子Ｃの第２の電極１２に近接して配置された場合、検知素子Ｃの容量は見かけ上大きくなる。
これにより、矩形の制御信号がもたらすノードＡの電位の変化は、大気より誘電率の高いものが近接して配置されていない場合に比べて小さくなる（図３５（Ｂ−２）実線参照）。
＜第４のステップ＞
第４のステップにおいて、第１のトランジスタＭ１のゲートの電位の変化がもたらす信号を信号線ＤＬに供給する。
例えば、第１のトランジスタＭ１のゲートの電位の変化がもたらす電流の変化を信号線ＤＬに供給する。
変換器ＣＯＮＶは、信号線ＤＬを流れる電流の変化を電圧の変化に変換して供給する。
＜第５のステップ＞
第５のステップにおいて、第２のトランジスタを非導通状態にする選択信号をゲートに供給する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を用いることができる電子機器について、図３６を用いて説明を行う。
図３６（Ａ）乃至図３６（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体６００、表示部６０１、スピーカ６０３、ＬＥＤランプ６０４、操作キー６０５（電源スイッチ、または操作スイッチを含む）、接続端子６０６、センサ６０７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン６０８、等を有することができる。
図３６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ６０９、赤外線ポート６２０、等を有することができる。図３６（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部６０２、記録媒体読込部６２１、等を有することができる。図３６（Ｃ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図３６（Ｄ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器６２７等を有することができる。
図３６（Ｅ）乃至図３６（Ｇ）に、折りたたみ可能な携帯情報端末６１０を示す。図３６（Ｅ）に展開した状態の携帯情報端末６１０を示す。図３６（Ｆ）に展開した状態または折りたたんだ状態の一方から他方に変化する途中の状態の携帯情報端末６１０を示す。図３６（Ｇ）に折りたたんだ状態の携帯情報端末６１０を示す。携帯情報端末６１０は、折りたたんだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。
表示部６１２はヒンジ６１３によって連結された３つの筐体６１５に支持されている。ヒンジ６１３を介して２つの筐体６１５間を屈曲させることにより、携帯情報端末６１０を展開した状態から折りたたんだ状態に可逆的に変形させることができる。本発明の一態様を適用して作製された表示装置を表示部６１２に用いることができる。例えば、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる表示装置を適用できる。
図３６（Ａ）乃至図３６（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図３６（Ａ）乃至図３６（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電膜、絶縁膜、半導体膜、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
１０Ｕ 検知ユニット
１１ 電極
１２ 電極
１３ 絶縁膜
１４ 窓部
１６ 基材
１６ａ バリア膜
１６ｂ 基材
１６ｃ 樹脂膜
１７ 保護基材
１７ｐ 保護膜
１９ 検知回路
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
４０ 電子銃室
４２ 光学系
４４ 試料室
４６ 光学系
４８ カメラ
５１ 基板
５３ 絶縁膜
５４ 酸化物半導体膜
５５ 酸化物半導体膜
５５＿１ 酸化物半導体膜
５５＿２ 酸化物半導体膜
５５＿２ａ 領域
５５＿２ｂ 領域
５５＿２ｃ 領域
５５＿３ 酸化物半導体膜
５５＿３ａ 領域
５５＿３ｂ 領域
５５＿３ｃ 領域
５５ａ 領域
５５ｂ 領域
５５ｃ 領域
５６ 絶縁膜
５６ａ 絶縁膜
５６ｂ 絶縁膜
５７ ゲート絶縁膜
５７ａ 絶縁膜
５７ｂ 絶縁膜
５９ ゲート電極
５９ａ 導電膜
５９ｂ 導電膜
６０ ゲート電極
６２ 不純物元素
６４ 絶縁膜
６５ 絶縁膜
６６ 絶縁膜
６７ 絶縁膜
６８ 導電膜
６９ 導電膜
７１ 領域
７１ａ 領域
７１ｂ 領域
７１ｃ 領域
７３ ゲート電極
７７ 導電膜
７９ 絶縁膜
１００ 入力装置
５００ 入出力装置
５０１ 表示部
５０２ 画素
５０２Ｂ 副画素
５０２Ｇ 副画素
５０２Ｒ 副画素
５０２ｔ トランジスタ
５０３ｃ 容量
５０３ｇ 走査線駆動回路
５０３ｔ トランジスタ
５１０ 基材
５１０ａ バリア膜
５１０ｂ 基材
５１０ｃ 樹脂膜
５１１ 配線
５１９ 端子
５２１ 絶縁膜
５２８ 隔壁
５５０Ｒ 発光素子
５６０ 封止材
５６７ｐ 反射防止膜
５８０Ｒ 発光モジュール
６００ 筐体
６０１ 表示部
６０２ 表示部
６０３ スピーカ
６０４ ＬＥＤランプ
６０５ 操作キー
６０６ 接続端子
６０７ センサ
６０８ マイクロフォン
６０９ スイッチ
６１０ 携帯情報端末
６１２ 表示部
６１３ ヒンジ
６１５ 筐体
６２０ 赤外線ポート
６２１ 記録媒体読込部
６２７ 充電器
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１２０ 基板
５１３０ ターゲット

Claims (8)

  1. 基板上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、を有し、
    前記酸化物半導体膜は、チャネル領域と、前記チャネル領域を挟むソース領域及びドレイン領域と、を有し、
    前記酸化物半導体膜のチャネル長方向において、前記ゲート絶縁膜の側面は、前記ゲート電極の側面より内側に位置し、
    前記ゲート電極は、前記ソース領域と重なる領域と、前記ドレイン領域と重なる領域と、を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記ゲート絶縁膜は、前記ソース領域と接する領域と、前記ドレイン領域と接する領域と、を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記ソース領域と接する領域における前記ゲート絶縁膜の厚さ、及び前記ドレイン領域と接する領域における前記ゲート絶縁膜の厚さの各々は、１０ｎｍ以上３０ｎｍ以下であることを特徴する半導体装置。
  4. 基板上の酸化物半導体膜と、
    前記酸化物半導体膜上の第１の絶縁膜と、
    前記第１の絶縁膜上の第２の絶縁膜と、
    前記第２の絶縁膜上のゲート電極と、を有し、
    前記酸化物半導体膜は、チャネル領域と、前記チャネル領域を挟むソース領域及びドレイン領域と、を有し、
    前記第１の絶縁膜は、酸素を含み、
    前記第２の絶縁膜は、窒素を含み、
    前記第１の絶縁膜は、前記ソース領域と接する領域と、前記ドレイン領域と接する領域と、を有し、
    前記酸化物半導体膜のチャネル長方向において、前記第２の絶縁膜の側面は、前記ゲート電極の側面より内側に位置し、
    前記ゲート電極は、前記ソース領域と重なる領域と、前記ドレイン領域と重なる領域と、を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記第１の絶縁膜の厚さは、１０ｎｍ以上３０ｎｍ以下であることを特徴する半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記ソース領域及びドレイン領域の各々は、水素を含む絶縁膜と接する領域を有することを特徴とする半導体装置。
  7. 請求項６において、
    前記水素を含む絶縁膜は、窒化物絶縁膜であることを特徴とする半導体装置。
  8. 請求項１乃至請求項３のいずれか一項において、
    前記ゲート電極は、前記ゲート絶縁膜上に接する第１の導電膜と、前記第１の導電膜上に接する第２の導電膜と、を有し、
    前記第１の導電膜の幅は、前記第２の導電膜の幅より大きいことを特徴とする半導体装置。
JP2015041341A 2014-03-07 2015-03-03 半導体装置 Expired - Fee Related JP6585354B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015041341A JP6585354B2 (ja) 2014-03-07 2015-03-03 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014045365 2014-03-07
JP2014045365 2014-03-07
JP2015041341A JP6585354B2 (ja) 2014-03-07 2015-03-03 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019161649A Division JP2020074360A (ja) 2014-03-07 2019-09-05 半導体装置

Publications (3)

Publication Number Publication Date
JP2015181158A JP2015181158A (ja) 2015-10-15
JP2015181158A5 JP2015181158A5 (ja) 2018-04-12
JP6585354B2 true JP6585354B2 (ja) 2019-10-02

Family

ID=54018227

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015041341A Expired - Fee Related JP6585354B2 (ja) 2014-03-07 2015-03-03 半導体装置
JP2019161649A Withdrawn JP2020074360A (ja) 2014-03-07 2019-09-05 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019161649A Withdrawn JP2020074360A (ja) 2014-03-07 2019-09-05 半導体装置

Country Status (2)

Country Link
US (2) US9634150B2 (ja)
JP (2) JP6585354B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6662038B2 (ja) * 2015-12-28 2020-03-11 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
JP6561366B2 (ja) * 2016-03-16 2019-08-21 株式会社Ｊｏｌｅｄ 半導体装置とその製造方法
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
KR20180066848A (ko) 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP7512204B2 (ja) 2018-10-26 2024-07-08 株式会社半導体エネルギー研究所 金属酸化物の作製方法
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
US11107817B2 (en) 2019-03-11 2021-08-31 Micron Technology, Inc. Integrated assemblies comprising hydrogen diffused within two or more different semiconductor materials, and methods of forming integrated assemblies
JP7492410B2 (ja) 2020-09-03 2024-05-29 日本放送協会 画素回路及びその製造方法
CN114122012A (zh) * 2021-11-10 2022-03-01 Tcl华星光电技术有限公司 阵列基板的制备方法及阵列基板

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6127251A (en) * 1998-09-08 2000-10-03 Advanced Micro Devices, Inc. Semiconductor device with a reduced width gate dielectric and method of making same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4338934B2 (ja) * 2001-03-27 2009-10-07 株式会社半導体エネルギー研究所 配線の作製方法
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1524699B1 (en) * 2003-10-17 2012-12-26 Imec Method for forming CMOS semiconductor devices having a notched gate insulator and devices thus obtained
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007220818A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
WO2011043163A1 (en) 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102295450B1 (ko) 2009-10-09 2021-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6005401B2 (ja) * 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9240491B2 (en) * 2011-07-07 2016-01-19 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
KR102099445B1 (ko) 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2016027597A (ja) 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US9859444B2 (en) 2018-01-02
JP2015181158A (ja) 2015-10-15
JP2020074360A (ja) 2020-05-14
US20170222057A1 (en) 2017-08-03
US20150255612A1 (en) 2015-09-10
US9634150B2 (en) 2017-04-25

Similar Documents

Publication Publication Date Title
JP7394938B2 (ja) 半導体装置の作製方法
JP6585354B2 (ja) 半導体装置
KR102255010B1 (ko) 반도체 장치
JP6460614B1 (ja) トランジスタ、半導体装置
TWI686947B (zh) 半導體裝置以及包括該半導體裝置的顯示裝置
TWI688084B (zh) 顯示裝置
KR102242288B1 (ko) 반도체 장치의 제작 방법
JP2019220728A (ja) 半導体装置
JP2020043348A (ja) 半導体装置
JP2015188080A (ja) 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器
US9590111B2 (en) Semiconductor device and display device including the semiconductor device
JP2022140509A (ja) 液晶表示装置
JP6542961B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180301

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190905

R150 Certificate of patent or registration of utility model

Ref document number: 6585354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees