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JP4785229B2 - 半導体装置の作製方法 - Google Patents

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JP4785229B2
JP4785229B2 JP2000135602A JP2000135602A JP4785229B2 JP 4785229 B2 JP4785229 B2 JP 4785229B2 JP 2000135602 A JP2000135602 A JP 2000135602A JP 2000135602 A JP2000135602 A JP 2000135602A JP 4785229 B2 JP4785229 B2 JP 4785229B2
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conductive
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forming
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舜平 山崎
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Description

【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来から画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイプが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビデオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものである。また、カラー表示するためのカラーフィルタは対向基板に貼りつけられている。そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い金属材料からなり、薄膜トランジスタ（以下、ＴＦＴと呼ぶ）等のスイッチング素子に電気的に接続している。
【０００８】
このようなアクティブマトリクス型の電気光学装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００９】
従来では、３００℃以下の低温で大面積の基板上に形成可能であることから非晶質半導体膜として非晶質シリコン膜が好適に用いられている。また、非晶質半導体膜で形成されたチャネル形成領域を有する逆スタガ型（若しくはボトムゲート型）のＴＦＴが多く用いられている。
【００１０】
また、カラーフィルタは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の着色層と、画素の間隙だけを覆う遮光マスクとを有し、光を透過させることによって赤色、緑色、青色の光を抽出する。また、遮光マスクは、一般的に金属膜（クロム等）または黒色顔料を含有した有機膜で構成されている。このカラーフィルタは、画素に対応する位置に形成され、これにより画素ごとに取り出す光の色を変えることができる。なお、画素に対応した位置とは、画素電極と一致する位置を指す。
【００１１】
【発明が解決しようとする課題】
従来、アクティブマトリクス型の電気光学装置は、写真蝕刻（フォトリソグラフィー）技術により、最低でも５枚以上のフォトマスクを使用してＴＦＴを基板上に作製していたため製造コストが大きかった。生産性を向上させ歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。
【００１２】
具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いる。
【００１３】
このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜およびエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、煩雑なものとなり、問題となっていた。
【００１４】
また、反射型の液晶表示装置において、従来では、画素電極を形成した後、サンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させていた。
【００１５】
また、カラーフィルタの遮光マスクとして金属膜を用いた従来の液晶表示パネルでは、他の配線との寄生容量が形成され信号の遅延が生じやすいという問題が生じていた。また、カラーフィルタの遮光マスクとして黒色顔料を含有した有機膜を用いた場合、製造工程が増加するという問題が生じていた。
【００１６】
本発明はこのような問題に答えるものであり、アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現することを課題としている。
【００１７】
また、本発明では、工程を増やすことなく、画素電極の鏡面反射を防ぐ凸凹を形成する作製方法を提供することを課題としている。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部の形成をＴＦＴの形成と同じフォトマスクで行うことを特徴とする。なお、この凸部は配線（ゲート配線、ソース配線）及びＴＦＴ部以外の表示領域となる領域に適宜設ける。そして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。こうすることによってマスク数の増加させることなく画素電極の表面に凸凹を形成することを可能とする。
【００１９】
本明細書で開示する発明の構成は、
絶縁表面上にゲート電極と、前記ゲート電極上の絶縁膜と、前記絶縁膜上の半導体層と、前記半導体層上のｎ型半導体層と、前記ｎ型半導体層上の導電層とを含むＴＦＴと、
絶縁表面上に複数の凸部と、
前記複数の凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、
を有することを特徴とする半導体装置である。
【００２０】
上記構成において、前記表面に凸凹を有する画素電極における凸部の曲率半径ｒは、０．１〜４μｍ、好ましくは０．２〜２μｍであることを特徴としている。
【００２１】
上記各構成において、前記複数の凸部は、
前記ＴＦＴのゲート電極と同じ材料で形成された材料層と、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴの半導体層と同じ材料で形成された材料層と、前記ＴＦＴのｎ型半導体層と同じ材料で形成された材料層と、前記導電層と同じ材料で形成された材料層との積層物であることを特徴としている。
【００２２】
また、上記各構成において、前記凸部を構成する積層物のうち、前記ＴＦＴのゲート電極と同じ材料で形成された材料層をパターニングしたマスクと、前記ＴＦＴの半導体層と同じ材料で形成された材料層をパターニングしたマスクは異なることを特徴としている。
【００２３】
また、上記各構成において、前記凸部を構成する積層物のうち、前記ＴＦＴの半導体層と同じ材料で形成された材料層と、前記ＴＦＴのｎ型半導体層と同じ材料で形成された材料層と、前記導電層と同じ材料で形成された材料層は、同じマスクを用いて形成されたことを特徴としている。
【００２４】
また、上記各構成において、前記複数の凸部のうち、高さが異なる複数の凸部を有することを特徴としている。
【００２５】
また、上記各構成において、前記複数の凸部のうち、積層構造が異なる複数の凸部を有することを特徴としている。
【００２６】
また、上記各構成において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２７】
また、上記各構成において、前記半導体層は、非晶質半導体膜であることを特徴とする半導体装置。
【００２８】
また、上記各構成において、前記ゲート電極は、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、ＮｄまたはＣｒから選ばれた元素を主成分とする膜またはそれらの合金膜またはそれらの積層膜からなることを特徴としている。
【００２９】
また、本発明は、遮光マスク（ブラックマトリクス）を用いることなく、ＴＦＴ及び画素間を遮光する画素構造を特徴としている。遮光する手段の一つとして、対向基板上に遮光部として２層の着色層を積層した膜（赤色の着色層と青色の着色層との積層膜、あるいは赤色の着色層と緑色の着色層との積層膜）を素子基板のＴＦＴと重なるよう形成することも特徴としている。
【００３０】
本明細書では、「赤色の着色層」とは、着色層に照射された光の一部を吸収し、赤色の光を抽出するものである。また、同様に「青色の着色層」とは、着色層に照射された光の一部を吸収し、青色の光を抽出するものであり、「緑色の着色層」とは、着色層に照射された光の一部を吸収し、緑色の光を抽出するものである。
【００３１】
また、上記発明の各構成において、
第１の着色層と第２の着色層の積層からなる第１の遮光部と、
前記第１の着色層と第３の着色層の積層からなる第２の遮光部とを有し、
前記第１の遮光部及び前記第２の遮光部は、任意の画素電極と、該画素電極と隣り合う画素電極との間に重なって形成されていることを特徴としている。
【００３２】
上記構成において、前記第１の遮光部の反射光量と前記第２の遮光部の反射光量は、それぞれ異なることを特徴としている。また、前記第１の着色層は赤色である。また、前記第２の着色層は青色である。また、前記第３の着色層は緑色である。
【００３３】
また、上記構成において前記第１の遮光部および前記第２の遮光部は、対向基板に設けられていることを特徴としている。
【００３４】
加えて、本発明では、チャネル・エッチ型のボトムゲートＴＦＴ構造を採用し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行うことを特徴とする。こうすることによってマスク数の低減を可能とする。
【００３５】
また、上記構造を実現するための発明の構成は、
絶縁表面上に第１の導電膜をパターニングして第１の導電層を形成する第１の工程と、
前記第１の導電層上に絶縁膜と、半導体膜と、ｎ型半導体膜とを積層形成する第２の工程と、
ｎ型半導体膜上に第２の導電膜を形成する第３の工程と、
前記第１の導電層と重なる半導体膜と、前記半導体膜と重なるｎ型半導体膜と、前記ｎ型半導体膜と重なる第２の導電膜とをパターニングして、前記第１の導電層と前記絶縁膜と前記半導体層と前記ｎ型半導体層と第２の導電層との積層構造からなる凸部を形成する第４の工程と、
前記凸部を覆う画素電極を形成する第５の工程とを有し、
前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。
【００３６】
上記作製工程において、前記第１の工程と同時にゲート電極を形成し、
前記第４の工程と同時に半導体層、ｎ型半導体層、第２の導電層を形成し、
前記第５の工程と同時に前記半導体層の一部を除去し、且つ、前記ｎ型半導体層からなるソース領域及びドレイン領域と、前記第２の導電層からなるソース電極及びドレイン電極とを形成してチャネル・エッチ型のＴＦＴを形成することを特徴とする半導体装置の作製方法である。
【００３７】
また、上記作製工程において、前記画素電極は、凸部と同じ工程で形成されたチャネル・エッチ型のＴＦＴと電気的に接続していることを特徴としている。
【００３８】
また、上記作製工程において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００３９】
また、上記作製工程において、前記絶縁膜、前記半導体膜、及び前記ｎ型半導体膜は、大気に曝されることなく連続的に形成することを特徴としている。
【００４０】
また、上記作製工程において、前記絶縁膜、前記半導体膜、前記ｎ型半導体膜は、プラズマＣＶＤ法により形成することを特徴としている。
【００４１】
また、上記作製工程において、前記絶縁膜、前記半導体膜、前記ｎ型半導体膜は、スパッタ法により形成することを特徴としている。
【００４２】
【発明の実施の形態】
本願発明の実施形態について、図１〜図４、図６、及び図１０を用いて以下に説明する。
【００４３】
本発明は、画素部において、画素ＴＦＴと同時に凸部１０７を形成し、その上に形成される画素電極１０８ｄの表面に凹凸部を持たせている。
【００４４】
また、本発明は、図１に示すように画素電極１０８ｄの凸部の曲率半径ｒを、０．１〜４μｍ、好ましくは０．２〜２μｍとすることによって、画素電極１０８ｄの鏡面反射を防ぐことを特徴としている。
【００４５】
なお、本発明は、この画素電極１０８ｄの鏡面反射を防ぐ凸凹を作製するにあたって、図２〜図４に示すように、追加する作製工程数を必要としないことを特徴としている。
【００４６】
凸部１０７は、図２〜図４に示すように、ゲート配線形成時のマスクパターンまたは画素電極形成時のマスクパターンを用いて形成する。また、ここでは、凸部１０７として、画素ＴＦＴの作製時に成膜された第１の導電層１０１ｃと、絶縁膜１０２ｂと、半導体層１０３ｃと、ｎ型半導体層１０４ｃと、第２の導電層１０５ｃとの積層物を用いた例を示したが、特に限定されることなく、これらの膜の単層または組み合わせた積層を用いることができる。例えば、図２〜図４における容量部に示したように半導体層、ｎ型半導体層、第２の導電層との積層物からなる凸部を形成してもよいし、第１の導電層と、絶縁膜との積層物からなる凸部を形成してもよい。こうすることによって、工程数を増加させることなく複数種類の高さを有する凸部を形成することができる。また、相互に近接する凸部は、それぞれ０．１μｍ以上、好ましくは１μｍ以上隔離する。
【００４７】
なお、ここでは第１の導電層１０１ｃと半導体層１０３ｃとの大きさが異なる凸部を形成した例を示したが、特に限定されない。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。例えば、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図１０（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。
【００４８】
また、凸部の配置は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されない。図６に画素上面図の一例を示したが、図６においては、容量配線１０１ｄと画素電極が重なる領域も表示領域となるため、容量配線１０１ｄと絶縁膜１０２ｂと半導体層、ｎ型半導体層、第２の導電層との積層物によって画素電極の表面に凸凹を形成している。
【００４９】
また、凸部の大きさ（上面から見た面積）も特に限定されないが１μｍ2〜４００μｍ2の範囲内、好ましくは２５〜１００μｍ2であればよい。
【００５０】
このようにして、本発明は、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成することができる。
【００５１】
ここでは、凸部に接して画素電極を形成した例を示したが、絶縁膜で覆った後、マスクを１枚追加してコンタクトホールを形成してもよい。
【００５２】
絶縁膜で凸部を覆う場合は、表面に凸凹が形成され、その上に形成される画素電極の表面も凸凹化される。この画素電極の凸部の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍとする。この画素電極の表面に形成された凸凹によって、図４に示すように入射光を反射する際に光を散乱させることができる。
【００５３】
なお、絶縁膜としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜の材料によって画素電極の凸凹の曲率を調節することも可能である。なお、また、絶縁膜として有機樹脂膜を用いる場合は、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、十分に凸部の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。
【００５４】
また、絶縁膜として、無機絶縁膜を用いればパッシベーション膜として機能する。
【００５５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
本発明の実施例を図２〜図６を用いて説明する。本実施例は液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴとしてチャネル・エッチ型を形成し、該ＴＦＴに接続する保持容量を作製する方法について工程に従って詳細に説明する。また、同図には該基板の端部に設けられ、他の基板に設けた回路の配線と電気的に接続するための端子部の作製工程を同時に示す。
【００５７】
図２（Ａ）において、透光性を有する基板１００にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。その他に、石英基板、プラスチック基板などの透光性基板を使用することもできる。
【００５８】
次いで、第１の導電膜を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極を含むゲート配線１０１ｂ、第１の導電層１０１ｃ、容量配線１０１ｄ、及び端子１０１ａ）を形成する。この第１の導電層１０１ｃは、ゲート配線とソース配線とで囲まれた領域、即ち画素電極が形成されて表示領域となる領域に配置する。なお、第１の導電層１０１ｃの形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、第１の導電層１０１ｃの形状は円柱状や角柱状であってもよいし、円錐状や角錐状であってもよい。また、このとき少なくともゲート電極１０１ｂの端部にテーパー部が形成されるようにエッチングする。
【００５９】
ゲート電極を含むゲート配線１０１ｂ、第１の導電層１０１ｃ、容量配線１０１ｄ、及び端子１０１ａは、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。また、低抵抗導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。例えば、ＴｉとＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。また、このような耐熱性導電性材料のみ、例えばＭｏとＷを組み合わせて形成しても良い。
【００６０】
液晶表示装置を実現するためには、ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。この場合の適した組み合わせを説明する。
【００６１】
画面サイズが５型程度までなら耐熱性導電性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材料から成る導電層（Ｂ）とを積層したニ層構造とする。導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）としてＮｄを含有するＡｌとを積層したニ層構造とすることが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００６２】
一方、大画面に適用するには耐熱性導電性材料から成る導電層（Ａ）と低抵抗導電性材料から成る導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）とを積層した三層構造とすることが好ましい。低抵抗導電性材料から成る導電層（Ｂ）は、アルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌの他に、０．０１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。本実施例では、Ｔｉをターゲットとしたスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚さに形成し、Ａｌをターゲットとしたスパッタ法により導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉをターゲットとしたスパッタ法により導電層（Ｃ）をＴｉ膜で５０nmの厚さに形成した。
【００６３】
次いで、絶縁膜１０２ａを全面に成膜する。絶縁膜１０２ａはスパッタ法を用い、膜厚を５０〜２００ｎｍとする。
【００６４】
例えば、絶縁膜１０２ａとして窒化シリコン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲート絶縁膜はこのような窒化シリコン膜に限定されるものでなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。例えば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００６５】
次に、絶縁膜１０２ａ上に５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さで非晶質半導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する（図示せず）。代表的には、シリコンのターゲットを用いたスパッタ法で非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成する。その他、この非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜（ＳｉXＧｅ(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト（ＳｉXＣY）などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００６６】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜１０４ａを２０〜８０ｎｍの厚さで形成する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜（以下、ｎ型半導体膜とも呼ぶ）は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する。本実施例では、リン（Ｐ）が添加されたシリコンターゲットを用いてｎ型の不純物元素を含有するｎ型半導体膜１０６を形成した。あるいは、シリコンターゲットを用い、リンを含む雰囲気中でスパッタリングを行い成膜してもよい。或いは、ｎ型を付与する不純物元素を含むｎ型半導体膜を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００６７】
次に、金属材料からなる第２の導電膜１０５ａをスパッタ法や真空蒸着法で形成する。第２の導電膜１０５ａの材料としては、ｎ型半導体膜１０４ａとオーミックコンタクトのとれる金属材料であれば特に限定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。本実施例ではスパッタ法を用い、第２の導電膜１０５ａとして、５０〜１５０nmの厚さで形成したＴｉ膜と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上にＴｉ膜を１００〜１５０nmの厚さで形成した。（図２（Ａ））
【００６８】
絶縁膜１０２ａ、非晶質半導体膜１０３ａ、ｎ型を付与する不純物元素を含むｎ型半導体膜１０４ａ、及び第２の導電膜１０５ａはいずれも公知の方法で作製するものであり、プラズマＣＶＤ法やスパッタ法で作製することができる。本実施例では、これらの膜（１０２ａ、１０３ａ、１０４ａ、１０５ａ）をスパッタ法で、ターゲット及びスパッタガスを適宣切り替えることにより連続的に形成した。この時、スパッタ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることが好ましい。このように、大気に曝さないことで不純物の混入を防止することができる。
【００６９】
次に、第２のフォトリソグラフィー工程を行い、レジストマスク１０６を形成し、エッチングにより不要な部分を除去して配線（後の工程によりソース配線及びドレイン電極となる）１０５ｂを形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。この時、第２の導電膜１０５ａ、ｎ型を付与する不純物元素を含むｎ型半導体膜１０４ａ、及び非晶質半導体膜１０３ａが順次、レジストマスク１０６をマスクとしてエッチングされ、画素ＴＦＴ部においては、第２の導電膜からなる配線１０５ｂ、ｎ型を付与する不純物元素を含むｎ型半導体膜１０４ｂ、及び非晶質半導体膜１０３ｂがそれぞれ形成される。本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガスを反応ガスとしたドライエッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第２の導電膜１０５ａをエッチングし、反応ガスをＣＦ4とＯ2の混合ガスに代えて非晶質半導体膜１０３ａ及びｎ型を付与する不純物元素を含むｎ型半導体膜１０４ａを選択的に除去した。（図２（Ｂ））また、画素部の表示領域となる部分には、半導体層１０３ｃ、ｎ型半導体層１０４ｃ、第２の導電層１０５ｃとの積層物が形成される。また、容量部においては容量配線１０１ｄと絶縁膜１０２ａを残し、同様に端子部においても、端子１０１ａと絶縁膜１０２ａが残る。
【００７０】
次に、レジストマスク１０６を除去した後、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１０２ａを選択的に除去して絶縁膜１０２ｂを形成した後、レジストマスクを除去する。（図２（Ｄ））また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【００７１】
また、第２のフォトリソグラフィー工程により、画素部の表示領域となる部分には、第１の導電層１０１ｃ、絶縁膜１０２ｂと、半導体層１０３ｃ、ｎ型半導体層１０４ｃ、第２の導電層１０５ｃとの積層物からなる凸部１０７が形成される。図２（Ｂ）に示したように、第２のフォトリソグラフィー工程時のエッチング条件によって、凸部１０７のエッチング断面が階段状になっており、基板１００に向けて徐々に断面寸法が大きくなっている。
【００７２】
次に、全面に反射性を有する導電膜からなる第３の導電膜１０８ａを成膜する。（図３（Ａ））第３の導電膜１０８ａとしては、Ａｌ、Ａｇ等の反射性を有する材料を用いればよい。
【００７３】
次に、第３のフォトリソグラフィー工程を行い、レジストマスク１０９を形成し、エッチングにより不要な部分を除去して非晶質半導体膜１０３ｅ、ソース領域１０４ｅ及びドレイン領域１０４ｆ、ソース電極１０５ｅ及びドレイン電極１０５ｆ、画素電極１０８ｄを形成する。（図３（Ｂ））
【００７４】
この第３のフォトリソグラフィー工程は、第３の導電膜１０８ａをパターニングすると同時に、配線１０５ｂとｎ型を付与する不純物元素を含むｎ型半導体膜１０４ｂと非晶質半導体膜１０３ｂの一部をエッチングにより除去して開孔を形成する。なお、この第３のフォトリソグラフィー工程において、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、反応溶液を適宜選択してウエットエッチングのみで行ってもよいし、ドライエッチングとウエットエッチングを使い分けて行ってもよい。
【００７５】
また、上記開孔の底部は非晶質半導体膜に達しており、凹部を有する非晶質半導体膜１０３ｅが形成される。この開孔によって配線１０５ｂはソース配線１０５ｅとドレイン電極１０５ｆに分離され、ｎ型を付与する不純物元素を含むｎ型半導体膜１０４はソース領域１０４ｅとドレイン領域１０４ｆに分離される。また、ソース配線と接する第３の導電膜１０８ｃは、ソース配線を覆い、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。本実施例では、ソース配線上に第３の導電膜１０８ｃを形成した例を示したが、第３の導電膜１０８ｃを除去してもよい。
【００７６】
また、この第３のフォトリソグラフィー工程において、容量部における絶縁膜１０２ｂを誘電体として、容量配線１０１ｄと画素電極１０８ｄとで保持容量が形成される。
【００７７】
また、凸部１０７上に画素電極１０８ｄが形成されるので、画素電極１０８ｄの表面に凹凸を持たせて光散乱性を図ることができる。なお、図６に画素部の上面図の一例を示した。なお、図２及び図３に対応する部分には同じ符号を用いている。
【００７８】
また、この第３のフォトリソグラフィー工程において、レジストマスク１０９で覆い、端子部に形成された導電膜からなる第３の導電膜１０８ｂを残す。
【００７９】
こうして３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、保持容量を完成させることができる。
【００８０】
なお、図６に画素上面図の一例を示したが、図６においては、容量配線１０１ｄと画素電極が重なる領域も表示領域となるため、容量配線１０１ｄと絶縁膜１０２ｂと半導体層、ｎ型半導体層、第２の導電層との積層物によって画素電極の表面に凸凹を形成している。また、図２〜図４に対応する部分には同じ符号を用いた。
【００８１】
従来では、凸凹部を形成する工程を増やす必要があったが、本実施例はＴＦＴと同時に凸部を作製するため、全く工程を増やすことなく画素電極に凸凹部を形成することができた。
【００８２】
こうして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができた。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００８３】
次に、アクティブマトリクス基板の画素部のみに配向膜１１０を選択的に形成する。配向膜１１０を選択的に形成する方法としては、スクリーン印刷法を用いてもよいし、配向膜を塗布後、シャドーマスクを用いてレジストマスクを形成して除去する方法を用いてもよい。通常、液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。
【００８４】
次に、配向膜１１０にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。
【００８５】
次いで、対向基板１１２を用意する。対向基板１１２上に着色層１１３、１１４、平坦化膜１１５を形成する。赤色の着色層１１３と青色の着色層１１４とを一部重ねて、第２遮光部を形成する。なお、図４では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００８６】
次いで、対向電極１１６を画素部に形成し、対向基板の全面に配向膜１１７を形成し、ラビング処理を施して、液晶分子がある一定のプレチルト角を持って配向するようにする。
【００８７】
次いで、アクティブマトリクス基板と、対向基板１１２とを柱状または球状スペーサで基板間隔を保持しながらシール剤により貼り合わせた後、アクティブマトリクス基板と対向基板の間に液晶材料１１１を注入する。液晶材料１１１には公知の液晶材料を用いれば良い。液晶材料を注入した後、注入口は樹脂材料で封止する。
【００８８】
次に、端子部の入力端子１０１ａにフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フィルム１１８に銅配線１１９が形成されていて、異方性導電性接着剤で入力端子を覆う第３の導電膜と接続する。異方性導電性接着剤は接着剤１２０と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子１２１により構成され、この粒子１２１が入力端子１０１ａ上の第３の導電膜１０８ｂと銅配線１１９とに接触することによりこの部分で電気的な接触が形成される。さらに、この部分の機械的強度を高めるために樹脂層１２２を設ける。
【００８９】
図５はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板２１０上には画素部２１１が設けられ、画素部にはゲート配線２０８とソース配線２０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ２０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ２０１のドレイン側には画素電極１０８ｂ及び保持容量２０２が接続し、保持容量２０２のもう一方の端子は容量配線２０９に接続している。ｎチャネル型ＴＦＴと保持容量の構造は図４で示すｎチャネル型ＴＦＴと保持容量とそれぞれ同じものとする。
【００９０】
基板の一方の端部には、走査信号を入力する入力端子部２０５が形成され、接続配線２０６によってゲート配線２０８に接続している。また、他の端部には画像信号を入力する入力端子部２０３が形成され、接続配線２０４によってソース配線２０７に接続している。ゲート配線２０８、ソース配線２０７、容量配線２０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部２１２と接続配線２１３を設け、入力端子部２０３と交互にソース配線と接続させても良い。入力端子部２０３、２０５、２１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【００９１】
［実施例２］
図７は液晶表示装置の実装方法の一例である。液晶表示装置は、ＴＦＴが作製された基板３０１の端部には、入力端子部３０２が形成され、これは実施例１で示したようにゲート配線と同じ材料で形成される端子３０３で形成される。そして、対向基板３０４とスペーサ３０６を内包するシール剤３０５により貼り合わされ、さらに偏光板３０７が設けられている。そして、スペーサ３２２によって筐体３２１に固定される。
【００９２】
なお、実施例１により得られる非晶質シリコン膜で活性層を形成したＴＦＴは、電界効果移動度が小さく１cm2/Vsec程度しか得られていない。そのために、画像表示を行うための駆動回路はＩＣチップで形成され、ＴＡＢ（tape automated bonding）方式やＣＯＧ（chip on glass）方式で実装されている。本実施例では、ＩＣチップ３１３に駆動回路を形成し、ＴＡＢ方式で実装する例を示す。これにはフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）が用いられ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０９に銅配線３１０が形成されていて、異方性導電性接着剤で入力端子３０２と接続する。入力端子は配線３０３上に接して設けられた導電膜である。異方性導電性接着剤は接着剤３１１と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子３１２により構成され、この粒子３１２が入力端子３０２と銅配線３１０とに接触することにより、この部分で電気的な接触が形成される。そしてこの部分の機械的強度を高めるために樹脂層３１８が設けられている。
【００９３】
ＩＣチップ３１３はバンプ３１４で銅配線３１０に接続し、樹脂材料３１５で封止されている。そして銅配線３１０は接続端子３１６でその他の信号処理回路、増幅回路、電源回路などが形成されたプリント基板３１７に接続されている。ここで示す反射型液晶表示装置は、外部からの光量が少ない場合でも、光導光板３２０を利用して光源からの光を導いて表示可能としたもの、即ちフロントライトを備えた反射型液晶表示装置では対向基板３０４にＬＥＤ光源３１９と拡散板３２３と光導光板３２０が設けられている。
【００９４】
［実施例３］
図８はＣＯＧ方式を用いて、電気光学装置の組み立てる様子を模式的に示す図である。第１の基板には画素領域８０３、外部入出力端子８０４、接続配線８０５が形成されている。点線で囲まれた領域は、走査線側のＩＣチップ貼り合わせ領域８０１とデータ線側のＩＣチップ貼り合わせ領域８０２である。第２の基板８０８には対向電極８０９が形成され、シール材８１０で第１の基板８００と貼り合わせる。シール材８１０の内側には液晶が封入され液晶層８１１を形成する。第１の基板と第２の基板とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には３〜８μm、スメチック液晶の場合には１〜４μmとする。
【００９５】
ＩＣチップ８０６、８０７は、データ線側と走査線側とで回路構成が異なる。ＩＣチップは第１の基板に実装する。外部入出力端子８０４には、外部から電源及び制御信号を入力するためのＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）８１２を貼り付ける。ＦＰＣ８１２の接着強度を高めるために補強板８１３を設けても良い。こうして電気光学装置を完成させることができる。ＩＣチップは第１の基板に実装する前に電気検査を行えば電気光学装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。
【００９６】
また、ＩＣチップを第１の基板上に実装する方法は、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。図９にその一例を示す。図９（Ａ）は第１の基板９０１にＩＣチップ９０８が異方性導電材を用いて実装する例を示している。第１の基板９０１上には画素領域９０２、引出線９０６、接続配線及び入出力端子９０７が設けられている。第２の基板はシール材９０４で第１の基板９０１と接着されており、その間に液晶層９０５が設けられている。
【００９７】
また、接続配線及び入出力端子９０７の一方の端にはＦＰＣ９１２が異方性導電材で接着されている。異方性導電材は樹脂９１５と表面にＡｕなどがメッキされた数十〜数百μm径の導電性粒子９１４から成り、導電性粒子９１４により接続配線及び入出力端子９０７とＦＰＣ９１２に形成された配線９１３とが電気的に接続されている。ＩＣチップ９０８も同様に異方性導電材で第１の基板に接着され、樹脂９１１中に混入された導電性粒子９１０により、ＩＣチップ９０８に設けられた入出力端子９０９と引出線９０６または接続配線及び入出力端子９０７と電気的に接続されている。
【００９８】
また、図９（Ｂ）で示すように第１の基板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ９１７によりスティックドライバの入出力端子と引出線または接続配線とを接続しても良い。そして樹脂９１８で封止する。
【００９９】
ＩＣチップの実装方法は図８及び図９を基にした方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１００】
本実施例は実施例１または実施例２と組み合わせることが可能である。
【０１０１】
［実施例４］
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例１と異なる点についてのみ以下に説明する。
【０１０２】
本実施例は、図１１に示すように、第１の導電層１１０１ａ、１１０１ｂを形成し、絶縁膜１１０２を形成した後、絶縁膜１１０２上に第１の導電層１１０１ａ、１１０１ｂとは異なるピッチで非晶質半導体膜、ｎ型を付与する不純物元素を含むｎ型半導体膜、及び第２の導電膜からなる積層物１１０３を形成した例である。
【０１０３】
第１の導電層１１０１ａ、１１０１ｂは、マスク数を増やすことなく実施例１のマスクを変更することにより形成することができる。実施例１のゲート電極１１００形成時の第１のマスクを変更して第１の導電層１１０１ａ、１１０１ｂを形成する。さらに実施例１の第２のマスクを変更して、積層物１１０３を形成する。
【０１０４】
こうすることにより、作製工程数を増やすことなく、画素電極１１０４の表面に形成される凹凸の大きさを異ならせるとともに、配置をランダムにすることができ、さらに反射光を散乱させることができる。
【０１０５】
なお、本実施例は、実施例１乃至３のいずれか一と自由に組み合わせることができる。
【０１０６】
［実施例５］
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例１と異なる点についてのみ以下に説明する。
【０１０７】
本実施例は、図１２に示すように、高さの異なる凸部１２０１、１２０２を形成した例である。
【０１０８】
凸部１２０１、１２０２は、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。本実施例では、図１２に示すように、ゲート電極のパターニングの際、凸部１２０２において第１の導電層を形成しないマスクを用いたため、凸部１２０２の高さは凸部１２０１よりも第１の導電層の膜厚分、低くなっている。本実施例では実施例７で使用した第１の導電層のパターニングで使用するマスクを変更し、高さの異なる２種類の凸部１２０１、１２０２を表示領域となる箇所にランダムに形成した。
【０１０９】
こうすることにより、作製工程数を増やすことなく、画素電極１２００の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１１０】
なお、本実施例は、実施例１乃至４のいずれか一と自由に組み合わせることができる。
【０１１１】
［実施例６］
本実施例では、保護膜を形成した例を図１３に示す。なお、本実施例は、実施例１の図３（Ｂ）の状態まで同一であるので異なる点について以下に説明する。
【０１１２】
まず、実施例１に従って図３（Ｂ）の状態を得た後、薄い無機絶縁膜を全面に形成する。この薄い無機絶縁膜としては、スパッタ法またはプラズマＣＶＤ法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
【０１１３】
次いで、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、画素ＴＦＴ部においては絶縁膜１３００をそれぞれ形成する。この無機絶縁膜１３００は、パッシベーション膜として機能する。また、端子部においては、第４のフォトリソグラフィー工程により薄い無機絶縁膜１３００を除去して、端子部の端子１０１ａ上に形成された導電膜からなる第３の導電膜を露呈させる。
【０１１４】
こうして本実施例では、４回のフォトリソグラフィー工程により、４枚のフォトマスクを使用して、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴ、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置し、画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。
【０１１５】
なお、本実施例は、実施例１乃至４のいずれか一と自由に組み合わせることが可能である。
【０１１６】
［実施例７］
実施例１では、絶縁膜、非晶質半導体膜、ｎ型を付与する不純物元素を含むｎ型半導体膜、及び第２の導電膜をスパッタ法で積層形成した例を示したが、本実施例では、プラズマＣＶＤ法を用いた例を示す。
【０１１７】
本実施例では、絶縁膜、非晶質半導体膜、及びｎ型を付与する不純物元素を含むｎ型半導体膜をプラズマＣＶＤ法で形成した。
【０１１８】
本実施例では、絶縁膜として酸化窒化シリコン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚さで形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより緻密な絶縁膜を形成することができ、ゲート絶縁膜としての耐圧を高めることができる。また、ＳｉＨ4とＮＨ3にＮ2Ｏを添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているので、この用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。また、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【０１１９】
例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度２５０〜３５０℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後３００〜４００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１２０】
また、非晶質半導体膜として、代表的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより成膜速度を向上することが可能となり、成膜された膜は、欠陥密度の少ないａ−Ｓｉ膜となるため好ましい。その他、この非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【０１２１】
また、上記絶縁膜及び上記非晶質半導体膜のプラズマＣＶＤ法による成膜において、１００〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法の気相反応によるパーティクルの発生を防ぐことができ、成膜においてピンホールの発生を防ぐことができるため好ましい。
【０１２２】
また、本実施例では、一導電型の不純物元素を含有する半導体膜として、ｎ型を付与する不純物元素を含むｎ型半導体膜を２０〜８０ｎｍの厚さで形成する。例えば、ｎ型の不純物元素を含有するａ−Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加する。或いは、ｎ型を付与する不純物元素を含むｎ型半導体膜１０６に代えて水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。
【０１２３】
これらの膜は、反応ガスを適宣切り替えることにより、連続的に形成することができる。また、プラズマＣＶＤ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることもできる。このように、大気に曝さないで連続成膜することで特に、非晶質半導体膜への不純物の混入を防止することができる。
【０１２４】
なお、本実施例は、実施例１乃至６のいずれか一と組み合わせることが可能である。
【０１２５】
［実施例８］
実施例１または実施例７では、絶縁膜、非晶質半導体膜、ｎ型を付与する不純物元素を含むｎ型半導体膜、第２の導電膜を順次、連続的に積層する例を示した。このように連続的に成膜する場合において使用する複数のチャンバーを備えた装置の一例を図１４に示した。
【０１２６】
図１４に本実施例で示す装置（連続成膜システム）の上面からみた概要を示す。図１４において、１０〜１５が気密性を有するチャンバーである。各チャンバーには、真空排気ポンプ、不活性ガス導入系が配置されている。
【０１２７】
１０、１５で示されるチャンバーは、試料（処理基板）３０をシステムに搬入するためのロードロック室である。１１は絶縁膜１０２ａを成膜するための第１のチャンバーである。１２は非晶質半導体膜１０３ａを成膜するための第２のチャンバーである。１３はｎ型半導体膜１０４ａを成膜するための第３のチャンバーである。１４は第２の導電膜１０５ａを成膜するための第４のチャンバーである。また、２０は各チャンバーに対して共通に配置された試料の共通室である。
【０１２８】
以下に動作の一例を示す。
【０１２９】
最初、全てのチャンバーは、一度高真空状態に真空引きされた後、さらに不活性ガス、ここでは窒素によりパージされている状態（常圧）とする。また、全てのゲート弁２２〜２７を閉鎖した状態とする。
【０１３０】
まず、処理基板は多数枚が収納されたカセット２８ごとロードロック室１０に搬入される。カセットの搬入後、図示しないロードロック室の扉を閉鎖する。この状態において、ゲート弁２２を開けてカセットから処理基板３０を１枚取り出し、ロボットアーム２１によって共通室２０に取り出す。この際、共通室において位置合わせが行われる。なお、この基板３０は実施例１に従って得られた第１の導電層１０１ａ〜１０１ｄが形成されたものを用いた。
【０１３１】
ここでゲート弁２２を閉鎖し、次いでゲート弁２３を開ける。そして第１のチャンバー１１へ処理基板３０を移送する。第１のチャンバー内では１５０℃から３００℃の温度で成膜処理を行い、絶縁膜１０２ａを得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、またはこれらの積層膜等を使用することができる。本実施例では単層の窒化珪素膜を採用しているが、二層または三層以上の積層構造としてもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１３２】
絶縁膜の成膜終了後、処理基板はロボットアームによって共通室に引き出され、第２のチャンバー１２に移送される。第２のチャンバー内では第１のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法で非晶質半導体膜１０３ａを得る。なお、非晶質半導体膜としては、微結晶半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム膜、またはこれらの積層膜等を使用することができる。また、非晶質半導体膜の形成温度を３５０℃〜５００℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１３３】
非晶質半導体膜の成膜終了後、処理基板は共通室に引き出され、第３のチャンバー１３に移送される。第３のチャンバー内では第２のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）を含むｎ型半導体膜１０４ａを得る。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１３４】
ｎ型を付与する不純物元素を含むｎ型半導体膜の成膜終了後、処理基板は共通室に引き出され、第４のチャンバー１４に移送される。第４のチャンバー内では金属ターゲットを用いたスパッタ法で第２の導電膜１０５ａを得る。
【０１３５】
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室１５に移送されカセット２９に収納される。
【０１３６】
なお、図１４に示した装置は一例に過ぎないことはいうまでもない。また、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることが必要である。
【０１３７】
［実施例９］
実施例８では、複数のチャンバーを用いて連続的に積層する例を示したが、本実施例では図１５に示した装置を用いて一つのチャンバー内で高真空を保ったまま連続的に積層した。
【０１３８】
本実施例では図１５に示した装置システムを用いた。図１５において、４０は処理基板、５０は共通室、４４、４６はロードロック室、４５はチャンバー、４２、４３はカセットである。本実施例では基板搬送時に生じる汚染を防ぐために同一チャンバーで積層形成した。
【０１３９】
本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０１４０】
ただし、実施例１に適用する場合には、チャンバー４５に複数のターゲットを用意し、順次、反応ガスを入れ替えて絶縁膜１０２ａ、非晶質半導体膜１０３ａ、ｎ型を付与する不純物元素を含むｎ型半導体膜１０４ａ、第２の導電膜１０５ａを積層形成すればよい。
【０１４１】
［実施例１０］
実施例１では、ｎ型を付与する不純物元素を含むｎ型半導体膜をスパッタ法で形成した例を示したが、本実施例では、プラズマＣＶＤ法で形成する例を示す。なお、本実施例はｎ型を付与する不純物元素を含むｎ型半導体膜の形成方法以外は実施例１と同一であるため異なる点についてのみ以下に述べる。
【０１４２】
プラズマＣＶＤ法を用い、反応ガスとしてシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加すれば、ｎ型を付与する不純物元素を含むｎ型半導体膜を得ることができる。
【０１４３】
［実施例１１］
実施例１０では、ｎ型を付与する不純物元素を含むｎ型半導体膜をプラズマＣＶＤ法で形成した例を示したが、本実施例では、ｎ型を付与する不純物元素を含む微結晶半導体膜を用いた例を示す。
【０１４４】
形成温度を８０〜３００℃、好ましくは１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4：Ｈ2＝１：１０〜１００）とフォスフィン（ＰＨ3）との混合ガスを反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2とすることで微結晶珪素膜を得ることができる。また、この微結晶珪素膜成膜後にリンをプラズマドーピングして形成してもよい。
【０１４５】
［実施例１２］
上記各実施例１乃至１１のいずれか一を実施して形成されたボトムゲート型ＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１４６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６及び図１７に示す。
【０１４７】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１４８】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１４９】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１５０】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１５１】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１５２】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１５３】
図１７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１５４】
図１７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１５５】
図１７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１５６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０１５７】
【発明の効果】
本発明により、３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴ及びを有する画素ＴＦＴ部、凸凹を表面に有する画素電極及び保持容量を備えた電気光学装置を実現することができる。
【図面の簡単な説明】
【図１】 画素電極における凸部の曲率半径ｒを示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 ＡＭ−ＬＣＤの外観図を示す図。
【図６】 画素上面図を示す図。
【図７】 ＣＯＧ方式の断面図を示す図。
【図８】 ＣＯＧ方式の外観図を示す図。
【図９】 ＣＯＧ方式の断面図を示す図。
【図１０】 凸部の上面図。
【図１１】 ＡＭ−ＬＣＤの断面図を示す図。
【図１２】 ＡＭ−ＬＣＤの断面図を示す図。
【図１３】 ＡＭ−ＬＣＤの断面図を示す図。
【図１４】 マルチチャンバー成膜装置を示す図。
【図１５】 シングルチャンバー成膜装置を示す図。
【図１６】 電子機器の一例を示す図。
【図１７】 電子機器の一例を示す図。

Claims (5)

  1. 絶縁表面上に第１の導電層を形成し、
    前記第１の導電層上に絶縁膜を形成し、
    前記絶縁膜上に半導体膜を形成し、
    前記半導体膜上にｎ型半導体膜を形成し、
    前記ｎ型半導体膜上に導電膜を形成し、
    前記半導体膜と前記ｎ型半導体膜と前記導電膜とを一枚のマスクを用いてパターニングし、前記絶縁膜を介して前記第１の導電層と半導体層とｎ型半導体層と第２の導電層とによって形成された積層物からなる凸部を形成し、
    前記凸部を覆って画素電極を形成する半導体装置の作製方法であって、
    前記凸部における、前記半導体層と前記ｎ型半導体層と前記第２の導電層とは、断面形状が階段状に形成されており、前記絶縁表面に向かって断面寸法が大きくなっていることを特徴とする半導体装置の作製方法。
  2. 絶縁表面上に、ゲート電極と第１の導電層とを形成し、
    前記ゲート電極と、前記第１の導電層と、前記絶縁表面と、を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に半導体膜を形成し、
    前記半導体膜上にｎ型半導体膜を形成し、
    前記ｎ型半導体膜上に導電膜を形成し、
    前記半導体膜と前記ｎ型半導体膜と前記導電膜とを一枚のマスクを用いてパターニングして、前記ゲート電極と前記ゲート絶縁膜と第１の半導体層と第１のｎ型半導体層と第２の導電層を有する第１の積層物を形成するとともに、前記第１の導電層と前記ゲート絶縁膜と第２の半導体層と第２のｎ型半導体層と前記第３の導電層とを有する第２の積層物からなる凸部を形成し、
    前記第１の積層物と、前記ゲート絶縁膜と、前記第２の積層物と、を覆って、画素電極を形成し、
    前記第１の積層物と前記画素電極とをエッチングして、前記第１の半導体層の一部を除去し、且つ、前記第１のｎ型半導体層からなるソース領域及びドレイン領域と、前記第２の導電層からなるソース電極及びドレイン電極とを形成してチャネル・エッチ型の薄膜トランジスタを形成する半導体装置の作製方法であって、
    前記凸部における、前記第２の半導体層と前記第２のｎ型半導体層と前記第３の導電層とは、断面形状が階段状に形成されており、前記絶縁表面に向かって断面寸法が大きくなっていることを特徴とする半導体装置の作製方法。
  3. 請求項２において、
    前記画素電極は、前記薄膜トランジスタと電気的に接続していることを特徴とする半導体装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一において、
    前記画素電極は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜によって形成することを特徴とする半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記画素電極における前記凸部の高さは、０．５〜１．５μｍであることを特徴とする半導体装置の作製方法。
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