JP2738289B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Classifications
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
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- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
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- H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置の製造方
法、たとえばアクティブマトリクス型液晶表示装置の製
造方法に関する。
法、たとえばアクティブマトリクス型液晶表示装置の製
造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置は
各画素に対してスイッチング素子としての薄膜トランジ
スタ（ＴＦＴ）を有しており、この薄膜トランジスタが
アモルファスシリコン（ａ−Ｓｉ）により構成できるの
で、安価かつ大面積の表示装置を実現できる。
各画素に対してスイッチング素子としての薄膜トランジ
スタ（ＴＦＴ）を有しており、この薄膜トランジスタが
アモルファスシリコン（ａ−Ｓｉ）により構成できるの
で、安価かつ大面積の表示装置を実現できる。
【０００３】図６、図７の（Ａ）を参照して従来のアク
ティブマトリクス型液晶表示装置を説明する。なお、図
６の（Ａ）は平面図、図６の（Ｂ）は図６の（Ａ）のVI
−VI線断面図、図７の（Ａ）は図６の（Ａ）の薄膜トラ
ンジスタ部分の断面図である。図６の（Ａ）に示すよう
に、薄膜トランジスタは、透明画素電極１０９に接続さ
れたソースパターン１０７とドレインパターン１０８と
の間に形成され、ゲートパターン（ゲート層）１０２の
電位によってスイッチングされる。図６の（Ｂ）及び図
７の（Ａ）を参照して詳細を説明すると、ガラス基板１
０１上に、ゲート層１０２が形成され、その上に、Ｔａ
Ｏ、ＳｉＯ等による第１層のゲート絶縁層１０３１、Ｓ
ｉＮ等による第２層のゲート絶縁層１０３２を積層して
ゲート絶縁層を形成する。さらに、その上に、薄膜トラ
ンジスタのチャネルを形成するＩ層アモルファスシリコ
ン層１０４、低抵抗コンタクトを形成するためのＮ型ア
モルファスシリコン層１０５を形成する。そして、Ｃ
ｒ、Ｍｏ−Ｔａ、ＡｌあるいはＡｌ／Ｔａ等の単層ある
いは多層構造のソースパターン１０７及びドレインパタ
ーン１０８を形成し、次いで、ＩＴＯからなる透明画素
電極１０９及び絶縁保護層１１０を形成する。
ティブマトリクス型液晶表示装置を説明する。なお、図
６の（Ａ）は平面図、図６の（Ｂ）は図６の（Ａ）のVI
−VI線断面図、図７の（Ａ）は図６の（Ａ）の薄膜トラ
ンジスタ部分の断面図である。図６の（Ａ）に示すよう
に、薄膜トランジスタは、透明画素電極１０９に接続さ
れたソースパターン１０７とドレインパターン１０８と
の間に形成され、ゲートパターン（ゲート層）１０２の
電位によってスイッチングされる。図６の（Ｂ）及び図
７の（Ａ）を参照して詳細を説明すると、ガラス基板１
０１上に、ゲート層１０２が形成され、その上に、Ｔａ
Ｏ、ＳｉＯ等による第１層のゲート絶縁層１０３１、Ｓ
ｉＮ等による第２層のゲート絶縁層１０３２を積層して
ゲート絶縁層を形成する。さらに、その上に、薄膜トラ
ンジスタのチャネルを形成するＩ層アモルファスシリコ
ン層１０４、低抵抗コンタクトを形成するためのＮ型ア
モルファスシリコン層１０５を形成する。そして、Ｃ
ｒ、Ｍｏ−Ｔａ、ＡｌあるいはＡｌ／Ｔａ等の単層ある
いは多層構造のソースパターン１０７及びドレインパタ
ーン１０８を形成し、次いで、ＩＴＯからなる透明画素
電極１０９及び絶縁保護層１１０を形成する。
【０００４】 図７の（Ｂ）は図７の（Ａ）の変更例を
示す（参照：特開平４−３２４９３８号公報）。図７の
（Ｂ）においては、ゲート層１０２がガラス基板１０１
の凹部１０１ａに埋設されている。つまり、ガラス基板
１０１上にフォトレジストを用いてゲートパターンの開
口部を有するエッチングマスクを形成する。次にこの基
板１０１をＡｒによるイオンビームミリング装置により
エッチング処理する。エッチング深さはゲート層１０２
とほぼ等しい量とする。このようにしてゲート層１０２
はガラス基板１０１の凹部１０１ａに充填されるように
し、この結果、ガラス基板面とゲート層とが面一の平坦
面となる。従って、薄膜トランジスタの基板面からの高
さ（厚み）が低くなり、配向不良の防止、液晶層のギャ
ップ制御材による欠陥の減少、また凹部の深さを十分に
取ることによりゲート層の厚みを増加できて抵抗値が減
少できる。
示す（参照：特開平４−３２４９３８号公報）。図７の
（Ｂ）においては、ゲート層１０２がガラス基板１０１
の凹部１０１ａに埋設されている。つまり、ガラス基板
１０１上にフォトレジストを用いてゲートパターンの開
口部を有するエッチングマスクを形成する。次にこの基
板１０１をＡｒによるイオンビームミリング装置により
エッチング処理する。エッチング深さはゲート層１０２
とほぼ等しい量とする。このようにしてゲート層１０２
はガラス基板１０１の凹部１０１ａに充填されるように
し、この結果、ガラス基板面とゲート層とが面一の平坦
面となる。従って、薄膜トランジスタの基板面からの高
さ（厚み）が低くなり、配向不良の防止、液晶層のギャ
ップ制御材による欠陥の減少、また凹部の深さを十分に
取ることによりゲート層の厚みを増加できて抵抗値が減
少できる。
【０００５】 また、図８、図９は他のアクティブマト
リクス型液晶表示装置の製造方法を示し、ゲート絶縁層
と絶縁保護層とが同時に形成されている（参照：特開平
２−２３４１２６号公報）。すなわち、図８の（Ａ）に
示すように、ガラス基板Ｇ０上にＣｒからなる導電膜ｇ
１をスパッタしゲートラインＧＬ、ゲート電極ＧＴ、ゲ
ート端子ＧＴＭの第１層及び保持容量（図示せず）の電
極膜を形成する。次に、Ａ１等からなる導電膜をスパッ
タし、ゲートラインＧＬの第２層及びゲート端子ＧＴＭ
上にも第２層を形成する。この場合、ゲート端子ＧＴＭ
上の導電膜ｇ２の端部が保護膜（図９のＰＳＶ１）の周
縁の外側に位置するようにする。次に、図８の（Ｂ）に
示すように、プラズマＣＶＤ法により窒化シリコン膜Ｇ
１、Ｉ型非結晶シリコン膜ＡＳ、Ｎ+ 型シリコン膜ｄ０
を設け、Ｉ型半導体層を形成する。次に、Ｃｒからなる
導電膜ｄ１をスパッタし、ドレインラインＤＬ、ソース
電極ＳＤ１及びドレイン電極ＳＤ２、ドレイン端子ＤＴ
Ｍの第１層を形成する。次に、レジストを除去する前に
ドライエッチングにより、Ｎ+ 型半導体層ｄ０をパター
ニングする。次に、Ａ１等により第２の導電膜を成膜
し、映像信号線ＤＬ、ドレイン電極ＳＤ１及びソース電
極ＳＤ２の第２層を形成すると共に、ドレイン端子ＤＴ
Ｍ上にも導電膜ｄ２を形成する。この場合、ドレイン端
子ＤＴＭ上の導電膜ｄ２の端部が、保護膜（図９のＰＳ
Ｖ１）の周縁の外側に位置するようにする。次に、ＩＴ
Ｏ膜からなる導電膜ｄ３をスパッタし、映像信号線Ｄ
Ｌ、ドレイン電極ＳＤ１及びソース電極ＳＤ２の第３
層、透明画素電極（図示せず）を形成する。次にプラズ
マＣＶＤ法により膜厚が１μｍの窒化シリコン膜ＰＳＶ
１を設ける。次に、図９の（Ａ）に示すように、ドライ
エッチングにより保護膜ＰＳＶ１及び絶縁膜Ｇ１のパタ
ーン形成を行う。次に、図９の（Ｂ）に示すように、レ
ジストを除去する前にゲート端子ＧＴＭの導電膜ｇ１上
の導電膜ｇ２、ドレイン端子ＤＴＭの導電膜ｄ１上の導
電膜ｄ２を除去する。次に、ＩＴＯ膜をスパッタし、ゲ
ート端子ＧＴＭ及びドレイン端子ＤＴＭの最上層ＴＭＴ
を形成する。このように、絶縁膜のパターン形成と保護
膜のパターン形成を同時に行うため、ゲート絶縁膜とし
て使用される絶縁膜にレジストのピンホールが転写され
ることがないため、ゲートライン、ゲート電極とドレイ
ンライン、ソース電極、ドレイン電極とがショートする
ことがないため、歩留まり向上することができる。
リクス型液晶表示装置の製造方法を示し、ゲート絶縁層
と絶縁保護層とが同時に形成されている（参照：特開平
２−２３４１２６号公報）。すなわち、図８の（Ａ）に
示すように、ガラス基板Ｇ０上にＣｒからなる導電膜ｇ
１をスパッタしゲートラインＧＬ、ゲート電極ＧＴ、ゲ
ート端子ＧＴＭの第１層及び保持容量（図示せず）の電
極膜を形成する。次に、Ａ１等からなる導電膜をスパッ
タし、ゲートラインＧＬの第２層及びゲート端子ＧＴＭ
上にも第２層を形成する。この場合、ゲート端子ＧＴＭ
上の導電膜ｇ２の端部が保護膜（図９のＰＳＶ１）の周
縁の外側に位置するようにする。次に、図８の（Ｂ）に
示すように、プラズマＣＶＤ法により窒化シリコン膜Ｇ
１、Ｉ型非結晶シリコン膜ＡＳ、Ｎ+ 型シリコン膜ｄ０
を設け、Ｉ型半導体層を形成する。次に、Ｃｒからなる
導電膜ｄ１をスパッタし、ドレインラインＤＬ、ソース
電極ＳＤ１及びドレイン電極ＳＤ２、ドレイン端子ＤＴ
Ｍの第１層を形成する。次に、レジストを除去する前に
ドライエッチングにより、Ｎ+ 型半導体層ｄ０をパター
ニングする。次に、Ａ１等により第２の導電膜を成膜
し、映像信号線ＤＬ、ドレイン電極ＳＤ１及びソース電
極ＳＤ２の第２層を形成すると共に、ドレイン端子ＤＴ
Ｍ上にも導電膜ｄ２を形成する。この場合、ドレイン端
子ＤＴＭ上の導電膜ｄ２の端部が、保護膜（図９のＰＳ
Ｖ１）の周縁の外側に位置するようにする。次に、ＩＴ
Ｏ膜からなる導電膜ｄ３をスパッタし、映像信号線Ｄ
Ｌ、ドレイン電極ＳＤ１及びソース電極ＳＤ２の第３
層、透明画素電極（図示せず）を形成する。次にプラズ
マＣＶＤ法により膜厚が１μｍの窒化シリコン膜ＰＳＶ
１を設ける。次に、図９の（Ａ）に示すように、ドライ
エッチングにより保護膜ＰＳＶ１及び絶縁膜Ｇ１のパタ
ーン形成を行う。次に、図９の（Ｂ）に示すように、レ
ジストを除去する前にゲート端子ＧＴＭの導電膜ｇ１上
の導電膜ｇ２、ドレイン端子ＤＴＭの導電膜ｄ１上の導
電膜ｄ２を除去する。次に、ＩＴＯ膜をスパッタし、ゲ
ート端子ＧＴＭ及びドレイン端子ＤＴＭの最上層ＴＭＴ
を形成する。このように、絶縁膜のパターン形成と保護
膜のパターン形成を同時に行うため、ゲート絶縁膜とし
て使用される絶縁膜にレジストのピンホールが転写され
ることがないため、ゲートライン、ゲート電極とドレイ
ンライン、ソース電極、ドレイン電極とがショートする
ことがないため、歩留まり向上することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来のアクティブマトリクス型液晶表示装置の製造方法
においては、信号配線領域の信号配線パターン（ドレイ
ンパターン）と画素電極形成領域の画素電極層とが同一
平面内のゲート絶縁層上に形成されるために、高密度表
示構成で双方が短絡し易いという課題がある。特に、薄
膜トランジスタのアモルファスシリコンのパターニング
の際のエッチング不良によるアモルファスシリコン残り
があると、ドレインパターンと画素電極層の短絡もしく
は近接する画素電極層同士の短絡が発生し、これによ
り、点欠陥不良が発生する。従って、本発明の目的は、
信号配線領域の信号配線パターンと画素電極形成領域の
画素電極層との短絡を防止することにある。
従来のアクティブマトリクス型液晶表示装置の製造方法
においては、信号配線領域の信号配線パターン（ドレイ
ンパターン）と画素電極形成領域の画素電極層とが同一
平面内のゲート絶縁層上に形成されるために、高密度表
示構成で双方が短絡し易いという課題がある。特に、薄
膜トランジスタのアモルファスシリコンのパターニング
の際のエッチング不良によるアモルファスシリコン残り
があると、ドレインパターンと画素電極層の短絡もしく
は近接する画素電極層同士の短絡が発生し、これによ
り、点欠陥不良が発生する。従って、本発明の目的は、
信号配線領域の信号配線パターンと画素電極形成領域の
画素電極層との短絡を防止することにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、絶縁基板上にゲート層を形成し、ゲート
層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート
層に対向してアモルファスシリコンよりなる半導体層に
形成し、半導体層及びゲート絶縁層上に、ドレインパタ
ーン、ソースパターン及びソースパターンに接続された
画素電極層を形成したアクティブマトリクス型液晶表示
装置において、半導体層をエッチング加工する工程の後
に、ドレインパターンと画素電極層との間のゲート絶縁
層をエッチング除去する工程を具備するものである。
めに本発明は、絶縁基板上にゲート層を形成し、ゲート
層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート
層に対向してアモルファスシリコンよりなる半導体層に
形成し、半導体層及びゲート絶縁層上に、ドレインパタ
ーン、ソースパターン及びソースパターンに接続された
画素電極層を形成したアクティブマトリクス型液晶表示
装置において、半導体層をエッチング加工する工程の後
に、ドレインパターンと画素電極層との間のゲート絶縁
層をエッチング除去する工程を具備するものである。
【０００８】
【作用】上述の手段によれば、信号配線層（ドレインパ
ターン）と画素電極層との間もしくは近接する画素電極
層間のゲート絶縁層上にアモルファスシリコン層（半導
体層）のエッチング残りが存在する場合でも、このエッ
チング残りも同時にエッチング除去される。
ターン）と画素電極層との間もしくは近接する画素電極
層間のゲート絶縁層上にアモルファスシリコン層（半導
体層）のエッチング残りが存在する場合でも、このエッ
チング残りも同時にエッチング除去される。
【０００９】
【実施例】図１、図２は本発明に係るアクティブマトリ
クス型液晶表示装置の第１の実施例を示し、図１の
（Ａ）は平面図、図１の（Ｂ）は図１の（Ａ）のＩ−Ｉ
線断面図、図２は図１の（Ａ）の薄膜トランジスタ部分
の断面図である。以下、その製造方法を詳細に説明す
る。まず、ガラス基板１上にスパッタ法によりＣｒを成
膜し、フォトリソグラフィによりゲート層（パターン）
２を形成する。次に、プラズマ化学気相推積（ＰＣＶ
Ｄ）法によりＳｉＮ、アモルファスシリコン、Ｎ+ 型ア
モルファスシリコンを順次推積してゲート絶縁層３、Ｉ
型アモルファスシリコン層４、Ｎ+ 型アモルファスシリ
コン層５を積層する。次に、ドライエッチングによりＮ
+ 型アモルファスシリコン層５の所定パターンを除去
し、さらに同一パターンのＩ型アモルファスシリコン層
４を必要部分だけ残して除去する。さらに、その後、ド
ライエッチングにより周辺端子部等で後述のソースパタ
ーン７、ドレインパターン８との導通のために所定パタ
ーン（図示せず）でゲート絶縁層３をエッチングする。
このとき、電極形成領域とドレインパターン形成領域と
の間のゲート絶縁層３をも同時にエッチング除去して凹
部６を形成する。次に、Ｃｒ、Ｍｏ−Ｔａ、Ａｌあるい
はＡｌ／Ｔａ等の単層あるいは多層構造を成膜し、パタ
ーニングしてソースパターン７及びドレインパターン８
を形成する。次いで、スパッタによりＩＴＯを推積して
パターニングして透明画素電極層９を形成する。さら
に、ドライエッチングによりＮ+ 型アモルファスシリコ
ン層５及びＩ型アモルファスシリコン層４のチャネル堀
込みを行い、その上に、絶縁保護層１０を形成する。こ
れにより、アクティブマトリクス型液晶表示装置が完成
する。このように第１の実施例では、ゲート絶縁層３に
コンタクトをドライエッチングにより形成する際に、こ
れと同時にドレインパターン８と画素電極層９との間の
所定パターン部のゲート絶縁層３をエッチング除去する
ことで、前工程でのアモルファスシリコン層のパターニ
ング不良によるアモルファスシリコン残りがドレインパ
ターン８と画素電極層９との間もしくは近接する画素電
極層９間にあっても、工程を増加することなく、これを
エッチング除去することができる。
クス型液晶表示装置の第１の実施例を示し、図１の
（Ａ）は平面図、図１の（Ｂ）は図１の（Ａ）のＩ−Ｉ
線断面図、図２は図１の（Ａ）の薄膜トランジスタ部分
の断面図である。以下、その製造方法を詳細に説明す
る。まず、ガラス基板１上にスパッタ法によりＣｒを成
膜し、フォトリソグラフィによりゲート層（パターン）
２を形成する。次に、プラズマ化学気相推積（ＰＣＶ
Ｄ）法によりＳｉＮ、アモルファスシリコン、Ｎ+ 型ア
モルファスシリコンを順次推積してゲート絶縁層３、Ｉ
型アモルファスシリコン層４、Ｎ+ 型アモルファスシリ
コン層５を積層する。次に、ドライエッチングによりＮ
+ 型アモルファスシリコン層５の所定パターンを除去
し、さらに同一パターンのＩ型アモルファスシリコン層
４を必要部分だけ残して除去する。さらに、その後、ド
ライエッチングにより周辺端子部等で後述のソースパタ
ーン７、ドレインパターン８との導通のために所定パタ
ーン（図示せず）でゲート絶縁層３をエッチングする。
このとき、電極形成領域とドレインパターン形成領域と
の間のゲート絶縁層３をも同時にエッチング除去して凹
部６を形成する。次に、Ｃｒ、Ｍｏ−Ｔａ、Ａｌあるい
はＡｌ／Ｔａ等の単層あるいは多層構造を成膜し、パタ
ーニングしてソースパターン７及びドレインパターン８
を形成する。次いで、スパッタによりＩＴＯを推積して
パターニングして透明画素電極層９を形成する。さら
に、ドライエッチングによりＮ+ 型アモルファスシリコ
ン層５及びＩ型アモルファスシリコン層４のチャネル堀
込みを行い、その上に、絶縁保護層１０を形成する。こ
れにより、アクティブマトリクス型液晶表示装置が完成
する。このように第１の実施例では、ゲート絶縁層３に
コンタクトをドライエッチングにより形成する際に、こ
れと同時にドレインパターン８と画素電極層９との間の
所定パターン部のゲート絶縁層３をエッチング除去する
ことで、前工程でのアモルファスシリコン層のパターニ
ング不良によるアモルファスシリコン残りがドレインパ
ターン８と画素電極層９との間もしくは近接する画素電
極層９間にあっても、工程を増加することなく、これを
エッチング除去することができる。
【００１０】図３は本発明に係るアクティブマトリクス
型液晶表示装置の第２の実施例を示し、図３の（Ａ）は
平面図、図３の（Ｂ）は図３の（Ａ）のIII−III 線断
面図である。第２の実施例では、コンタクト形成工程の
ドライエッチングで除去したゲート絶縁層３の凹部６に
画素電極層９の一部を埋設してある。これにより、ドレ
インパターン８と画素電極層９の間の距離が非常に近接
している場合でも、アモルファスシリコン残りの除去を
確実に行うことができる。
型液晶表示装置の第２の実施例を示し、図３の（Ａ）は
平面図、図３の（Ｂ）は図３の（Ａ）のIII−III 線断
面図である。第２の実施例では、コンタクト形成工程の
ドライエッチングで除去したゲート絶縁層３の凹部６に
画素電極層９の一部を埋設してある。これにより、ドレ
インパターン８と画素電極層９の間の距離が非常に近接
している場合でも、アモルファスシリコン残りの除去を
確実に行うことができる。
【００１１】図４は本発明に係るアクティブマトリクス
型液晶表示装置の第３の実施例を示し、図４の（Ａ）は
平面図、図４の（Ｂ）は図４の（Ａ）のIV−IV線断面図
である。第３の実施例においては、コンタクト形成工程
のドライエッチングで除去するゲート絶縁層３の部分を
ドレインパターン８の形成領域まで拡大し、従って、図
示のごとく、凹部６’を形成する。この結果、ドレイン
パターン８はこの凹部６’に埋設される。この第３の実
施例によれば、第２の実施例同様、ドレインパターン８
と画素電極層９の間の距離が非常に近接している場合で
もアモルファスシリコン残りの除去を確実に行うことが
できる。
型液晶表示装置の第３の実施例を示し、図４の（Ａ）は
平面図、図４の（Ｂ）は図４の（Ａ）のIV−IV線断面図
である。第３の実施例においては、コンタクト形成工程
のドライエッチングで除去するゲート絶縁層３の部分を
ドレインパターン８の形成領域まで拡大し、従って、図
示のごとく、凹部６’を形成する。この結果、ドレイン
パターン８はこの凹部６’に埋設される。この第３の実
施例によれば、第２の実施例同様、ドレインパターン８
と画素電極層９の間の距離が非常に近接している場合で
もアモルファスシリコン残りの除去を確実に行うことが
できる。
【００１２】図５は本発明に係るアクティブマトリクス
型液晶表示装置の第４の実施例を示し、図５の（Ａ）は
平面図、図５の（Ｂ）は図５の（Ａ）のＶ−Ｖ線断面図
である。第４の実施例においては、Ｉ型アモルファスシ
リコン層４及びＮ+ 型アモルファスシリコン層５のパタ
ーニングまでは第１の実施例と同じである。その後、コ
ンタクト工程でのゲート絶縁層３のパターニングの際に
は画素電極形成領域のゲート絶縁層のエッチング除去は
行わない。その後、さらに、ソースパターン７、ドレイ
ンパターン８の形成、さらに透明画素電極層９の形成を
行う。この後、チャネル堀込みを行い、その上に絶縁保
護層１０の形成を行う。そして、絶縁保護層加工工程
（パッシベーション工程）の際、同時に画素電極層９の
まわりの所定パターンの絶縁保護層１０及びゲート絶縁
層３のエッチング除去を行って凹部６" を形成する。エ
ッチング深さはゲート絶縁膜の厚みとほぼ等しい量とす
る。これにより、第１の実施例同様、アモルファスシリ
コン層のパターニング不良によるアモルファスシリコン
残りをエッチング除去することができる。
型液晶表示装置の第４の実施例を示し、図５の（Ａ）は
平面図、図５の（Ｂ）は図５の（Ａ）のＶ−Ｖ線断面図
である。第４の実施例においては、Ｉ型アモルファスシ
リコン層４及びＮ+ 型アモルファスシリコン層５のパタ
ーニングまでは第１の実施例と同じである。その後、コ
ンタクト工程でのゲート絶縁層３のパターニングの際に
は画素電極形成領域のゲート絶縁層のエッチング除去は
行わない。その後、さらに、ソースパターン７、ドレイ
ンパターン８の形成、さらに透明画素電極層９の形成を
行う。この後、チャネル堀込みを行い、その上に絶縁保
護層１０の形成を行う。そして、絶縁保護層加工工程
（パッシベーション工程）の際、同時に画素電極層９の
まわりの所定パターンの絶縁保護層１０及びゲート絶縁
層３のエッチング除去を行って凹部６" を形成する。エ
ッチング深さはゲート絶縁膜の厚みとほぼ等しい量とす
る。これにより、第１の実施例同様、アモルファスシリ
コン層のパターニング不良によるアモルファスシリコン
残りをエッチング除去することができる。
【００１３】
【発明の効果】 以上説明したように本発明によれば、
ドレインパターン（信号配線パターン）と画素電極層
間、もしくは連続する画素電極層間にアモルファスシリ
コン層パターニング不良によるエッチング残りがあって
も、これを同時に除去でき、ドレインパターンと画素電
極層もしく連続する画素電極層間の短絡による点欠陥不
良を低減することができる。なお、試作段階の結果で
は、本発明の採用により、点欠陥不良が従来比で４０％
程度になった。
ドレインパターン（信号配線パターン）と画素電極層
間、もしくは連続する画素電極層間にアモルファスシリ
コン層パターニング不良によるエッチング残りがあって
も、これを同時に除去でき、ドレインパターンと画素電
極層もしく連続する画素電極層間の短絡による点欠陥不
良を低減することができる。なお、試作段階の結果で
は、本発明の採用により、点欠陥不良が従来比で４０％
程度になった。
【図１】本発明に係るアクティブマトリクス型液晶表示
装置の第１の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のＩ−Ｉ線断面図である。
装置の第１の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のＩ−Ｉ線断面図である。
【図２】本発明に係るアクティブマトリクス型液晶表示
装置の第１の実施例を示す断面図である。
装置の第１の実施例を示す断面図である。
【図３】本発明に係るアクティブマトリクス型液晶表示
装置の第２の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のIII−III 線断面図である。
装置の第２の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のIII−III 線断面図である。
【図４】本発明に係るアクティブマトリクス型液晶表示
装置の第３の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のIV−IV線断面図である。
装置の第３の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のIV−IV線断面図である。
【図５】本発明に係るアクティブマトリクス型液晶表示
装置の第４の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のＶ−Ｖ線断面図である。
装置の第４の実施例を示し、（Ａ）は平面図、（Ｂ）は
（Ａ）のＶ−Ｖ線断面図である。
【図６】従来のアクティブマトリクス型液晶表示装置を
示し、（Ａ）は平面図、（Ｂ）は（Ａ）のVI−VI線断面
図である。
示し、（Ａ）は平面図、（Ｂ）は（Ａ）のVI−VI線断面
図である。
【図７】図６のＴＦＴ部分の断面図である。
【図８】他の従来のアクティブマトリクス型液晶表示装
置を示す断面図である。
置を示す断面図である。
【図９】他の従来のアクティブマトリクス型液晶表示装
置を示す断面図である。
置を示す断面図である。
１…ガラス基板 ２…ゲート層（パターン） ３…ゲート絶縁層 ４…Ｉ型アモルファスシリコン層 ５…Ｎ+型アモルファスシリコン層 ６、６' 、６" …凹部 ７…ソースパターン ８…ドレインパターン ９…透明画素電極層 １０…絶縁保護層 １０１…ガラス基板 １０２…ゲート層（パターン） １０３１、１０３２…ゲート絶縁層 １０４…Ｉ型アモルファスシリコン層 １０５…Ｎ+型アモルファスシリコン層 １０７…ソースパターン １０８…ドレインパターン １０９…透明画素電極層 １１０…絶縁保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 征一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 実開 昭64−24326（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】 絶縁基板（１）上にゲート層（２）を形
成し、該ゲート層上ート絶縁層（３）を形成し、該ゲー
ト層上にゲート絶縁層（３）を形成し、該ゲート絶縁層
上に前記ゲート層に対向してアモルファスシリコンより
なる半導体層（４，５）に形成し、該半導体層及び前記
ゲート絶縁層上に、ドレインパターン（８）、ソースパ
ターン（９）及び該ソースパターンに接続された画素電
極層（９）を形成したアクティブマトリクス型液晶表示
装置において、 前記半導体層をエッチング加工する工程の後に、前記ド
レインパターンと前記画素電極層との間の前記ゲート絶
縁層をエッチング除去する工程を具備することを特徴と
する液晶表示装置の製造方法。 - 【請求項２】 前記ゲート絶縁層をエッチング除去する
工程は前記画素電極層の周囲の前記ゲート絶縁層をもエ
ッチング除去する請求項１に記載の液晶表示装置の製造
方法。 - 【請求項３】 前記ゲート絶縁層がエッチング除去され
た絶縁基板上にも前記画素電極層を形成する請求項１に
記載の液晶表示装置の製造方法。 - 【請求項４】 前記ゲート絶縁層エッチング除去工程
は、前記ドレインパターンが形成される前記ゲート絶縁
層の部分をもエッチング除去する請求項１に記載の液晶
表示装置の製造方法。 - 【請求項５】 絶縁基板（１）上にゲート層（２）を形
成し、該ゲート層上ート絶縁層（３）を形成し、該ゲー
ト層上にゲート絶縁層（３）を形成し、該ゲート絶縁層
上に前記ゲート層に対向してアモルファスシリコンより
なる半導体層（４，５）に形成し、該半導体層及び前記
ゲート絶縁層上に、ドレインパターン（８）、ソースパ
ターン（９）及び該ソースパターンに接続された画素電
極層（９）を形成し、ドレインパターン及び前記画素電
極層を覆う保護絶縁層（１０）を形成したアクティブマ
トリクス型液晶表示装置において、 前記半導体層をエッチング加工する工程の後に、前記保
護絶縁層をエッチング加工する際に前記ドレインパター
ンと前記画素電極層との間の前記ゲート絶縁層をもエッ
チング除去する工程を具備することを特徴とする液晶表
示装置の製造方法。 - 【請求項６】 前記ゲート絶縁層をエッチング除去する
工程は前記画素電極層の周囲の前記ゲート絶縁層をもエ
ッチング除去する請求項５に記載の液晶表示装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35244293A JP2738289B2 (ja) | 1993-12-30 | 1993-12-30 | 液晶表示装置の製造方法 |
| TW083111991A TW259862B (ja) | 1993-12-30 | 1994-12-21 | |
| US08/364,221 US5872021A (en) | 1993-12-30 | 1994-12-27 | Method for manufacturing LCD device capable of avoiding short circuit between signal line and pixel electrode |
| KR1019940038847A KR0165990B1 (ko) | 1993-12-30 | 1994-12-29 | 신호 라인과 픽셀 전극 사이의 단락 회로를 방지할 수 있는 액정표시 장치 및 이의 제조방법 |
| US08/962,299 US6114184A (en) | 1993-12-30 | 1997-10-31 | Method for manufacturing LCD device capable of avoiding short circuit between signal line and pixel electrode |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35244293A JP2738289B2 (ja) | 1993-12-30 | 1993-12-30 | 液晶表示装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07199223A JPH07199223A (ja) | 1995-08-04 |
| JP2738289B2 true JP2738289B2 (ja) | 1998-04-08 |
Family
ID=18424110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35244293A Expired - Lifetime JP2738289B2 (ja) | 1993-12-30 | 1993-12-30 | 液晶表示装置の製造方法 |
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| KR (1) | KR0165990B1 (ja) |
| TW (1) | TW259862B (ja) |
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| JP2850850B2 (ja) * | 1996-05-16 | 1999-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US6521913B1 (en) * | 1998-11-26 | 2003-02-18 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
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| JP4118485B2 (ja) | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
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| JP3415602B2 (ja) * | 2000-06-26 | 2003-06-09 | 鹿児島日本電気株式会社 | パターン形成方法 |
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- 1997-10-31 US US08/962,299 patent/US6114184A/en not_active Expired - Lifetime
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