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KR100301803B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents

박막트랜지스터 및 그의 제조방법 Download PDF

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KR100301803B1
KR100301803B1 KR1019980020848A KR19980020848A KR100301803B1 KR 100301803 B1 KR100301803 B1 KR 100301803B1 KR 1019980020848 A KR1019980020848 A KR 1019980020848A KR 19980020848 A KR19980020848 A KR 19980020848A KR 100301803 B1 KR100301803 B1 KR 100301803B1
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KR
South Korea
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semiconductor layer
conductive material
gate electrode
insulating film
gate insulating
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강성구
전영준
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김영환
현대반도체 주식회사
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Abstract

두 층으로 이루어진 소오스 및 드레인전극을 형성함에 있어서, 동일한 식각가스로 두 층을 동시에 식각하여 공정을 단순화시키고 소오스 및 드레인전극 하부층과의 식각선택비를 크게하여 과도식각이 되지 않도록 함으로써 소자의 신뢰성을 향상시키기 위한 박막트랜지스터를 제공하기 위한 것으로써, 기판, 상기 기판상에 형성된 게이트전극, 상기 게이트전극을 포함한 기판 전면에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 제 1 반도체층, 상기 제 1 반도체층상에 형성된 제 2 반도체층, 상기 게이트전극 상측의 제 2 반도체층의 표면이 노출되도록 상기 제 2 반도체층상에서 소오스 및 드레인전극이 분리 형성되고, 상기 제 2 반도체층의 노출된 부위에 인접하는 상기 소오스 및 드레인전극의 에지부위는 계단형상의 비선형적인 기울기를 갖는 것을 특징으로 한다.

Description

박막트랜지스터 및 그의 제조방법
본 발명은 반도체장치에 관한 것으로 특히, 박막트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이타 신호를 스위칭하는 스위칭소자로 널리 사용된다.
또한, 1M급 이상의 에스램(SRAM)셀의 CMOS로드 트랜지스터나 로드 레지스터 대신에 사용되기도 한다.
일반적인 액정디스플레이소자(LCD : Liquid Crystal Display)는 크게 상판과 하판, 그리고 상판과 하판 사이에 봉입된 액정을 포함한다.
상판은 블랙매트릭스층, 공통전극, 그리고 색상을 표현하기 위한 R(적), G(녹), B(청)의 칼라필터층이 배치된다.
하판은 데이터라인과 게이트라인이 서로 교차하면서 배치되어 매트릭스 형태의 화소영역들을 갖는다.
그리고 각 화소영역에는 화소전극이 형성되고, 액정커패시터에 축적된 전하를 컨트롤하기 위해 아날로그 스위치와 같이 동작하는 비정질 박막트랜지스터가 형성된다.
도 1은 일반적인 액정디스플레이소자의 레이아웃도이다.
즉, 도 1에 도시한 바와같이 하판에는 일방향으로 형성된 복수개의 주사라인(11)들과, 각 주사라인(11)으로부터 연장되는 게이트전극(11a)과, 주사라인(11)들과 교차하는 방향으로 형성된 데이터라인(12)들과, 데이타라인(12)으로부터 연장되는 소오스전극(12a) 및 드레인전극(12b)으로 이루어지는 박막트랜지스터가 일정한 간격을 갖고 메트릭스 형태로 형성된다.
도면에는 도시되지 않았지만, 상판에는 상기 하판에 형성된 화소전극(도시되지 않음)을 제외한 부분에서 빛의 투과를 차단하기 위해 블랙매트릭스층(도시되지 않음)이 망사형으로 형성된다.
각 블랙매트릭스층 사이에는 색상을 표현하기 위한 R, G, B칼라필터층(도시되지 않음)이 형성된다.
그리고 상기 칼라필터층과 블랙매트릭스층에 걸쳐 공통전극(도시되지 않음)이 형성된다.
일반적인 박막트랜지스터는 도 2에 도시한 바와 같이, 절연기판(21)상의 소정영역에 형성된 게이트전극(11a)과, 게이트전극(11a)상에 게이트절연막(22)이 형성되고, 게이트전극(11a)을 충분히 포함하도록 게이트절연막(22)상에 비정질실리콘층(23)이 형성된다.
게이트전극(11a)상부의 비정질실리콘층(23)이 소정부분 노출되도록 오믹층(24)으로써, n+실리콘층이 형성되고, 오믹층(24)상에 소오스전극(12a) 및 드레인전극(12b)이 형성된다.
여기서, 소오스 및 드레인전극의 물질은 몰리브덴(Mo)이다.
이와 같은 일반적인 박막트랜지스터를 형성하는 공정은 다음과 같다.
도 3a 내지 3d는 일반적인 박막트랜지스터 제조방법을 설명하기 위한 공정단면도로써, 도 1의 Ⅰ-Ⅰ'선에 따른 것이다.
도 3a에 도시한 바와 같이, 절연기판(21)상의 소정영역에 게이트전극(11a)을 형성한다.
게이트전극(11a)을 포함한 기판(21)전면에 실리콘나이트라이드(SiN)와 같은 절연물질을 형성하여 게이트절연막(22)을 형성한다.
이때, 게이트절연막(22)으로 사용되는 절연물질은 스토리지 커패시터영역에서는 커패시터 유전막으로 사용된다.
도 3b에 도시한 바와 같이, 게이트절연막(22)상에 비정질실리콘층(32)과 n+실리콘층(33)을 형성한다.
이후, 도 3c에 도시한 바와 같이, 게이트전극(11a)을 충분히 포함하도록 n+실리콘층(32)과 비정질 실리콘층(32)을 선택적으로 제거한다.
이어, 상기 n+실리콘층(33)을 포함한 기판(21)전면에 소오스 및 드레인전극 물질인 몰리브덴(Mo)을 증착한 후, 채널영역에 상응하는 비정질 실리콘층(32)이 노출되도록 소오스 및 드레인전극 물질과 n+실리콘층(33)을 차례로 식각하여 소오스 및 드레인전극(12a,12b)를 형성한다.
이때, 픽셀영역의 스토리지 커패시터영역의 게이트절연막(22)상에도 소오스 및 드레인전극 물질인 몰리브덴(도시되지 않음)이 패터닝되어 후공정에서 화소전극과 콘택된다.
이후, 도 3d에 도시한 바와 같이, 소오스 및 드레인전극(12a,12b)을 포함한 기판(21)전면에 패시베이션(passivation)층(34)을 형성하면 박막트랜지스터 제조공정이 완료된다.
그런데 이와 같은 박막트랜지스터 제조방법에 있어서, 소오스 및 드레인전극을 형성하기 위한 식각공정시 사용되는 식각가스는 플로린(F)가스를 이용하는데, 플로린 가스에 대한 n+실리콘층(33)과 비정질 실리콘층(32)의 식각선택비를 확보할 수가 없다.
따라서, 이와 같은 문제를 개선시키고자 플로린가스 대신에 Cl가스를 이용하는데, Cl가스를 이용할 경우 스토리지 커패시터영역의 스토리지 커패시터영역의 게이트절연막(22)과의 식각선택비가 없어 게이트절연막(22)의 과도식각을 야기시켜 심하게는 게이트절연막(22)이 오픈되는 현상을 초래하게 된다.
종래 박막트랜지스터는 상기와 같은 문제점을 감안하여 안출한 것으로써, 첨부된 도면을 참조하여 종래 박막트랜지스터 제조방법을 설명하면 다음과 같다.
도 4a 내지 4j는 종래 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 기판(41)상의 소정영역에 크롬(42)과 몰리브덴(43)으로 이루어진 게이트물질(44)을 형성한다.
여기서, 게이트물질(44)은 두 개의 층(42,43)으로 형성하거나 경우에 따라 하나의 층으로 형성한다.
도 4b에 도시한 바와 같이, 통상의 패터닝공정으로 게이트물질(44)을 패터닝하여 게이트전극(44a)을 형성한다.
여기서, 크롬(Cr)위에 몰리브덴(Mo)이 형성된 두 층의 게이트전극(44a)을 패터닝함에 있어서, 반응성 이온에칭(RIE : Reactive Ion Etching)을 이용하면, 게이트전극(44)의 측면이 기울기를 갖는다.
이와 같이, 게이트전극(44a)을 패터닝한 후, 도 4c에 도시한 바와 같이, 게이트전극(44a) 및 기판(41)을 포함한 전면에 게이트절연막(45)을 증착한다.
이때, 게이트전극(44a)의 에지(edge)부위가 기울기를 갖게됨에 따라 해당영역에서의 커버리지를 개선시킬 수가 있다.
이와 같이, 에지부위가 기울기를 갖는 게이트전극, 그리고 그에 따른 커버리지(coverage)의 개선기술은 미국특허 USP 5,132,745호에 기술되어 있다.
이어서, 도 4d에 도시한 바와 같이, 게이트절연막(45)상에 비정질 실리콘(46)을 게이트절연막(45)증착에 사용한 진공챔버에서 연속하여 증착한다.
그리고 비정질실리콘(46)상에 n+비정질 실리콘(47)을 연속하여 증착한다.
이후, 도 4e에 도시한 바와 같이, 기판(41)상에서 박막트랜지스터가 형성될 영역을 제외한 영역의 n+비정질 실리콘(47), 비정질 실리콘(46)을 선택적으로 제거한다.
도 4f에 도시한 바와 같이, 패터닝된 n+비정질 실리콘(47) 및 비정질 실리콘(46)을 포함한 게이트절연막(45)상에 소오스 및 드레인전극 물질로써, 제 1 도전성물질(48)을 0.01~0.1㎛의 두께로 증착한다.
여기서, 제 1 도전성물질(48)은 통상 크롬(Cr)을 사용하지만, 니크롬(니켈과 크롬의 합금), 탄탈륨과 같이 n+비정질 실리콘(47)과 좋은 오믹콘택을 갖는 물질을 사용한다.
이어, 제 1 도전성물질(48)상에 상기 제 1 도전성물질(48)보다 상대적으로 두꺼운 제 2 도전성물질(49)을 0.1~1㎛두께로 증착한다.
여기서, 제 2 도전성물질(49)은 통상 몰리브덴을 사용하지만, 알루미늄 또는 텅스텐을 사용할 수도 있다.
제 2 도전성물질(49)로써 몰리브덴을 사용하는 잇점중의 하나는 제 1 도전성물질(48)인 크롬(Cr)만으로 소오스 및 드레인전극을 형성하는 것보다 더 나은 도전성을 갖는다는 것이다.
몰리브덴을 사용하는 또다른 잇점은 소오스 및 드레인전극과 n+비정질 실리콘(47)과의 좋은 오믹콘택을 갖는다는 것이다.
이어서, 도 4g에 도시한 바와 같이, 제 2 도전성물질(49)상에 포토레지스트(50)를 도포한다.
이후, 박막트랜지스터의 채널영역에 상응하는 부위의 포토레지스트를 제거하는데 이때, 포토레지스트(50)의 에지부위가 45°의 기울기를 갖도록 경사지게 패터닝한다.
이어, 도 4h에 도시한 바와 같이, 포토레지스트(50)를 마스크로 이용하여 상기 제 1 도전성물질(48)이 영향을 받지 않는 식각조건하에서 상기 제 2 도전성물질(49)을 식각한다.
이때, 포토레지스트(50)의 에지부위가 경사지게 패터닝되어 있기 때문에 상기 제 2 도전성물질(49)의 에지부위도 경사지게 패터닝된다.
그리고 식각에 따른 조건은 37.5sccm의 SF6가스, 6.5sccm의 Cl2가스, 16sccm의 O2가스와, 65mTorr의 압력을 유지하고, Rf플라즈마 상태에서 식각한다.
이후, 상기 제 2 도전성물질(49)을 식각할 때의 조건을 변화시켜 도 4i에 도시한 바와 같이, 노출된 제 1 도전성물질(48)인 크롬을 선택적으로 식각하면, 제 1 도전성물질(48)과 제 2 도전성물질(49)로 이루어지는 소오스전극(51) 및 드레인전극(51a)가 형성된다.
제 1 도전성물질(48)을 식각할 때 조건은 100mTorr의 압력하에서 소오스가스로써 클로린(Chroline)가스를 이용하고, 70sccm의 Cl2가스와 30sccm의 O2가스를 이용한다.
이때, 제 1 도전성물질(48)과 포토레지스트와의 식각율은 1:1이다.
그리고 제 1 도전성물질(48)인 크롬은 제 2 도전성물질(49)의 식각스톱층으로 사용되며 제 2 도전성물질(49)인 몰리브덴의 식각속도는 크롬의 식각속도보다 빠르다.
이와 같이, 소오스 및 드레인전극(51,51a)으로 사용되는 몰리브덴과 크롬을 식각하게 되면, 몰리브덴의 에지부위와 크롬의 에지부위가 연속적인 기울기를 갖게 된다.
이어서, 도 4j에 도시한 바와 같이, 노출된 n+비정질 실리콘(47)을 식각하여 비정질 실리콘(46)의 표면을 소정부분 노출시키고, 상기 포토레지스트(50)를 제거한 후, 소오스전극(51) 및 드레인전극(51a)을 포함한 기판(41)전면에 패시베이션(passivation)층(60)을 형성하면 종래기술에 따른 박막트랜지스터 제조공정이 완료된다.
그러나 상기와 같은 종래 박막트랜지스터 제조방법은 다음과 같은 문제점이 있었다.
첫째, 제 1 도전성물질인 몰리브덴과 제 2 도전성물질인 크롬을 식각함에 있어서 서로 다른 식각가스를 사용하므로 2단계의 식각공정이 필요하여 식각에 따른 소요시간이 길어진다.
둘째, 식각스톱층으로 사용되는 제 2 도전성 물질인 크롬층을 증착할 때, 공정중에 발생하는 파티클(Particle)등으로 인하여 크롬층이 불균일하게 증착될 경우, 크롬층에 홀(hole)이 생기데 되는데, 크롬층위에 증착되어 있는 몰리브덴을 식각하기 위한 식각가스가 크롬층의 홀을 통해 n+비정질 실리콘까지도 식각해버리는 현상이 발생하여 신호선의 단락 또는 박막트랜지스터의 구동불량이 발생한다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 한 번의 식각공정으로 소오스 및 드레인전극을 형성하여 공정을 단순화시키는데 적당한 박막트랜지스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 액정표시소자의 레이아웃도
도 2는 도 1의 I-I'선에 따른 공정단면도
도 3a 내지 3d는 일반적인 박막트랜지스터 제조공정을 도시한 공정단면도
도 4a 내지 4j는 종래기술에 따른 박막트랜지스터 제조공정을 도시한 공정단면도
도 5는 본 발명에 따른 박막트랜지스터의 구조단면도
도 6a 내지 6h는 본 발명의 박막트랜지스터 제조공정을 도시한 공정단면도
도면의 주요부분에 대한 부호의 설명
61 : 기판 64 : 게이트전극
65 : 게이트절연막 66 : 비정질 실리콘층
67 : n+비정질 실리콘층 68 : 제 1 도전성물질
69 : 제 2 도전성물질 70 : 포토레지스트
71a,71b : 소오스 및 드레인전극 72 : 패시베이션층
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판, 상기 기판상에 형성된 게이트전극, 상기 게이트전극을 포함한 기판 전면에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 제 1 반도체층, 상기 제 1 반도체층상에 형성된 제 2 반도체층, 상기 게이트전극 상측의 제 2 반도체층의 표면이 노출되도록 상기 제 2 반도체층상에서 소오스 및 드레인전극이 분리 형성되고, 상기 제 2 반도체층의 노출된 부위에 인접하는 상기 소오스 및 드레인전극의 에지부위는 계단형상의 비선형적인 기울기를 갖는 것을 특징으로 하고 본 발명의 박막트랜지스터 제조방법은 기판상에 사다리꼴 모양의 게이트전극을 형성하는 공정, 상기 게이트전극을 포함한 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 제 1 반도체층을 형성하는 공정, 상기 제 1 반도체층상에 제 2 반도체층을 형성하는 공정, 상기 제 2 반도체층상에 제 1 도전성물질과 제 2 도전성물질을 적층형성하는 공정, 상기 게이트전극 상측의 상기 제 2 반도체층의 소정부위가 노출되도록 상기 제 1 도전성물질과 상기 제 2 도전성물질을 동일한 식각가스로 연속식각하여 상기 식각되어진 제 1, 제 2 도전성물질의 에지부위가 비선형적인 기울기를 갖도록하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 박막트랜지스터 및 그의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 박막트랜지스터의 구조단면도이고, 도 6a 내지 6h는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 본 발명의 박막트랜지스터는 도 5에 도시한 바와 같이, 기판(61)과, 기판(61)상에 형성된 사다리꼴 모양의 게이트전극(64)과, 게이트전극(64)을 포함한 상기 기판(61)전면에 형성된 게이트절연막(65)과, 상기 게이트절연막(65)상에 형성된 비정질 실리콘층(66)과, 채널영역으로 사용될 상기 비정질 실리콘층(66)이 노출되도록 상기 비정질 실리콘층(66)상에서 분리형성되는 n+비정질 실리콘층(67)과, 상기 n+비정질 실리콘층(67)상에 형성되며 상기 채널영역에 접하는 에지부위가 계단형상의 비선형적인 기울기를 갖는 소오스 및 드레인전극(71a,71b)과, 상기 소오스 및 드레인전극(71a,71b)을 포함한 기판(61)전면에 형성되는 패시베이션층(72)을 포함하여 구성된다.
여기서, 소오스 및 드레인전극(71a,71b)은 두 층의 도전성물질로 구성된다.
즉, 제 1 도전성물질은 크롬(Cr)이고, 제 2 도전성물질은 몰리브덴이며, 채널영역과 인접한 크롬의 에지부위와 몰리브덴의 에지부위가 서로 일치하지 않고 계단형상을 이룬다.
이와 같이 구성된 본 발명의 박막트랜지스터 제조방법을 설명하면 다음과 같다.
도 6a에 도시한 바와 같이, 절연기판(61)상에 게이트전극 물질로써 크롬층(62)을 형성하고, 크롬층(62)상에 몰리브덴층(63)을 적층형성한다.
통상의 식각공정으로 게이트전극 물질을 선택적으로 제거하여 게이트전극(64)을 형성한다.
여기서, 게이트전극(64)은 크롬과 몰리브덴의 적층구조로 형성하거나 몰리브덴층으로만 구성할 수가 있다.
도 6b에 도시한 바와 같이, 게이트전극(64)을 포함한 기판(61)전면에 게이트절연막(65)을 증착한다.
이어서, 게이트절연막(65)상에 비정질 실리콘(66)을 게이트절연막(65)증착에 사용한 진공챔버에서 연속하여 증착한다.
그리고 비정질실리콘(66)상에 n+비정질 실리콘(67)을 연속하여 증착한다.
이후, 도 6c에 도시한 바와 같이, 기판(61)상에서 박막트랜지스터가 형성될 영역을 제외한 영역의 n+비정질 실리콘층(67), 비정질 실리콘층(66)을 선택적으로 제거한다.
도 6d에 도시한 바와 같이, 패터닝된 n+비정질 실리콘층(67) 및 비정질 실리콘층(66)을 포함한 게이트절연막(65)상에 소오스 및 드레인전극 물질로써, 제 1 도전성물질(68)을 증착한다.
여기서, 제 1 도전성물질(68)은 크롬(Cr)을 사용하지만, 니크롬(니켈과 크롬의 합금), 탄탈륨과 같이 n+비정질 실리콘층(67)과 양호한 오믹콘택(ohmic contact)을 갖는 물질을 사용한다.
이어, 제 1 도전성물질(68)상에 상기 제 1 도전성물질(68)보다 상대적으로 두꺼운 제 2 도전성물질(69)을 증착한다.
여기서, 제 2 도전성물질(69)은 통상 몰리브덴을 사용하지만, 알루미늄 또는 텅스텐을 사용할 수도 있다.
도 6e에 도시한 바와 같이, 제 2 도전성물질(69)상에 포토레지스트(70)를 도포한다.
이후, 포토리소그래피(Photolithography)공정을 이용하여 박막트랜지스터의 채널영역에 상응하는 부위의 포토레지스트(70)를 제거한다.
도 6f에 도시한 바와 같이, 패터닝된 포토레지스트(70)를 마스크로 제 2 도전성물질(69)과 제 1 도전성물질(68)을 동일한 식각가스를 사용하여 연속적으로 식각한다.
여기서, 상기 식각가스로써는 Cl2+O2가스를 이용하며 각 가스의 유량은 Cl2가 스를 400~600sccm의 범위로하고, 가장 적절하게는 500sccm으로 유지한다. O2가스는 300~500sccm의 범위로하고, 가장 적절하게는 400sccm으로 유지한다. 그리고 식각시 압력은 100~200mTorr의 범위로 하고 가장 적절하게는 150mTorr를 유지하며 Rf파워(power)는 0.5~0.8watts/cm2를의 범위로하고 가장 적절하게는 0.660watts/cm2를 유지한다.
또한, 상기 식각방법은 반응성 이온에칭(RIE:Reactive Ion Etching) 또는 플라즈마 식각법을 이용한다.
이와 같이, 소오스 및 드레인전극으로 사용될 제 1 도전성물질(68)과 제 2 도전성물질(69)을 한 챔버내에서 식각조건을 변화시키지 않고 연속적으로 식각하여 소오스전극(71a)과 드레인전극(71b)를 패터닝한다.
이때, Cl2+O2가스를 사용함에 있어서, 제 1 도전성물질(68)인 크롬과 제 2 도전성물질(69)인 몰리브덴의 식각비가 서로 다른 특성으로 인하여 소오스 및 드레인의 에지부위가 비선형적인 기울기를 갖는 계단형상을 이루게 된다.
여기서, Cl2+O2가스에 반응하는 몰리브덴과 크롬의 식각비는 10 : 1 정도이다.
이때, 제 1 도전성물질(68)인 크롬과, 크롬의 하부층인 n+비정질 실리콘층(67)과의 식각비는 4 : 1정도이다.
따라서, 제 1 도전성물질(68)을 증착함에 있어서, 종래와 같이, 파티클에 의해 홀(hole)이 발생하여 제 1 도전성물질(68) 하부의 n+비정질 실리콘층(6)이 Cl2+O2가스에 노출되더라도 본 발명에서는 몰리브덴과 n+비정질 실리콘층(67)과의 식각비가 대략 40 : 1을 유지하게 되므로 n+비정질 실리콘층(67)이 오버에치가 될 염려는 없다.
또한, 드레인전극(71b)의 에지부위와 인접한 픽셀영역에서의 게이트절연막(65)과의 식각선택비를 확보할 수가 있으므로 게이트절연막(65)이 과도하게 식각되는 것을 방지할 수가 있다.
도 6g에 도시한 바와 같이, 노출된 n+비정질 실리콘층(67)을 식각하여 비정질 실리콘층(66)을 노출시킨 후, 포토레지스트(70)를 제거한다.
이어서, 도 6h에 도시한 바와 같이, 소오스 및 드레인전극(71a,71b)을 포함한 기판(61)전면에 패시베이션층(72)을 형성하면 본 발명의 박막트랜지스터 제조공정이 완료된다.
이상에서 상술한 바와 같이, 본 발명의 박막트랜지스터 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 두 개의 층이 적층되어 이루어지는 소오스 및 드레인전극을 패터닝함에 있어서, 한 번의 식각공정을 사용하므로 식각에 따른 비용을 절감시키고 공정을 간략화시킬 수 있다.
둘째, 스토리지 커패시터쪽을 향하는 드레인전극의 에지부위에서의 커버리지를 개선시켜 소자의 신뢰성을 향상시킬 수가 있다.

Claims (3)

  1. 기판;
    상기 기판상에 형성된 게이트전극;
    상기 게이트전극을 포함한 상기 기판 전면에 형성된 게이트절연막;
    상기 게이트절연막상에 형성된 제 1 반도체층;
    상기 제 1 반도체층상에 형성된 제 2 반도체층;
    상기 게이트전극 상측의 상기 제 2 반도체층의 표면이 노출되도록 상기 제 2 반도체층상에서 소오스 및 드레인전극이 분리 형성되고, 상기 제 2 반도체층의 노출된 부위에 인접하는 상기 소오스 및 드레인전극의 에지부위는 계단형상의 비선형적인 기울기를 갖는 것을 특징으로 하는 박막트랜지스터.
  2. 기판;
    상기 기판상에 형성된 사다리꼴 모양의 게이트전극;
    상기 게이트전극을 포함한 상기 기판상에 형성된 게이트절연막;
    상기 게이트절연막상에 형성된 제 1 반도체층;
    상기 게이트전극 상측의 상기 제 1 반도체층상에서 분리형성된 제 2 반도체층;
    상기 제 2 반도체층상에 형성된 제 1 도전성물질;
    에지부위에 상응하는 상기 제 1 도전성물질의 상부가 노출되어 에지부위가 서로 일치하지 않도록 상기 제 1 도전성물질상에 형성되는 제 2 도전성물질을 포함하여 구성되는 것을 특징으로 하는 박막트랜지스터.
  3. 기판상에 사다리꼴 모양의 게이트전극을 형성하는 공정;
    상기 게이트전극을 포함한 기판 전면에 게이트절연막을 형성하는 공정;
    상기 게이트절연막상에 제 1 반도체층을 형성하는 공정;
    상기 제 1 반도체층상에 제 2 반도체층을 형성하는 공정;
    상기 제 2 반도체층상에 제 1 도전성물질과 제 2 도전성물질을 적층형성하는 공정;
    상기 게이트전극 상측의 상기 제 2 반도체층의 소정부위가 노출되도록 상기 제 1 도전성물질과 상기 제 2 도전성물질을 동일한 식각가스로 연속식각하여 상기 식각되어진 제 1, 제 2 도전성물질의 에지부위가 비선형적인 기울기를 갖도록하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
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