KR101172666B1 - 액정표시소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 액정표시소자 및 그 제조방법에 관한 것으로, 제 1 마스크를 적용하여 게이트 라인을 형성하고, 제 2 마스크를 적용하여 데이터 라인을 형성하고 제 3 마스크를 적용하여 소스 및 드레인 전극과 화소전극을 형성함으로써 액정표시소자 제조공정에 사용되는 마스크 수를 획기적으로 줄여 생산성을 향상시킨다.

3 마스크, 액정표시소자, 절연패턴

Description

액정표시소자 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THEREOF}

도 1은 일반적인 액정표시소자의 단위화소의 평면도.

도 2는 일반적인 액정표시소자의 절단면도.

도 3a~3e는 종래의 일반적인 액정표시소자의 제조공정을 나타내는 수순도.

도 4는 본 발명의 액정표시소자의 단위화소의 평면도.

도 5a는 본 발명의 액정표시소자의 절단면도.

도 5b는 본 발명의 액정표시소자의 게이트 패드부의 절단면도.

도 6a~6g는 본 발명의 액정표시소자의 제조공정을 단면도로 나타내는 수순도.

도 7a~7f는 본 발명의 액정표시소자의 제조공정을 평면도로 나타내는 수순도.

*************본 발명의 주요부분에 대한 부호의 설명***********

401:게이트 라인 402:데이터 라인

402a:소스 전극 402b:드레인 전극

402c:전극부 403:액티브 패턴

404:절연층 405:절연패턴

460:게이트 패드부 401p,402p,410a:게이트 패드 제 1,2,3전극

503:오믹 컨택층

본 발명은 3 마스크를 사용하여 제조되는 액정표시소자 및 그 제조방법에 관한 것으로 특히, 비정질 실리콘을 채널층으로 사용하면서도 3 마스크를 사용하여 제조되는 액정표시소자 및 그 제조방법에 관한 것이다.

표시소자들, 특히 액정표시소자(Liquid Crystal Display Device)와 같은 평판표시장치(Flat Panel Display)에서는 각각의 화소에 박막 트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동한다. 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(Active Matrix) 구동방식이라 한다. 이러한 액티브 매트릭스방식에서는 상기한 능동소자가 매트릭스형식으로 배열된 각각의 화소에 배치되어 해당 화소를 구동하게 된다.

도 1은 액티브 매트릭스방식의 액정표시소자를 나타내는 도면이다. 도면에 도시된 구조의 액정표시소자는 능동소자로서 박막트랜지스터(Thin Film Transistor;10)를 사용하는 박막트랜지스터 액정표시소자이다. 도면에 도시된 바와 같이, 종횡으로 N×M개의 화소가 배열되는 박막트랜지스터 액정표시소자의 각 화소는 외부의 구동회로로부터 주사신호가 인가되는 게이트라인(101)과 화상신호가 인가되는 데이터라인(102)의 교차영역에 형성된 박막트랜지스터(110)를 포함하고 있 다.

박막트랜지스터(110)는 상기 게이트라인(101)과 연결된 게이트 전극(106)과, 상기 게이트 전극(106) 위에 형성되어 게이트 전극(106)에 주사신호가 인가됨에 따라 활성화되는 반도체층(103)과, 상기 반도체층(103) 위에 형성된 소스전극(104) 및 드레인 전극(105)으로 구성된다. 상기 화소의 표시영역에는 상기 소스전극(104) 및 드레인 전극(105)과 연결되어 반도체층(103)이 활성화됨에 따라 상기 소스전극(104) 및 드레인 전극(105)을 통해 화상신호가 인가되어 액정(도면표시하지 않음)을 동작시키는 화소전극(120)이 형성되어 있다.

도 2는 도 1의 I-I선의 단면도로서, 상기 도면을 참조하여 액정표시소자의 절단면 구조를 더욱 상세히 설명한다.

도 2를 참조하면, 박막트랜지스터(110)는 유리와 같은 투명한 물질로 이루어진 제1기판(201) 위에 형성되어 어레이 기판(210)을 구성한다. 상기 박막트랜지스터(110)는 제1기판(201) 위에 형성된 게이트 전극(106)과, 상기 게이트 전극(106)이 형성된 제1기판(201) 전체에 걸쳐 적층된 게이트절연층(203)과, 상기 절연층(203)위에 형성된 반도체층(103)과, 상기 반도체층(103) 위에 형성된 소스전극(104) 및 드레인 전극(105)과, 상기 제1기판(201) 전체에 걸쳐 적층된 보호층(passivation layer;204)으로 구성된다. 상기 보호층(204) 위에는 보호층(204)에 형성된 컨택홀(107)을 통해 박막트랜지스터(106)의 드레인 전극(105)에 접속되는 화소전극(120)이 형성되어 있다.

한편, 상기 어레이 기판(210)과 대향하는 컬러필터 기판(220)은 유리와 같은 투명한 물질로 이루어진 제2기판(202)과, 상기 제 2 기판(202)위에 형성되며 박막트랜지스터(110) 형성영역이나 화소와 화소 사이와 같은 화상 비표시영역에 형성되어 상기 화상비표시영역으로 광이 투과하는 것을 방지하는 블랙매트릭스(205)와, 적, 녹, 청색으로 이루어져 실제 컬러를 구현하는 컬러필터층(206)을 포함하여 구성된다. 상기 컬러필터 기판(220) 및 어레이 기판(210)이 합착되면 그 사이에 액정층(240)이 채워져 액정표시소자가 완성된다. 한편, 상기 컬러필터층(206)위에는 상기 화소전극(120)과 더불어 액정층(240)에 전계를 제공하는 공통전극(207)이 더 형성될 수 있다.

이러한 액정표시소자는 주로 마스크를 이용한 포토리소그래피공정과 같은 복잡한 공정에 의해 제작되는데, 도 3을 참조하여 액정표시소자 제조방법을 살펴본다.

도 3a를 참조하면, 제1기판(201) 위의 전체 면에 금속층을 적층한 후 그 위에 포토레지스트를 도포하고 포토리소그래피(photolithography)공정을 진행하여 게이트 라인(미도시) 및 상기 게이트 라인에 연결되는 게이트 전극(106)을 형성한다.

그후, 도 3b를 참조하면, 게이트 전극(106)이 형성된 제1기판(201) 전체에 걸쳐서 게이트절연층(203)과, 반도체층(103a)과, 오믹 컨택층(211)을 차례로 형성한다. 이어서, 상기 오믹 컨택층(211)상에 감광막(230)을 도포하고 포토리소그래피 공정을 진행하여 액티브 패턴을 형성한다. 이때 상기 액티브 패턴은 반도체층과 오믹 컨택층의 적층으로 이루어진다.

이어서, 도 3c에 도시된 바와 같이, 제1기판(201) 전체에 걸쳐서 도전층 (212)을 적층한 후 소스 및 드레인 전극을 정의하는 감광막 패턴(231)을 형성하고 상기 감광막 패턴(231)을 식각 마스크로 사용하여 소스(104) 및 드레인 전극(105)를 형성한다. 도 3d를 참조하면, 상기 도전층이 패턴닝되어 소스 및 드레인 전극이 형성될 때, 상기 액티브층(103)의 가운데 형성된 오믹 컨택층(211) 및 도전층(212)이 식각되어 액티브층 내에 채널 영역이 정의된다. 상기 공정을 통해 박막트랜지스터가 완성된다.

한편, 도 3e에 도시된 바와 같이, 소스 전극(104) 및 드레인 전극(105)이 형성된 제1기판(201)에는 패시베이션층(204)이 더 형성되어 상기 박막트랜지스터를 보호한다. 이후, 상기 패시베이션층(204)상에 포토레지스트를 도포하고 포토리소그래피 공정을 더 진행하여 상기 드레인전극(105)을 노출시키는 컨택홀(contact hole;107)을 형성한다. 이어서, 상기 컨택홀(107)을 포함하는 패시베이션층(204) 상에 ITO(Indium Tin Oxide)와 같은 투명물질을 적층한 후 포토리소그래피 공정에 의해 식각하여 상기 패시베이션(204) 위에 화소전극(120)을 형성한다. 이때, 상기 화소전극(120)은 패시베이션층(120)에 형성된 컨택홀(107)을 통해 박막트랜지스터의 드레인 전극(105)에 전기적으로 접속된다.

한편, 도면에는 도시되지 않았지만, 제2기판 상에 블랙매트릭스와 컬러필터층을 형성한 후, 상기 제1기판(201) 및 제2기판을 합착한 후 그 사이에 액정층을 충진하여 액정표시소자를 완성한다.

그런데, 반도체층을 채널층으로 사용하는 상기 액정표시소자를 형성하기 위해서는 다수의 마스크 공정을 진행하여야 한다. 상기에서 설명된 액정표시소자의 제조공정은 박막트랜지스트를 형성하기 위해 5개의 마스크 공정이 진행되며, 화소전극을 형성하기까지는 6개의 마스크공정이 진행된다. 그러나 액정표시소자의 제조에 사용되는 마스크는 고가의 장비이며, 하나의 마스크 공정이 추가됨에 따라 여러 부차적 공정들이 더 진행됨으로써 제조 단가를 상승시키는 문제를 유발한다. 뿐만 아니라, 마스크 공정은 환경 유해 물질을 배출하는 식각 공정을 포함하므로 제조공정이 친환경적이지 못한 문제가 있다.

그러므로 오늘날 액정표시소자의 제조공정에 있어 사용되는 마스크 수를 줄이는 노력이 활발히 진행되고 있다.

본 발명은 상기와 같이 액정표시소자를 제조함에 있어 사용되는 마스크 수를 줄이는 것을 목적으로 한다. 또한, 적은 수의 마스크를 사용하여 액정표시소자를 제조함으로써 생산성을 향상시키는 것을 목적으로 한다.

본 발명은 상기 목적을 이루기 위해 제 1 기판상에 제 1 도전층과 제 1 절연층과 반도체층과 오믹 컨택층을 차례로 형성하는 단계와; 상기 제 1 도전층과 제 1 절연층과 반도체층과 오믹 컨택층을 패턴닝하여 게이트 라인을 형성하는 단계와; 상기 게이트 라인과 연결되는 제 1 게이트 패드전극을 노출시키는 단계와; 상기 게이트 라인을 절연시키는 단계와; 상기 게이트라인과 교차하는 데이터 라인과 상기 데이터 라인으로 부터 분기하며 상기 반도체층 상에 형성되어 액티브 패턴을 정의하는 전극부를 형성하는 단계와; 상기 전극부를 식각 마스크로 사용하여 액티브 패턴을 형성하는 단계와; 상기 전극부를 포함하는 기판상에 투명전극층을 형성하는 단계와; 상기 전극부 및 투명전극층을 패턴닝하여 소스, 드레인전극 및 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법을 제공한다.

또한, 본 발명의 액정표시소자는 상기 제조방법에 의해 게이트 라인 및 상기 게이트 라인과 수직 교차하는 데이터 라인에 의해 정의되는 단위 화소영역과; 상기 게이트 라인 상에서 상기 게이트 라인과 중첩되는 액티브 패턴과, 상기 게이트 라인 위의 액티브 패턴과 중첩되는 소스 및 드레인 전극을 포함하는 스위칭 소자와; 상기 게이트 라인의 양 측면을 절연시키는 절연패턴과; 상기 드레인 전극과 연결되며 화소영역에 형성되는 화소전극을 구비하는 것을 특징으로 한다.

본 발명의 액정표시소자는 비정질 실리콘의 채널층을 구비하는 박막트랜지스터를 사용하는 액정표시소자를 단지 3개의 마스크만을 사용하여 제조할 수 있는 방법을 제공한다. 즉, 제 1 마스크를 사용하여 게이트 라인 형성 물질과 게이트 절연층과 반도체층과 오믹 컨택층이 차례로 증착된 게이트 라인 패턴을 형성한다. 또한, 제 2 마스크를 사용하여 상기 게이트 라인과 수직교차하는 데이터 라인과 상기 데이터 라인으로부터 분기하며 상기 게이트 라인 상에 형성되는 반도체층과 중첩되는 전극부를 형성한다. 또한, 제 3 마스크를 사용하여 상기 전극부를 분리함으로써 소스 및 드레인 전극을 형성하고 그와 동시에 화소전극을 형성한다.

상기 공정에 의해 형성되는 본 발명의 액정표시소자는 박막트랜지스터의 액티브 패턴이 게이트 라인 상에서 게이트 라인과 완전히 중첩되는 것을 특징으로 한다. 또한, 상기 데이터 라인으로 부터 분기하는 소스 전극과 상기 소스 전극과 대 응되는 드레인 전극은 상기 액티브 패턴과 완전히 중첩되는 것을 특징으로 한다.

한편, 게이트 라인의 끝단에 형성되는 게이트 패드는 게이트 라인과 연결되는 제 1 게이트 패드 전극과, 상기 소스 및 드레인 전극과 동일 도전층으로 구성되는 제 2 게이트 패드 전극과, 화소전극과 동일물질로 구성되는 제 3 게이트 패드 전극의 적층으로 구성되는 것을 특징으로 한다.

이하, 도 4 및 도 5a,5b를 참조하여 본 발명의 액정표시소자의 구조를 살펴본다.

도 4는 본 발명의 액정표시소자의 단위화소와 게이트 패드부를 도시한 평면도이며, 도 5a는 도 4의 박막트랜지스터 영역의 절단면도이며, 5b는 게이트 패드부의 절단면도이다.

도 4를 참조하면, 액정표시소자의 단위화소는 서로 평행한 복수의 게이트 라인(401)과, 상기 게이트 라인(401)과 수직 교차하는 데이터 라인(402)에 의해 정의된다.

상기 단위화소를 구동시키는 스위칭 소자로서 박막트랜지스터가 단위화소내에 더 구비된다. 본 발명의 상기 박막트랜지스터(450)는 상기 게이트 라인(401)상에서 상기 게이트 라인(401)과 완전히 중첩(overlap)되는 액티브 패턴(403)과, 상기 데이터 라인(402)로부터 분기하며 상기 액티브 패턴(403) 위에 형성되는 소스 전극(402a)과, 상기 소스 전극(402a)과 대응되며 상기 액티브 패턴(403)위에 형성되는 드레인 전극(402b)을 구비하는 것을 특징으로 한다. 특히, 상기 소스(402a) 및 드레인 전극(402b)은 상기 액티브 패턴(403)위에만 형성되어 상기 액티브 패턴 과 완전히 중첩된다.

또한, 상기 단위화소내에는 상기 드레인 전극(402b)과 직접 연결되는 화소전극(410b)이 형성된다. 상기 화소전극(410b)은 게이트 라인(401)상에서 상기 드레인 전극(402b)과 접촉될 뿐 아니라, 상기 게이트 라인(401) 위해 도포되어 그 사이에 제 1 절연층(404)을 개재한 채 스토리지 커패시터를 구성한다.

한편, 상기 게이트 라인(401)은 상기 게이트 라인(401)보다 작은 폭을 가지는 제 1 절연층(404)에 의해 덮여져 있다. 그러므로 상기 제 1 절연층(404)의 양 측 단면은 상기 제 1 절연층(404)에 의해 덮여지지 않아 노출된다.

그러므로 본 발명의 액정표시소자는 상기 노출되는 게이트 라인(401)의 양 측단면을 절연시키기 위해 유기막으로 구성되는 절연패턴(405)이 더 형성되어 있다.

상기 절연패턴(405)은 게이트 라인(401)을 따라 상기 게이트 라인(401)의 양 측면을 절연시키도록 게이트 라인을 감싸고 있다.

한편, 상기 게이트 라인(401)의 일 끝단에는 게이트 라인(401)에 주사 신호를 제공하는 게이트 패드부(460)가 더 형성된다.

상기 게이트 패드부(460)은 게이트 라인(401)과 연결되는 제 1 게이트 패드 전극(401p)와, 상기 소스 및 드레인 전극(402a,402b)과 동일한 물질로 구성되는 제 2 게이트 패드 전극(402p)과, 상기 화소전극(410b)과 동일한 투명전극물질로 구성되는 제 3 게이트 패드 전극(410a)의 적층으로 구성된다.

이하, 도 5a 및 5b 를 참조하여 본 발명의 스위칭 소자부의 절단면의 구조 및 게이트 패드부의 절단면 구조를 살펴본다.

도 5a는 도 4의 절단선 II-II의 절단면도이며, 도 5b는 도 4의 절단선 III-III의 절단면도 이다.

도 5a를 참조하면, 유리등의 투명한 제 1 기판(501)상에 소정의 폭을 가지는 게이트 라인(401)이 형성되어 있다. 상기 게이트 라인(401) 위에는 제 1 절연층(404)이 형성되는데, 상기 제 1 절연층(404)은 게이트 라인상에서 게이트 라인을 덮고 있지만, 게이트 라인(401)의 폭 보다 작아 게이트 라인(401)의 양 측면을 노출시키고 있다. 상기 노출되는 게이트 라인(401)의 양 측면은 절연 패턴(405)에 의해 덮혀져 있다. 그러므로 상기 게이트 라인(401)을 제 1 절연층(404) 및 절연 패턴(405)에 의해 완전히 절연된다.

상기 게이트 라인(401)은 도전성의 금속으로 구성될 수 있다. 예를 들어 상기 게이트 라인(401)은 Cu,Al,Mo, Au, Pt 및 AlNd등의 합금일 수 있다. 또한,상기 제 1 절연층(404)은 실리콘질화물 또는 실리콘산화물로 구성될 수 있으며, 상기 절연패턴(405)은 에싱 가능한 유기절연물질중 선택될 수 있다. 예를 들어 상기 절연패턴(405)은 벤조사이클로부텐(BCB) 일 수 있다.

상기 제 1 절연층(404) 상에는 상기 제 1 절연층(404)의 폭보다 작거나 같은 폭을 가지는 액티브 패턴(403)이 더 형성된다. 도 5a는 상기 제 1 절연층(404)의 폭 보다 작은 폭을 가지는 액티브 패턴(403)이 도시되어 있으나, 상기 액티브 패턴(403)의 폭은 상기 제 1 절연층(404)의 폭과 같거나 작을 수 있다.

상기 액티브 패턴(403) 상에는 오믹 컨택층(503)을 개재한 채 소스(402a) 및 드레인 전극(402b)이 형성되어 있다. 상기 소스 및 드레인 전극(402a,402b)은 그 폭이 액티브 패턴(403)과 동일하다.

상기 소스 및 드레인 전극(402a,402b)상에는 투명전극 물질이 도포되어 있는데, 상기 드레인 전극(402b)상의 투명전극물질은 더 연장되어 화소전극(410)을 구성한다.

한편, 도 5b를 참조하면, 게이트 라인(401)의 끝단에 형성되는 게이트 패드부는 게이트 라인을 형성하는 제 1 도전물질로 구성되는 게이트 패드 제 1 전극(401p)과, 소스 및 드레인 전극과 동일한 도전층으로 구성되는 제 2 게이트 패드 전극(402p)과, 화소전극(410)과 동일한 투명전극물질로 구성되는 제 3 게이트 패드 전극(410a)이 차례로 적층되어 형성된다. 게이트 패드부를 제외한 게이트 라인(401)은 화면표시부에 형성되는 게이트 라인과 동일하게 게이트 라인의 상면은 제 1 절연층(404)에 의해, 양 측면은 절연패턴에 의해 각각 덮여져 완전히 절연되어 있다.

상기 구조를 가지는 본 발명의 액정표시소자의 제조공정을 도 6a~6g 및 7a~7f를 참조하여 살펴본다.

도 6a~6g는 도 5a에서 나타나는 본 발명의 박막트랜지스터 형성부의 제조공정을 나타내는 단면도들이며, 도 7a~7f는 그 주요부분의 제조공정의 평면도들이다.

도 6a를 참조하면, 투명한 기판(501)상에 제 1 도전층(401a)과, 제 1 절연층(404)과, 반도체층(403a)과, 오믹 컨택층(503)을 연속하여 증착한다.

상기 제 1 도전층(401a)는 도전성의 금속을 스퍼터링 방법에 의해 제 1 기판 (501)상에 형성할 수 있다. 예를 들어 상기 제 1 도전층(401a)은 Cu,Al,Mo, Au, Pt 및 AlNd등의 금속합금일 수 있다.

상기 제 1 절연층(404)은 상기 제 1 도전층(401a)상에 실리콘 질화물 또는 실리콘 산화물등의 무기물질을 플라즈마화학기상증착(PECVD)방법에 의해 증착함으로써 형성될 수 있다.

상기 반도체층(403a)은 비정질실리콘 등의 반도체 물질을 PECVD방법에 의해 상기 제 1 절연층(404)상에 증착하여 형성할 수 있다. 또한, 상기 오믹 컨택층(503)은 상기 비정질실리콘층에 5족 또는 3족등의 불순물 이온을 고농도로 도핑하여 형성할 수 있다. 상기 오믹 컨택층(503)은 상기 반도체층과 소스 및 드레인 전극으로 사용되는 도전층의 오믹 컨택을 위해 형성하는 것으로, 상기 반도체층의 상면을 도전화 시키거나, 별도의 도전성 반도체층을 증착함으로서 형성할 수 있다.

이어서, 상기 오믹 컨택층(503) 상에 포토레지스트를 도포한다. 다음으로, 제 1 마스크(미도시)를 적용하여 노광 및 현상하여 게이트 라인이 정의되는 포토레지스트 패턴을 형성한다. 이때 상기 제 1 마스크는 게이트 패드부(460)가 회절노광되는 회절 마스크 또는 하프톤 마스크일 수 있다.

도 6a의 포토레지스트 패턴(601a,601b)은 노광되는 부분이 남겨지는 네가티브형 포토레지스트를 예시한 것으로 게이트 패드부(460)는 회절노광되고 게이트 라인이 형성될 영역은 완전노광되어 게이트 라인 패턴이 형성된 것을 보여준다.

이어서, 상기 포토레지스트 패턴(601a,601b)을 식각 마스크로 적용하고 상기 오믹 컨택층(503),반도체층(403a), 제 1 절연층(404) 및 제 1 도전층(401a)를 차례로 식각하여 게이트 라인(401) 및 게이트 패드 제 1 전극(401p)을 형성한다. 그러므로 상기 게이트 라인(401) 및 게이트 패드 제 1 전극(401p)상에는 제 1 절연층(404), 반도체층(403a), 오믹 컨택층(503) 및 도 7a에 도시된 바와 같이 포토레지스트패턴(601a, 601b)이 남겨져 있다.

이어서, 도 6b를 참조하면, 상기 포토레지스트 패턴(601a,601b)을 에이싱하여 게이트 패드부(460)상의 포토레지스트 패턴(601b)을 제거한다. 상기 게이트 패드부 상의 포토레지스트 패턴(601b)은 회절노광에 의해 형성되었기 때문에 게이트 라인 상의 포토레지스트 패턴보다 얇아 에이싱 공정에 의해 완전히 제거된다. 그러므로 에이싱 공정 후, 상기 포토레지스트 패턴(601a,601b)은 게이트 라인 상부에만 남고 게이트 패드부 상에서는 완전히 제거된다.

상기 에이싱 공정동안에, 상기 게이트 라인(401)상부의 포토레지스트 패턴(601a)도 일부가 제거된다. 그 결과, 상기 게이트 라인(401)의 양 측면이 일부 노출된다.

이어서, 도 6c에 도시된 바와 같이, 상기 에이싱된 포토레지스트 패턴(601a')을 식각 마스크로 적용하여 게이트 패드부 상부의 오믹 컨택층, 반도체층 및 제 1 절연층을 식각하여 게이트 패드 제 1 전극(401p)을 노출시킨다.

이때, 상기 게이트 라인(401)의 양 측면의 오믹 컨택층, 반도체층 및 제 1 절연층도 함께 제거되어 게이트 라인이 일부 노출된다.

그러므로 상기 식각 공정 후 노출되는 상기 게이트 라인의 측면을 절연시키기 위해 상기 제 1 기판 전면에 에이싱되는 유기절연막을 도포한다.

상기 유기 절연막은 벤조사이클로부텐(BCB)일 수 있다. 상기 유기절연막은 제 1 게이트 패드 전극이 노출된 기판 전면에 오믹 컨택층이 덮이도록 도포한다. 이어서, 상기 유기 절연막을 에이싱 공정을 통해 일부 제거시킴으로서 상기 유기 절연막이 단지 게이트 라인의 양 측면에만 잔존하도록 한다. 이때, 상기 유기 절연막은 노출되는 게이트 라인의 양 측면을 덮어 게이트 라인을 절연시킨다.

그 결과, 도 6d 및 7d를 참조하면, 상기 게이트 라인(401)의 양 측면에는 유기 절연막의 절연패턴(405)이 형성된다.

상기 유기 절연막이 게이트 라인의 측면에서 절연패턴을 이루는 것은 에이싱 공정 중, 상기 유기 절연막이 게이트 라인의 측면에서 식각 비율이 다름에 따라 게이트 라인의 측면에서 격벽(side wall)을 이루는 특성을 이용하는 것이다.

이어서, 도 6e 및 7e를 참조하면, 상기 절연패턴(405)이 형성된 제 1 기판 전면에 제 2 도전층을 스퍼터링 방법에 의해 증착하고 포토리소그래피 공정을 통해 데이터 라인(402) 및 데이터 라인으로부터 분기하는 전극부(402c)를 형성한다.

상기 데이터 라인(402) 및 전극부(402c)는 제 1 기판상에 제 2 도전층(미도시)을 도포하는 단계, 상기 제 2 도전층 상에 포토레지스트(미도시)를 도포하는 단계, 제 2 마스크를 적용하고 노광 및 현상하여 데이터 라인 및 전극부를 정의하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 적용하여 상기 제 2 도전층을 식각하는 단계 및 상기 포토레지스트 패턴을 스트립하는 단계를 포함하는 일련의 포토리소그래피 공정을 통해 이루어진다.

상기 식각 단계에서 상기 제 2 도전층 뿐 아니라 도전층 아래에 형성되는 오 믹 컨택층 및 반도체층도 함께 제거된다. 그러므로 상기 포토레지스 패턴은 제 2 도전층과 오믹 컨택층과 반도체층의 식각을 위한 마스크로 작용한다.

그러므로 상기 식각 단계에서 상기 게이트 라인(401) 상부의 반도체층(403) 및 오믹 컨택층(503)은 제거되어 단지 제 1 절연층(404)만 남겨진다.

상기 제 2 도전층은 구리, 알루미늄 또는 알루미늄 합금, 크롬 및 크롬 합금등이 사용될 수 있다.

한편, 상기 데이터 라인(402) 및 전극부(402c)를 정의하는 포토레지스트 패턴이 형성될 때 상기 제 1 게이트 패드 전극(401p)상부에도 포토레지스트 패턴이 더 형성되어 제 2 도전층의 식각 후 제 2 게이트 패드 전극(402p)이 남게 한다.

이는 제 2 도전층이 습식각 등에 의해 패턴닝 되는 동안 그 식각 특성이 비슷한 게이트 패드 제 1 전극(401p)을 보호하기 위한 것이다.

상기 제 2 마스크를 이용한 포토리소그래피 공정 후 남겨지는 데이터 라인(402) 및 전극부(402c)를 도 7e에서 볼 수 있다.

이어서, 도 6f, 도 6g 및 도 7f를 참조하여 제 3 마스크를 적용하여 소스 및 드레인 전극 및 화소전극을 형성공정을 살펴본다.

도 6f 및 도 6g를 참조하면, 상기 전극부(402c)가 형성된 제 1 기판상에 ITO등의 투명전극물질(410)을 스퍼터링 방법에 의해 균일하게 도포한다. 그 결과, 상기 투명전극물질(410)은 데이터 라인(402), 전극부(402c), 단위화소영역 및 패드부 위에 도포된다.

이어서, 상기 투명전극물질(410)상에 포토레지스트를 도포하고 제 3 마스크를 적용하여 소스 및 드레인 전극(402a, 402b)과 화소전극(410b)을 형성한다.

상기 소스 및 드레인 전극(402a, 402b)과 화소전극(410b)은 상기 투명전극물질상에 포토레지스트를 도포하는 단계, 상기 포토레지스트 상에 제 3 마스크를 적용하고 노광 및 현상하여 박막트랜지스트의 소스(402a) 및 드레인 전극(402b)과 화소전극(410b)과 게이트 패드 제 3 전극(140a)을 정의하는 포토레지스트 패턴(610)을 형성하는 단계와, 상기 포토레지스트 패턴(610)을 식각 마스크로 적용하여 상기 투명전극물질(410)을 식각하여 화소전극(410b)을 형성하는 단계와, 상기 포토레지스트 패턴(610)을 식각 마스크로 적용하고 채널 영역의 노출되는 전극부(402c)와 오믹 컨택층을 제거하는 단계를 포함하는 일련의 포토리소그래피 공정을 통해 형성된다.

상기 식각 공정을 통해 상기 전극부의 일부, 특히 전극부의 중앙의 도전층과 오믹 컨택층이 제거되어 박막트랜지스터의 채널과 소스 및 드레인 전극(402a,402b)이 형성된다. 또한, 상기 식각 공정에서 게이트 패드부 상에 형성되는 투명전극물질은 패터닝되어 게이트 패드 제 3 전극(410a)이 된다.

그 결과, 도 7f에 도시된 바와 같이, 화소전극(410b)은 상기 드레인 전극(402b)과 직접 연결되고 상기 게이트 라인(401)과 제 1 절연층(404)을 사이에 개재한 채 중첩되어 스토리지 커패시터(710)를 구성한다.

이어서, 상기 포토레지스트 패턴(610)을 스트립하여 제거하면, 도 6g 및 7f에 도시된 바와 같이, 본 발명의 액정표시소자가 완성된다.

상기에서 살핀 바와 같이, 본 발명의 액정표시소자는 단지 3개의 포토 마스크를 사용하여 액정표시소자를 완성하므로써 마스크 수를 획기적으로 줄일 수 있 다. 또한, 고가의 마스크의 사용을 줄임으로서 생산 단가를 낮출 수 있고, 하나의 마스크 공정에 부수하는 부 공정들을 줄임으로서 액정표시소자의 전체 제조공정을 단축할 수 있어 생산성을 향상시킨다.

Claims (16)

1. 기판상에 제1 도전층, 제1 절연층, 반도체층, 오믹콘택층을 순차적으로 적층하는 단계;

   상기 기판상에 감광막을 도포하고, 제1 마스크를 적용하여 완전노광에 의한 게이트 라인 영역과, 회절노광에 의한 게이트 패드부 영역을 정의하는 제1 감광막 패턴을 형성하는 단계;

   상기 제1 감광막 패턴을 식각 마스크로 하여 게이트 라인 및 게이트 패드 제1 전극을 형성하는 단계;

   에이싱 공정을 통해 게이트 라인상의 완전노광된 제1 감광막패턴을 일부 제거하여 게이트라인의 양측면을 노출하고, 게이트 패드부상의 회절노광된 제1 감광막패턴을 완전히 제거하여 게이트 패드 제1 전극을 완전히 노출하는 단계;

   상기 기판 전면에 유기절연막을 도포하고, 에이싱 공정을 통해 상기 게이트라인의 양측면에 상기 유기절연막을 잔존시켜 격벽을 형성함으로서 노출된 양측면을 절연하는 단계;

   상기 게이트라인과 교차하는 데이터 라인과 상기 데이터 라인으로부터 분기하며 상기 반도체층 상에 형성되어 액티브 패턴을 정의하는 전극부를 형성하는 단계와;

   상기 전극부를 식각 마스크로 사용하여 액티브 패턴을 형성하는 단계와;

   상기 전극부를 포함하는 기판상에 투명전극층을 형성하는 단계와;

   상기 전극부 및 투명전극층을 패턴닝하여 소스, 드레인전극 및 화소전극과, 게이트 패드 제2 전극 및 게이트 패드 제3 전극을 포함하는 게이트 패드부를 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 게이트 패드 제 1 전극을 노출시키는 단계는

   상기 회절노광된 제 1 감광막 패턴을 에이싱(ashing)하여 상기 게이트 패드 제 1 전극 상단의 제 1 감광막 패턴을 제거하는 단계와;

   상기 에이싱된 제 1 감광막 패턴을 식각 마스크로 사용하여 상기 게이트 패드 제 1 전극 상단의 오믹 컨택층과 반도체층과 제 1 절연층을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
5. 삭제
6. 제 1 항에 있어서, 상기 데이터 라인 및 전극부를 형성하는 단계는

   상기 게이트 라인이 형성된 기판 상에 제 2 도전층을 형성하는 단계와;

   상기 제 2 도전층 상에 상기 데이터 라인 및 전극부를 정의하는 제2 감광막 패턴을 형성하는 단계와;

   상기 제2 감광막 패턴을 식각 마스크로 사용하여 상기 제 2 도전층을 식각하는 단계와;

   상기 제2 감광막 패턴을 식각 마스크로 사용하여 상기 게이트 라인 상의 오믹 컨택층과 반도체층을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
7. 제 6항에 있어서, 상기 전극부는 상기 게이트 라인 위에서 상기 게이트 라인과 중첩되는 것을 특징으로 하는 액정표시소자 제조방법.
8. 제 6항에 있어서, 상기 제 2 도전층을 식각하는 단계에서

   상기 게이트 패드 제 1전극 상에 게이트 패드 제 2 전극이 더 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
9. 제 1 항에 있어서, 상기 소스, 드레인 및 화소전극과 게이트 패드부를 형성하는 단계는

   상기 데이터 라인 및 전극부가 형성된 제 1 기판상에 투명전극물질을 도포하는 단계와;

   상기 투명전극물질 상에 박막트랜지스터의 채널 영역과 단위화소내의 화소전극을 정의하는 제3 감광막 패턴을 형성하는 단계와;

   상기 제3 감광막 패턴을 식각 마스크로 사용하고 상기 투명전극물질을 식각하므로써 화소전극을 형성하는 단계와;

   상기 제3 감광막 패턴을 식각 마스크로 사용하고 상기 채널 영역의 오믹 컨택층 및 반도체층을 제거하여 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
10. 제 9 항에 있어서, 상기 화소전극이 형성되는 단계에서

    상기 게이트 패드 제 1 전극 상부에 게이트 패드 제 3 전극이 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
11. 기판;

    상기 기판상에 형성되고, 양측면이 유기절연물질로 절연된 복수의 게이트 라인 및 상기 게이트 라인과 수직으로 교차하는 복수의 데이터라인;

    상기 게이트 라인 및 데이터라인의 교차지점에 정의되는 단위 화소영역;

    상기 단위 화소영역에 구비되며, 상기 게이트 라인과 중첩되는 액티브 패턴, 소스 및 드레인 전극을 포함하는 스위칭 소자;

    상기 드레인 전극과 연결되는 화소전극; 및

    상기 게이트 라인의 일 끝단에 형성되는 게이트 패드 제1 전극과, 상기 게이트 패드 제1 전극상에 형성되는 게이트 패드 제2 전극과, 상기 게이트 패드 제2 전극상에 형성되는 게이트 패드 제3 전극을 구비하는 게이트 패드부

    을 포함하는 액정표시소자.
12. 제 11항에 있어서, 상기 액티브 패턴은 상기 게이트 라인 상에서 상기 게이트 라인과 완전히 중첩되는 것을 특징으로 하는 액정표시소자.
13. 삭제
14. 제 11항에 있어서, 상기 게이트 패드 제 2 전극은 상기 소스 및 드레인 전극과 동일한 도전물질로 구성되는 것을 특징으로 하는 액정표시소자.
15. 제 11항에 있어서, 상기 게이트 패드 제 3전극은 상기 화소전극과 동일한 투명전극물질로 구성되는 것을 특징으로 하는 액정표시소자.
16. 삭제

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