JP3402400B2

JP3402400B2 - 半導体集積回路の作製方法

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Publication number: JP3402400B2
Application number: JP10757594A
Authority: JP
Inventors: 潤小山; 祐司河崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1994-04-22
Filing date: 1994-04-22
Publication date: 2003-05-06
Anticipated expiration: 2018-05-06
Also published as: KR100360965B1; KR100488641B1; US20050139831A1; JPH07297407A; US20020195634A1; US5889291A; KR100416875B1; US6441399B1; US6599791B1; US7166862B2; US7145173B2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体素子を用い
て構成された半導体集積回路に関する。特に、液晶表示
装置やダイナミックＲＡＭ（ＤＲＡＭ）のように、マト
リクス構造を有し、そのスイッチング素子としてＭＯＳ
型もしくはＭＩＳ（金属−絶縁体−半導体）型電界効果
型素子（以上を、ＭＯＳ型素子と総称する）を有するア
クティブマトリクス回路とそれを駆動するための駆動回
路が同一基板上に形成されたモノリシック型アクティブ
マトリクス装置に関する。特に本発明は、ＭＯＳ型素子
として絶縁表面上に比較的、低温で形成される薄膜半導
体トランジスタを使用する装置に関する。

【０００２】

【従来の技術】最近、マトリクス構造を有する液晶等の
表示装置において、薄膜状の活性層（活性領域ともい
う）を有する絶縁ゲイト型の半導体装置、いわゆる薄膜
トランジスタ（ＴＦＴ）を各画素のスイッチング用に利
用したマトリクス回路、いわゆるアクティブマトリクス
回路の研究がおこなわれている。なかでも、アクティブ
マトリクス回路のみならず、その駆動のための周辺回路
をもＴＦＴによって同一基板上に形成した一体型（モノ
リシック型）アクティブマトリクス装置が注目を集めて
いる。モノリシック型アクティブマトリクス装置におい
ては、膨大な端子の接続は不要であり、したがって、マ
トリクスの密度を高めることも可能であり、製造歩留り
も向上することが期待された。

【０００３】このような目的には、結晶性シリコンを活
性層に用いたＴＦＴを使用することが必要であった。と
いうのは、駆動回路は非常に高速で動作することが要求
されたからである。このようなＴＦＴを得るには、従来
の半導体技術をそのまま援用してもよかったが、その場
合には基板材料として９００℃以上の高温に耐える材料
が必要であった。しかしながら、そのような材料は石英
ガラス等に限られ、大面積では非常に基板コストが上昇
した。

【０００４】基板として安価なものを用いる場合には、
製造プロセスの最高温度をより低温、すなわち８００℃
以下、好ましくは６００℃以下とすることが必要であっ
た。また、高価な基板を用いるだけの余裕があっても、
回路を構成する他の材料の耐熱性の問題からより低い温
度で処理することが必要とされることもあった。そのた
め、活性層は８００℃以下の長時間にわたる熱アニー
ル、もしくはレーザー光等の強光を照射することによっ
て瞬間的に結晶化をおこなう光アニール（レーザーアニ
ール等）等によって、アモルファスシリコンを結晶化さ
せて用いた。また、ゲイト絶縁膜としては、通常の半導
体プロセスで用いられる熱酸化膜が用いられないので、
プラズマＣＶＤ法、大気圧ＣＶＤ法、スパッタリング法
等の気相成長法によって、８００℃以下の温度で成膜さ
れた酸化珪素、窒化珪素、酸化窒化珪素等の膜が用いら
れた。

【０００５】一方、多結晶シリコン等の非単結晶シリコ
ンを用いたＴＦＴにおいては、ゲイト電極に逆バイアス
電圧を印加した場合のドレイン電流（リーク電流）が大
きいことが問題であった。この点に関してはゲイト電極
がドレインが重ならないような状態（オフセット状態）
となるように設計することによって大きく改善できるこ
とが知られている。このようなトランジスタをオフセッ
トゲイト型トランジスタという。ただし、このようなオ
フセット状態をフォトリソグラフィー工程によって再現
性良く実現することは不可能であった。特開平５−１１
４７２４、同５−２６７１６７はこの問題に回答を与え
たもので、そこに示されるように、ゲイト電極を陽極酸
化することによって、陽極酸化による増加分をうまく用
いて、オフセットを形成することができた。

【０００６】また、このようにゲイト電極の周囲を陽極
酸化物で被覆するということはオフセットゲイトを意図
しなくても、例えば、アルミニウムのように耐熱性の不
十分な材料によってゲイト電極を構成する場合、その後
の加熱プロセス（例えば、レーザー照射、ＣＶＤ法によ
る成膜工程等）におけるヒロックの発生を抑止するとい
う効果を有していた。

【０００７】

【発明が解決しようとする課題】しかしながら、気相成
長法によって形成された絶縁膜は、膜質が悪く、また、
シリコン膜表面とゲイト絶縁膜との界面の接合性も良く
ないため、電荷捕獲中心（トラップセンター）がシリコ
ンとの界面や絶縁膜内部に多く存在した。特に電子を捕
獲するセンターが多かった。この結果、このような材料
で形成されたＴＦＴを長時間使用していると、電子がト
ラップセンターに多く捕獲され、ＴＦＴの特性に悪影響
を及ぼした。

【０００８】また、オフセット形成のために残された陽
極酸化物も同様に多くのトラップ準位を有し、特に、ア
ルミニウムの陽極酸化物である酸化アルミニウムは電子
をトラップしやすかった。このような問題によって、Ｔ
ＦＴを長時間使用することによる特性の悪化がもたらさ
れた。具体的には、Ｎチャネル型のＴＦＴにおいては、
図７（Ａ）に示すように、捕獲された電子によって、ド
レインとチャネル形成領域の境界部分に、弱いＰ型の領
域が形成された。これはＮチャネル型ＴＦＴにおいて
は、ドレイン電流を妨げるものである。

【０００９】このような弱いＰ型の領域の形成はオフセ
ットゲイト型のＴＦＴにおいては顕著であった。という
のは、ゲイト電極の直下に形成された場合には、実際の
動作においては、ゲイト電極の印加電圧によってこの領
域を小さくすることが可能であった。しかしながら、オ
フセット領域に生じた場合には、ゲイト電極の影響は小
さく、また、ドレイン領域からも離れており、まったく
制御不能な領域となった。ゲイト電極の周囲に形成され
た陽極酸化物も同様な問題を有する。特に、ドレイン電
圧が弱い場合には、本来、ソースからドレインまで伸び
るべき反転層（チャネル）が、この弱いＰ型領域によっ
て妨げられ、加えて、ドレイン電圧が低いため、チャネ
ル形成領域を移動するキャリヤ（Ｎチャネル型ＴＦＴで
あるので、電子）の速度も小さく、正常な状態に比較し
てドレイン電流の減少をもたらした。（図７（Ｂ））

【００１０】ドレイン電圧が十分に大きな場合は、正常
な状態であっても反転層自体がソース側に後退し、ま
た、電子の速度も大きいので、このような弱いＰ型の領
域の存在はさして問題とはならず、正常な状態と変わら
ない特性が得られた。このような現象はＮチャネル型Ｔ
ＦＴのしきい値電圧の変動を意味している。すなわち、
しきい値電圧の安定していることの要求される用途、例
えば、アクティブマトリクス回路のスイッチング素子、
もしくはその周辺駆動回路のアナログスイッチ素子には
用いられないということを意味していた。なお、Ｐチャ
ネル型ＴＦＴにおいては、このようなトラップされた電
子はチャネル領域にドレインと同じ導電型の領域を拡げ
るだけであり、その結果、特性の劣化は深刻なものでは
なかった。

【００１１】したがって、回路をＮチャネル型ＴＦＴと
Ｐチャネル型ＴＦＴの相補型回路（ＣＭＯＳ）とすれ
ば、長時間の使用によってＮチャネル型ＴＦＴは劣化
し、相補型回路として機能しないという問題もあった。
モノリシック型アクティブマトリクス回路においては、
アクティブマトリクス回路およびソースドライバの出力
端においては、アナログスイッチが必要とされている
が、アナログスイッチを形成するには上記のような問題
を考慮しなければならない。また、モノリシック型アク
ティブマトリクス回路においては、米国特許４５８２３
９５のように、周辺駆動回路の論理回路に通常、ＣＭＯ
Ｓ回路が用いられるが、これも上記のような劣化の問題
を考慮する必要がある。本発明はこのような困難な課題
に対して解答を与えんとするものである。

【００１２】

【課題を解決する方法】このような問題は、特に液晶表
示装置等の電界の効果によって光の透過性や反射性が変
化する材料を利用し、対向する電極との間にこれらの材
料をはさみ、対向電極との間にアナログ的な電界をかけ
て、画像表示をおこなうためのアクティブマトリクス回
路と、それを駆動するための周辺回路とを同一基板上に
有する集積回路、すなわち、モノリシック型アクティブ
マトリクス回路においては、第１に解決せねばならない
問題点であった。

【００１３】本発明の第１は、モノリシック型アクティ
ブマトリクス回路を全てＰチャネル型ＴＦＴを用いて構
成したものであり、かつ、アクティブマトリクス回路を
構成するＴＦＴがオフセットゲイト型であるものであ
る。特に、オフセット型とするために、特開平５−１１
４７２４もしくは同５−２６７１６７に記載されている
ようなゲイト電極を陽極酸化することによって、陽極酸
化物によって被覆し、これを用いてオフセットゲイト型
とするものである。本発明の第２は、ゲイト絶縁膜が８
００℃以下の温度で形成されたモノリシック型アクティ
ブマトリクス回路において、全てのＴＦＴをＰチャネル
型ＴＦＴによって構成するものである。

【００１４】本発明の第３は、モノリシック型アクティ
ブマトリクス回路を全てＰチャネル型ＴＦＴを用いて構
成したものであり、かつ、その周辺駆動回路を構成する
薄膜トランジスタの少なくとも１つをオフセットゲイト
型とするものである。この場合も本発明の第１と同様
に、ゲイト電極を陽極酸化することによってオフセット
ゲイト型としたものであってもよい。本発明の第４は、
モノリシック型アクティブマトリクス回路において、ア
クティブマトリクス回路もしくは周辺駆動回路を構成す
るＴＦＴの少なくとも１つのゲイト電極の少なくとも側
面にゲイト電極の陽極酸化物を残したものであり、か
つ、回路全体をＰチャネル型ＴＦＴを用いて構成したも
のである。

【００１５】

【作用】本発明の作用について述べる。高い電荷保持能
力が要求されるアクティブマトリクス回路を構成するＴ
ＦＴとして、リーク電流の小さなオフセットゲイト型Ｔ
ＦＴを用いるのは当然のことである。しかしながら、オ
フセットゲイト型ＴＦＴにおいては、上述の通り、Ｎチ
ャネル型ＴＦＴの弱いＰ型領域がゲイト電極やドレイン
領域によって制御できないようなものとなってしまい、
劣化はより大きかった。これはアクティブマトリクス回
路のようにアナログスイッチとしての特性を期待される
素子にとっては致命的なものであった。また、その他の
回路においても、Ｎチャネル型ＴＦＴを用いることは劣
化の点において好ましくない。

【００１６】このようなことから、オフセットゲイト型
のＴＦＴをアクティブマトリクス回路に用いるモノリシ
ック型アクティブマトリクス回路においては、本発明の
第１のように、全てのＴＦＴをＰチャネル型とすること
が必要とされ、こうすることによって、優れた回路特性
と高い信頼性を得ることができた。モノリシック型アク
イティブマトリクス回路において、８００℃以下の低温
で形成されたゲイト絶縁膜を用いたＴＦＴにおいては、
上述の通り、多くの電子がトラップされ、Ｎチャネル型
ＴＦＴの特性は著しく劣化した。したがって、８００℃
以下の温度で形成されたゲイト絶縁膜を用いて作製され
たＴＦＴによって構成されたモノリシック型アクティブ
マトリクス回路においては、本発明の第２のように、全
てのＴＦＴをＰチャネル型とすることが必要とされ、こ
うすることによって、優れた回路特性と高い信頼性を得
ることができた。

【００１７】高い電荷保持能力が要求されるアナログバ
ッファー回路等の周辺駆動回路におけるスイッチング回
路を構成するＴＦＴとして、リーク電流の小さなオフセ
ットゲイト型ＴＦＴを用いるのは当然のことである。し
かしながら、オフセットゲイト型ＴＦＴにおいては、上
述の通り、Ｎチャネル型ＴＦＴの弱いＰ型領域がゲイト
電極やドレイン領域によって制御できないようなものと
なってしまい、劣化はより大きかった。これはアナログ
バッファー回路のようにしきい値電圧の安定性が何より
も必要とされる素子にとっては致命的なものであった。
また、その他の回路においても、Ｎチャネル型ＴＦＴを
用いることは劣化の点において好ましくない。

【００１８】このようなことから、オフセットゲイト型
のＴＦＴをアナログバッファー回路等の周辺駆動回路に
用いるモノリシック型アクティブマトリクス回路におい
ては、本発明の第３のように、全てのＴＦＴをＰチャネ
ル型とすることが必要とされ、こうすることによって、
優れた回路特性と高い信頼性を得ることができた。上述
の通り、オフセットゲイト作製する目的のいかんを問わ
ず、陽極酸化物によってゲイト電極を被覆することの効
果は大きい。しかしながら、陽極酸化物はえてして電荷
をトラップするものであり、特にゲイト電極の側面に残
った陽極酸化物はゲイト絶縁膜と近いこともあって、電
子を捕獲しやすく、かつ、そのような位置に捕獲された
電子はＴＦＴがＮチャネル型の場合には特性に大きな影
響を与える。したがって、陽極酸化物がゲイト電極の側
面に残されたＴＦＴを有するモノリシック型アクティブ
マトリクス回路においては、本発明の第４のように、全
てのＴＦＴをＰチャネル型とすることが必要とされ、ま
た、こうすることによって、優れた回路特性と高い信頼
性を得ることができた。

【００１９】

【実施例】

〔実施例１〕本発明を用いてモノリシック型液晶ディ
スプレーを作製した例を説明する。図８には本実施例の
モノリシック型液晶ディスプレーのブロック図を示す。
液晶ディスプレーを構成する要素回路、すなわち、シフ
トレジスタＸ（ソースドライバー用）およびＹ（ゲイト
ドライバー用）、ソースドライバーのアナログスイッ
チ、アナログバッファー等の回路、およびアクティブマ
トリクス回路に用いられるＴＦＴは全てＰチャネル型で
ある。図５には本実施例のシフトレジスタ（１段）の回
路図を示す。

【００２０】この回路においては電源線としては、
Ｖ_DD、Ｖ_SS、Ｖ_GGの３本が必要であり、この場合、Ｖ_DD
＞Ｖ_SSである。また、Ｖ_GGはＴＦＴの特性を考慮して最
適な値が決定され、好ましくは、Ｖ_SS程度、あるいは、
それ以下である。以下に、このようなモノリシック型液
晶ディスプレーの回路作製工程について図１を用いて説
明する。基板としては、コーニング社７０５９番もしく
はＮＨテクノグラス社ＮＡ３５もしくはＮＡ４５等の低
アルカリガラスあるいは無アルカリガラスを用いること
が望ましい。基板は、ＴＦＴ作製プロセスの加熱工程に
おいて収縮することを防止するために、適当な熱処理を
ほどこしておいてもよい。この基板１０１上に下地膜と
して、厚さ１０００〜５０００Å、例えば、２０００Å
の酸化珪素膜１０２を堆積した。

【００２１】さらに、厚さ３００〜１５００Å、例え
ば、５００Åのアモルファスシリコン膜を堆積し、５０
０〜６００℃で熱アニール処理をおこなうことによって
結晶化させた。この際にはニッケル等の結晶化を助長す
る金属元素を微量添加して、結晶化温度を低下せしめ、
さらに、熱アニール時間を短縮させてもよい。例えば、
ニッケルを１×１０¹⁸原子／ｃｍ³以上、混在させる
と、５５０℃、４〜８時間で結晶化が完了した。結晶化
工程の後、レーザーもしくはそれと同等な強光を照射し
て、結晶性を改善してもよい。

【００２２】もちろん、この結晶化工程はアモルファス
シリコン膜にレーザーもしくはそれと同等な強光を照射
する、いわゆる光アニールによって結晶化してもよい。
その後、結晶化したシリコン膜をエッチングして、島状
領域１０３、１０４、１０５を形成した。ここで、領域
１０３および１０４は周辺駆動回路（ソースドライバー
やゲイトドライバー）を構成するＴＦＴに用いられ、ま
た、領域１０５はアクティブマトリクス回路を構成する
ＴＦＴに用いられる。そして、プラズマＣＶＤ法によっ
て厚さ１０００〜１５００Å、例えば、１２００Åの酸
化珪素膜１０６を堆積し、これをゲイト絶縁膜とした。
さらに、スパッタリング法によってアルミニウム膜を３
０００〜８０００Å、例えば、５０００Å堆積し、これ
をエッチングして、ゲイト電極１０７、１０８、１０９
を形成した。（図１（Ａ））

【００２３】その後、特開平５−１１４７２４もしくは
同５−２６７１６７と同じ条件で、電解溶液中でゲイト
電極１０７〜１０９に電圧を印加し、ゲイト電極の側面
および上面に陽極酸化物の被膜１１０、１１１、１１２
を形成した。陽極酸化物の厚さは１５００〜３０００
Å、例えば、２０００Åとした。また、この厚さはシフ
トレジスタに用いるＴＦＴやアナログバッファーに用い
るＴＦＴ、アクティブマトリクス回路に用いるＴＦＴ
等、ＴＦＴの用途に応じて違えるようにしてもよかっ
た。なぜならば、陽極酸化物の厚さは特開平５−１１４
７２４に記述されているようにオフセット領域の幅を決
定する要因であり、オフセット幅の違いによってＴＦＴ
の特性が異なるからである。（図１（Ｂ））

【００２４】そして、ゲイト電極につながる配線を必要
に応じて分断した後、イオンドーピング法（プラズマド
ーピング法ともいう）によって全面にホウ素をドーピン
グした。ドーピング装置としては日新電機社製のものを
用いた。この際のドーズ量としては２×１０¹⁴〜５×１
０¹⁵原子／ｃｍ²、例えば、５×１０¹⁴原子／ｃｍ²と
した。また、加速電圧は、ゲイト絶縁膜を透過してシリ
コン膜に注入される必要から、３０〜８０ｋＶ、例え
ば、６５ｋＶとした。ドーピング後、全面にレーザー光
を照射して、ドーピングされたホウ素の活性化をおこな
った。レーザーとしてはＫｒＦもしくはＸｅＣｌエキシ
マーレーザーを用いた。レーザーのエネルギー密度は１
５０〜３５０ｍＪ／ｃｍ²、例えば、２００ｍＪ／ｃｍ
²とした。この際、基板を２００〜４００℃に加熱する
と、レーザーのエネルギー密度を低下させる効果があっ
た。このようにして、シリコン領域１０３〜１０５にゲ
イト電極および陽極酸化物をマスクとして自己整合的に
ホウ素の注入されたＰ型領域（ソース／ドレイン）１１
３、１１４、１１５が形成された。（図１（Ｃ））

【００２５】その後、層間絶縁物として、全面に厚さ３
０００〜８０００Å、例えば、５０００Åの酸化珪素膜
もしくは窒化珪素膜１１６を堆積した。さらに、スパッ
タリング法によって厚さ５００〜１５００Å、例えば、
５００Åの透明導電被膜、例えば、インディウム錫酸化
物被膜（ＩＴＯ）を堆積した。そして、これをエッチン
グして、アクティブマトリクス回路領域（画素領域）に
画素電極１１７を形成した。（図１（Ｄ））その後は、
各ＴＦＴのソース／ドレイン、および図示されていない
がゲイト電極にコンタクトホールを形成し、窒化チタン
膜とアルミニウム膜の多層膜によって電極・配線１１
８、１１９、１２０、１２１、１２２を形成した。以上
のようにして周辺駆動回路領域のＴＦＴ１２３、１２４
（図５参照）と画素領域のＴＦＴ１２５（図８参照）を
形成した。これらのＴＦＴはいずれもＰチャネル型であ
る。（図１（Ｅ））

【００２６】〔実施例２〕本発明を用いてモノリシッ
ク型液晶ディスプレーを作製した例を説明する。本実施
例のモノリシック型液晶ディスプレーのブロック図は実
施例１のもの（図８）と同じである。図６には本実施例
のシフトレジスタ（１段）の回路図を示す。本実施例で
は全てのＴＦＴをＰチャネル型とするが、エンハンスメ
ント型のＴＦＴ以外に負荷としてデプレッション型のＴ
ＦＴも用いることを特長とする。この回路においては電
源線としては、Ｖ_DD、Ｖ_SSの２本のみで良く、実施例１
のようにＶ_GGは不要である。そのため、回路の集積化と
いう点で好ましい。また、一般に動作速度も実施例１の
場合に比較すると速い。この場合も、Ｖ_DD＞Ｖ_SSであ
る。

【００２７】以下に、このようなモノリシック型液晶デ
ィスプレーの回路作製工程について図２を用いて説明す
る。基板として無アルカリガラスを用いた。この基板２
０１上に下地膜として、厚さ１０００〜５０００Å、例
えば、２０００Åの酸化珪素膜２０２を堆積した。さら
に、厚さ３００〜１５００Å、例えば、５００Åのホウ
素、燐等の導電性を付与する元素が可能な限り低濃度な
アモルファスシリコン膜２０３を堆積し、さらに、その
上に厚さ１０００〜３０００Å、例えば、２０００Åの
酸化珪素膜２０４を堆積した。そして、フォトレジスト
２０５でマスクした。酸化珪素膜２０４はホウ素イオン
の注入工程によって、アモルファスシリコン膜の表面が
荒れないようにするためである。

【００２８】そして、イオンドーピング法もしくはイオ
ン注入法（イオン・インプランテーション法）によっ
て、ホウ素をシリコン膜中に選択的に注入した。ここで
は、イオンドーピング法を用い、加速電圧６５ｋＶ、ド
ーズ量１×１０¹³〜２×１０¹⁴原子／ｃｍ²でホウ素を
注入し、弱いＰ型領域２０６を形成した。この領域には
デプレッション型ＴＦＴが形成される。（図２（Ａ））
その後、フォトレジストのマスク２０５および酸化珪素
膜２０４を除去し、熱アニール処理もしくはレーザー照
射等の処理によってアモルファスシリコン膜２０２を結
晶化させた。

【００２９】その後、結晶化したシリコン膜をエッチン
グして、島状領域２０７、２０８、２０９を形成した。
ここで、領域２０７および２０８は周辺駆動回路（ソー
スドライバーやゲイトドライバー）を構成するＴＦＴに
用いられ、また、領域２０９はアクティブマトリクス回
路を構成するＴＦＴに用いられる。さらに、領域２０７
はデプレッション型ＴＦＴに、また、領域２０８、２０
９はエンハンスメント型ＴＦＴに用いられる。その後、
ゲイト絶縁膜を堆積し、実施例１と同様に側面および上
面が陽極酸化物で被覆されたゲイト電極２１０、２１
１、２１２を形成した。（図２（Ｂ））

【００３０】そして、ゲイト電極につながる配線を必要
に応じて分断した後、イオンドーピング法によって全面
にホウ素をドーピングした。この際のドーズ量として
は、５×１０¹⁴原子／ｃｍ²とした。また、加速電圧は
６５ｋＶとした。ドーピング後、全面にレーザー光を照
射して、ドーピングされたホウ素の活性化をおこなっ
た。このようにして、シリコン領域２０７〜２０９にゲ
イト電極および陽極酸化物をマスクとして自己整合的に
ホウ素の注入されたＰ型領域（ソース／ドレイン）２１
３、２１４、２１５が形成された。（図２（Ｃ））その
後、層間絶縁物として、全面に厚さ、５０００Åの酸化
珪素膜もしくは窒化珪素膜２１６を堆積し、また、透明
導電被膜によって、アクティブマトリクス回路領域（画
素領域）に画素電極２１７を形成した。（図２（Ｄ））

【００３１】そして、各ＴＦＴのソース／ドレインゲイ
ト電極・配線にコンタクトホールを形成し、窒化チタン
膜とアルミニウム膜の多層膜によって電極・配線２１
８、２１９、２２０、２２１、２２２を形成した。以上
のようにして周辺駆動回路領域のＴＦＴ２２３、２２４
（図６参照）と画素領域のＴＦＴ２２５を形成した。こ
れらのＴＦＴはいずれもＰチャネル型であるが、ＴＦＴ
２２３はチャネル形成領域が弱いＰ型であり、デプレッ
ション型のトランジスタである。一方、ＴＦＴ２２４と
２２５は、チャネル形成領域が真性もしくは実質的に真
性であり、エンハンスメント型のトランジスタである。
（図２（Ｅ））

【００３２】〔実施例３〕本発明を用いてモノリシッ
ク型液晶ディスプレーを作製した例を説明する。本実施
例のモノリシック型液晶ディスプレーのブロック図は実
施例１のもの（図８）と同じである。図４には本実施例
のシフトレジスタ（１段）の回路図を示す。本実施例で
は全てのＴＦＴをＰチャネル型とするが、負荷として抵
抗を用いることを特長とする。この回路においても、実
施例２と同様に電源線としては、Ｖ_DD、Ｖ_SSの２本のみ
で良い。また、一般に動作速度も実施例１の場合に比較
すると速い。この場合も、Ｖ_DD＞Ｖ_SSである。このよう
な回路の断面図を図３に示す。これらの回路は実施例１
や実施例２で説明した集積回路作製技術を用いて作製さ
れる。ここでは、その詳細は省略する。

【００３３】図３（Ａ）において、領域３０１は抵抗で
あり、領域３０２は周辺駆動回路のＴＦＴ、領域３０３
は画素領域のＴＦＴである。抵抗３０１は真性シリコン
領域を抵抗として用いる。このような抵抗を形成するに
は図１に示されるＴＦＴ１２３に対してソース／ドレイ
ンを形成するためのドーピングをおこなった後、そのゲ
イト電極を除去すればよい。しかしながら、この場合に
は真性シリコンを抵抗として用いるため、概して抵抗値
が大きく、通常１ＭΩ以上となる。このため、回路の動
作速度が遅いという問題がある。

【００３４】図３（Ｂ）において、領域３０４は抵抗で
あり、領域３０５は周辺駆動回路のＴＦＴ、領域３０６
は画素領域のＴＦＴである。抵抗３０４は弱いＰ型のシ
リコン領域を抵抗として用いる。このような抵抗を形成
するには図２に示されるＴＦＴ２２３に対してソース／
ドレインを形成するためのドーピングをおこなった後、
そのゲイト電極を除去すればよい。この場合には弱いＰ
型シリコンを抵抗として用いるため、通常１００ｋΩ程
度となる。

【００３５】図３（Ｃ）において、領域３０７は抵抗で
あり、領域３０８は周辺駆動回路のＴＦＴ、領域３０９
は画素領域のＴＦＴである。抵抗３０７はＰ型シリコン
領域を抵抗として用いる。このような抵抗を形成するに
は図１に示されるＴＦＴ１２３を形成する工程の途中で
ゲイト電極を除去し、その後にホウ素のドーピングをお
こなえばよい。しかしながら、この場合にはＰ型シリコ
ンを抵抗として用いるため、概して抵抗値が小さく、通
常１０ｋΩ以下となる。このため、回路の消費電力が多
いという問題がある。

【００３６】また、図３（Ｃ）の構造を形成するには、
ゲイト電極形成・陽極酸化の工程（例えば、図１
（Ｂ））と、ホウ素ドーピングの工程（図１（Ｃ））の
間に、ゲイト電極につながる配線を分断する工程がある
ので、そのときに同時におこなえばよい。しかし、図３
（Ａ）および（Ｂ）の構造を形成するには、ドーピング
後にゲイト電極を除去しなければならず、フォトリソグ
ラフィーの工程が１つ増えることとなる。

【００３７】〔実施例４〕以上の実施例１〜３はモノ
リシック型アクティブマトリクス液晶ディスプレーのみ
に関するものであった。もちろん、このようにし形成さ
れたアクティブマトリクス液晶ディスプレーを用いてよ
り高度なシステムを構築することができる。図９にはそ
のようなシステムのブロック図を示す。

【００３８】図９の例は、一対の基板間に液晶を挟持し
た構成を有する液晶ディスプレーの少なくとも一方の基
板上に、通常のコンピュータのメインボードに取り付け
られている半導体チップを固定することによって、小型
化、軽量化、薄型化をおこなった例である。特に、アク
ティブマトリクス回路を有する基板にこれらのチップを
取り付ける。本発明ではアクティブマトリクス回路およ
びその周辺駆動回路にＰチャネル型ＴＦＴのみを用いる
ので、通常のＣＭＯＳ型の周辺駆動回路を用いた場合に
比較して消費電力が大きくなるという欠点があった。そ
のため、このようなシステムでは液晶ディスプレーパネ
ル以外のチップはＣＭＯＳ化されたチップを用いて、消
費電力を下げることが必要である。アクティブマトリク
ス回路を有する基板は本発明のモノリシック型アクティ
ブマトリクス回路を有する。

【００３９】以下、図９について説明する。基板１５は
液晶ディスプレーの基板でもあり、その上にはＴＦＴ
（１１）、画素電極１２、補助容量１３を具備する画素
が多数形成されたアクティブマトリクス回路１４と、そ
れを駆動するためのＸデコーダー／ドライバー、Ｙデコ
ーダー／ドライバー、ＸＹ分岐回路がＴＦＴによって形
成されている。

【００４０】しかしながら、本発明では基板１５上に、
さらに他のチップを取り付ける。そして、これらのチッ
プはワイヤボンディング法、ＣＯＧ（チップ・オン・グ
ラス）法等の手段によって、基板１５上の回路に接続さ
れる。図９において、補正メモリー、メモリー、ＣＰ
Ｕ、入力ポートは、このようにして取り付けられたチッ
プであり、この他にも様々なチップを取り付けてもよ
い。

【００４１】図９において、入力ポートとは、外部から
入力された信号を読み取り、画像用信号に変換する回路
である。補正メモリーは、アクティブマトリクスパネル
の特性に合わせて入力信号等を補正するためのパネルに
固有のメモリーのことである。特に、この補正メモリー
は、各画素固有の情報を不揮発性メモリーとして有し、
個別に補正するためのものである。すなわち、電気光学
装置の画素に点欠陥のある場合には、その点の周囲の画
素にそれに合わせて補正した信号を送り、点欠陥をカバ
ーし、欠陥を目立たなくする。または、画素が周囲の画
素に比べて暗い場合には、その画素により大きな信号を
送って、周囲の画素と同じ明るさとなるようにするもの
である。画素の欠陥情報はパネルごとに異なるので、補
正メモリーに蓄積されている情報はパネルごとに異な
る。

【００４２】ＣＰＵとメモリーは通常のコンピュータの
ものとその機能は同様で、特にメモリーは各画素に対応
した画像メモリーをＲＡＭとして持っている。これらの
チップはいずれもＣＭＯＳ型のものである。

【００４３】本発明の具体的な構成の例を図１０に示
す。基板２０に対向して基板１９が設けられ、その間に
は液晶が挟持されている。また、基板２０には、アクテ
ィブマトリクス回路２１と、それを駆動するための周辺
駆動回路２２、２３、２４がＴＦＴを用いて構成されて
いる。そして、これらの回路の形成された面に、メイン
メモリーチップ２６、ＭＰＵ（マイクロ演算回路）２
７、補正メモリー２８を接着し、各チップを基板２０上
の回路と接続した。例えば、ＣＯＧ（チップ・オン・グ
ラス）法によってチップを接続する場合には、基板２０
上には、図１０の２９に示すような配線が、固定部分２
５に形成された。

【００４４】具体的な接点の形状としては、図１１ある
いは図１２に示されるものを用いた。図１１の方法で
は、基板３０上の配線３１とチップ３２の電極部３３に
設けられた導電性の突起物（バンプ）３４とを接触さ
せ、基板３０とチップ３２間を有機樹脂３５で固定し
た。バンプとしては、無電界メッキによって形成した金
を用いればよい。

【００４５】図１２の方法では、基板４０とチップ４２
の間に導電性の粒子（例えば、金の粒子）４４を分散さ
せた有機樹脂によって基板とチップを接着し、基板４０
上の配線４１とチップ４２の電極部４３の間に存在した
導電性粒子４４との接触によって、回路の接続をおこな
った。接着に使用した有機樹脂としては、光硬化性もし
くは熱硬化性のもの、あるいは自然硬化性のものを用い
た。なお、液晶ディスプレーへの液晶の注入は、チップ
を接着してからでもよい。

【００４６】このような工程を経て、液晶ディスプレー
基板にＣＰＵ、メモリーまでもが形成され、１枚の基板
で簡単なパーソナルコンピュータのような電子装置を構
成することができた。また、チップの接続法に関して
は、公知のワイヤボンディング法によってもよい。

【００４７】

【発明の効果】本発明により、モノリシック型アクティ
ブマトリクス回路の信頼性を向上させることができた。
その他に通常のＣＭＯＳ回路を形成する場合に比較し
て、プロセスの簡略化の効果もある。例えば、実施例１
においては、ＣＭＯＳを形成する場合に比較して、異種
不純物ドーピングのためのフォトリソグラフィー工程お
よびＮ型不純物注入工程が省略されている。

【００４８】もっとも、実施例２においては、弱いＰ型
領域を形成するために、フォトリソグラフィー工程とド
ーピング工程がそれぞれ１回必要であるので、通常のＣ
ＭＯＳを形成する場合と同じだけの工程が必要である。
しかしながら、ドーピングのマスクとして、フォトレジ
スト等を用い、かつ、高いドーズ量のイオンをドーピン
グした場合には、フォトレジストが炭化して除去するこ
とが難しく、通常、長時間のアッシング（灰化）工程が
必要となったのであるが、実施例２の場合には、ドーズ
量自体が小さい上、酸化珪素膜２０４（図２）をエッチ
ングすることによって、フォトレジスト２０５をリフト
オフ法によって除去できる。このため、通常のＣＭＯＳ
工程に比較すると、ドーピング後のフォトレジストマス
クの除去工程が容易である。このように本発明は工業
上、有益である。

【図面の簡単な説明】

【図１】本発明の集積回路作製工程断面の概要を示
す。（実施例１）

【図２】本発明の集積回路作製工程断面の概要を示
す。（実施例２）

【図３】本発明の集積回路断面の概要を示す。（実施
例３）

【図４】本発明の集積回路に用いられるシフトレジス
タの回路図を示す。（実施例３）

【図５】本発明の集積回路に用いられるシフトレジス
タの回路図を示す。（実施例１）

【図６】本発明の集積回路に用いられるシフトレジス
タの回路図を示す。（実施例２）

【図７】従来のＮチャネル型ＴＦＴの劣化について説
明する。

【図８】本発明のモノリシック型液晶ディスプレーブ
ロック図を示す。

【図９】実施例４のシステムのブロック図を示す。

【図１０】実施例４の構成を示す。

【図１１】実施例４におけるＣＯＧ法の構成例を示
す。

【図１２】実施例４におけるＣＯＧ法の構成例を示
す。

【符号の説明】

１０１・・・・・・基板１０２・・・・・・下地膜１０３、１０４・・島状シリコン領域（周辺駆動回路
用）１０５・・・・・・島状シリコン領域（画素回路用）１０６・・・・・・ゲイト絶縁膜１０７、１０８・・ゲイト電極（周辺駆動回路用）１０９・・・・・・ゲイト電極（画素回路用）１１０〜１１２・・陽極酸化物被膜１１３〜１１５・・Ｐ型領域１１６・・・・・・層間絶縁物１１７・・・・・・画素電極１１８〜１２２・・電極・配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】アクティブマトリクス回路と、前記アクテ
ィブマトリクス回路を駆動するための回路を同一基板上
に有し、前記アクティブマトリクス回路はエンハンスメ
ント型薄膜トランジスタからなり、前記アクティブマト
リクス回路を駆動するための回路はエンハンスメント型
薄膜トランジスタとデプレッション型薄膜トランジスタ
からなり、かつ、全ての薄膜トランジスタがＰチャネル
型である半導体集積回路の作製方法であって、絶縁表面上にアモルファスシリコン膜を形成し、前記アモルファスシリコン膜の前記デプレッション型薄
膜トランジスタとなる部分にホウ素を添加し、前記アモルファスシリコン膜を結晶化し、前記結晶化されたシリコン膜をエッチングすることによ
り、前記ホウ素を添加したシリコン膜及び前記ホウ素を
添加していないシリコン膜にそれぞれ島状領域を形成
し、前記島状領域の上にゲイト絶縁膜を形成し、前記ゲイト絶縁膜の上にゲイト電極を形成し、前記ゲイト電極を陽極酸化して、前記ゲイト電極の表面
に陽極酸化物を形成し、前記ゲイト電極と前記陽極酸化物をマスクとして、前記
エッチングされたシリコン膜にホウ素を添加して、オフ
セットされたソース領域とドレイン領域を形成すること
により、前記ホウ素を添加したシリコン膜にデプレッション型薄
膜トランジスタを形成し、前記ホウ素を添加していない
シリコン膜にエンハンスメント型薄膜トランジスタを形
成することを特徴とする半導体集積回路の作製方法。
【請求項２】請求項１に記載の半導体集積回路の作製方
法を用いることを特徴とする液晶ディスプレーの作製方
法。