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KR970010685B1 - 누설전류가 감소된 박막 트랜지스터 및 그 제조방법 - Google Patents

누설전류가 감소된 박막 트랜지스터 및 그 제조방법 Download PDF

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KR970010685B1
KR970010685B1 KR1019930022946A KR930022946A KR970010685B1 KR 970010685 B1 KR970010685 B1 KR 970010685B1 KR 1019930022946 A KR1019930022946 A KR 1019930022946A KR 930022946 A KR930022946 A KR 930022946A KR 970010685 B1 KR970010685 B1 KR 970010685B1
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김광호
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Abstract

내용없음

Description

누설전류가 감소된 박막 트랜지스터 및 그 제조방법
제1도는 종래의 LDD(Lightly Doped Drain) 구조를 갖는 모스(MOS) 박막 트랜지스터를 나타내는 단면도.
제2도는 종래의 옵셋(Off-Set) 구조를 갖는 MOS 박막 트랜지스터를 나타내는 단면도.
제3도는 본 발명에 의한 LDD(Lightly Doped Drain) 구조를 갖는 MOS 박막 트랜지스터의 일례를 나타내는 단면도.
제4도는 본 발명에 의한 옵셋(Off-Set) 구조를 갖는 MOS 박막 트랜지스터의 일례를 나타내는 단면도.
제5도는 종래 기술과 본 발명에 의한 박막 트랜지스터의 동작특성을 비교한 그래프.
제6도의 (가)-(바)는 본 발명에 의한 LDD(Lightly Doped Drain) 구조를 갖는 MOS 박막 트랜지스터 제조방법의 일례를 나타내는 단면도들.
제7도의 (가)-(마)는 본 발명에 의한 옵셋(Off-Set) 구조를 갖는 MOS 박막 트랜지스터 제조방법의 일례를 나타내는 단면도들.
제8도는 본 발명에서 사용된 양극산화 장치의 개략도.
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 LDD 구조 및 옵셋 구조를 구비하여 누설전류가 감소된 MOS 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor : TFT)는 액티브 매트릭스형 액정표시소자에서 각 화소의 동작을 제어하는 스위칭 소자로서 주로 이용되며, 이외에도 반도체 메모리소자나 이미지 센서등에 널리 응용되고 있다.
스위칭 소자로 사용되는 박막 트랜지스터의 재료는 주로 폴리실리콘, 비정질설리콘등이 사용되어 왔으며, 특히 폴리실리콘 박막 트랜지스터는 전계효과 이동도가 10-200cm2/V· s 정도로 비정질실리콘 박막 트랜지스터의 이동도 1cm2/V·s에 비하여 매우 크기 때문에 온(on) 전류를 높게 취할 수 있다는 장점이 있어 대용량의 고집적 디스플레이 소자나 메모리 소자등에 널리 사용되어지고 있다. 한편, 액정표시소자에사용되는 폴리실리콘 박막 트랜지스터는 비정질실리콘 박막 트랜지스터에서와 같이 코스트 저감을 위해 저렴한 유리기판을 사용할 필요가 있다. 따라서, 그 제조공정은 그 온도의 상한이 유리기판의 열특성상 600℃ 전후 이하에서 수행되어야 한다는 제한이 따른다. 또한 트랜지스터의 소오스, 드레인 형성을 위한 이온주입법에서도 온도의 제한으로 인하여 충분히 높은 온도에서 어닐링할 수 없기 때문에 결정성이 충분히 회복되지 않는다는 문제점이 있다. 이러한 저온공정으로 형성된 박막 트랜지스터는 고온공정에서 형성된 박막 트랜지스터와 달리 역방향 전압에서 발생하는 높은 누설전류 및 재료의 저항에 의한 신호지연의 문제점이 항상 남아있게 된다. 특히 누설전류는 게이트와 드레인에 인가되는 전장에 의해 활성영역의 내부의 결함에 트랩(trap)되어 있던 캐리어들이 드레인으로 이동함으로써 발생하는 것이다.
이러한 누설전류의 문제를 해결하기 위하여, 고온공정에서 이루어지는 일반 MOS(Metal 0xide Semicon ductor) 구조에서는 게이트와 드레인 사이에 인가되는 전장을 약화시키는 방법이 활발히 연구되고 있으며, 그 대표적인 것으로 LDD(Lightly Doped Drain) 구조와 옵셋(Off-Set) 구조가 알려져 있다.
제1도는 종래의 LDD 구조를 갖는 MOS 박막 트랜지스터를 나타내는 단면도이다.
제1도를 참조하여, 상기 MOS 트랜지스터를 NMOS 트랜지스터를 기준으로 하여 그 구성을 살펴본다. 즉, 절연성기판(10) 상부에 형성된 폴리실리콘 박막에 고농도로 불순물이 도핑된 n+형 소오스 및 드레인영역(12)이 형성되어 있으며, 상기 소오스와 드레인영역(12) 사이의 중앙부에는 채널영역(11)이 형성되어 있다. 또한 상기 채널영역(11)과 소오스 및 드레인영역(12) 사이에는 저농도로 불순물이 도핑된 n-LDD영역(l3)이 각각 형성되어 있다. 상기 소오스/드레인(12), 채널영역(11) 및 LDD영역(l3)이 형성되어 있는 폴리실리콘 박막(11, 12, 13) 상에는 게이트 절연막(14)이 개재되어 있고, 불순물이 도핑되어 도전성을 갖는 폴리실리콘 게이트전극(15)이 채널영역(11) 위로 형성되어 있으며, 상기 LDD영역(13) 위로 상기 게이트전극(15)의 측벽 및 상면을 둘러싸는 형태로 실리콘 열산화막(16)이 형성되어 있다. 따라서 LDD 구조를 갖는 NMOS형 박막 트랜지스터 구조가 완성된다. 한편 상기 구조를 갖는 MOS 트랜지스터상에는 후속되는 도전층과의 전기적 절연을 위한 층간절연막(17)이 형성되어 있으며, 상기 트랜지스터를 동작하기 위한 금속 배선층(18)들이 소오스/드레인영역(12) 및 게이트전극(15)에 각기 연결되어 있다.
상기 LDD 구조를 갖는 NMOS형 박막 트랜지스터의 제조과정을 살펴보면 다음과 같다. 우선 절연성기판(10)상에 형성된 상기 폴리실리콘 박막상에 게이트 절연막 및 게이트전극 형성물질을 차례로 증착, 형성한 후, 게이트전극(15)을 통상의 사진식각 기술을 이용하여 형성한다. 이어서, 상기 게이트전극(15)을 이온주입 마스크로 사용하여 저농도의 불순물을 1차 이온주입하여 LDD영역(13)을 폴리실리콘 박막내에 형성한다. 이때 게이트전극(15)의 하부 폴리실리콘 박막에는 불순물 주입이 차단된 채널영역(11)이 형성된다. 이어서, 900-l,000℃ 정도의 고온에서 게이트전극(15)을 열산화시켜 게이트전극(15)의 측벽 및 상면에 실리콘열산화막(16)을 형성한다. 이때 열산화막(16)을 그의 두께가 0.1-2μm 정도의 범위내가 되도록 형성한다. 이어서 기판 전면에 상기 열산화막(16)을 이온주입 마스크로 하여 고농도의 2차 이온주입하여 상기 폴리실리콘 박막내에 소오스/드레인영역(12)을 형성한다. 따라서 상기 소오스/드레인영역(12)과 상기 채널영역(11)의 사이에는 0.1-2μm 정도의 범위내에 달하는 LDD영역(13)이 남게 된다. 이어서, 상기 결과물 전면에 층간절연막(17)을 형성한 후, 배선접합을 위한 콘택트홀을 소오스/드레인영역(12) 및 게이트전극(15) 위로 형성하고, 각 금속 배선층(18)을 형성한다.
상기와 같은 종래의 LDD 구조를 갖는 MOS 박막 트랜지스터에서는, 상기 LDD영역(13)의 존재로 인하여 게이트와 드레인간의 전장이 약화되기 때문에 역방향 전압의 인가시 발생되는 누설전류를 크게 감소시킬 수 있다. 그러나, 상기 구조에서는 1, 000℃ 부근의 고온에서 폴리실리콘 게이트전극(15)을 열산화시켜 열산화막(16)을 형성하기 때문에, 공정의 재현성이 뛰어나고 공정의 조절성이 용이하다는 장점에도 불구하고 600℃ 전후를 공정온도의 상한으로 하는 유리기판에는 사용할 수 없다는 단점이 있다. 한편 저온공정으로 형성한다고 하더라도 폴리실리콘 게이트의 결정성이 좋지 않아 저항특성이 고온공정에 비하여 높기 때문에 대면적의 고접적 소자에 적용할 경우 신호지연 및 선폭의 증가라는 문제가 발생한다.
제2도는 누설전류의 저감을 위해 제안된 다른 방법으로서, 종래의 옵셋 구조를 갖는 MOS 박막 트랜지스터를 나타내는 단면도이다. 역시, 상기 MOS 트랜지스터를 NMOS 트랜지스터를 기준으로 하여 그 구성을 살펴본다.
제2도를 참조하면, wjf연성기판(20)상에 형성된 폴리실리콘 박막에 고농도로 불순물이 도핑된 n+형 소오스/드레인영역(22)이 형성되어 있으며, 상기 소오스와 드레인영역 사이의 중앙부에는 후술하는 게이트전극(25) 아래로 채널영역(21)이 형성되어 있다. 또한 상기 채널영역(21)과 소오스/드레인영역(22) 사이에는 게이트전극(25) 하부로부터 일정한 간격을 갖는 옵셋영역(23)이 각각 형성되어 있다. 상기 채널영역(21), 소오스/드레인영역(22) 및 옵셋영역(23)이 형성되어 있는 폴리실리콘 박막상에는 게이트 절연막(24)을 개재하여 금속 게이트전극(25)이 상기 채널영역(21) 위로 형성되어 있으며, 상기 옵셋영역(23) 위로 상기 게이트전극(25)의 측벽 및 상면을 둘러싸는 형태로 양극산화막(26)이 형성되어 있다. 따라서 옵셋 구조를 갖는 NMOS형 박막 트랜지스터 구조가 완성된다. 한편 상기 구조를 갖는 MOS 트랜지스터상에는 후속되는 도전층과의 전기적 절연을 위한 층간절연막(27)이 형성되어 있으며, 상기 트랜지스터를 동작하기 위한 금속 배선층(28)들이 소오스/드레인영역(22) 및 게이트전극(25)에 각기 연결되어 있다.
상기 옵셋 구조를 갖는 NMOS형 박막 트랜지스터의 제조과정을 살펴보면 다음과 같다. 우선 상기 절연체기판(20)상에 폴리실리콘 박막, 게이트 절연막(24) 및 금속 게이트전극 형성물질을 차례로 증착, 형성한 후, 게이트전극(25)을 통상의 사진식각 기술을 이용하여 형성한다. 이어서, 상기 게이트전극(25)이 형성된 기판을 통상의 방법에 의해 양극산화시켜 게이트전극(25)의 측벽 및 상면에 양극산화막(26)을 형성한다. 이어서 기판 전면에 상기 양극산화막(26)을 이온주입 마스크로 하여 고농도의 불순물을 이온주입하여 상기 소오스/드레인영역(22)을 형성한다. 따라서 상기 소오스/드레인영역(22)과, 상기 게이트전극(25) 하부의 기판에 형성되는 채널영역(21)의 사이에는 일정한 간격을 갖는 옵셋영역(23)이 형성된다. 이어서, 상기 결과물 전면에 층간절연막(27)을 형성한 후, 배선접합을 위한 콘택트홀을 소오스/드레인영역(22) 및 게이트전극(25) 위로 형성하고, 각 금속 배선층(28)을 형성한다.
상기와 같은 종래의 옵셋 구조를 갖는 MOS 박막 트랜지스터에서는, 상기 옵셋영역(23)의 존재로 인하여 게이트와 드레인간의 전장이 약화되기 때문에 역방향 전압의 인가시 발생되는 누설전류를 크게 감소시킬 수 있다. 그러나 상기 게이트전극(25)에 신호를 전달하는 배선접합을 위해서는 게이트전극(25) 상면에 존재하는 양극산화막(26)을 일부 식각하여 콘택트홀을 형성하며, 이때 양극산화된 양극산화막(26)과 그 하부의 금속 게이트전극(5) 사이에 식각선택성이 적어 게이트전극(25) 자체에 손상이 발생하여 소자의 안정성이 떨어진다. 또한 양극산화시 금속게이트의 상부 및 측면에서 반응이 동일하게 일어나므로 측면의 양극산화막 두께를 증가시키기 위해서는 금속게이트 두께가 매우 두꺼워져야 하나 금속 게이트전극의 두께 증가에 한계가 있기 때문에 원하는 두께 만큼의 금속 산화막을 얻는다는 것이 매우 곤란하다는 문제점이 있다
따라서, 본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 누설전류의 발생을 억제하여 소자 동작의 안정성을 향상시킨 LDD 구조를 갖는 신규한 박막 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은, 누설전류의 발생을 억제하여 소자 동작의 안정성을 향상시킨 옵셋 구조를 갖는 신규한 박막 트랜지스터를 제공하는데 있다.
또한, 본 발명의 또다른 목적은 상기 LDD 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 적합한 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 상기 옵셋 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 적합한 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여, 서로 일정한 거리를 두고 형성되어 있는 제2도전형의 소오스영역 및 드레인영역, 상기 소오스영역과 드레인영역 사이에 형성되어 있는 채널영역 및 상기 소오스영역과 드레인영역에 각각 접하고 상기 채널영역과의 사이에서 상기 소오스영역 및 드레인영역 보다 저농도의 불순물이 주입되어 형성되어 있는 제2도전형의 저농도영역을 포함하는 제1도전형 반도체기판; 상기 반도체기판상에 형성되어 있는 절연막; 상기 채널영역상의 상기 절연막상에 형성되어 있는 금속 게이트전극; 상기 저농도영역상의 상기 절연막상에, 그리고 상기 금속 게이트전극의 측벽상에 형성되어 있는 금속 산화막; 및 상기 게이트전극상에 형성되어 있는 장벽층을 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터가 제공된다.
또한 상기 본 발명의 다른 목적을 달성하기 위하여, 서로 일정한 거리를 두고 형성되어 있는 제2도전형의 소오스영역 및 드레인영역, 상기 소오스영역과 드레인영역 사이에 형성되어 있는 채널영역 및 상기 소오스영역 및 드레인영역과 상기 채널영역과의 사이에 형성되어 있는 옵셋영역을 포함하는 제1도전형 반도체기판; 상기 반도체기판상에 형성되어 있는 절연막; 상기 채널영역상의 상기 절연막상에 형성되어 있는 금속 게이트전극; 상기 옵셋영역상의 상기 절연막상에, 그리고 상기 게이트전극의 측벽상에 형성되어 있는 금속 산화막; 및 상기 게이트전극 및 금속 산화막상에 형성되어 있는 장벽층을 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터가 제공된다.
또한 본 발명의 또다른 목적을 달성하기 위하여, 제1도전형 반도체기판상에 게이트 절연막, 금속 게이트전극층 및 장벽 형성물질층을 순차적으로 형성하는 단계; 상기 장벽 형성물질층 및 게이트전극층을 식각하여 장벽층으로 덮힌 게이트전극을 형성하는 단계, 상기 장벽층 및 게이트전극을 마스크로 하여 제2도전형의 불순물을 이온주입하여 상기 반도체기판에 제1불순물영역을 형성하는 단계; 상기 금속 게이트전극을 산화시켜 게이트전극의 측벽 외부에 금속 산화막을 형성하는 단계; 및 상기 장벽층 및 금속 산화막을 마스크로 하여 제2도전형의 불순물을 상기 제1불순물영역 보다 고농도로 이온주입하여 상기 반도체기판에 제2불순물영역을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법이 제공된다
또한 본 발명의 또다른 목적을 달성하기 위하여, 제1도전형 반도체기판상에 게이트 절연막, 금속 게이트 전극층 및 장벽 형성물질층을 순차적으로 형성하는 단계; 상기 장벽 형성물질층 및 게이트전극층을 식각하여 장벽층으로 덮힌 게이트전극을 형성하는 단계; 상기 장벽층을 마스크로 하여 제2도전형의 불순물을 자기정합적으로 이온주입하여 상기 반도체기판에 제1불순물영역을 형성하는 단계; 및 상기 금속 게이트전극의 일부를 산화시켜 측벽 내부에 금속 산화막을 형성함으로써 상기 금속 산화막 하부의 기판에 옵셋영역을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법이 제공된다.
본 발명의 구체적인 유형으로서, 상기 장벽층은 상기 금속 게이트전극과 재료가 다른 금속이나 그 산화막 또는 질화막등으로 구성하여 게이트전극 측벽에만 금속 산화막이 형성될 수 있도록 하는 것이 바람직하며, 특히 금속을 장벽층으로 사용하는 경우 전도성이 좋으면서 하부 게이트전극 금속이 상부의 층간절연막 속으로 침투하는 것을 방지할 수 있는 크롬(Cr), 탄탈륨(Ta), 몰리브덴(Mo), 티타늄(Ti), 티타늄 나이트라이드(TiN)등을 사용하는 것이 바람직하다.
한편, 상기 금속 산화막은 상기 금속 게이트전극을 양극산화시켜 형성하는 것으로서, 상기 금속 게이트 전극은 주로 몰리브덴, 탄탈륨, 알루미늄, 크롬, 니켈, 지르코늄(Zr), 티타늄, 팔라듐(Pd), 은, 구리, 코발트등을 사용하며, 특히 금속 게이트전극의 측벽 외부로 형성하는 경우 상기 금속 산화막은 탄탈륨등을 사용할 수도 있고, 반대로 상기 금속 산화막을 측벽내부로 형성하는 경우 알루미늄(Al)등을 게이트전극의 구성물질로 사용할 수 있다.
본 발명에 의하면, 상기 게이트전극상에 장벽층이 형성되어 있기 때문에 금속 게이트전극을 양극산화시키는 경우 게이트전극을 보호하며, 게이트전극의 측벽에 금속 산화막을 임의의 두께로 형성할 수 있다. 또한 금속 산화막이 게이트전극의 측벽 외부에 형성되는 경우, 게이트전극을 마스크로 하는 저농도 이온주입 후 금속 산화막을 마스크로 하는 보다 고농도의 불순물을 자기정합적으로 이온주입하면, 금속 산화막 하부의 반도체기판에 저농도영역인 LDD영역이 형성되어 게이트와 드레인간의 전장을 약화시켜 누설전류가 감소한다.
또한 금속 산화막이 게이트전극의 측벽 내부에 형성되는 경우, 장벽층과 게이트전극을 마스크로 하는 이온주입을 수행하면, 게이트전극 측벽 내부에 형성된 금속 산화막 하부 기판에는 게이트전극 하부에 형성되는 채널영역과의 사이에 옵셋영역이 자기정합적으로 형성되어 역시 게이트와 드레인간의 전장을 약화시켜 누설전류가 감소한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 본 발명에 의한 LDD 구조를 갖는 MOS 박막 트랜지스터의 일례를 나타내는 단면도이다.
제3도를 참조하여, 상기 MOS 트랜지스터를 NMOS 트랜지스터를 기준으로 하여 그 구성을 살펴본다. 즉, 절연성기판(40)상에 형성된 폴리실리콘 박막에 고농도로 불순물이 도핑된 n+형 소오스/드레인영역(42)이 일정 거리를 두고 형성되어 있으며, 상기 소오스와 드레인영역 사이의 중앙부에는 채널영역(41)이 형성되어 있다. 또한 상기 채널영역(41)과 소오스 및 드레인영역(42) 사이에는 상기 소오스 및 드레인영역(42)보다 저농도로 불순물이 도핑된 저농도영역인 n-LDD영역(43)이 각각 형성되어 있다. 또한, 상기 폴리실리콘 박막상에는 게이트 절연막(44)을 개재하여 금속 게이트전극(45)이 상기 채널영역(41) 위로 형성되어 있으며, 상기 LDD영역(43) 위로 상기 게이트전극(45)의 측벽 외부에 금속 산화막(46)이 형성되어 있다. 또한 상기 금속 게이트전극(45)상에는 장벽층(49)이 형성되어 있다. 따라서 LDD 구조를 갖는 NMOS형 박막트랜지스터 구조가 완성된다. 한편 상기 구조를 갖는 MOS 트랜지스터상에는 후속되는 도전층과의 전기적 절연을 위한 층간절연막(47)이 형성되어 있으며, 상기 트랜지스터를 동작하기 위한 금속 배선층(48)들이 소오스/드레인영역(42) 및 게이트전극(45)에 각기 연결되어 있다.
상기 본 발명의 구조에서 상기 금속 게이트전극(45)의 구성물질은 탄탈륨(Ta)등 그 양극산화된 금속 산화막(46)이 금속의 측벽 외부로 확장되어 형성되는 것을 사용한다. 또한 상기 장벽층(49)의 재료는 상기 금속 게이트전극과 재료가 다른 금속 혹은 산화막, 질화막을 사용한다. 특히 금속을 사용하는 경우 전도성이 좋으면서 하부 게이트전극 금속막이 상부의 층간절연막 속으로 침투하는 것을 방지할 수 있는 Cr, Ta, Mo, Ti, TiN등을 사용하며, 산화막인 경우 SiO2, 질화막인 경우 Si3N4등을 사용한다.
또한 상기 금속 산화막(40)은 양극산화에 의해 형성된 상기 금속 게이트전극(45)과 동일한 계열의 산화물(예를 들어, AlOx, TiOx, TaOx, MoOx, CrOx등)로 구성된다.
한편, 제6도의 (가)-(바)는 상기 제3도의 LDD 구조를 갖는 NMOS형 박막 트랜지스터의 제조방법의 일례를 나타내는 단면도이다.
제6(a)도는 우선 절연체기판(40)의 표면에 i형(진성) 폴리실리콘 박막(41a) 및 게이트 질연막(44)을 순차적으로 형성하는 단계를 나타낸다.
제6(b)도는 상기 게이트 절연막(44)상에 연속하여 금속 게이트전극층 및 장벽 형성물질층을 스퍼터링(sputtering)이나 화학기상증착(CVD)법에 의해 형성한 후, 상기 장벽 형성물질층 및 게이트전극층을 통상의 사진식각 기술을 이용하여 식각하여 장벽층(49)이 표면에 덮한 게이트전극(45)을 형성하는 단계를 나타낸다.
제6(c)도는 상기 장벽층(49) 및 게이트전극(45)을 이온주입 마스크로 사용하여 자기정합적으로 저농도의 n형 불순물을 1차 이온주입하여 LDD영역(43)을 절연성기판(40) 상부에 형성된 폴리실리콘 박막에 형성하는 단계를 나타낸다. 이때 상기 게이트전극(45) 하부 기판의 상기 LDD영역(43) 사이에 채널영역(41)이 형성된다.
제6(d)도는 상기 금속 게이트전극(45)을 양극산화시켜 금속 산화막(46)을 형성하는 단계를 나타낸다. 상기 금속 게이트전극(40)은 양극산화에 의해 금속 산화막이 게이트전극(45)의 측벽 외부로 형성되는 탄탈륨등으로 구성된다. 이때 상기 장벽층(49)의 존재로 인하여 양극산화액이 금속 게이트전극 표면에 침투하지 못하기 때문에 금속 산화막(46)은 게이트전극(45)의 측벽을 따라서만 형성된다. 상기 양극산화는 통상의 방법에 의해 실시한다. 즉, 제8도에서 보여지듯이, 수조(70)에 암모니움 타트레이트(Ammonium Tartrate) 3%수용액(7l)을 채운 후 스테인레스 전극(72) 및 기판(73)에 직류 전원을 연결하여 양극산화를 실시한다. 이때, 직류 전압의 세기를 조절하여 양극산화되는 금속 산화막(46)의 두께를 조절하며, 주로 0.1-2μm 정도가 적당하다.
제6(e)도는 기판 전면에 상기 금속 산화막(46) 및 장벽층(49)을 이온주입 마스크로 하여 고농도의 n형 불순물을 2차 이온주입하여 상기 소오스/드레인영역(42)을 자기정합적으로 형성한다. 따라서 상기 소오스/드레인영역(42)과 상기 채널영역(41)의 사이에는 0.1-2μm 정도의 범위내에 달하는 저농도영역인 LDD영역(43)이 남게 된다.
제6(f)도는 상기 결과물 전면에 층간절연막(47)을 형성한 후, 배선접합을 위한 콘택트홀을 소오스/드레인영역(42) 및 게이트전극(45) 위로 형성하고, 알루미늄으로 된 금속 배선층(48)을 형성하여 소자 구조를 완성하는 단계를 나타낸다.
본 발명에서 상기 장벽층(49)은 게이트전극(45)을 전술한 바와 같이 양극산화시킬 때 게이트전극의 금속막(45) 상며네 금속 양극산화막이 형성되어 게이트전극의 두께를 저하시키거나 저항을 증가시키는 것을 방지해준다. 또한 이온주입 공정시 하부의 게이트전극(45)과 함께 마스크 역할을 하며, 층간절연막(47) 속으로 게이트전극(45)의 금속막이 침투하는 것을 방지하여 전극의 단락을 방지해준다. 또한 게이트 절연막(44)과 두께를 비슷하게 조절할 경우 콘택트홀 가공시 게이트전극(45) 및 소오스/드레인영역(42) 상부에서의 박막두께 차이로 인한 식각의 편차를 줄일 수 있으며, 특히 배선접합을 위한 콘택트홀 형성시 하부의 금속 게이트전극(45)과 충분한 식각 선택성을 확보할 수 있도록 다양한 물질 조합을 선택할 수 있다.
제4도는 본 발명에 의한 옵셋 구조를 갖는 MOS 박막 트랜지스터의 일례를 나타내는 단면도이다.
제4도를 참조하여, 상기 MOS 트랜지스터를 NMOS 트랜지스터를 기준으로 하여 그 구성을 살펴본다. 즉, 절연성기판(50)의 상부에 형성된 폴리실리콘 박막에 고농도로 불순물이 도핑된 n+형 소오스 및 드레인 영역(52)이 일정 거리를 두고 형성되어 있으며, 상기 소오스와 드레인영역 사이의 중앙부에는 채널영역(51)이 형성되어 있다. 또한 상기 채널영역(51)과 소오스 및 드레인영역(52) 사이에는 i형(진성) 폴리실리콘으로 된 일정한 간격의 옵셋영역(53)이 각각 형성되어 있다. 또한, 상기 폴리실리콘 박막상에는 게이트 절연막(54)을 개재하여 금속 게이트전극(55)이 상기 채널영역(51) 위로 형성되어 있으며, 상기 옵셋영역(53) 위로 상기 게이트전극(55)의 측벽 외부에 금속 산화막(56)이 형성되어 있다. 또한 상기 금속 게이트전극(55) 및 금속 산화막(56)상에는 장벽층(59)이 형성되어 있다. 따라서 옵셋 구조를 갖는 NMOS형 박막 트랜지스터 구조가 완성된다. 한편 상기 구조를 갖는 MOS 트랜지스터상에는 후속되는 도전층과의 전기적 절연을 위한 층간절연막(57)이 형성되어 있으며, 상기 트랜지스터를 동작하기 위한 금속 배선층(58)들이 소오스/드레인영역(52) 및 게이트전극(55)에 각기 연결되어 있다.
상기 본 발명의 구조에서 상기 금속 게이트전극(55)의 구성물질은 알루미늄(Al)등 그 양극산화된 금속산화막(56)이 금속의 측벽 내부로 형성되는 것을 사용한다. 또한 상기 장벽층(59)의 재료는 금속 혹은 산화막, 질화막을 사용한다.
한편, 제7도의 (가)-(마)는 상기 제4도의 옵셋 구조를 갖는 NMOS형 박막 트랜지스터의 제조방법의 일례를 나타내는 단면도이다.
제7(a)도는 우선 절연체기판(50)의 표면에 i형(진성) 폴리실리콘 박막(51a) 및 게이트 절연막(54)을 순차적으로 형성하는 단계를 나타낸다.
제7(b)도는 상기 게이트 절연막(54)상에 연속하여 금속 게이트전극층 및 장벽 형성물질층을 스퍼터링(sputtering)이나 화학기상증착(CVD)법에 의해 형성한 후, 상기 장벽 형성물질층 및 게이트전극층을 통상의 사진식각 기술을 이용하여 식각하여 장벽층(59)이 표면에 덮힌 게이트전극(55)을 형성하는 단계를 나타낸다.
제7(c)도는 상기 장벽층(59) 및 게이트전극(55)을 이온주입 마스크로 사용하여 자기정합적으로 n+형 불순물을 이온주입하여 소오스 및 드레인영역(52)을 절연성기판(50) 상부에 형성된 폴리실리콘 박막에 형성하는 단계를 나타낸다.
제7(d)도는 상기 금속 게이트전극(55)을 양극산화시켜 금속 산화막(56)을 형성하는 단계를 나타낸다. 상기 금속 게이트전극(55)은 양극산화에 의해 금속 산화막이 게이트전극(55)의 측벽 내부로 침투하여 형성되는 탄탈륨등으로 구성된다. 이때 상기 금속 산화막(56)의 존재로 인하여 상기 폴리실리콘(50) 내부에는 게이트전극(55)과 일정한 간격을 이루는 옵셋영역(53)이 형성된다. 상기 양극산화는 통상의 방법에 의해 실시한다.
제7(e)도는 상기 결과물 전면에 층간절연막(57)을 형성한 후, 배선접합을 위한 콘택트홀을 소오스/드레인영역(52) 및 게이트전극(55) 위로 형성하고, 알루미늄으로 된 금속 배선층(58)을 형성하여 소자 구조를 완성하는 단계를 나타낸다.
상기와 같은 옵셋 구조를 갖는 MOS 박막 트랜지스터에서는, 상기 옵셋영역(53)의 존재로 인하여 게이트와 드레인간의 전장이 약화되기 때문에 역방향 전압의 인가시 발생되는 누설전류가 크게 감소된다. 또한 상기 옵셋영역(53)은 금속 산화막(56)에 의해 자기정합적으로 형성되며, 상기 금속 산화막은 양극산화에 의해 정밀하게 그 두께를 제어할 수 있다.
이상의 실시예에서 보여지는 바와 같이, 본 발명에 의하면 종래의 일반적인 고온공정이 아닌 600℃ 전후의 저온공정으로도 LDD 구조나 옵셋 구조를 갖는 MOS 박막 트랜지스터를 제조할 수 있기 때문에 고가의 석영기판을 사용하는 대신에 저렴한 유리기판을 사용할 수 있어서 표시장치의 스위칭소자로 유용하게 사용될 수 있다.
또한, 제5도에서 보여지는 바와 같이, LDD 구조나 옵셋 구조를 갖지 않는 폴리실리콘 박막 트랜지스터의 경우(A)에 비하여 본 발명에 따른 LDD 구조나 옵셋 구조를 구비하는 박막 트랜지스터의 경우(B)가 역방향의 전압이 인가된 경우 발생되는 누설전류가 더욱 억제되므로 액정표시소자의 콘트라스트비 향상등 제품의 동작 안정성 및 성능이 향상된다.
또한, LDD영역이나 옵셋영역의 간격을 양극산화막에 의해 정밀하게 제어할 수 있기 때문에 공정 안정성이 뛰어나고 금속 산화막이 금속 게이트전극 주위를 보호하므로 소자의 신뢰성이 높다.
한편, 게이트전극의 재료를 금속으로 사용하기 때문에 저항이 낮아 신호지연등의 문제가 없으므로 HDTV등 대면적, 고집적 소자에 적용이 가능하며, 선폭을 감소할 수 있어 휘도가 향상된다.
또한, 별도의 장벽층이 게이트전극상이 존재하므로 게이트전극의 두께 조절이 용이하고 양극산화 도중에 게이트전극 상부에서의 반응을 방지하기 때문에 게이트전극의 두께 감소를 방지할 수 있다. 또한 콘택트홀 제작을 위한 식각공정이 게이트전극 및 소오스/드레인영역상에서 균일하게 진행될 수 있다.
한편, 본 발명은 상기 실시예에 국한하지 않으며, 이하에서 청구되는 청구범위의 기술적 요지가 미치는 범위내에서 다양한 변형, 변경이 가능함은 당업자에게 용이한 일이다.

Claims (12)

  1. 서로 일정한 거리를 두고 형성되어 있는 제2도전형의 소오스영역 및 드레인영역, 상기 소오스영역과 드레인영역 사이에 형성되어 있는 채널영역 및 상기 소오스영역과 드레인영역에 각각 접하고 상기 채널영역과의 사이에서 상기 소오스영역 및 드레인영역 보다 저농도의 불순물이 주입되어 형성되어 있는 제2도전형의 저농도영역을 포함하는 제1도전형 반도체기판; 상기 반도체기판상에 형성되어 있는 절연막; 상기 채널영역상의 상기 절연막상에 형성되어 있는 금속 게이트전극; 상기 저농도영역상의 상기 절연막상에, 그리고 상기 금속 게이트전극의 측벽상에 형성되어 있는 금속 산화막; 및 상기 게이트전극상에 형성되어 있는 장벽층을 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 금속 게이트전극은, 상기 금속 게이트전극의 일부를 양극산화시켜 상기 금속 산화막을 형성하는 경우에 상기 금속 산화막이 상기 금속 게이트전극의 외부로 확장하면서 형성될 수 있는 금속물질로 구성된 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 금속 산화막은 상기 게이트전극을 구성하는 금속의 양극산화물로 구성된 것임을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 장벽층은 상기 금속 게이트전극과 다른 금속, 산화물 또는 질화물로 구성되는 그룹으로부터 선택되어진 어느 하나로 구성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 장벽층은 Mo, Ta, Al, Cr, Ni, Zr, Ti, Pd, Au, Ag 및 Co 등으로 이루어진 그룹에서 선택된 어느 하나 이상의 금속으로 구성된 것을 특징으로 하는 박막 트랜지스터.
  6. 서로 일정한 거리를 두고 형성되어 있는 제2도전형의 소오스영역 및 드레인영역, 상기 소오스영역과 드레인영역 사이에 형성되어 있는 채널영역 및 상기 소오스영역 및 드레인영역과 상기 채널영역과의 사이에 형성되어 있는 옵셋영역을 포함하는 제1도전형 반도체기판; 상기 반도체기판상에 형성되어 있는 절연막; 상기 채널영역상의 상기 절연막상에 형성되어 있는 금속 게이트전극; 상기 옵셋영역상의 상기 절연막상에, 그리고 상기 게이트전극의 측벽상에 형성되어 있는 금속 산화막; 및 상기 게이트전극 및 금속 산화막상에 형성되어 있는 장벽층을 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 금속 게이트전극은, 상기 금속 게이트전극의 일부를 양극산화시켜 상기 금속 산화막을 형성하는 경우에 상기 금속 산화막이 상기 금속 게이트전극의 내부로 침투되면서 형성될 수 있는 금속물질로 구성된 것을 특징으로 하는 박막 트랜지스터.
  8. 제1도전형 반도체기판상에 게이트 절연막, 금속 게이트전극층 및 장벽 형성물질층을 순차적으로 형성하는 단계; 상기 장벽 형성물질층 및 게이트전극층을 식각하여 장벽층으로 덮힌 게이트전극을 형성하는 단계; 상기 장벽층 및 게이트전극을 마스크로 하여 제2도전형의 불순물을 이온주입하여 상기 반도체기판에 제1불순물영역을 형성하는 단계; 상기 금속 게이트전극을 산화시켜 게이트전극의 측벽 외부에 금속 산화막을 형성하는 단계; 및 상기 장벽층 및 금속 산화막을 마스크로 하여 제2도전형의 불순물을 상기 제1불순물 영역 보다 고농도로 이온주입하여 상기 반도체기판에 제2불순물영역을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 금속 산화막을 형성하는 단계는 양극산화에 의해 수행되는 것임을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제8항에 있어서, 상기 금속 게이트전극층을 형성하는 단계는 상기 금속 게이트전극층은 양극산화시 양극산화막이 게이트전극층의 외부로 확장되면서 형성되는 물질을 사용하여 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제1도전형 반도체기판상에 게이트 절연막, 금속 게이트전극층 및 장벽 형성물질층을 순차적으로 형성하는 단계; 상기 장벽 형성물질층 및 게이트전극층을 식각하여 장벽층으로 덮힌 게이트전극을 형성하는 단계, 상기 장벽층을 마스크로 하여 제2도전형의 불순물을 자기정합적으로 이온주입하여 상기 반도체기판에 제1불순물영역을 형성하는 단계, 및 상기 금속 게이트전극의 일부를 산화시켜 측벽 내부에 금속 산화막을 형성함으로써 상기 금속 산화막 하부의 기판에 옵셋영역을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 금속 게이트전극층을 형성하는 단계에서 상기 금속 게이트전극층은 양극산화시 양극산화막이 게이트전극층의 내부로 침투하면서 형성되는 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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