[go: up one dir, main page]

TW577128B - Method for fabricating semiconductor integrated circuit device - Google Patents

Method for fabricating semiconductor integrated circuit device Download PDF

Info

Publication number
TW577128B
TW577128B TW090114046A TW90114046A TW577128B TW 577128 B TW577128 B TW 577128B TW 090114046 A TW090114046 A TW 090114046A TW 90114046 A TW90114046 A TW 90114046A TW 577128 B TW577128 B TW 577128B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
manufacturing
semiconductor integrated
circuit device
temperature
Prior art date
Application number
TW090114046A
Other languages
English (en)
Inventor
Yoshikazu Tanabe
Satoshi Sakai
Nobuyoshi Natsuaki
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW577128B publication Critical patent/TW577128B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67219—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one polishing chamber
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/023—Deep level dopants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/116—Oxidation, differential
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/935—Gas flow control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（i ) 1 ·技術領域 本發明係關於一種半導體積體電路裝置（半導體裝置等） 之製造方法，特別是關於一種適用於形成]V[〇SFET(金屬氧 化物半導體場效電晶體）等之閘氧化膜（絕緣膜）有效之技 術。 2·背景技術 在初期的半導體產業，廣泛適用使氧等載氣通過起泡室 (Bubblei:)内的水中的起泡（Bubbling)。此方法雖然有可涵蓋 廣大水分範圍等優點，但不能避免污染問題，最近幾乎不 被使用。 因此，最近作為避免此起泡室缺點的方式，氫氧燃燒法 式’即熱解方式（Pyrogenic system)廣泛普及。 (習知技術文獻之揭示等） 關於成為本案對象的熱氧化改良及為此的水分生成方 法，已知如下的先前技術： (1) 大見之特開平6-1635 17號公報揭示半導體處理低溫化 的低溫氧化技術。在同實施例i揭示以下方法：將氫從 100 ppm到1 %添加於由氬約99%、氧約1%構成的氣氛 内’在氫的燃燒溫度攝氏700度以下，即攝氏450度以 下，以不銹鋼觸媒作用得到水蒸氣。再在同實施例2揭 示：在由以氧99%、觸媒生、成的水蒸氣1%構成的氣氛 中，在常壓或高壓下，在攝氏600度的氧化溫度的矽熱 氧化。 … (2) 特開平7-321 102公報（吉越）揭示··為了避免起因於水分 (請先閱讀背面之注意事項再填寫本頁)
577128 A7
經濟部中央標準局員工消費合作社印装 的各種問：，在極低水分濃度，即05p 低水分領域或乾領域氧化溫度攝氏 ： 溫熱氧化。 J ^录面间 (3) 本間等之特開照6(m〇784〇號公報揭示一種矽之熱氧化 方法：為了減低因乾氧化的環境水分而水分量分散，意 圖添加以習知方法生成的幾十ppm程度的微少水分。… (4) 特開平5-152282號公報（太見揭示一 為防止來自上述石㈣前端的粒子產生而具^^錄、 或含-有Α材料構成氫氣導入管内面，同時加熱氫氣導 入管之機構。此熱氧化裝置係使氫接觸加熱到3〇〇艽以 上的氫氣導入管内的Ni(使含有Ni材料）而使氫活性種 產生，藉由使此氫活性種和氧（或含氧的氣體）反應，生 成水。即，以不伴隨燃燒的觸媒方式生成水，所以沒有 氫導入石英管前端溶化而產生粒子的情形。 (5) 特開平6-1 15903號公報（大見Π)揭示一種觸媒方式之 水分產生方法：含有混合氣體製成製程：混合氧、氫及 惰性氣體而製成第一混合氣體；及，水分產生製程：藉 由將第一混合氣體導入反應爐管内，同時加熱反應爐管 内，該反應爐管係以具有可使氫及氧基團化的觸媒作用 的材料構成，使第一混合氣體中所含的氫和氧反應而使 水產生。 根據此方法，由於在使氫和氧反應的反應管使用使反應 低溫化的觸媒材料，所以反應溫度低溫化，該結果在低溫 可產生水分。因此，供應給加熱氫、氧、惰性氣體之混合 -5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) · 訂 577128 A7 B7 丨 — mi n _ . 五、發明説明（3 ) 氣體的反應管時，在反應管内在5〇〇°C以下的溫度，氫和 氧完全反應，所以比燃燒方式在低溫可得到含有水分的氣 體。 此外，此時從通氣部完全排除塑膠材料，只使用金屬材 料，再對於金屬表面施以鈍態化處理時，由於來自表面的 放出氣體（水分、碳氳化合物等）極少，所以可使更高純度 的水分以更高精度且廣大範圍（ppb到％)濃度產生。藉由將 施以電解拋光或電解複合拋光的不銹鋼在雜質濃度幾ppb 以下的氧化性或弱氧化性氣氛中熱處理，進行鈍態化處理。 (6) 特開平5-141871號公報（大見in)揭示一種熱處理裝 置：至少具有爐心管：具有搬出入被處理物的可開關開口 部和將氣體導入内部的氣體導入口；爐心管加熱機構：加 熱爐心管内邵，氣體導入管：使其與氣體導入口連通而連 接；及，加熱機構：加熱氣體導入管；氣體導入管之至少 内表面由Ni(或含有Ni材料）構成。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 此熱氧化裝置在比配置於爐心管内部的被處理物位置上 游側設置從氫氣或含有氫的氣體不伴隨電漿而使氫活性種 生成的虱活性種產生機構’將氫氣或含有氫的氣體導入此 氫活性種產生機構而使氫活性種生成。因此，若在爐心管 内配置例如形成氧化膜的矽基板作為被處理-物，則氫活性 種在氧化膜中擴散，終結氧化膜中及氧化膜/矽界面的懸空 鍵（dangling bonds)，所以可期待得到高可靠性的閘氧化膜。 (7) 大見之特開平5 -144804號公報揭示一種以鎳觸媒生成 的氳活性種產生氧化石夕膜的熱處理技術。 -6 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） i
五、發明説明（4 經濟部中央標準局員工消費合作社印製 (^)中村等在1993年12月1日至2日所舉行的電化學協會 材料委員會主辦半導體積體電路技術帛45.次專題討 論會演講論文t 128頁至⑴頁中，揭示—種在以應用於 快閃記憶體之隧道氧化膜的由觸媒生成的氫基和由水分產 生的氫為主體的強還原性氣氛下的氧化矽製程。 (J)大見之特開平6-120206號公報揭示一種絕緣分離選擇 磊晶成I區域絕緣膜之利用㈣觸媒生成的氯活性種之燒 結（sintering)技術。 (10)小林等之特開昭59-132136號公報揭示一種由通常方 法生成的水分和氫之氧化還原混合氣氛的矽和高熔點金屬 的氧化還原製程。 3 ·發明之揭示 (έ知技術及關於本發明之考察等） 根據深度次微米之設計規則製造的最尖端M〇s裝置，為 維持被細微化元件的電氣特性而要求以1 〇 nm以下的極薄 膜厚形成閘氧化膜。例如閘長〇 35 μπι時，所要求的閘氧 化膜厚為9 nm程度，但閘長變成〇 25 μιη，預料將薄到4 nm 程度。 一般在乾燥氧氣氛中進行熱氧化膜的形成，但形成閘氧 化膜時，從可減低膜中的缺陷密度的理由，向來使用濕式 氧化法（一般水分分壓比數十％以上）。此濕式氧化法係在氧 氣氛中使氫燃燒而生成水，將此水和氧共同供應給半導體 晶圓（製造積體電路用晶圓或只是積體電路晶圓）表面而形 成氧化膜，但因使氫燃燒，所以為避免爆炸的危險而先使 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公楚） (請先閲讀背面之注意事項再填寫本頁)
、1T / 577128 A7 五、發明説明（ 5 經濟部中央標準局員工消費合作社印製 ^分流動之後’點燃氫。此外，將為氧化種的水+氧混 口乳體（水分濃度提高至,j 40%程& (全氣氛壓力中所佔水 分的分壓）。 然而，上述燃燒方式係點燃從裝在石英製氫氣導入管前 端的噴嘴噴出的氫而進行燃燒，過度降低氫之量，火焰就 接近噴嘴，噴嘴因該熱熔化而產生粒子，這被指出成為半 導體晶圓污染源的問題。（此外，反之過度增加氫之量，火 焰就達到燃燒管端部，熔化此石英壁而成為粒子的原因） 此外，上述燃燒方式由於為氧化種的水+氧混合氣體之水 分濃度高’所以在閘氧化膜中取入氫或〇H基，在薄膜中 或和秒基板的界面容易產生Si-H結合或Si-OH結合等構造 缺1½。這些結合為注入熱載子等施加電壓應力所切斷而形 成電荷陷阱，成為臨界電壓變動等引起膜之電氣特性降低 的原因。 又，關於此範圍情況的詳情及利用新式觸媒的水合成裝 置改良的詳情，詳述於本案發明者本人之特開平9_丨72〇 i 1 5虎公報及本發明者與大見等之國際公開之國際申請pct/ JP 97/00188(國際申請日 1997,1.27)。 根據本發明者之檢討，習知氧化膜形成方法難以以均勾 膜厚再現性良好地形成高品質且膜厚5 nm以下（關於5 nm 以上當然也可期待同樣的效果）的極薄閘氧化膜。當然，這 以上膜厚的情況，也有各種不足之處。 要以均勾膜厚再現性良好地形成極薄的氧化膜，需比形 成比較厚的氧化膜時降低氧化膜成長速度，以更安定的氧 -8- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><的7公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T
V 577128 A7 ________B7 五、發明説明（6 ) 化條件進行成膜’但例如利用前述燃燒方式的氧化膜形成 万法，為氧化種的水+氧混合氣體之水分濃度只能在丨8% 到40%程度的高濃度範圍内控制。因此，氧化膜成長速度 快，薄氧化膜時，在極短時間就形成膜。另一方面，要降 低氧化膜成長速度而將晶圓溫度降到8〇0 以下進行氧 化’膜之品質就降低。（若在攝氏8〇〇度以下的溫度領域也 適當調整其他參數，則當然可適用本發明） 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 此外，要形成清潔的氧化膜，需先以濕式洗滌除去形成 於半導體晶圓表面的低品質氧化膜，但在從此濕式洗滌製 %搬運到氧化製程的過程會在晶圓表面不可避免地形成薄 的自然氧化膜。再者，在氧化製程，因在進行本來的氧化 之前和氧化種中之氧的接觸而在晶圓表面形成不希望的初 期氧化膜。特別是使用燃燒方式的氧化膜形成方法的情 況，為避免氫爆炸的危險而先使氧充分流動之後，使氫燃 燒，所以晶圓表面暴露於氧中的時間變長，就厚地形成初 期氧化膜。（一般認為常壓下攝氏5 6 0度以上、氫4 %以上 且有充分的氧時’會發生氮的爆炸性燃燒，即「爆炸」） 如此，實際的氧化膜係除了因本來的氧化而形成的氧化 膜之外，還含有自然氧化膜和初期氧化膜的結構，但這些 自然氧化膜或初期氧化膜比作為目的的本來-的氧化膜為低 品質。因此，要得到高品質的氧化膜，必須儘量降低氧化 膜中所佔的這些低品質膜的比例，但使用習知氧化膜形成 方法形成極薄的氧化膜，這些低品質膜的比例反而增加了。 例如使用習知氧化膜形成方法形成膜厚9 nm的氧化膜 -9- 本紙張尺度適用中國國家標準（CNS ) Μ規格（210 X 297公釐） 577128 經濟部中央標準局員工消費合作社印製 、發明説明（ 日卞 P又此氧化膜中的自然氧化膜和初期氧化膜之膜厚分別 為 0 7 ''' · nm、〇·8 nm，則本來的氧化膜之膜厚成為9—(0.7 + Q· 8) — 7·5 nm，所以此氧化膜中所佔的本來氧化膜的比例 為約83 ·3%。然而，使用此習知方法形成膜厚4 nm的氧化 膜’自然氧化膜和初期氧化膜之膜厚分別為0.7 nm、0.8 nm’不變’所以本來的氧化膜之膜厚成為4 一*〇.7+〇.8；) 、2·5 nm，其比例降低到62.5%。即，要以習知氧化膜形 成万法形成極薄的氧化膜，不僅不能確保膜厚的均勻性或 再現性？而且膜之品質也降低。 為了解決這些問題，本發明者注視大見等之觸媒之水分 ^成方法。根據本發明者等的檢討，這些研究站在「氫基 可命長」此一前提，將重點放在氫基的強還原作用，所以 若是照樣則顯然不能適用於半導體積體電路的量產製程。 即’本發明者等闡明：要適用於半導體製程，需要「氨等 足基團壽命非常短，在觸媒上生成而大致在其上或其附近 回到化合或基礎狀態」此一前提檢討必要的結構。 再者，本發明者闡明：以水分之分壓比而言，〇到1〇 ppm 屬於乾領域，顯示所謂乾氧化的性質，關於今後細微製程 中的閘氧化膜等要求的膜質，用不著所謂濕式氧化。 此外’本發明者闡明：同樣地水分分壓比·丨〇叩瓜以上 1.0X103 ppm以下（0.1%)以下的超低水分領域，基本上顯 示和乾氧化幾乎同樣的性質。 ' 此外，本發明者闡明：同樣地在水分分壓比〇 1%以上到 10%以下的低水分領域（其中特別是水分分壓比〇5%到5% (請先閲讀背面之注意事項再填寫本頁)
10- 577128 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（ 以下的低水分領域）的熱氧化，和其他領域（乾領域、丨〇0/〇 以上在燃燒法方式所通用的領域及利用起泡室等的水分濃 度數十％以上的高水分領域）比較，顯示比較良好的性質顯 示性質。 (本發明之目的等） 本發明足目的在於提供一種可以均句膜厚再現性良好地 形成高品質之極薄氧化膜之技術。 本發明 < 前述及其他目的和新穎特徵，由本說明書之記 述及附圖當可明白。 (本發明之概要等） 茲簡單說明在本案所揭示的發明中具代表性者的概要如 下： 本發明之半導體積體電路裝置之製造方法含有以下製程 ⑷、（b): U)由氫和氧以觸媒作用生成水的製程， (b )供應低濃度含有前述水的氧給加熱到敎溫度的半 導體晶圓主面或其附近，以可確保至少形成氧化膜再現性 及乳化膜厚均勾性程度的氧化膜成長速度形成膜厚5⑽ 以下的氧化膜的製程。 明之半導體積體電路裝置之製造方法·，係前述氧化 膜為MOSFET之閘氧化膜。 本，明之半導體積體電路裝置之製造方法，係前述氧化 膜膜厚為3 nm以下。 本發明之半導體積體電路裝置之製造方法，係前述半導 11 - 本紙張尺度通财關家標準（CN7^4· ( 210X297：^ (請先閱讀背面之注意事項再填寫本頁)
577128 五 經濟部中央標準局員工消費合作社印製 A7 B7 、發明説明（ 體晶圓加熱溫度為800到900°C。 本發明之半導體積體電路裝置之製造方法，係前述… 製程後，藉由在前述半導體晶BJ主面施以氧化氮處理，值 氮與氧化膜和基板的界面分離。 本發明之半導體積體電路裝置之製造方法，係以單片處 理進行前述氧化膜的形成。 :發明之半導體積體電路裝置之製造方法，係以整批處 理進行前述氧化膜的形成。 本發明之半導體積體電路裝置之製造 (a)、（b): 衣取 (a)由氫和氧以觸媒作用生成水的製程， =由供應氧給加熱到預定溫度的半㈣晶圓 -附近，該氧係比在不含至少水的乾燥氧氣氛中所 ::二：得到優良初期耐壓的濃度的含有前述水之氧，形 风腰尽5 nm以下的氧化膜的製程。 本發明之半導體積體電路裝置 ^ 濃度為4〇%以下。 “万去，係則述水之 ::明之半導體積體電路裝置之製造方 >辰度為0.5到5%。 』^水< 本發明之半導體積體電路裝 ⑷到(c): 农直万法·含有以下製程 =二面：成第—氧化膜的半導體晶圓搬到洗務部，以 •、肩式洗I除去前述第一氧化膜的製程， 人 ⑻不使前述半導體晶圓接觸大氣，而從前述洗務部搬到 (請先閲讀背面之注意事項再填寫本頁}
-12-
577128 五、發明説明（1〇 ) 經濟部中央標準局員工消費合作社印製 A7 B7 惰性氣體氣氛之氧化處理部的製程， (C)供應低濃度含有因觸媒作用而由氫和氧生成之水之 氧給加熱到預定溫度的前述半導體晶圓主面或其附近，以 可確保至少形成氧化膜再現性及氧化膜厚均勻性程度的氧 化膜成長速度形成膜厚5 nm以下的第二氧化膜的製程。 本發明之半導體積體電路裝置之製造方法，係前述第二 氧化膜在其一部分含有自然氧化膜和初期氧化膜，該自然 氧化膜係在除去前述第一氧化膜之後到形成前述第二氧化 膜之間-，不希望形成於前述半導體晶圓表面，該初期氧化 膜係因和前述氧的接觸而不希望形成於前述半導體晶圓表 面’前述自然氧化膜和前述初期氧化膜之合計膜厚為前述 第二氧化膜全體膜厚之二分之一以下。 本發明之半導體積體電路裝置之製造方法，係前述自然 氧化膜和前述初期氧化膜之合計膜厚為前述第二氧化膜全 體膜厚之三分之一以下。 本發明之半導體積體電路裝置之製造方法含有在半導體 晶圓之第一區域及第二區域形成第一氧化膜後，除去形成 於前述半導體晶圓之第一區域之前述第一氧化膜的製程和 在留在前述半導體晶圓之第一區域及第二區域之前述第一 系巴緣膜上形成乐一氧化膜的製程，以前述方·法形成前述第 一及弟—乳化膜之至少一方。 再將本發明之主要概要分成項顯示如下： 1 ·由以下製程構成之半導體積體電路裝置之製造方法： (a)在攝氏500度以下使用觸媒由氧和氫合成水分的製程； -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (諸先聞讀背面之注意事項再填寫本頁}
577128 經濟部中央標準局員工消費合作社印製 A7 ' -------- B7 五、發明説明（Μ ) (b)在以下條件下：氣氛全體氣壓中所佔的所合成的上述水 =分壓比例為0·5%到5%的範圍，在氯不支配的氧化性氣 巩中且將晶圓上的矽表面加熱到攝氏8〇〇度以上；在上述 夕表面以熱氧化形成應成為場效電晶體之閘絕緣 矽膜的製程。 军 2·根據上述第丨項之半導體積體電路裝置之製造方法，其 中上述氧化性氣氛含有氧氣作為主要成分。 3.根據上述第丨或2項之半導體積體電路裝置之製迕方 法，其中使上述觸媒作用於氧和氫之混合氣體而進行上述 水分的合成。 4:根據上述第1至3項中任一項之半導體積體電路裝置之 製造万法’其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 5. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 在攝氏500度以下使用觸媒由氧和氫合成水分的製程，· (b) 在以下條件下：氣氛全體氣壓中所佔的所合成的上述水 ，分壓比例為0.5%到5%的範圍，在含有氧氣的氧化性氣 氛中且將晶圓上的矽表面加熱到攝氏8〇〇度以上；在上述 矽表面以熱氧化形成應成為場效電晶體之閘絕緣膜之氧化 矽膜的製程。 6. 根據上述第5項之半導體積體電路裝置之製造方法，其 中使用熱壁爐進行上述熱氧化。 7·根據上述第5項之半導體積體電路裝置之製造方法，其 中使用燈加熱爐進行上述熱氧化。 -14- i紙張尺度適用中國國家標準（CNS ) A4規格（210>Γ297公釐） (請先閲讀背面之注意事項再填寫本頁)
577128 經濟部中央標準局員工消費合作社印製 A7 五、發明説明（12 ) 8. 根據上述第5至7項中任一項之半導體積體電路裝置之 製造方法，其中含有上述使其合成的水分的氣體以水分之 外的氣體稀釋後，供應作為上述氧化性氣氛。 9. 根據上述第5至8項中任—項之上述半導體積體電路裝 置之製造方法更由以下製程構成： ⑷不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中，而在含有氧化氛的氣氛中施以表面處理的製 程。 1 0.由以下製私構成之半導體積體電· ⑷在攝氏5。。度以下使用觸媒生成水分= ⑻在以下條件下1氛全體氣壓切佔的所合成的上述水 :分壓比例為0.5%到5%的範園，在含有氧氣的氧化性氣 乳中且將晶圓上的矽表面加熱到攝氏8〇〇度以上；在上述 梦表面以熱氧化形成應成為場效電晶體之閘絕緣族： 矽膜的製程。 11·根據上述第10項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 12. 根據上述第1(3或u項之半導體積體電路裝置之製迭方 法，其中-面供應上述氧化性氣氛給上述晶圓周邊， 進行上述熱氧化。 w 13. 由以下製程構成之半導體積體電路裳置之製造方法. ⑷在攝氏500度以下使用觸媒由氧和氫合成水分的製程. (b卜面供應氣氛全體氣壓中所佔的所合成的上述水分分 州為0.5%到5%的範圍且含有氧氣的氧化性氣氛給將 -15- 财 縣（CNS ) A4· ( 210X2974^·
n I m m n (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 五、發明説明（ 2面=熱到攝氏刚度以上的晶圓周邊，—面在上述石夕 表面以熱氧化形成應成為 、石夕 膜的製程。 、'、> %日日體必閘絕緣膜之氧化矽 14 ·根據上述弟13項之本 A t , ^ +才組和體電路裝置之製造方法， ;、二，化性氣氛含有氧氣作為主要成分。 根=上述第13或14項之半導體積體電路裝置 水分的合成。 用於乳和氧之混合氣體而進行上述 二.由以下製程構成之半導體積體電路裝置之製造方法： 水分的製程； &以下使用觸媒由氧和氫合成 (b) —面通過設於水分合 板e ^户 口成口p和氧化處理部之間的狹窄部 全體氣壓中所佔的所合成的上述水分分壓比例為 〇 ’ 5 /)到5 %的範圍且含有惫盗 … . 8〇π . 有虱乳的氧化性氣氛給將矽表面加 …到攝氏800度以上的晶圓 品产β几由 切表面以熱氧化形成；^Λ^：：面在#處理部在上 化石夕膜的製程。 〜成騎效電晶體之閘絕緣膜之氧 其：Γ+上述第16項〈半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 ;Μ=上述第16或17項之半導體積體電路裝 :分::r述觸媒作用於氧和氣之混合氣體而進行上述 19:以下製程構成之半導體積體電路裝置之製造方法： U)使用觸媒由氧和氫合成水分的製程； (請先閲讀背面之注意事項再填寫本頁)
-16- CC 2 11 77 A7 B7 五、發明説明（14 ) (請先閲讀背面之注意事項再填寫本頁) (b) 以水分之外的第二氣體稀釋含有所合成的上述水分的 第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 圓上的矽表面以熱氧化形成應成為場效電晶體之閘絕緣膜 之氧化矽膜的製程。 20. 根據上述第19項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 21. 根據上述第19或20項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上進行上述熱氧化。 22. 根據上述第19至21項中任一項之半導體積體電路裝置 之製造方法，其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 23. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 使水分合成觸媒作用於氧和氫之混合氣體而生成含有 水分之第一氣體的製程； (b) 以水分之外的第二氣體稀釋上述第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； 經濟部中央標準局員工消費合作社印裝 (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 圓上的矽表面以熱氧化形成應成為場效電晶_體之閘絕緣膜 之氧化矽膜的製程。 24. 根據上述第23項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 25. 根據上述第23或24項之半導體積體電路裝置之製造方 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577128 A7 B7 五、發明説明（15) 法，其中在攝氏800度以上進行上述熱氧化。 26·根據上述第23至25項中任一項之半導體積體電路裝置 之製造方法，其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 27. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 使觸媒作用而生成含有水分之第一氣體的製程； (b) 以水分之外的第二氣體稀舞上述第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 圓上的矽表面以熱氧化形成應成為場效電晶體之閘絕緣膜 之氧化矽膜的製程。 28. 根據上述第27項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 29. 根據上述第27或28項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上進行上述熱氧化。 30. 根據上述第27至29項中任一項之半導體積體電路裝置 之製造方法，其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 31. 由以下製程構成之半導體積體電路裝置之製造方法： 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) (a) 使水分合成觸媒作用於氧和氫之混合氣_體而生成含有 水分之第一氣體的製程； (b) 用以氧為主要成分的第二氣體稀釋上述第一氣體的製 牙王， (C)將所稀釋的上述第一氣體導入處理區域的製程； -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ / / ιζ,ο 五、發明説明（16 ) ⑷在上述處理區域’在所 圓上的碎表面以熱氧化形 氣體氣氛中在晶 之氧化梦膜的製程。 Μ 野效電晶體之閘絕緣膜 32·根據上述第3丨項之半 3:根:中上在述二31:32項之半導體積體電路裝置之製造方 法八中在攝氏_度以上進行 34.根據上述第”至3]項 …乳化 之製造方法並士 "任項疋半導體積體電路裝置 邊，面二〜、中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 曰^ :由=程構成之半導體積體電路裳置之製造方法： η為:先条表面或除去表面膜而在晶圓 面處理的製程； ^ # ()迟製私後’不將上逑晶圓實際上暴露於氧化性氣氛 中，而轉移到氧化處理部的製程； (c)使用觸媒由氧和氫合成水分的製程； ⑷在含有所合成的上述水分的氣氛中，在上述石夕表面以熱 氧化形成氧化矽膜的製程。 36·根據上述第35項之半導體積體電路裝置之製造方法， 其中上述氧化矽膜應成為M0S電晶體之閘極。 37·根據上述第36項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (e)不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中’而在含有氧化氮的氣氛中施以表面處理的製 -19- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 旁 彙 訂 577128 A7 B7 17 五、發明説明（ 程 38·根據上述第μ成、 ,^ 項又上述半導體積體電路装 (請先閱讀背面之注意事項再填寫本頁} 法更由以下製程構成： 谷裝置又製造方 (f)不將她以上述表面處理的上述晶圓暴露於 氟化性氣氛中， 、卜虱或其他 的製程。 ^相沉％形成應成為閉極的電極材料 39.根據上迷第36項之上述半導體積 法更由以下製程構成： 各裝置《製造方 W不將形成上述氧化膜的上述晶圓暴露於外 — =㈣中，而以氣相沉積形成應成為閘極的電極材料: 之製：方ίΓ 至Μ項中任一項之半導體積體電路裝置 去，其中以燈加熱進行上述氧化製程。 41.由以下製程構成之半導體積體電路裝置之製造方法： (:)广洗滌表面或除去表面膜而在晶圓上的矽 . 面處理的製程； 兆乂表 (b)上述製程後’不將上述晶圓實際上暴露於氧化性氣氛 中’而轉移到氧化處理部的製程； 經濟部中央標準局員工消費合作社印製 (C)使用觸媒生成水分的製程； (Ji)在含有所合成的上述水分的氣氛中，在上述矽表面以執 氧化形成氧化矽膜的製程。 …、 42·根據上述第41項之半導體積體電路裝置之製造方法， 其中上述氧化矽膜應成為M〇s電晶體之閘極。 II - - 1 I · 3·根據上述第42項之上述半導體積體電路裝置之製造方 •20- &紙張^標準（CNS ) Α4· ( 2丨❻―?公羞 577128 經濟部中央標準局員工消費合作社印製 A7 -^____B7_ 五、發明説明（18^ '^— 法更由以下製程構成： ()不，/成上述氧化膜的上述晶圓暴露於外氣或其他氧 ㈣氣氛中’而在含有氧化氮的氣氛中施以表面處理的製 程0 44·根據上述第項之上述半導體積體電路裝置之製造 法更由以下製程構成： (〃f)不將，，上述表面處理的上述晶圓暴露於外氣或其他 氧化陳氣氛中，而以氣相沉積形成應成為問極的電極 的製程，。 45·根據上述第42項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (f)不將，成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中，而以氣相沉積形成應成為閘極的電極材料的 製程。 46. 根據上述第41至45項中任一項之半導體積體電路裝置 之製造方法’其中以燈加熱進行上述氧化製程。 47. 由以下製程構成之半導體積體電路裝置之製造方法： 0)使用觸媒由氧和氫合成水分的製程； (b) 在含有所合成的上述水分的氣氛中，在晶圓上的矽表面 以熱氧化形成應成為場效電晶體之閘絕緣膜之氧化矽膜的 製程； (c) 上述製程後，對於不使其接觸外氣而形成上述氧化矽膜 的上述晶圓，在含有氧化氮的氣體氣氛中施以表面處理的 製程。 -21 - I紙張尺度賴tug家轉（GNS) Α4· (21()><297公 (請先閲讀背面之注意事項再填寫本頁}
577128 A7
48·根據上述第47項之半導體積體電路裝置之製造方法， 其中上述氧化矽膜應成為MOS電晶體之閘極。. 49·根據上述第48項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (e) 不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中，而在含有氧化氮的氣氛中施以表面處理的製 程。 50·根據上述第49項之上述半導體積體電路裝置之製造方 法更由β下製程構成： (j·)不將施=上述表面處理的上述晶圓暴露於外氣或其他 乳化性氣氛中，而以氣相沉積形成應成為閘極的電極 的製程。 丁 51·根據上述第48項之上述半導體積體電路裝置之 法更由以下製程構成·· _ 万 (f) 不=成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性乱風中，@以氣相沉積形成應成為閘極的電極材料的 製程。 52·根據上述第47至51項中任一項之半導鹘積触* ^^^^ ^ ^ 心千令版積體電路裝置 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 訂 万去，其中以燈加熱進行上述氧化製程。 5：3·由以下製程構成之半導體積體電路裝置之製造方法： (a)在晶圓上的矽表面形成元件分離槽的製程； ㈨在上述元件分離槽内形成來自外部的絕緣膜 ⑷使上述#表面平坦化而露出應形成上述♦表敎 化膜之部分的製程； …乳 22 本紙張尺度適财關家297公餐 577128 A7
(d)以觸媒合成水分 出之部分形成廡’/含有此水分的氣氛中，在上述所潭 膜的製程。％成為場效電晶體之閘絕緣膜之熱氧分 54·根據上述第53艰、 其中以化學機械方法體：體電路裳置之製造方法， 床進仃上述平坦化。 55.根據上述第53戎 法，其中以化學機^研項之半導體積體電路裝置之製造方 鐵械研磨進行上述平坦化。 56·根據上述第μ 之製造方法，A中以Γ' 項〈半導體積體電路裝置 部的絕緣膜。、⑽(化學氣相沉積）形成上述來自外 5=以下製程構成之半導體積體電路 ⑷在晶圓上的石夕表面形成元件分離槽的製程；去. (b)在上述x件分離槽内以沉積形成絕緣膜 (0以觸媒合成水分，在含有此水分的氣氛 五 件分離槽所包圍切表面形成應成為場效電晶體= 絕緣膜之熱氧化膜的製程。 ”以閘 5 8.根據上述第57項乏卜、+、电1#祕政‘ 法更由以下製程構成迷+導體積體電路裝置之製造方 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁} 訂 (=Ί私（b)後，使上述碎表面平坦化而露出應形成上述 石夕表面之熱氧化膜之部分的製程。 59. 根據上述第57項或58項之半導體積體電路裝 方法，其中以化學機械方法進行上述平坦化。 ° 60. 根據上述第57至59項中任一項之半導體積體電路裝置 ^製造方法，其中以化學機械研磨進行上述平坦化。 -23- CC 2 11 77 A7 B7 五、發明説明（21 ) 61. 根據上述第57至60項中任一項之半導體積體電路裝置 之製造方法，其中以CVD(化學氣相沉積）形成上述來自夕卜 部的絕緣膜。 62. 由以下製程構成之半導體積體電路裝置之製造方法： (a)在氣氛全體氣壓中所佔的水分分壓比例為0.5%到5%範 圍的氧化性氣氛中，藉由以燈加熱晶圓上的矽表面，在 上述矽表面以熱氧化形成應成為場效電晶體之閘絕緣 膜之氧化矽膜的製程。 63. 根據上述第62項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 64. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 使觸媒作用於氧和氫之混合氣體而生成含有水分之第 一氣體的製程； (b) 以水分之外的第二氣體稀釋上述第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 圓上的矽表面以燈加熱之熱氧化形成應成為場效電晶體之 閘絕緣膜之氧化矽膜的製程。 65. 由以下製程構成之半導體積體電路裝置之製造方法： 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) (a) 預熱到水分不結露的程度，將無處理晶圓_導入實際上保 持於非氧化性氣氛的氧化處理部的製程； (b) 在上述氧化處理部，在氣氛全體氣壓中所佔的水分分壓 比例為0· 1%以上範圍的氧化性氣氛下，藉由以燈加熱 所導入的上述晶圓上的秒表面，在上述秒表面以熱氧化 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 2 11 77 A7 B7 五、發明説明（22) 形成應成為場效電晶體之閘絕緣膜之氧化秒膜的製程。 66. 根據上述第65項之半導體積體電路裝置之製造方法， 其中上述非氧化性氣氛係以氮氣為主並添加少量氧氣。 67. 根據上述第65或66項之半導體積體電路裝置之製造方 法，其中上述預熱溫度為攝氏100度以上500度以下。 68·根據上述第65至67項中任一項之半導體積體電路裝置 之製造方法，其中上述氧化處理時的上述晶圓表面溫度為 攝氏700度以上。 69. 根據上述第65至68項中任一項之上述半導體積體電路 裝置之製造方法，其中將上述非氧化性氣氛預熱到水分不 結露的程度後，導入上述氧化處理部。 70. 根據上述第65至69項中任一項之上述半導體積體電路 裝置之製造方法，其中將上述晶圓預熱到水分不結露的程 度後，導入上述氧化處理部。 71. 由以下製程構成之半導體積體電路裝置之製造方法： (a)在以下條件下··氣氛全體氣壓中所佔的水分分壓比例為 經濟部中央標準局員工消費合作社印策 (請先閱讀背面之注意事項再填寫本頁) 0.5到5%的範圍，在含有氧氣的氧化性氣氛中且將晶圓 上的矽表面加熱到攝氏800度以上；在上述矽表面以熱 氧化形成應成為場效電晶體之閘絕緣膜之具有5 nm以 下厚度之氧化矽膜的製程。 _ 72. 根據上述第71項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 73. 根據上述第71或72項之半導體積體電路裝置之製造方 法，其中一面供應上述氧化性氣氛給上述晶圓周邊，一面 -25- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577128 五、發明説明（23 進行上述熱氧化。 74. 由以下製程構成之半導體積體電路裝置之製造方法. ⑷氣氛全體氣壓中所佔的水分分壓比例4 〇5%到5%的範 圍，在含有氧氣的氧化性氣氛中，在晶圓上的石夕表面以孰 乳化形成應成為快閃記憶體之随道絕緣膜之氧化石夕 程。 75. 根據上述第74項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作為主要成分。 76. 根據.上述第74或75項之半導體積體電路裝置之製造方 法，其中-面供應上述氧化性氣氛給上述晶圓周邊，一面 進行上述熱氧化。 77·由以下製程構成之半導體積體電路裝置之製造方法： (a)以觸媒使水分生成的製程； ⑻-面供應含有以觸媒生成的水分的氣氛氣體給第一氧 化處理邵，-面在前述第—氧化處料，在晶圓上的第 一矽表面區域形成第一熱氧化膜的製程； (C)上述製程⑷之前或上述製程⑻之後，藉由使氧和氯燃 燒而使水生成的製程； 經濟部中央標準局員工消費合作社印裝 ⑷:面供應含有以燃燒生成的水分的氣氛氣體給第一或 罘二氧化處理部，一面在前述第二氧化處理部，在上述 晶圓上的第二石夕表面區域形成第二熱氧化膜的製程。 78·由以下製程構成之半導體積體電路裝置之製造方法： ⑷在氣氛全體氣壓中所佔的水分分壓比例為〇外到。範 圍的氧化性氣氛下，在保持成晶圓主表面實際上成為水 -26- 經濟部中央標準局員工消費合作社印製 五、發明説明（ 平的狀態，在前述晶圓上的上 氧化形成應成為M0S W 的矽表面以熱 製程。 ％日日隨又閘絕緣膜之氧化矽膜的 (a): :: 構成之半導體積體電路裝置之製造方法： 比舍氧二爆炸的溫度條件下，由比與水對應之化學叶量 分的製程； 子“的混合氣體使用觸媒合成水 =有Λ合成的上述水分的氧化性氣氛中，在晶圓上的 尽‘為氧化形成氧化矽膜的製程。 、 80.由以下製程構成之半導體積體電路裝置之製造 (a)將被處理晶圓導 、 ° 、 · 保持於*4=，：處理邵的製程，該氧化處理部係 性氣氛二氏:度== 丨:))：：：:°°度以下使用觸媒由氧和氫合成水分的製程； 理部:在以下條件下:在氣氛全體氣壓中 、13的上述水分分壓比例為0.5%到5%的氧化 性氣氛中且將晶圓上的石夕表面加熱到攝氏7〇〇度以 t，在上述矽表面以熱氧化形成應成為場效電晶體之閘 絕緣膜之氧化矽膜的製程。 (本案發明之其他概要等） 炫將以上及其他本案發明概要分項顯示如下： Α·—種半導體積體電路裝置之製造方法，其特徵在於： 含有以下製程（a)、（b) ·· U)由氫和氧以觸媒作用生成水的製程、 (請先閱讀背面之注意事項再填寫本頁)
-27 - 2 11 77 A7 B7 五、發明説明（25 ) (b)供應低濃度含有前述水之氧給加熱到預定溫度之半 導體晶圓主面或其附近，以可確保至少形成氧化膜再現性 及氧化膜厚均勻性程度的氧化膜成長速度在前述半導體晶 圓主面形成膜厚5 nm以下的氧化膜的製程者。 B. 根據上述A項之半導體積體電路裝置之製造方法，其 中前述氧化膜為MOSFET之閘氧化膜。 C. 根據上述A項之半導體積體電路裝置之製造方法，其 中前述氧化膜膜厚為3 nm以下。 D. 根據上述A項之半導體積體電路裝置之製造方法，其 中前述半導體晶圓加熱溫度為800到900°C。 E. 根據上述A項之半導體積體電路裝置之製造方法，其 中前述（b)製程後，藉由在前述半導體晶圓主面施以氧化氮 處理，使氮與前述氧化膜和基板的界面分離。 F. 根據上述A項之半導體積體電路裝置之製造方法，其 中以單片處理進行前述氧化膜的形成。 G. 根據上述A項之半導體積體電路裝置之製造方法，其 中以整批整理進行前述氧化膜的形成。 H. —種半導體積體電路裝置之製造方法，其特徵在於： 含有以下製程： 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) (a) 由氫和氧以觸媒作用生成水的製程、_ (b) 藉由供應氧給加熱到預定溫度的半導體晶圓主面或 其附近，該氧係比在不含至少水的乾燥氧氣氛中所形成的 氧化膜可得到優良初期耐壓的濃度的含有前述水之氧，在 前述半導體晶圓主面形成膜厚5 nm以下的氧化膜的製程 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577128 A7 B7
閲 面 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公楚） t 3
頁
訂
577128 A7 B7 27 五、發明説明（ 該=期氧化膜係因和前述氧的接觸而不希望形成於前述半 導體晶圓表面，前述自然氧化膜和前述初期氧化膜之合計 膜厚為前述第二氧化膜全體膜厚之二分之一以下。 〇·根據上述L項之半導體積體電路裝置之製造方法，其 中前述自然氧化膜和前述初期氧化膜之合計膜厚為前述第 二氧化膜全體膜厚之三分之一以下。 p. —種半導體積體電路裝置之製造方法，其特徵在於·· 含有在半導體晶圓之第一區域及第二區域形成第一氧化膜 後，除去形成於前述半導體晶圓之第一區域之前述第一氧 化膜的製程和在留在前述半導體晶圓之第一區域及第二區 域 < 則述第一絕緣膜上形成第二氧化膜的製程，以含有上 述第1項所載之製程（a)、（b)的方法形成前述第一及第二 化膜之至少一方者。 ~ 4·圖式之簡單說明 圖1為顯示根據本發明實施形態丨之半導體積體電路裝 置之製造方法的要部截面圖。 圖2為顯示根據本發明實施形態丨之半導體積體電路裝 置之製造方法的要部載面圖。 圖3為顯示根據本發明實施形態i之半導體積體電路裝 置之製造方法的要部載面圖。 圖4為顯示根據本發明實施形態丨之半導體積體電路裝 置之製造方法的要部載面圖。 圖5為顯示根據本發明實施形態丨之半導體積體電路裝 置之製造方法的要部載面圖。 -30 本紙張尺度) Α4· ( 2U)X297公楚 (請先閲讀背面之注意事項再填寫本頁) 、π 經濟部中央標準局員工消費合作社印製 577128 A7 ---—_______ B7 五、發明説明（28y^ -—— 圖6為顯示根據本發明實施形態1之半導體積體電路裝 置之製迨方法的要部載面圖。 (請先閲讀背面之注意事項再填寫本頁} 圖為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。· 圖8為顯示根據本發明實施形態1之半導體積體電路裝 置<製造万法的要部載面圖。 圖9為用於形成閘氧化膜之單片式氧化膜形成裝置的概 略圖。 圖1 〇為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。 圖U(a)為顯示氧化膜形成室結構一例的概略平面圖，（b) 為沿著（a)之B-B，線的截面圖。 圖120)為顯示氧化膜形成室結構他例的概略平面圖，（b) 為沿著（a)之B-B，線的截面圖。 圖13為顯示連接於氧化膜形成室之室之觸媒方式水分 生成裝置的概略圖。 圖14為擴大顯示圖13之一部分的概略圖。 圖15為顯示形成閘氧化膜順序一例的說明圖。 經濟部中央標準局員工消費合作社印製 圖16為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 _ 圖17為顯示水分濃度對於氧化膜成長速度之相關性的 圖表。 圖1 8為顯示水分濃度對於MOS二極體之氧化膜初期耐 壓之相關性的圖表。 -31 - 本紙張尺度適用中國國家標準（CNS ) M規格（21〇><297公楚） 577128 A7 B7 五、發明説明（29 ) 圖1 9為顯示使恆定電流流到MOS二極體之電極間時水 分濃度對於電壓變化量之相關性的圖表。 圖20為顯示閘氧化膜之晶圓面内之膜厚分佈的說明圖。 圖2 1為顯示閘氧化膜成分明細的圖表。 圖22為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 · 圖23為顯示根據本發明實-施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖24為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖25為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖26為顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖27為顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 圖28為顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖29為顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 _ 圖3 0為顯示氧化膜形成室結構他例的截面圖。 '圖3 1為顯示形成閘氧化膜順序一例的說明圖。 圖32為顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 -32- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577128 圖 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（30 圖3 3為顯示根據太恭日日、_ Λ <氧化膜形成方法他例的概略 圖3 4為顯示根據本於日曰 ♦愈月<+導體積體電路裝置之製造 方法他例的要部截面圖。 5 ·實施發明之最佳形態 以下’根據圖面詳細說明太政ηη、β 兄力本發明必貫施形態。又，在說 明實施形態的全圖中，在且古n , ^ ^ 彺具有同一功能的構件附上符 號，省略其重複說明。 此外，為了說明方便，將分成幾個實施例或項目加以說 明’當然這些各實施例或項目並不是各個鬆散的，而是互 相具有一部分其他變形例、一部分製程細部、用於一部分 衣私的裝置等關係。即’在一連串實施例說明的各個裝置 或單位製程等大致照樣可適用於其他實施例時，不逐一重 複。此外，相反地，獨立說明的各個裝置或單位製程等大 致照樣可適用於其他實施例時，不逐一重複。 (半導體製程A) 兹用圖1到圖26(主要是圖1到8、10、16及22到26) 說明本實施形態之CMOSFET(互補式金屬氧化物半導體場 效電晶體）製造方法。 首先’如圖1所示，熱處理電阻率1 〇 Qcm程度的由單 晶石夕構成的半導體基板i而在其主面形成膜厚1 0 nm程度 的薄氧化矽膜2(熱氧化製程A1)後，在此氧化矽膜2上以 C VD法沉積膜厚！ 00 nm程度的氮化矽膜3。其次，如圖2 所示’在氮化矽膜3上形成將元件分離區域開孔的光阻劑 33- 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
577128 五、發明説明（ 31 經濟部中央標準局員工消費合作社印裝 4以此光阻劑4為罩幕而將氮化矽膜3形成圖案。 其次，除去光阻劑4後，如圖3所示，以氮化如為 罩幕，依次姓刻氧化石夕膜2和半導體基板i，在半導體基 板1形成深度350 nm程度之槽5a，接著施以9〇〇到 的熱氧化處理，在槽5a内壁形成氧化石夕膜6(熱氧化製程A2)。 其次，如圖4所示，以例洳將臭氧(〇3)和四乙氧基矽烷 ((C2H2H5〇)4Si)用於源氣的⑽法在半導體基板丨上沉積 膜厚_nin程度的氧切膜7後，如圖5所示，以化學機 械研磨（Chemical Mechanical p〇lishing; CMp)法研磨氧化 梦膜7 ’藉由將氮切膜3用於研磨阻止物而只在槽&内 P田下氧化矽膜7 ’形成元件分離槽5。接著施以約⑺〇〇它的 熱處理而元件分離槽5内部之氧化梦膜7密實。 其次，以使用熱磷酸的濕、式姓刻除去氮切M 3後，如 圖6所示，以將p通道型M〇SFET形成區域（圖左侧）開孔 的光阻劑8為罩幕，在半導體基板！離子植入形成n型井 的雜=，並且離子植入調整p通道型m〇sfet之臨界電壓 的雜貝。形成η型井用的雜質例如使用p(磷），以能量 keV'劑量叫·5χι〇13/〇ιη2離子植入。此外，調整臨界電壓 用的雜質例如使用Ρ，以能量=4〇 keV、劑量=2χι〇12仏以2 離子植入。 其次，除去光阻劑8後，如圖7所示，以將η通道型 O^FET形成區域（圖右侧）開孔的光阻劑9為罩幕，在半 導版基板1離子植入形成p型井的雜質，並且離子植入調 34- 本紙張尺度適财關轉準（⑽ ( 210X297公釐）
(請先閱讀背面之注意事項再填寫本頁) • - - 1 - s 1 - II - · -I - I I m n n · 訂 Ψ 577128 Α7 Β7 五、發明説明（32) 整η通道型M0SFET之臨界電壓的雜質。形成p型井用的 雜質例如使用B(硼），以能量=200 keV、劑量y 〇><1〇13/cm2 離子植入。此外，調整臨界電壓用的雜質例如使用氟化硼 (BF2)，以能量=40 keV、劑量=2xl0i2/cm2離子植入。 其次，除去光阻劑9後，如圖8所示，藉由95(rc、i 分程度熱處理半導體基板1而延長擴散上述11型雜質及？ 型雜質，在p通道型MOSFE.T形成區域之半導體基板 成η型井1〇，在其表面附近形成p型通道區域12 ^此外， 同時在通道型M0SFET形成區域之半導體基板1形成ρ 型井11，在其表面附近形成η型通道區域13。 其次，在上述η型井10和ρ型井11之各表面用以下方 法形成閘氧化膜（熱氧化製程A3)。 圖9為用於形成閘氧化膜之單片式氧化膜形成裝置的概 略圖。如圖示，此氧化膜形成裝置1〇〇連接於洗滌裝置1〇 i 後#又’遺洗務裝置1 〇 1係在形成閘氧化膜之前，以濕式洗 務方式除去半導體晶圓1A表面之氧化膜。藉由採用這種 洗條一氧化一貫處理系統，可不使在洗滌裝置1 〇 i内交付 洗滌處理的半導體晶圓1A接觸大氣且在短時間搬到氧化 膜形成裝置100，所以在除去氧化膜之後到形成閘氧化膜 之間’可盡量抑制在半導體晶圓1A表面形成自然氧化膜。 裝入洗滌裝置101之裝載器1〇2的半導體晶圓ία先搬 到洗滌室103，交付例如Νη4〇η+Η202+Η20等洗滌液的 洗滌處理後，搬到氫氟酸洗滌室104 ,交付稀氫氟酸（HF + 出0)的洗滌處理而除去表面的氧化矽膜（圖ι〇)。其後，半 -35- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） I I - --- ϋ ϋ. in ϋ I— n - (請先閲讀背面之注意事項再填寫本頁) 、τ 經濟部中央標準局員工消費合作社印裝 577128 A7
經濟部中央標準局員工消費合作杜印製 導體晶® 1A搬到乾燥纟1〇5,交付乾燥處理，除去表面纪 水分。殘留於半導體晶圓！ A表面的水分會成為在閘氧介 膜中或閘氧化靖界面引起Si_H、Si_〇H等構造缺陷 成電荷陷阱的原因，所以需要免分除去。 ’ 乾燥處理結束的半導體晶圓1A通通緩衝區ι〇6，立即 到氧化膜形成裝置100。 此氧化膜形成裝置100以多室方式構成，該多室方式 如具備氧化膜形成室107、氧化氮膜形成室108、冷卻台 109、裝卸器110等，裝置中央的搬運系、统112具備料； 體晶圓1A搬入、搬出上述各處理室的機器手113。搬運系 統112内部為了盡量抑制因大氣混入而在半導體晶圓：A 表面形成自然氧化膜，保持於氮等惰性氣體氣氛。此外， 搬運系統112㈣為了盡量抑制水分附著於半導體晶圓以 表面，保持於ppb(十億分之一）水準的超低水分氣氛。搬入 氧化膜形成裝置1〇〇的半導體晶圓1A透過機器手ιΐ3，先 以1片或2片單位搬到氧化膜形成室丨〇7。 圖11(a)為顯示氧化膜形成室1〇7具體結構一例的概略 平面圖，圖11(b)為沿圖ll(a)之B_B，線的截面圖。 此氧化膜形成室107具備以多重壁石英管構成之室 no,在其上部及下部設置加熱半導體晶圓_ia的加埶^ 121a、121b。室120内部收容圓盤狀均熱環122，該圓盤 均熱環122係使由此加熱器121a、12lb供應之熱均句分 散到半導體晶圓1A全面，在其上部裝載水平保持半導二 晶圓1A的基座123。均熱環122以石英或si(：(碳化矽 n n I I I I I I — II! — - = 丁 I-----I 1 I— (請先閲讀背面之注意事項再填寫本頁) -36- 577128 A7 _____B7 五、發明説明（34 ) 耐熱材料構成，為由室120壁面延伸的支持臂124所支持。 均熱環122附近設置熱電偶125，該熱電偶125係測量保 持於基座123的半導體晶圓1A溫度。半導體晶圓ία的加 熱除了加熱器12 1 a、12 1 b的加熱方式之外，也可以採用例 如圖12所示之類的燈13 0加熱方式。 室120壁面一部分連接將水、氧及淨化氣體導入室12〇 内的氣體導入管126 —端。此氣體導入管126他端連接於 後述的觸媒方式水分生成裝置。氣體導入管126附近設置 具備多數貫通孔127的隔壁128，導入室120内的氣體通 過此隔壁128之貫通孔127而均勻遍及室12〇内。室120 壁面另外一部分連接排出導入室120内的上述氣體的排氣 管129 —端。 圖13及圖14為顯示連接於上述室120之觸媒方式水分 生成裝置的概略圖。此水分生成裝置140具備以耐熱耐蝕 性合金（例如以商品名「哈斯特洛伊（Hastelloy)」而聞名的 鎳合金等）構成的反應器141，在其内部收容由Pt(鉑）、 Ni(鎳）或Pd(鈀）等觸媒金屬構成的線圈142和加熱此線圈 142的加熱器143。 經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 由氫及氧構成的製程氣體和由氮或Ar(氬）等惰性氣體構 成的淨化氣體從儲氣槽144a、144b、144c通·過配管145導 入上述反應器141。配管145中途設置調節氣體量的質流 控制器（Mass Flow Controller) 146a、146b、146c 和開關氣 體流路的開關閥147a、147b、147c，以這些精密控制導入 反應器14 1内的氣體量及成分比。 z -37- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公^一 577128 A7 B7 五、發明説明（ 35 經濟部中央標準局員工消費合作社印製 導入反應益14 1内的製私氣體（風及氧）接觸加熱到3 5 〇 到450°C程度的線獨142而被激發，從氫分子生.成氫基（H2 —2 H + )，從氧分子生成氧基（〇2— 2 0*)。這些2種基化學 上極為活性，所以迅速反應而生成水（2 H* + 0*— H2〇)。此 水在連接部14 8内和氧混合而被稀釋成低濃度，通過前述 氣體導入管U6而導入氧化膜形成室1〇7之室1$0。 如上述的觸媒方式水分生成裝置14〇可高精度控制參與 水生成之氫和氧量，所以可從ppt(萬億分之一）以下的超低 濃度到幾十。/〇程度的高濃度廣大範圍且高精度地控制和氧 共同導入氧化膜形成室107之室120的水濃度。此外，由 於將製程氣體導入反應器141就瞬間生成水，所以可以即 時（real-time)得到所希望的水分濃度。因此，可將氫和氧同 時導入反應器14 1内，無需如同採用燃燒方式的習知水分 生成系統一樣，在導入氫之前導入氧。又，反應器丨4 1内 的觸媒金屬若為可使氫或氧基團化的，則也可以使用前述 金屬以外的材料。此外，觸媒金屬除了加工成線圈狀使用 <外’也可以例如加工成中空管或細的纖維過濾器等而在 其内部通過製程氣體。 從一面參照圖15，一面說明使用上述氧化膜形成裝置 1 〇〇的形成閘氧化膜順序一例。 首先’開放氧化膜形成室1〇7之室120，一面將淨化氣 骹（氮）導入其内部，一面將半導體晶圓1A裝在基座US 上。將半導體晶圓1A搬入室12〇之後到裝在基座123上 的時間為55秒。其後，封閉室12〇，接著導入淨化氣體3〇 38-
(請先閲讀背面之注意事項再填寫本頁) 訂 #1. 577128 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（36) 秒，充分進行室120内的氣體交換。基座123先以加熱器 121a、121b加熱，以便迅速加熱半導體晶圓1A。半導體 晶圓1A的加熱溫度定為8〇〇到9〇(Γ(：的範圍内，例如85〇 °C。晶圓溫度在8001以下，則閘氧化膜品質降低。另一 万面，在900。(：以上，則容易發生晶圓的表面龜裂。 其次，導入氧和氫15秒到水分生成裝置14〇之反應器 141’藉由將生成的水和氧共同導入室12〇内而使半導體晶 圓1A表面氧化5分鐘，形成膜厚5 nm以下，例如* 的閘氧化膜14(圖16)。 將氧和氫導入反應器之際，不要比氧先導入氫。比 氧先導入氫，未反應的氫就流入高溫的室12〇内，很危險。 另一方面，比氫先導入氧，此氧就流入室12〇内，在等待 中的半導體晶圓1A表面形成低品質的氧化膜（初期氧化 膜 >。因此，氫和氧同時導入或考慮作業安全性而以比氧稍 晚的定時（0到5秒以内）導入。如此一來，就可將不希望形 成於半導體晶圓1A表面的初期氧化膜膜厚抑制在最小限 度。 圖17為顯示水分濃度對於氧化膜成長速度之相關性的 圖表，橫軸顯示氧化時間，縱軸顯示氧化膜厚。如圖示， $化膜成長速度於水分濃度為0(乾氧化）時最慢，隨著水分 濃度變高而變快。因此，為了再現性良好且以均勾膜厚形 成膜厚5 nm程度或此以下的極薄問氧化膜，降低水分濃度 且延遲氧化膜成長速度，以穩定的氧化條件進行成膜有效。 圖Μ為顯示水分濃度對於以半導體基板、閘氧化膜及閘 (請先閱讀背面之注意事項再填寫本頁) 訂 f -39- 577128 A7 B7 五、發明説明（37 ) 極構成之MOS二極體之氧化膜初期耐壓之相關性的圖 表，橫軸顯示施加於Μ 0 S二極體一方電極（閘極）的電签， 縱軸顯示閘氧化膜中的缺陷密度。此處，為了使水分濃度 的影響表面化，使用了 MOS二極體，該MOS二極體係以 (1)氧化溫度=850°C、水分濃度=0、（2)氧化溫度=850°C、 水分濃度=0.8%、（3)使用立式擴散爐、氧化溫度=800°C、 水分濃度=40%的條件形成膜·厚=9 nm、面積=0. 1 9 cm2之閘 氧化膜。如圖示，以水分濃度=0· 8%的低水分條件形成的 閘氧化膜比以水分濃度=〇(乾氧化）形成的閘氧化膜及以水 分濃度=40%的高水分條件形成的閘氧化膜之任何一方都 顯示良好的初期耐壓。 圖19為顯示使恆定電流（Is)流到上述MOS二極體之電極 間時水分濃度對於電壓變化量之相關性的圖表。如圖示， 使用以水分濃度=〇(乾氧化）形成的閘氧化膜的MOS二極體 因起因於氧化膜中的缺陷密度高而電壓變化量大。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖20顯示使用上述氧化膜形成裝置1 00而形成的閘氧化 膜之晶圓面内之膜厚分佈。砵處，就將晶圓溫度設定於850 °C、以水分濃度=〇 · 8 %氧化2分3 0秒的情況加以顯示。如 圖示，膜厚最大值=2.88 1 nm、最小值=2.8 14 nm，得到膜 厚偏差± 1.1 8%此一良好的面内均勻性。 · 由以上得到下結構：導入氧化膜形成室107之室120之 水的較佳濃度（水/水+氧）若是以比以乾氧化（水分濃度=0) 形成時可得到優良初期耐壓的濃度為下限，到採用習知燃 燒方式時為上限的40%程度的範圍内即可，特別是要以均 -40- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 577128 A7 __________ B7 ____ 五、發明説明（38 ) 句膜厚再現性良好且可得到高品質搬地形成膜厚5 nm程 度或此以下的極薄閘氧化膜，將水的濃度定為0.5%到5% 的範圍内較佳。 圖2 1顯示以熱氧化得到的閘氧化膜成分明細，圖之右侧 圖表為以上述本實施形態方法形成的膜厚4 nm閘氧化 膜’中央圖表為以利用燃燒方式的習知方法形成的膜厚4 nm閘氧化膜，左侧圖表為以相同習知方法形成的膜厚9 nm 閘氧化膜。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如圖示，本實施形態採用洗滌一氧化一貫處理系統，盡 量避免從預洗滌到形成氧化膜之間和氣氛中的氧接觸的結 果’可從習知方法的〇. 7 nm(總膜厚的17· 5%)到〇. 3 nm(總 膜厚的7.5%)弄薄在形成在氧化膜形成裝置内的可控制氧 化膜之前所形成的此自然氧化膜膜厚。此外，採用觸媒之 水分生成方式，謀求氧化種立即導入氧化膜形成裝置内的 結果’在形成作為目的的本來氧化膜之前，可從習知方法 的0.8 nm(總膜厚的2〇%)到0 3 nm(總膜厚的7.5%)弄薄因 和氧化種中的氧接觸而不希望形成的初期氧化膜膜厚。此 結果’可形成作為目的的本來可控制氧化膜膜厚8 5 %的高 品質極閘化膜。再者，如前所述，謀求氧化種的水分濃度 最佳化，降低氧化膜成長速度且以穩定的氧化條件進行成 膜的結果，可以均勻膜厚再現性良好地形成高品質的極薄 閘氧化膜。 其次，簡單說明形成上述閘氧化膜以後的CMOS製程。 如前述圖14所示，形成閘氧化膜14完畢後，先導入淨 -41 - 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公董） 577128 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（39 化氣體2分20秒到氧化膜形成室ι〇7之 〜主120，排出留在 室120内的氧化種。接著，從基座123以55秒卸 晶圓1A，從室120搬出。 缸 其次，將半導體晶圓1A搬到前述圖9所示的氧化氮膜 形成1： 108，藉由在N〇(氧化氮）或比〇(一氧化二氮）氣氛 中熱處理半導體晶圓i A，使氮與閘氧化膜14和半導體基 板1的界面分離。 問氧化膜I4薄到5 nm程度，起因於和半導體基板i的 熱膨脹係數差而在兩者界面產生的變形就表面化，引起熱 載子的發生。由於與和半導體基板i的界面分離之氮會緩 和此變化，所以上述氧化氮處理可提高極薄閘氧化膜14 的可罪性。又，使用N2〇進行氧化氮處理時，因N2〇分解 而產生之氧的氧化也進行，所以閘氧化膜14膜厚變厚丨 程度。這種情況，藉由在氧化膜形成室1〇7形成膜厚3 nm 的閘氧化膜後進行氧化氮處理，可將閘氧化膜厚設定成4 nm。另一方面，使用N〇時，幾乎沒有因氧化氮處理而閘 氧化膜變厚的情況。 其次’將氧化氮處理完畢的半導體晶圓1A在冷卻台1〇9 冷卻到室溫之後，通過裝卸器丨1〇而搬出氧化膜形成裝置 100外邵’搬到沉積閘極用導電膜的CVD裝置（未圖示）。 當時’將此CVD裝置連接於氧化膜形成裝置100後段，藉 由連續一貫處理從形成閘氧化膜到沉積閘極用導電膜，可 有效防止閘氧化膜14的污染。 其次’如圖22所示，在閘氧化膜14上部形成閘長0.25 μηι 42- (請先閲讀背面之注意事項再填寫本頁) *11 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） 經濟部中央標準局員工消費合作社印製 577128 五、發明説明（40 ) 的閘極15。閘極15係名主道赠甘t ^ ^ #、在+導組基板1上以CVD法依次沉 和艇厗150 nm的η型多曰功睹 _ ^ 曰 土夕阳矽膜、膜厚ISOurn的非摻雜多 阳石夕膜後，以將光阻劑作幺 圖案而形成。 ^為以的乾式㈣將這些膜形成 其'人，如圖23所示，在P通道型MOSFET形成區域從 垂直方向及斜方向離子植入p型雜質，例如b(硼），在閘 極14兩侧（η型井10形成P_型半導區域16及p型半導體 區域⑴此外’在n通道型M〇SFET形成區域從垂直方向 及斜万向離子植入n型雜質，例如p(磷)，在閘極Μ兩侧 型井11形成卜型半導體區域18&n型半導體區域19。 其次，如圖24所示，非等向性蚀刻在半導體基板1上以 CVD法沉積的氧化矽膜而在閘極14侧壁形成厚度ο·。_ 私度的侧壁間隙壁2G。此時，除去p型半導體區域上 邵的閘氧化膜14 A η型半導體區域19上部的閘氧化膜 \4。接著，在ρ通道型M〇SFET形成區域離子植入ρ型雜 ^例如Β(硼）’在閘極14兩側之η型井1〇形成ρ +型半 導體區域21。此外，在η通道型MOSFET形成區域離子植 入η型雜質，例如ρ(磷），在閘極14兩側之ρ型井"形成 η +型半導體區域22。 +其次，如圖25所示，在ρ通道型m〇SFET之閘極14、 P型半導體區域21(源極區域、汲極區域）、η通道型 i^OSFET I閘極14、η +型半導體區域22(源極區域、沒極 區域）心各表面形成丁iSi2(矽化鈦）層23°TiSi2層23係熱處 理在半導體基板！上以濺鍍（sputterin幻法沉積的鈦膜而使 -43- 表紙張尺度適用中國國家標準（CNS ) M規格（21G><297公產
、1Τ (請先閲讀背面之注意事項再填寫本頁) -^—-1— —ϋ · 577128 A7 B7 經濟部中央標準局員工消費合作，#印製 五、發明説明（ 其=半導體基板丨及閘極14反應後，以蝕刻除去未反應的 鈥膜而形成。藉由以上製程，p通道型友n 通道型MISFET(Qn)完成。 其後’如圖26所示，在氧化矽膜24形成連接孔25到 Μ，該氧化秒膜24係在半導體基板1上以電漿cvd法沉 積接著藉由將在氧化矽膜24上以濺鍍法沉積的鋁合金膜 形成圖案而形成配線29到31，本實施形態之CM〇s製程 大致完畢。 (半導if製程B) 炫用圖27到圖32說明本實施形態之MOSFET製造方法 (LOCOS隔離製程）。本製程使用習知型之隔離取代淺渠溝 隔離（Shallow Trench Isolation)。這種情況，關於細微化雖 然有限’但有可照樣引用以往的製程的優點。半導體製程 1之STI或SGI(淺漕隔離）、本實施例之LOCOS隔離只要 Μ 0 S F E T和其他電晶體不共有源極或沒極，原則上都以隔 離區域包圍其周圍。 首先’如圖27所示，熱處理半導體基板1而在其主面形 成膜厚10 inn程度的薄氧化矽膜2(熱氧化製程Β1)後，在 此氧化梦膜2上以CVD法沉積膜厚100 nm程度的氮化矽 膜3。其次，如圖28所示，在氮化矽膜3上形成將元件分 離區域開孔的光阻劑4，以此光阻劑4為罩幕而將氮化矽 膜3形成_案。 其’入’除去光阻劑4後，如圖2 9所示’藉由熱處理半導 體基板1，在元件分離區域形成場氧化膜40(熱氧化製程 44 本紙張尺度適用中國國家標準（CNS) A4規格（210x297公釐） - - - — I- 1_ I m 1 I -1 - I 11 I (請先閲讀背面之注意事項再填寫本頁) .計 577128 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（42 ) B2)。 其次，以使用熱磷酸的濕式蝕刻除去氮化碎膜3，使半 導體基板1表面以濕式洗滌清潔化後，在半導體基板丨之 活性區域表面以和前述實施形態1同樣的方法形成膜厚5 nm以下的極薄閘氧化膜14(熱氧化製程B3)(圖32)。 膜厚5 nm以下的極薄閘氧化膜也可以在如圖3 〇所示的 整批式直立氧化膜形成裝置.150(氧化裝置3 ;直立整批氧 化爐）安裝如前述的觸媒方式水分生成裝置14〇而形成。圖 3 1顯示使用此直立氧化膜形成裝置150的形成閘氧化膜順 序一例。這種情況的順序和圖15大致同樣，但晶圓的裝及 卸有一些時間上的不同。此外，其他也有說明般地，這種 情況一般成為熱壁方式，所以實際上不氧化程度的少量氧 氣添加於淨化氣體比較重要。 其後，以和前述實施形態1同樣的方法在半導體基板1 主面上形成MOSFET。 (關於氧化製程等之共同事項） 以下’說明與本案所揭示之各半導體製程共同可適用的 處理裝置及處理製程詳情。 如前所述，圖9為用於形成閘氧化膜之單片式氧化膜形 成裝置（多室方式）的概略圖。此氧化膜形成裝置1〇〇連接 於洗條裝置1 0 1後段，該洗；：條裝置1 〇 1係在形成閘氧化膜 之前，以濕式洗滌方式（也可以是乾式方式）除去半導體晶 圓1A表面之氧化膜（一般為表面膜）。藉由採用這種、洗滌一 氧化一貫處理系統，可不使在洗滌裝置101内交付洗滌處 -45- 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁j 售 577128 經濟部中央標準局員工消費合作社印製 五、發明説明（43 ) 理的半導體晶圓丨A接觸大氣（不希 ^ ^ ^ ^ , 孔W布望的氧化性氣氛等及其 == 的氣氛：般)且在短時間搬到氧化膜形 戶斤以在除去氧化膜之後到形成閘氧化膜之間 可盡置抑制在半導體晶圓1A表面形成自然氧化膜。 乾燥處理結束的半導體晶圓1A通過缓衝區1〇6，立即搬 到氧化膜形成裝置100。 此氧化膜形成裝置⑽以多室方式構成，該多室方式例 如具備氧化膜形成室107、氧化氮膜形成室108、冷卻台 109、裝卸器11〇等，裝置中央的搬運系統⑴具備將半導 體晶圓iA搬入 '搬出上述各處理室的機器手113。搬運系 統Π2内部為了盡量抑制因大氣混入而在半導體晶圓ia 表面形成自然氧化膜，保持於氮等惰性氣體氣氛（也可以成 為真空，但以惰性氣體等成為正壓，則有防止來自外部及 各處理室的不希望氣體混合的效果）。此外，搬運系統ιΐ2 内邵為了盡量抑制水分附著於半導體晶圓1A表面，保持 於ppb水準的超低水分氣氛（一般良好配備的真空系統的 除氣中所含的水分為幾ppm以下）。搬入氧化膜形成裝置 1〇〇的半導體晶圓1A透過機器手113，先以1片或2片單 位（一般提起單片時，指i片或2片單位，但指定i片單位 或2片單位時，分別指單片、2片）搬到氧化膜形成室ι〇7。 如則所述，圖ll(a)為顯示氧化膜形成室1〇7(圖9之單片 裝置）具體結構一例的概略平面圖，圖丨1(b)為沿著圖丨1(a) < B-B’線的截面圖（氧化裝置1 ;熱壁式單片氧化壁）。 此氧化膜形成室107具備以多重壁石英管構成之室 -46 - (請先閲讀背面之注意事項再填寫本頁) ί I 1_11 ·
*1T 尽...氏倀尺度通用中國國家榡準（CNS ) A4規格（210X297公釐 577128 經濟部中央標準局員工消費合作社印裝 A7 —---—--- - B7 五、發明説明（44) 120’在丨上部及下部設置加熱半導體晶目以的加熱 l^la 121b(熱壁式的情況）。室12()内部收容圓盤狀均熱 環122，該圓盤狀均熱環122係使由此加熱器12^、_ 供應之熱均勻分散到半導體晶圓1A全面，在其上部裝載 水平保持半導體晶圓1A(關於垂直重力，具有以下效果： 藉由大致水平配置晶圓表面，可排除混合氣體濃度分佈影 響。此在300 φ晶圓等大口徑化特別重用）的基座123。均 熱環122以石英或Sic(碳化矽）等耐熱材料構成，為由室 120 土面延伸的支持臂124所支持。均熱環us附近設置 熱電偶125，該熱電偶125係測量保持於基座123的半導 體晶圓1A溫度。半導體晶圓1A的加熱除了加熱器i2；u、 121b的加熱方式之外，也可以採用例如圖12(氧化裝置2 ; 燈加熱式單片氧化爐）所示之類的燈丨3 〇加熱方式。這種情 況’可將晶圓放在預定位置之後開始燈加熱，一關燈，晶 圓表面溫度會急速下降，所以在熱壁情況等可減低到可幾 乎典視插入及抽出時所形成的初期氧化膜等。又，有燈添 加水分時，不僅水分導入部，而且氧化爐本身也預熱到攝 氏140度程度，防止結露有效。 室120壁面一部分連接將水、氧及淨化氣體導入室ι2〇 内的氣體導入管126 —端。此氣體導入管126他端連接於 後述的觸媒方式水分生成裝置。氣體導入管126附近設置 具備多數貫通孔127的隔壁128，導入室120内的氣體通 過此隔壁128之貫通孔127而均勻遍及室120内。室120 壁面另外一部分連接排出導入室12〇内的上述氣體的排氣 -47- 本紙張尺度適用中國國家標準（（^)八视^(210父297公羞） 0------、玎------»· (請先閲讀背面之注意事項再填寫本頁} 577128 Α7 Β7 五、發明説明（45 ) 鲁129 —端。 如如所述’圖13及圖14為顯示連接於上述室ι2〇之觸 媒方式水分生成裝置的概略圖。此水分生成裝置14〇具備 以耐熱耐姓性合金（例如以商品名「哈斯特洛伊 (Hastelloy)」而聞名的鎳合金等）構成的反應器i4i，在其 内邵收容由Pt(鉑）、Ni(鎳）或Pd(鈀）等觸媒金屬構成的線 圈142和加熱此線圈ι42的加熱器ι43。 由氫及氧構成的製程氣體和由氮或Ar(氬）等惰性氣體構 成的淨化氣體從儲氣槽144a、144b、144c通過配管145導 入上述反應器14 1。配管丨45中途設置調節氣體量的質流 控制器146a、146b、146c和開關氣體流路的開關閥147a、 147b、147c，以這些精密控制導入反應器141内的氣體量 及成分比。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 導入反應器141内的製程氣體（氫及氧）接觸加熱到35〇 到450°C程度（例如在常壓下，在充分的氧存在下有4%以 上的氫濃度會發生氫爆炸性的燃燒，所以考慮量產裝置的 安全，認為最好將富氧的氫氧混合氣體導入反應器，以免 氫殘留）的線圈142而被激發，從氫分子生成氫基2 Η)’從氧分子生成氧基（〇2~> 2 0 )。這些2種基化學上極 為活性，所以迅速反應而生成水（2 FT+ 0*—·Η2〇)。此水在 連接邵148内和氧混合而被稀釋成低濃度，通過前述氣體 導入管I26而導入氧化膜形成室107之室12〇。這種情況， 也可以用氬稀釋，以取代氧。即，就供應給氧化爐的氣氛 而言，為水分1%、氬99%。 -48- 本紙張尺度適用中國國家標準（CNS )八4規格（210Χ297公釐） 577128 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（46 如上述的觸媒方式水分生成裝置140可高精度控制參與 水生成之氫和氧量，所以可從ppt以下的超低濃度到幾十 % ‘度的咼濃度廣大範圍且高精度地控制和氧共同導入氧 化膜形成室107之室120的水濃度。此外，由於將製程氣 fg:導入反應器14 1就瞬間生成水，所以可以即時（reai_time) 得到所希望的水分濃度。因此，可將氫和氧同時導入反應 器141内，（一般情況為了安全會提前一些導入氧），無需 如同採用燃燒方式的習知水分生成系統一樣，在導入氫之 如導入氧。又，反應器141内的觸媒金屬若為可使氫或氧 基團化的，則也可以使用前述金屬以外的材料。此外，觸 媒金屬除了加工成線圈狀使用之外，也可以例如加工成中 空管或細的纖維過濾器等而在其内部通過製程氣體。 在圖14中，水分產生爐140、氫感測器、過濾器、稀釋 部、淨化氣體或稀釋氣體供應部及氧化爐連接部等了防止 結露’被調溫或加熱到成為攝氏丨4〇度程度。此處，氣感 測器係檢測未被合成而殘留之氫的感測器。此外，過遽器 係萬一在氧化爐侧發生氫燃燒等時，為了不將此燃燒傳到 合成爐侧，作為一種隔板（orifice)起作用般地所插入的濾氣 器。淨化氣體 '稀釋氣體、水分都預熱到不結露程度的溫 度（一般攝氏100度以上200度以下程度）·而供應給氧化 爐，但在（稀釋氣體也先預熱後和所合成的水分混合）如圖 12的燈加熱爐，爐體本身或被處理晶圓本身的預熱也要考 慮。這種情況，也可以利用淨化氣體預熱氧化爐内的晶圓。 燈加熱爐的情況，特別是對防止晶圓導入部結露的預熱機 ---------# 卞玎— ·· (請先閲讀背面之注意事項再填寫本頁} -49- 577128 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明（47 ) 構也要加以注意。任一情況都先加熱或調溫到攝氏14 〇度 程度’比較有效。 一般將預定氣氛氣體以一定流量供應給氧化處理部，一 面經常以新的氣氛氣體補充所消耗的成分，一面以穩定狀 態進行氧化製程。 兹一面參照圖15，一面更進一步說明使用上述氧化膜形 成裝置100(圖9)的形成閘氧北膜順序一例。 首先，開放氧化膜形成室107(圖9)之室120(圖11)，一 面將淨化氣體（氮）導入其内部（也可以如圖15所示，為防 止晶圓熱蝕刻等表面龜裂而將少許氧等加入淨化氣體），一 面將半導體晶圓1A裝在基座123上。將半導體晶圓ία搬 入室1 20之後到裝在基座1 23上的時間為55秒。其後，封 閉室120，接著導入淨化氣體3〇秒，充分進行室丨2〇内的 氣體父換。基座123先以加熱器12 1 a、12 1 b加熱，以便迅 速加熱半導體晶圓i^半導體晶圓1八的加熱溫度定為8〇〇 到90(TC的範圍内，例如85(rc。晶圓溫度在8〇〇t：以下， 則閘氧化膜品質降低。另一方面，在9〇(rc以上，則容易 發生晶圓的表面龜裂。 將氧和氫導入反應器141之際，不要比氧先導入氫。比 氧先導入氫，未反應的氫就流入高溫的室12〇内，很危險。 另一方面，比&先導入氧，此氧就流入室12〇 $ ,在等待 中的半導體晶圓表面形成低品質的氧化膜（初期氧化 膜)。因此，氫和氧同時導入或考慮作業安全性而以比氧稍 晚的定時(。到5秒以内)導入。如此—來，就可將不希望形 -50- 本紙張尺度適用中國國家標準（CNS ) A4規格（ϋχ297公楚）-------— (請先閲讀背面之注意事項再填寫本頁)
577128 A7 五、發明説明（48) $於半導體晶圓1A表面的初期氧化膜膜厚抑制在最小限 氧=nm二(同樣地當然對於這以上厚度之閘及其他 月吴也一疋％度有效）的極薄閘氧化膜也可以在 式氧化膜形成裝置（氧化爐…）安裝如圖33⑽ =4,虱氣燃燒法式或氫燃燒法式氧化爐)所示的燃燒方 式水分生成裝置160而形成 ，種清況’以7jc分生成裝置！ 6Q使含有比較高濃度之水 的氧化種產生後’藉由將氧加人此氧化種而得到低水分濃 度之氧化種。A時，要先將閥（Vvent)設定在開，將閥 (Vprc^cess)設定在關，到水分濃度降低到所希望的濃度為止 不將氧化種送到氧化膜形成裝置。而且，水分濃度充分降 低之後，將閥（Went)切換到關，將閥（Vpr〇cess)切換到開， 將氧化種送到氧化膜形成裝置。 在氧化膜形成裝置正前面有閥等起塵源或因設置閥而產 生死空間等，上述方式比前述觸媒方式也有不利之點，但 可貫現氧化種的低水分濃度化及抑制初期氧化膜。 (半導體製程C) 經濟部中央標準局員工消.費合作社印製 本發明之氧化膜形成方法在以下的情況也可以適用：如 圖34所示之以5 nm以下的薄膜厚形成具有浮置閥44和控 制閘42的快閃記憶體之隧道氧化膜43 (熱氧化製程C1)或 第二閘氧化膜44(熱氧化製程C2)。 ’ (半導體製程D) 此外’本發明之氧化膜形成方法在以下的情況也可以適 -51 本紙張尺度適用中國國家標準（CNS ) Μ規格（21〇X297公釐 577128 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（49) 用·例如將記憶LSI和邏輯LSI混裝於同一半導體晶片上 的LSI，在同一半導體晶片上形成膜厚不同的2種以上閘 氧化<膜。這種情況，當然可將膜厚5nm以下的薄閘氧化膜 (熱氧化製程D1)和5 nm以上的比較厚閘氧化膜（熱氧化製 % D2)都用本發明之方法形成，但也可以用本發明方法形 成膜厚薄的閘氧化膜，用習知方法形成厚的閘氧化膜。 (本案之各種氧化法之適用.性） 關於以上所示之本案所示之觸媒水分生成熱氧化法、低 =分氧化法（包含一部分氫燃燒法式）及習知氫燃燒法式之 南水分氧化之適用性，歸納如下。 即’就適用觸媒水分生，成熱氧化法、低水分氧化法而最 有效果的製程而言，可舉氧化製程A3、B3、ci、C2、⑴ 等（第一類）。 雖然也可以適用習知氫燃燒法式之高水分氧化，但就適 用觸媒水刀生成熱乳化法、低水分氧化法 而言，可舉氧化製程A1、A2、B1、B2、D2H=^ 一特別是在氫燃燒法式之氧化爐和觸媒方式之氧化爐混在 一起的生產線方面，氧化膜因性質、厚度等而混用兩方法 也有實用價值。 - (本案之各種氧化裝置之適用性） 關於以上所示之本案所示之各種氧化裝置之適用性，歸 納如下。本案所示之氧化裝置i至“基本上哪個都可適用 於上述第一類及第二類的氧化製程。然而，因多室等而要 做精密氣氛控制時，最好利用氧化裝置丨或2。 -52- 本紙張尺度適用中國國家樣準（CNS ) M規格（2丨㈣97公羞 (請先閱讀背面之注意事項再填寫本頁)
五、發明説明（ -Π ’關於各氧化處理裝置氧化時的運轉壓力，-般在 吊〇〇托到900托）下進行，但也可以在減壓下進行1、丄 =情況^了容易低設^氧化速度之外，也有 ^ 炸可能性等的附加效果。 氏辽爆 此外，也可以進行高壓氧化。這種情況有以下 以比較低的溫度實現高的氧化速度。 一可 (關於揭示之注意點） ， 以上，將由本發明者完成的發明根據其實施形態加以具 體說明.，但丰發明並不限於前述實施形態，當然可在不脫 離其要旨的範圍做各種變更。 6 ·產業上利用可能性 茲簡單說明在本案所揭示之發明中由具代表性者得 效果如下： ' 根據本發明，由於可以均勾膜厚再現性良好地形成膜厚 5 nm以下且高品質的極薄閘氧化膜，所以可使具有閘長 〇·25 μπι或此以下的細微MOSFET之半導體積體電路裝置 的可靠性、製造良率提高。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -53- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

Claims (1)

  1. 577128 第090114046號專利申請案 中文申請專利範圍替換本(92年11月） A8 B8 C8 D8
    日修正^ 六、申請專利範圍 1. 一種半導體積體電路裝置之製造方法，其包含 以下之製程： (a) 在水分合成部中，以第一溫度使用觸媒由 氧與氫合成水分之製程； (b) 將合成之上述水分保持於氣體狀態下移送 至單片式氧化處理部.之製程；及 (c) 於上述氧化處理部中，在含有移送之上述 水分的溼式氧化氣體氣氛下，藉由將晶圓 之第一主面以燈加熱於較上述第一溫度為 高溫之第二溫度，而對設於上述第一主面 之矽部件施以熱氧化處理之製程； 於此，上述合成之水分移送而來時的上述氧化處理 部，係維持於較上述第二溫度為低，且不結露程度之 第三溫度。 2. 如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中在該氧化處理部中維持於上 述第三溫度之部份；，係包含水分導入部。 3. 如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中在該氧化處理部中維持於上 述第三溫度之部份，係包含晶圓導入部。 4. 如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中在該氧化處理部中維持於上 述第三溫度之部份，係包含氧化處理部之處理 室内部壁面。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 577128 Λ8 B8 C8 D8 六、申請專利範圍 5. 如申請專利範圍第1項之半举體積體電路裝置 之製造方法，其中該移送至上述氧化處理部之 水分，係在維持於較上述第二溫度為低，且不 結露程度之第四溫度之狀態下，再被導入上述 氧化處理部。 6. 如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中上述矽部件係第一閘極上部 者，該第一閘極係經由第一閘極絕緣膜設於上 述晶圓之上述第一主面上者。 7. 如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中第二溫度係700 °C以上。 8. 如申請專利範圍第7項之半導體積體電路裝置 之製造方法，其中第一溫度係500eC以下。 9. 如申請專利範圍第8項之半導體積體電路裝置 之製造方法，其中該第三及第四溫度係 l〇〇°C 至 2 00 〇C 0 10. 如申請專利範圍第4項之半導體積體電路裝置 之製造方法，其中該第二溫度係7〇〇°C以上。 11. 如申請專利範圍第 10項之半導體積體電路裝 置之製造方法，其中該第一溫度係500°C以下。 12. 如申請專利範圍第 11項之半導體積體電路裝 置之製造方法，其中該第三及第四溫度係 1〇〇 °C 至 2 00°c 。 13. 如申請專利範圍第12項之半導體積體電路裝 -2- 本紙張尺度適用中國國家標準(CNS> A4規格(210X297公釐） 577128 A BCD 六、申請專利範圍 置之製造方法，其中在該氧化處理部中維持於 上述第三溫度之部份，係包含水分導入部。 14. 如申請專利範圍第 13項之半導體積體電路裝 置之製造方法，其中在該氧化處理部中維持於 上述第三溫度之部份，係包含晶圓導入部。 15. 如申請專利範圍第 12項之半導體積體電路裝 置之製造方法，其中該移送至上述氧化處理部 之水分，係在維持於較上述第二溫度為低，且 ' 不結露程度之第三溫度之狀態下，再被導入上 述氧化處理部。 16. 如申請專利範圍第 15項之半導體積體電路裝 置之製造方法，其中上述矽部件係第一閘極上 部者，該第一閘極係經由第一閘極絕緣膜設於 上述晶圓之上述第一主面上者。 Π.如申請專利範圍第1項之半導體積體電路裝置 之製造方法，其中該矽部件係上述晶圓之上述 第一主面本身。 18.—種半導體積體電路裝置之製造方法，其包含 以下之製程： (a) 在水分合成部中，以第一溫度使用觸媒由 氧與氫合成水分之製程； (b) 將合成之上述水分在保持於氣體狀態下， 移送至設於單片式氧化處理部内之處理室 内之製程，且該處理室内係被維持於較上 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 577128 Λ8 B8 C8 D8 、申請專利範圍 述第一溫度為低之不致結露程度之第三溫 度；及 (C)在上述氧化處理部中，在含有移送之上述 水分的溼式氧化氣體氣氛下，藉由將收容 於上述處理室内之晶圓的第一主面，以燈 加熱於較上述第一溫度為高溫之第二溫 度，而對設於上述第一主面之矽部件施以 熱氧化處理之製程。 19. 如申請專利範圍第18項之半導體積體電路裝 置之製造方法，其中在該處理室中維持於上述 第三溫度之部份，係包含水分導入部。 20. 如申請專利範圍第18項之半導體積體電路裝 置之製造方法，其中在該處理室中維持於上述 第三溫度之部份，係包含晶圓導入部。 21. 如申請專利範圍第18項之半導體積體電路裝 置之製造方法，其中在該處理室中維持於上述 第三溫度之部份，係包含氧化處理部之處理室 内部壁面。 22. 如申請專利範圍第 18項之半導體積體電路裝 置之製造方法，其中該移送至土述處理室之水 分，係在維持於較上述第二溫度為低，且不結 露程度之第四溫度之狀態下，再被導入上述處 理室。 23. 如申請專利範圍第 18項之半導體積體電路裝 本紙張尺度適用中固國家櫟準<CNS) A4規格(21〇x 297公釐) 577128 A8 Π8 C8 D8 六、申請專利範園 置之製造方法，其中上述矽部件係第一閘極上 部者，該第一閘極係經由第一閘極絕緣膜設於 上述晶圓之上述第一主面上者。 24. 如申請專利範圍第 18項之半導體積體電路裝 置之製造方法，其中第二溫度係700t以上。 25. 如申請專利範圍第 24項之半導體積體電路裝 置之製造方法，其中第一溫度係500t以下。 26. 如申請專利範圍第 25項之半導體積體電路裝 置之製造方法，其中該第三及第四溫度係 1〇〇 °C 至 2 00 °C 。 27. 如申請專利範圍第 21項之半導體積體電路裝 置之製造方法，其中該第二溫度係700°C以上。 28. 如申請專利範圍第 27項之半導體積體電路裝 置之製造方法，其中該第一溫度係500°C以下。 29. 如申請車利範圍第 28項之半導體積體電路裝 置之製造方法，其中該第三及第四溫度係 1〇〇 °C 至 2 00°C 。 30. 如_請車利範圍第 28項之半導體積體電路裝 置之製造方法，其中在該處理室中維持於上述 第三溫度之部份，係包含水分導入部。 31. 如申請牟利範圍第 30項之半導體積體電路裝 置之製造方法，其中在該處理室中維待於上述 第三溫度之部份，係包含晶圆導入部。 32. 如申請專利範圍第 29項之半導體積體電路裝 -5 - 本紙張尺度適用辛國國家橾準(CNS) A4規格(210 X 297公釐) 577128 A8 B8 C8 D8 六、申請專利範園 之水 不結 述處 路裝 極上 設於 路裝 之上 置之製造方法，其中該移送至上述處理室 分，係在維持於較上述第二溫度為低，且 露程度之第三溫度之狀態下，再被導入上 理室。 — 33. 如申請專利範圍第 32項之半導體積體電 置之製造方法，其中上述矽部件係第一閘 部者，該第一閘極係經由第一閘極絕緣膜 上述晶圓之上述第一主面上者。 34. 如申請專利範圍第 18項之半導體積體電 置之製造方法，其中該矽部件係上述晶圓 述第一主面本身。 •6- 本紙張尺度遴用中國國家標準(CNS) A4規格(210 X 297公釐>
TW090114046A 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device TW577128B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5078197 1997-03-05
PCT/JP1998/000892 WO1998039802A1 (en) 1997-03-05 1998-03-04 Method for manufacturing semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
TW577128B true TW577128B (en) 2004-02-21

Family

ID=12868380

Family Applications (11)

Application Number Title Priority Date Filing Date
TW096101926A TW200746302A (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW091102375A TWI227531B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW087102898A TW462093B (en) 1997-03-05 1998-02-27 Method for manufacturing semiconductor integrated circuit device having a thin insulative film
TW095107658A TWI278933B (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW094103535A TWI278932B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW093110289A TWI250583B (en) 1997-03-05 1998-02-27 Manufacturing method for semiconductor integrated circuit device
TW089119829A TW471068B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device with insulation film
TW091102374A TWI227530B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW091102373A TWI233164B (en) 1997-03-05 1998-02-27 Method of making semiconductor integrated circuit device
TW090114047A TW577129B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW090114046A TW577128B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device

Family Applications Before (10)

Application Number Title Priority Date Filing Date
TW096101926A TW200746302A (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW091102375A TWI227531B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW087102898A TW462093B (en) 1997-03-05 1998-02-27 Method for manufacturing semiconductor integrated circuit device having a thin insulative film
TW095107658A TWI278933B (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW094103535A TWI278932B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW093110289A TWI250583B (en) 1997-03-05 1998-02-27 Manufacturing method for semiconductor integrated circuit device
TW089119829A TW471068B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device with insulation film
TW091102374A TWI227530B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW091102373A TWI233164B (en) 1997-03-05 1998-02-27 Method of making semiconductor integrated circuit device
TW090114047A TW577129B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device

Country Status (6)

Country Link
US (14) US6239041B1 (zh)
EP (1) EP0973191A4 (zh)
KR (5) KR100544260B1 (zh)
CN (8) CN1115720C (zh)
TW (11) TW200746302A (zh)
WO (1) WO1998039802A1 (zh)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200746302A (en) * 1997-03-05 2007-12-16 Hitachi Ltd Method of making semiconductor IC device
JPH10335652A (ja) * 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US7923383B2 (en) * 1998-05-21 2011-04-12 Tokyo Electron Limited Method and apparatus for treating a semi-conductor substrate
JP2001305368A (ja) * 2000-04-21 2001-10-31 Shin Etsu Chem Co Ltd 光導波路基板の製造方法
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
US6554002B2 (en) * 2001-02-21 2003-04-29 United Microelectronics Corp. Method for removing etching residues
US7049187B2 (en) 2001-03-12 2006-05-23 Renesas Technology Corp. Manufacturing method of polymetal gate electrode
CN100552956C (zh) 2001-03-12 2009-10-21 株式会社日立制作所 半导体集成电路器件和用于制造半导体集成电路器件的方法
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
US6764907B2 (en) * 2002-02-19 2004-07-20 Bart J. Van Zeghbroeck Method of fabricating self-aligned silicon carbide semiconductor devices
US7151048B1 (en) 2002-03-14 2006-12-19 Cypress Semiconductor Corporation Poly/silicide stack and method of forming the same
US6846516B2 (en) 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6858547B2 (en) 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US6887736B2 (en) * 2002-06-24 2005-05-03 Cermet, Inc. Method of forming a p-type group II-VI semiconductor crystal layer on a substrate
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US7189652B1 (en) * 2002-12-06 2007-03-13 Cypress Semiconductor Corporation Selective oxidation of gate stack
US20040198069A1 (en) 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US6844082B2 (en) * 2003-04-28 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gas distribution plate with anodized alumnium coating
JP3965167B2 (ja) 2003-07-04 2007-08-29 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US7371637B2 (en) * 2003-09-26 2008-05-13 Cypress Semiconductor Corporation Oxide-nitride stack gate dielectric
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20050284572A1 (en) * 2004-06-29 2005-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Heating system for load-lock chamber
US20070111372A1 (en) * 2004-07-20 2007-05-17 Cermet, Inc. Methods of forming a p-type group ii-vi semiconductor crystal layer on a substrate
US7303092B2 (en) * 2004-12-28 2007-12-04 Kimberly-Clark Worldwide, Inc. Wet wipe package
US20060266793A1 (en) * 2005-05-24 2006-11-30 Caterpillar Inc. Purging system having workpiece movement device
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US7723154B1 (en) 2005-10-19 2010-05-25 North Carolina State University Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
WO2007075464A1 (en) * 2005-12-16 2007-07-05 21St Century Structures, Llc Inorganic composite material and manufacturing process
GB2448251A (en) * 2005-12-16 2008-10-08 21St Century Structures Llc Inorganic composite building panel
DE102005061563A1 (de) * 2005-12-22 2007-07-19 Applied Materials Gmbh & Co. Kg Anlage zur Behandlung von Substraten und Verfahren
EP1801843B1 (de) * 2005-12-22 2013-07-03 Applied Materials GmbH & Co. KG Anlage und Verfahren zur Behandlung von Substraten
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
JP4620654B2 (ja) * 2006-12-25 2011-01-26 株式会社日立製作所 半導体集積回路装置の製造方法
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7951728B2 (en) * 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
JP2010087475A (ja) * 2008-09-03 2010-04-15 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び製造装置
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US8574676B2 (en) * 2008-11-21 2013-11-05 National University Corporation Nagaoka University Of Technology Substrate processing method
JP5346952B2 (ja) * 2008-11-21 2013-11-20 国立大学法人長岡技術科学大学 基板処理装置
DE102009003393A1 (de) * 2009-01-27 2010-07-29 Schott Solar Ag Verfahren zur Temperaturbehandlung von Halbleiterbauelementen
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5520552B2 (ja) * 2009-09-11 2014-06-11 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
CN102612736A (zh) * 2009-10-06 2012-07-25 瑞萨电子株式会社 半导体器件及其制造方法
TWI497854B (zh) * 2009-10-08 2015-08-21 Truelight Corp 氧化侷限式面射型雷射製作方法
WO2011070892A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8274081B2 (en) * 2010-03-22 2012-09-25 Micron Technology, Inc. Semiconductor constructions
US7829376B1 (en) 2010-04-07 2010-11-09 Lumenz, Inc. Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US8927363B2 (en) * 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
EA032058B1 (ru) * 2014-12-17 2019-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Способ термического окисления кремниевых пластин
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
JP6947914B2 (ja) * 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
CN108031836B (zh) * 2018-01-22 2019-12-03 北京大学 一种金属-金属氧化物纳米复合材料的制备方法
KR102160552B1 (ko) * 2018-02-28 2020-09-28 최영준 절연막 형성 방법 및 절연막 제조장치
CN108447770B (zh) * 2018-03-08 2020-07-28 清华大学 二氧化硅薄膜的制备方法
JP7278111B2 (ja) 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
CN111785612B (zh) * 2020-08-21 2022-05-17 中电晶华(天津)半导体材料有限公司 一种vdmos功率器件用二氧化硅层的制备方法
US11972942B2 (en) * 2021-09-23 2024-04-30 Texas Instruments Incorporated Gate oxide fabrication and system
EP4471831A1 (en) * 2022-01-24 2024-12-04 HPSP Co., Ltd. Insulation film manufacturing method of semiconductor process

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10975A (en) * 1854-05-30 Improvement in sewing-machines
US42344A (en) * 1864-04-19 Oeein h
US4315A (en) * 1845-12-16 Cylindrical type-setting
US19419A (en) * 1858-02-23 Cttlinaby ladle
US24870A (en) * 1859-07-26 Improvement in sewing-machines
US6853A (en) * 1849-11-06 Improvement in seed-planters
US9813A (en) * 1853-06-28 Refrigerator for cooling liquids
US3857927A (en) 1972-05-26 1974-12-31 Rockwell International Corp System and method including a catalyst bed for combining hydrogen and oxygen gases
US4139658A (en) * 1976-06-23 1979-02-13 Rca Corp. Process for manufacturing a radiation hardened oxide
US4119706A (en) 1976-10-12 1978-10-10 Engelhard Minerals & Chemicals Corporation Method of catalytically recombining radiolytic hydrogen and radiolytic oxygen
US4199706A (en) * 1977-09-02 1980-04-22 Zenith Radio Corporation Spring-loaded resistor terminal
US4139858A (en) 1977-12-12 1979-02-13 Rca Corporation Solar cell with a gallium nitride electrode
JPS553820A (en) 1978-06-22 1980-01-11 Agency Of Ind Science & Technol Oxide catalyst for catalytic combustion of hydrogen
JPS5541805A (en) 1978-09-18 1980-03-24 Tanaka Kikinzoku Kogyo Kk Platinum group oxidation catalyst and preparation thereof
JPS56126650A (en) * 1980-03-07 1981-10-03 Fuji Heavy Ind Ltd Air-fuel ratio controlling apparatus
JPS6234166Y2 (zh) * 1980-07-28 1987-09-01
JPS5749895A (en) 1980-09-10 1982-03-24 Hitachi Ltd Catalyst structure of recombiner
CA1141522A (en) 1980-11-03 1983-02-22 Karl T. Chuang Method of combining gaseous hydrogen and oxygen
JPS5819599A (ja) 1981-07-28 1983-02-04 株式会社東芝 放射性気体廃棄物処理系の再結合器用加熱装置
US4376796A (en) * 1981-10-27 1983-03-15 Thermco Products Corporation Processing silicon wafers employing processing gas atmospheres of similar molecular weight
JPS59132136A (ja) 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS60107840A (ja) 1983-11-16 1985-06-13 Hitachi Ltd 半導体素子の製造法
JPS60247933A (ja) 1984-05-23 1985-12-07 Oki Electric Ind Co Ltd 半導体製造装置
JPS6124967A (ja) * 1984-07-13 1986-02-03 大同酸素株式会社 高純度窒素ガス製造装置
US4579723A (en) * 1985-03-28 1986-04-01 The Boc Group, Inc. Methods for purifying inert gas streams
JPS62198128A (ja) 1986-02-26 1987-09-01 Toshiba Corp シリコン酸化膜形成方法及び装置
JPS6385630A (ja) 1986-09-30 1988-04-16 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
CH674003A5 (zh) * 1987-03-11 1990-04-30 Bbc Brown Boveri & Cie
JPH01319940A (ja) 1988-06-22 1989-12-26 Kimmon Mfg Co Ltd 外部燃焼酸化装置
US5360768A (en) * 1989-05-07 1994-11-01 Tadahiro Ohmi Method of forming oxide film
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US6110531A (en) * 1991-02-25 2000-08-29 Symetrix Corporation Method and apparatus for preparing integrated circuit thin films by chemical vapor deposition
JPH0519746A (ja) 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 画像位置決定装置
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH05114740A (ja) 1991-10-23 1993-05-07 Kawasaki Steel Corp 半導体装置の製造方法
JP3535876B2 (ja) 1991-11-22 2004-06-07 財団法人国際科学振興財団 半導体装置及びその製造方法
JPH05141871A (ja) 1991-11-22 1993-06-08 Tadahiro Omi 熱処理装置
EP0614216A4 (en) 1991-11-22 1994-11-30 Tadahiro Ohmi APPARATUS FOR FORMING AN OXIDE FILM, HOT PROCESSING APPARATUS, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF.
JPH05144804A (ja) 1991-11-22 1993-06-11 Tadahiro Omi 半導体装置の製造方法
JP3129338B2 (ja) 1991-11-29 2001-01-29 忠弘 大見 酸化膜形成装置
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
JP3331636B2 (ja) * 1992-10-05 2002-10-07 忠弘 大見 水分発生方法
JP3207943B2 (ja) 1992-11-17 2001-09-10 忠弘 大見 低温酸化膜形成装置および低温酸化膜形成方法
JPH06163423A (ja) * 1992-11-18 1994-06-10 Fujitsu Ltd 半導体製造装置
JP3310386B2 (ja) * 1993-05-25 2002-08-05 忠弘 大見 絶縁酸化膜の形成方法及び半導体装置
JPH0710935A (ja) 1993-06-25 1995-01-13 Kanegafuchi Chem Ind Co Ltd グラフト共重合体及び該グラフト共重合体を含有してなるポリオレフィン系樹脂組成物
JP3081886B2 (ja) * 1993-06-30 2000-08-28 東京エレクトロン株式会社 成膜方法
JPH0811976B2 (ja) 1993-06-30 1996-02-07 光精工株式会社 円錐摩擦車式変速比連続可変変速機
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
JP3277421B2 (ja) * 1993-10-19 2002-04-22 ソニー株式会社 加熱処理装置および熱処理方法
US5777300A (en) * 1993-11-19 1998-07-07 Tokyo Electron Kabushiki Kaisha Processing furnace for oxidizing objects
JPH07155069A (ja) 1993-12-09 1995-06-20 Kubota Corp 杭打ち装置
JP3256059B2 (ja) 1993-12-27 2002-02-12 株式会社日立製作所 半導体装置の製造方法
JPH07273101A (ja) 1994-03-31 1995-10-20 Tokyo Electron Ltd 枚葉式熱処理装置
JPH07283210A (ja) 1994-04-01 1995-10-27 Sony Corp 絶縁膜形成装置及び絶縁膜形成方法
JPH07297201A (ja) 1994-04-20 1995-11-10 Sony Corp 半導体基板の熱処理方法及び熱処理装置
JPH07297181A (ja) 1994-04-20 1995-11-10 Sony Corp 熱酸化処理方法及び熱酸化処理装置
JPH07321102A (ja) 1994-05-26 1995-12-08 Sony Corp 半導体装置の製造方法
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
JPH0851205A (ja) 1994-08-08 1996-02-20 Ricoh Co Ltd 半導体装置の製造方法
JP3453223B2 (ja) 1994-08-19 2003-10-06 東京エレクトロン株式会社 処理装置
JP3805825B2 (ja) 1995-09-19 2006-08-09 株式会社東芝 絶縁膜の形成方法
US5786263A (en) 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH0990092A (ja) 1995-09-20 1997-04-04 Hitachi Ltd 原子炉格納容器
JP2636817B2 (ja) 1995-10-27 1997-07-30 株式会社日立製作所 枚葉式薄膜形成法および薄膜形成装置
JP3423131B2 (ja) 1995-11-20 2003-07-07 東京エレクトロン株式会社 熱処理装置及び処理装置
US5629536A (en) * 1995-11-21 1997-05-13 Motorola, Inc. High voltage current limiter and method for making
JPH09153489A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09172011A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 酸化膜形成方法
JP3110465B2 (ja) 1996-01-29 2000-11-20 株式会社 フジキン 水分発生用反応炉と水分発生用反応炉の温度制御方法及び白金コーティング触媒層の形成方法
US5686345A (en) * 1996-01-30 1997-11-11 International Business Machines Corporation Trench mask for forming deep trenches in a semiconductor substrate, and method of using same
JPH11186255A (ja) 1996-11-29 1999-07-09 Sony Corp シリコン酸化膜の形成方法
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
TW200746302A (en) 1997-03-05 2007-12-16 Hitachi Ltd Method of making semiconductor IC device
JP3644790B2 (ja) * 1997-04-28 2005-05-11 忠弘 大見 水分発生用反応炉
JP3393031B2 (ja) 1997-03-26 2003-04-07 忠弘 大見 水分発生用反応炉
JPH10284484A (ja) 1997-04-04 1998-10-23 Sony Corp シリコン酸化膜の形成方法
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP3808975B2 (ja) * 1997-06-17 2006-08-16 忠弘 大見 半導体製造用水分の発生方法
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
US6037273A (en) 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JP3757566B2 (ja) 1997-08-21 2006-03-22 ソニー株式会社 シリコン酸化膜の形成方法及び酸化膜成膜装置
JPH1174264A (ja) 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
US5935650A (en) * 1997-10-17 1999-08-10 Lerch; Wilfried Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
JPH11135492A (ja) 1997-11-04 1999-05-21 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench
JPH11162970A (ja) 1997-11-25 1999-06-18 Sony Corp 酸化膜の形成方法
JP3588994B2 (ja) 1997-11-27 2004-11-17 ソニー株式会社 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP3644810B2 (ja) * 1997-12-10 2005-05-11 株式会社フジキン 少流量の水分供給方法
JPH11186248A (ja) 1997-12-22 1999-07-09 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
JP3563950B2 (ja) * 1998-01-06 2004-09-08 株式会社ルネサステクノロジ 水素含有排ガス処理装置
JPH11204517A (ja) 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JPH11233508A (ja) 1998-02-13 1999-08-27 Sony Corp 絶縁膜の形成方法
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
SE516755C2 (sv) * 1999-12-16 2002-02-26 Inmotion Technologies Ab Drivenhet för elektriska motorer innefattande ett kretskort med kraftdistributionsstavar.
US6579889B2 (en) 2000-06-22 2003-06-17 Merck & Co., Inc. Substituted isonipecotyl derivatives as inhibitors of cell adhesion

Also Published As

Publication number Publication date
US7799690B2 (en) 2010-09-21
CN1290163C (zh) 2006-12-13
US6569780B2 (en) 2003-05-27
US7250376B2 (en) 2007-07-31
TWI250583B (en) 2006-03-01
US20050227501A1 (en) 2005-10-13
US20010010975A1 (en) 2001-08-02
TWI278932B (en) 2007-04-11
CN100364056C (zh) 2008-01-23
KR100551650B1 (ko) 2006-02-13
CN1317744C (zh) 2007-05-23
TWI227530B (en) 2005-02-01
TW200525644A (en) 2005-08-01
US6855642B2 (en) 2005-02-15
KR100544260B1 (ko) 2006-01-23
CN1508861A (zh) 2004-06-30
TWI347638B (zh) 2011-08-21
US6518202B2 (en) 2003-02-11
KR100544257B1 (ko) 2006-01-23
KR100544258B1 (ko) 2006-01-23
CN1115720C (zh) 2003-07-23
CN100533705C (zh) 2009-08-26
KR20050103253A (ko) 2005-10-27
TWI227531B (en) 2005-02-01
TW471068B (en) 2002-01-01
US6417114B2 (en) 2002-07-09
US6239041B1 (en) 2001-05-29
KR100544259B1 (ko) 2006-01-23
US20050208731A1 (en) 2005-09-22
US6596650B2 (en) 2003-07-22
TWI233164B (en) 2005-05-21
EP0973191A1 (en) 2000-01-19
TW577129B (en) 2004-02-21
KR20050103254A (ko) 2005-10-27
TWI278933B (en) 2007-04-11
CN1327489C (zh) 2007-07-18
TW200625454A (en) 2006-07-16
US20010009813A1 (en) 2001-07-26
WO1998039802A1 (en) 1998-09-11
US6962880B2 (en) 2005-11-08
US20010006853A1 (en) 2001-07-05
CN1249850A (zh) 2000-04-05
KR20050103252A (ko) 2005-10-27
US20040161945A1 (en) 2004-08-19
US20020004315A1 (en) 2002-01-10
US20080045027A1 (en) 2008-02-21
US20040157467A1 (en) 2004-08-12
KR20050103255A (ko) 2005-10-27
US7053007B2 (en) 2006-05-30
TW200746302A (en) 2007-12-16
US20020009898A1 (en) 2002-01-24
CN1521812A (zh) 2004-08-18
US6518201B1 (en) 2003-02-11
CN1508854A (zh) 2004-06-30
CN1521825A (zh) 2004-08-18
KR20000075974A (ko) 2000-12-26
CN1521810A (zh) 2004-08-18
CN1521815A (zh) 2004-08-18
TW200415729A (en) 2004-08-16
US6962881B2 (en) 2005-11-08
EP0973191A4 (en) 2005-07-06
CN1495859A (zh) 2004-05-12
US7008880B2 (en) 2006-03-07
TW462093B (en) 2001-11-01
US20030219995A1 (en) 2003-11-27
US6528431B2 (en) 2003-03-04
US20040157468A1 (en) 2004-08-12

Similar Documents

Publication Publication Date Title
TW577128B (en) Method for fabricating semiconductor integrated circuit device
US6784038B2 (en) Process for producing semiconductor integrated circuit device and semiconductor integrated circuit device
JP4550039B2 (ja) 半導体集積回路装置の製造方法
JP2007129240A (ja) 半導体集積回路装置の製造方法
JP4085068B2 (ja) 半導体集積回路装置の製造方法
JP2004221606A (ja) 半導体集積回路装置の製造方法
JP2007096335A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent