JP4620654B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路装置の製造方法に関し、特に、ポリメタルゲートを有するＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のゲート加工プロセスに適用して有効な技術に関する。

２５６Ｍｂｉｔ（メガビット）以降のＤＲＡＭ（Dynamic Random Access Memory）など、ゲート長が0.２５μｍ以下の微細なＭＯＳＦＥＴで回路を構成するデバイスは、ゲート電極の寄生抵抗を低減するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスの採用が必須となる。

この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、８００℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いＷ（タングステン）、Ｍｏ（モリブデン）、Ｔｉ（チタン）などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にＴｉＮ（チタンナイトライド）やＷＮ（タングステンナイトライド）などの金属窒化膜からなるバリア層を介在させた３層構造で構成される。

従来のゲート加工プロセスの概略は、次の通りである。まず、半導体基板を熱酸化してその表面にゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する場合には膜中の欠陥密度が低減できるという理由から、ウェット酸化法が用いられる。ウェット酸化法では、酸素雰囲気中で水素を燃焼させて水を生成し、この水を酸素と共に半導体ウエハの表面に供給するパイロジェニック方式が利用されている。

しかし、パイロジェニック方式は、石英製の水素ガス導入管の先端に取り付けたノズルから噴出する水素に点火して燃焼を行うことから、その熱でノズルが溶けてパーティクルが発生し、これが半導体ウエハの汚染源となる虞れがあるため、燃焼を伴わない触媒方式によって水を生成する方法も提案されている。

特許文献１（特開平５−１５２２８２号公報）は、水素ガス導入管の内面をＮｉ（ニッケル）またはＮｉ含有材料で形成すると共に、水素ガス導入管を加熱する手段を備えた熱酸化装置を開示している。この熱酸化装置は、３００℃以上に加熱した水素ガス導入管内のＮｉ（またはＮｉ含有材料）に水素を接触させて水素活性種を生じさせ、この水素活性種と酸素（また酸素を含むガス）とを反応させることにより水を生成する。すなわち、燃焼を伴わない触媒方式で水を生成するので、水素導入石英管の先端が溶けてパーティクルを発生することがない。

次に、上記のようなウェット酸化法で形成したゲート酸化膜上にゲート電極材料を堆積した後、フォトレジストをマスクにしたドライエッチングでこのゲート電極材料をパターニングする。その後、フォトレジストをアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、基板表面に残ったドライエッチング残渣やアッシング残渣を除去する。

上記のウェットエッチングを行うと、ゲート電極の下部以外の領域のゲート酸化膜が削られると同時に、ゲート電極の側壁端部のゲート酸化膜も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート電極の耐圧が低下するなどの不具合が生じる。そこで、アンダーカットされたゲート電極側壁端部のプロファイルを改善するために、基板をもう一度熱酸化してその表面に酸化膜を形成する、いわゆるライト酸化処理を行う。

ところが、前述したＷやＭｏなどの高融点金属は、高温酸素雰囲気中では非常に酸化され易い材料であるため、ポリメタル構造のゲート電極に上記のライト酸化処理を適用すると、高融点金属膜が酸化されてその抵抗値が増加したり、その一部が基板から剥離したりする。そのため、ポリメタルを使用するゲート加工プロセスでは、ライト酸化処理時に高融点金属膜が酸化されるのを防止する対策が必要となる。

特許文献２（特開昭５９−１３２１３６号公報）は、Ｓｉ（シリコン）基板上にＷ膜またはＭｏ膜を含むポリメタル構造のゲート電極を形成した後、水蒸気と水素の混合雰囲気中でライト酸化を行うことによって、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択的に酸化する技術を開示している。これは、酸化還元反応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉとで異なることを利用したもので、この分圧比を、Ｗ（Ｍｏ）は水蒸気によって酸化されても共存する水素によって速やかに還元されるが、Ｓｉは酸化されたままで残るような範囲内に設定することでＳｉの選択的酸化を実現している。また、水蒸気と水素の混合雰囲気は、容器に入れた純水中に水素ガスを供給するバブリング方式によって生成し、水蒸気／水素分圧比は、純水の温度を変えることによって制御している。

特許文献３（特開平３−１１９７６３号公報）および特許文献４（特開平７−９４７１６号公報）は、Ｓｉ基板上にゲート酸化膜を介してＴｉＮなどの窒化金属層とＷなどの金属層とを含むポリメタル構造のゲート電極を形成した後、還元性気体（水素）と酸化性気体（水蒸気）とを窒素で希釈した雰囲気中でライト酸化を行う技術を開示している。これらの公報によれば、金属層を酸化することなしにＳｉのみを選択的に酸化できると共に、水蒸気／水素混合ガスを窒素で希釈することによって、窒化金属層からの脱窒素反応が阻止されるので、窒化金属層の酸化も同時に防止できるとされている。
特開平５−１５２２８２号公報 特開昭５９−１３２１３６号公報 特開平３−１１９７６３号公報 特開平７−９４７１６号公報

上記のように、ポリメタル構造のゲート電極を形成するプロセスでは、所定の分圧比を有する水蒸気／水素混合ガス中でライト酸化を行うことが、ゲート酸化膜の耐圧改善と金属膜の酸化防止を図る有効な手段となる。

しかし、水蒸気／水素混合ガスを生成する方法として提案されている従来のバブリング方式は、容器内に汲み置いた純水中に水素ガスを供給して水蒸気／水素混合ガスを生成するため、この純水中に混入した異物が水蒸気／水素混合ガスと共に酸化炉に送られて半導体ウエハを汚染する虞れがある。

また、バブリング方式では、純水の温度を変えることによって水蒸気／水素分圧比を制御するので、（１）分圧比が変動し易く、最適の分圧比を精度良く実現することが困難である、（２）水蒸気濃度の制御範囲が数％〜十数％程度と狭く、ｐｐｍオーダの水蒸気濃度を実現することが困難である、といった問題がある。

後述するように、水蒸気／水素混合ガスを使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高いほど酸化反応が進み易い。そのため、バブリング方式で生成した水蒸気／水素混合ガスのように、比較的高い水蒸気濃度下でＳｉを酸化すると、酸化速度が大きいために極めて短時間で酸化膜が成長してしまう。しかし、ゲート長が0.２５μｍ以下の微細なＭＯＳＦＥＴは、素子の電気特性を維持するためにゲート酸化膜を５ｎｍ以下の極めて薄い膜厚で形成することが要求される。従って、バブリング方式で生成した蒸気／水素混合気体を使用したのでは、このような極薄のゲート酸化膜を均一に制御性良く形成することは困難である。また、酸化膜の成長速度を下げるために、低温（例えば８００℃以下）で酸化を行うと、品質の良いゲート酸化膜が得られない。

本発明の目的は、ポリメタルを使用するゲート加工プロセスにおいて、ゲート電極をパターニングした後のライト酸化処理時に金属膜が酸化されるのを防止すると共に、ゲート電極の側壁端部における酸化膜形成の再現性および酸化膜厚の均一性を制御可能とする技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一発明である半導体集積回路装置の製造方法は、
（ａ）ウエハのシリコン表面上に形成された酸化シリコン膜を含むゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
（ｂ）前記多結晶シリコン膜上に、窒化タングステンからなるバリア層を介してタングステンまたはモリブデンからなる高融点金属膜を形成する工程と、
（ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程の後、水素と、触媒作用によって水素および酸素から生成した水蒸気とを含み、かつ実質的に水素ラジカルを含まないガス雰囲気中で、前記高融点金属膜と前記バリア層とを酸化することなく、前記多結晶シリコン膜を熱酸化する工程とを有し、
前記（ｄ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始するものである。

本願の上記した発明以外の発明の概要は、次の通りである。
（１）本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成されたゲート酸化膜上に少なくとも金属膜を含む導電膜を堆積した後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極を形成する工程と、触媒作用によって水素と酸素とから生成した水蒸気を含む水素ガスを所定の温度に加熱された前記半導体基板の主面またはその近傍に供給し、前記半導体基板の主面を選択的に酸化することによって、前記ゲート電極の側壁端部のプロファイルを改善する工程とを含んでいる。
（２）本発明の半導体集積回路装置の製造方法は、前記導電膜が少なくともＷ膜またはＴｉ膜を含んでいる。
（３）本発明の半導体集積回路装置の製造方法は、前記水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金属膜が還元され、前記半導体基板の主面が酸化される範囲内に設定する。
（４）本発明の半導体集積回路装置の製造方法は、前記導電膜が少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化による前記ゲート電極の劣化が最小となるような低濃度の水蒸気を含む水素ガスを用いて前記半導体基板の主面を選択的に酸化する。
（５）本発明の半導体集積回路装置の製造方法は、前記導電膜が少なくともＷ膜を含み、酸化速度と酸化膜厚とが制御可能となるような低濃度の水蒸気を含む水素ガスを用いて前記半導体基板の主面を選択的に酸化する。
（６）本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成された膜厚が５ｎｍ以下のゲート酸化膜上に少なくとも金属膜を含む導電膜を堆積した後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極を形成する工程と、触媒作用によって水素と酸素とから生成され、かつ酸化膜形成の再現性および酸化膜厚の均一性が制御可能となるような低濃度の水蒸気を含む水素ガスを所定の温度に加熱された前記半導体基板の主面またはその近傍に供給し、前記半導体基板の主面を選択的に酸化することによって、前記ゲート電極の側壁端部のプロファイルを改善する工程とを含んでいる。
（７）本発明の半導体集積回路装置の製造方法は、以下の工程（ａ）〜（ｄ）を含んでいる。
（ａ）半導体基板を熱酸化してその主面にゲート酸化膜を形成した後、前記ゲート酸化膜上に少なくとも金属膜を含む導電膜を堆積する工程、
（ｂ）フォトレジスト膜をマスクにしたドライエッチングで前記導電膜をパターニングすることにより、ＭＯＳＦＥＴのゲート電極を形成する工程、
（ｃ）前記フォトレジスト膜を除去した後、前記半導体基板の主面をウェットエッチングする工程、
（ｄ）触媒作用によって水素と酸素とから生成した水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金属膜が還元され、前記半導体基板の主面が酸化されるような範囲内に設定し、前記水蒸気を含む水素ガスを所定の温度に加熱された前記半導体基板の主面またはその近傍に供給して前記半導体基板の主面を選択的に酸化することにより、前記ウェットエッチングによって損なわれた前記ゲート電極の側壁端部のプロファイルを改善する工程。
（８）本発明の半導体集積回路装置の製造方法は、前記導電膜が、多結晶シリコン膜と、前記多結晶シリコン膜の上部に堆積した窒化金属膜と、前記窒化金属膜の上部に堆積した金属膜とからなる。
（９）本発明の半導体集積回路装置の製造方法は、前記窒化金属膜がＷＮまたはＴｉＮからなり、前記金属膜がＷ、ＭｏまたはＴｉからなる。
（１０）本発明の半導体集積回路装置の製造方法は、前記ゲート電極のゲート長が０．２５μｍ以下である。
（１１）本発明の半導体集積回路装置の製造方法は、前記ゲート電極がＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのゲート電極である。
（１２）本発明の半導体集積回路装置の製造方法は、前記半導体基板の加熱温度が８００〜９００℃である。
（１３）本発明の半導体集積回路装置の製造方法は、前記半導体基板の主面の選択的酸化を枚葉処理で行う。
（１４）本発明の半導体集積回路装置の製造方法は、前記半導体基板の主面の選択的酸化をバッチ処理で行う。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ポリメタルを使用するゲート加工プロセスにおいて、ゲートパターニング後のライト酸化処理時に金属膜が酸化されるのを防止することができると共に、ゲート側壁端部における酸化膜形成の再現性および酸化膜厚の均一性を良好に制御することができる。

これにより、特に膜厚が５ｎｍ以下で、耐圧の向上した高品質の極薄ゲート酸化膜を均一な膜厚で再現性良く形成することができるので、ゲート長が０．２５μｍあるいはそれ以下の微細なＭＯＳＦＥＴで回路を構成するデバイスの信頼性、製造歩留まりを向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数のビット線ＢＬと、それらの交点に配置された複数のメモリセル（ＭＣ）とを備えている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されており、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬは、その一端がワードドライバＷＤに接続され、ビット線ＢＬは、その一端がセンスアンプＳＡに接続されている。

以下、本実施の形態のＤＲＡＭの製造方法を図２〜図２４を用いて説明する。図２〜図８および図１４〜図２４は、メモリアレイ（ＭＡＲＹ）と周辺回路（例えばセンスアンプＳＡ）の各一部を示す半導体基板の断面図、図９および図１０は、ライト酸化処理に使用する枚葉式酸化炉の概略図、図１１は、枚葉式酸化炉のチャンバに接続された触媒方式の水蒸気／水素混合ガス生成装置の概略図、図１２は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の温度依存性を示すグラフ、図１３は、枚葉式酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。なお、以下の説明において示される膜厚などの数値は例示的なものであって、本発明を限定するためのものではない。

まず、図２に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を熱処理してその主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２（パッド酸化膜）を形成し、次いでこの酸化シリコン膜２上に膜厚１００ｎｍ程度の窒化シリコン膜３をＣＶＤ(Chemical Vapor Deposition)法で堆積した後、フォトレジスト膜をマスクにしたエッチングで素子分離領域の窒化シリコン膜３を除去する。酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をシンタリング（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。

次に、図３に示すように、窒化シリコン膜３をマスクにして酸化シリコン膜２と半導体基板１とをドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００ｎｍ程度の溝４ａを形成する。

次に、図４に示すように、前記エッチングで溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を熱処理して溝４ａの内壁に膜厚１０ｎｍ程度の酸化シリコン膜５を形成した後、半導体基板１上にＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリコン膜６の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜６をデンシファイ（焼締め）する。その後、窒化シリコン膜３をストッパに用いた化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ)法で酸化シリコン膜６を研磨して溝４ａの内部に残すことにより、素子分離溝４を形成する。

次に、熱リン酸を用いたウェットエッチングで半導体基板１上に残った窒化シリコン膜３を除去した後、図５に示すように、半導体基板１のメモリセルを形成する領域（メモリアレイ）と周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエル８を形成する。

次に、図６に示すように、ｐ型ウエル７およびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体基板１をウェット酸化してｐ型ウエル７およびｎ型ウエル８の各表面に膜厚５ｎｍ程度の清浄なゲート酸化膜９を形成する。

特に限定はされないが、上記ゲート酸化膜９を形成した後、半導体基板１をＮＯ（酸化窒素）あるいはＮ_２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜９と半導体基板１との界面に窒素を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜９が５ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極薄ゲート酸化膜９の信頼性を向上できる。

次に、図７に示すように、ゲート酸化膜９の上部にゲート長が０．２５μｍ程度のゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚３０ｎｍ程度のＷＮ膜１１と膜厚１００ｎｍ程度のＷ膜１２とをスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度の窒化シリコン膜１３をＣＶＤ法で堆積した後、フォトレジストをマスクにしてこれらの膜をパターニングすることにより形成する。

ゲート電極１４Ａ（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極１４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。

その後、フォトレジストをアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やアッシング残渣を除去する。このウェットエッチングを行うと、図８に示すように、ゲート電極１４Ａ（ワード線ＷＬ）および図示しないゲート電極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜９が削られると同時に、ゲート側壁下部のゲート酸化膜９も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜９の耐圧が低下するなどの不具合が生じる。そこで、削れたゲート酸化膜９を再生するために、以下のような方法で再酸化（ライト酸化）処理を行う。

図９（ａ）は、ライト酸化処理に使用する枚葉式酸化炉の具体的な構成の一例を示す概略平面図、図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図である。

この枚葉式酸化炉１００は、多重壁石英管で構成されたチャンバ１０１を備えており、その上部および下部には半導体ウエハ１Ａを加熱するヒータ１０２ａ、１０２ｂが設置されている。チャンバ１０１の内部には、このヒータ１０２ａ、１０２ｂから供給される熱を半導体ウエハ１Ａの全面に均等に分散させる円盤状の均熱リング１０３が収容され、その上部に半導体ウエハ１Ａを水平に保持するサセプタ１０４が載置されている。均熱リング１０３は、石英あるいはＳｉＣ（シリコンカーバイド）などの耐熱材料で構成され、チャンバ１０１の壁面から延びる支持アーム１０５によって支持されている。均熱リング１０３の近傍には、サセプタ１０４に保持された半導体ウエハ１Ａの温度を測定する熱電対１０６が設置されている。半導体ウエハ１Ａの加熱は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例えば図１０に示すようなランプ１０７による加熱方式を採用してもよい。

チャンバ１０１の壁面の一部には、チャンバ１０１内に水蒸気／水素混合ガスとパージガスとを導入するためのガス導入管１０８の一端が接続されている。このガス導入管１０８の他端には、後述する触媒方式のガス生成装置が接続されている。ガス導入管１０８の近傍には、多数の貫通孔１０９を備えた隔壁１１０が設けられており、チャンバ１０１内に導入された気体は、この隔壁１１０の貫通孔１０９を通過してチャンバ１０１内に均等に行き渡る。チャンバ１０１の壁面の他の一部には、チャンバ１０１内に導入された上記ガスを排出するための排気管１１１の一端が接続されている。

図１１は、上記枚葉式酸化炉１００のチャンバ１０１に接続された触媒方式の水蒸気／水素混合ガス生成装置を示す概略図である。このガス生成装置１４０は、耐熱耐食性合金（例えば商品名「ハステロイ(Hastelloy)」として知られるＮｉ合金など）で構成された反応器１４１を備えており、その内部にはＰｔ（プラチナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）などの触媒金属からなるコイル１４２とこのコイル１４２を加熱するヒータ１４３とが収容されている。

上記反応器１４１には、水素および酸素からなるプロセスガスと、窒素あるいはＡｒ（アルゴン）などの不活性ガスからなるパージガスとがガス貯留槽１４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと配管１４５の間には、ガスの量を調節するマスフローコントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃとが設置され、反応器１４１内に導入されるガスの量および成分比がこれらによって精密に制御される。

反応器１４１内に導入されたプロセスガス（水素および酸素）は、３５０〜４５０℃程度に加熱されたコイル１４２に接触して励起され、水素分子からは水素ラジカルが生成し（Ｈ_２→２Ｈ*）、酸素分子からは酸素ラジカルが生成する（Ｏ_２→２Ｏ*）。これら２種のラジカルは化学的に極めて活性であるために、速やかに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ_２Ｏ）。そこで、水（水蒸気）が生成するモル比（水素：酸素＝２：１）よりも過剰の水素を含んだプロセスガスを反応器１４１内に導入することにより、水蒸気／水素混合ガスが生成する。この混合ガスは、前記ガス導入管１０８を通って枚葉式酸化炉１００のチャンバ１０１に導入される。

上記のような触媒方式のガス生成装置１４０は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ１０１に導入される水蒸気／水素混合ガス中の水蒸気濃度をｐｐｍオーダの極低濃度から数１０％程度の高濃度まで広範囲に、かつ高精度に制御することができる。また、反応器１４１にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気／水素混合ガスがリアルタイムで得られる。またこれにより、異物の混入も最小限に抑えられるので、クリーンな水蒸気／水素混合ガスをチャンバ１０１に導入することができる。なお、反応器１４１内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。

図１２は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比（Ｐ_Ｈ２Ｏ／Ｐ_Ｈ２）の温度依存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉの平衡蒸気圧比を示している。

図示のように、枚葉式酸化炉１００のチャンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸化することなしに、Ｓｉのみを選択的に酸化することができる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気濃度が低くなるにつれて酸化速度は遅くなる。従って、水蒸気／水素混合ガス中の水蒸気濃度を低くすることにより、Ｓｉの酸化速度と酸化膜厚とを容易に制御することができる。

同様に、ゲート電極の一部をＭｏ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸化することができる。また、ゲート電極の一部をＴａ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｔａ膜を酸化することなしにＳｉのみを選択的に酸化することができる。

一方、図示のように、水蒸気／水素混合ガス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を酸化することなしにＳｉのみを選択的に酸化することはできない。しかし、この場合も水蒸気／水素混合ガス中の水蒸気を極く低濃度に設定することによって、Ｔｉ膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化を最小限にとどめてゲート電極の特性劣化を実用上問題とならない範囲に抑えることができる。具体的には、水蒸気濃度の上限を１％程度以下とするのが望ましく、またゲート電極側壁端部のプロファイルを改善するためにはある程度の水蒸気を必要とするため、その下限は１０ｐｐｍ〜１００ｐｐｍ程度とするのが望ましい。

次に、前記枚葉式酸化炉１００を使ったライト酸化プロセスシーケンスの一例を図１３を参照しながら説明する。

まず、枚葉式酸化炉１００のチャンバ１０１を開放し、その内部にパージガス（窒素）を導入しながら半導体ウエハ１Ａをサセプタ１０４の上にロードする。その後、チャンバ１０１を閉鎖し、引き続きパージガスを導入してチャンバ１０１内のガス交換を十分に行う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで加熱しておく。半導体ウエハ１Ａの加熱温度は、８００〜９００℃の範囲、例えば８５０℃とする。ウエハ温度が８００℃以下では酸化シリコン膜の品質が低下する。他方、９００℃以上ではウエハの表面荒れが発生し易くなる。

次に、チャンバ１０１内に水素を導入して窒素を排出する。チャンバ１０１内に窒素が残留していると不所望な窒化反応が生じたりするため、窒素は完全に排出しておくことが望ましい。

次に、ガス生成装置１４０の反応器１４１に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水を過剰の水素と共にチャンバ１０１に導入して半導体ウエハ１Ａの表面を所定の時間だけ酸化する。これにより、前記ウェットエッチングで削られて薄くなったゲート酸化膜９が再酸化され、アンダーカットされたゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイルが改善される。

上記のライト酸化を長時間行うと、ゲート電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）が設計値からずれたりする。また、実効チャネル長がゲート電極の加工値よりも短くなるといった問題も生じる。特に、ゲート長が０．２５μｍ前後の微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの細り許容量が素子設計の面から厳しく制限される。これは、細り量が僅かに増加しただけでも短チャネル効果によって、しきい値電圧が急激に減少するからである。ゲート長が０．２５μｍ前後のゲート電極の場合、その一部を構成する多結晶シリコン膜の側壁端部がライト酸化工程で約０．１μｍ（両端で約０．２μｍ）酸化される程度が、しきい値電圧の急激な減少を来さない限界と考えられる。従って、ライト酸化によって成長させる酸化膜厚は、ゲート酸化膜厚の５０％増し程度を上限とするのが望ましい。

次に、チャンバ１０１内にパージガス（窒素）を導入して水蒸気／水素混合ガスを排出した後、チャンバ１０１を開放し、その内部にパージガスを導入しながら半導体ウエハ１Ａをサセプタ１０４からアンロードすることにより、ライト酸化処理が終了する。

以下、ライト酸化工程後のＤＲＡＭプロセスを簡単に説明する。まず、図１４に示すように、ｎ型ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ⁻型半導体領域１６を形成する。また、ｐ型ウエル７にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル７にｎ⁻型半導体領域１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル７にｎ型半導体領域１８を形成する。

次に、図１５に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１６に示すように、メモリアレイをフォトレジスト膜２０で覆い、周辺回路の窒化シリコン膜１９を異方性エッチングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ１９ａを形成する。このエッチングは、素子分離溝４に埋め込まれた酸化シリコン膜６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９との削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、酸化シリコン膜６に対する選択比が大きく取れるエッチングガスを使用して行う。

次に、図１７に示すように、周辺回路のｐ型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ^＋型半導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ^＋型半導体領域２２（ソース、ドレイン）を形成する。

次に、図１８に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機械研磨法を用いてその表面を平坦化した後、フォトレジスト膜２４をマスクにしたドライエッチングでメモリセル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソース、ドレイン）の上部の酸化シリコン膜２３を除去する。このエッチングは、窒化シリコン膜１３、１９に対する酸化シリコン膜２３のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１８の上部の窒化シリコン膜１９が除去されないようにする。

次に、図１９に示すように、上記フォトレジスト膜２４をマスクにしたドライエッチングでメモリセル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソース、ドレイン）の上部の窒化シリコン膜１９とゲート酸化膜９とを除去することにより、ソース、ドレインの一方（ｎ型半導体領域１８）の上部にコンタクトホール２５を形成し、他方（ｎ型半導体領域１８）の上部にコンタクトホール２６を形成する。このエッチングは、半導体基板１の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、半導体基板１（シリコン）に対する選択比を大きく取れるエッチングガスを使用する。また、このエッチングは、窒化シリコン膜１９が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１９が残るようにする。このようにすると、コンタクトホール２５、２６は、ゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめ窒化シリコン膜１９を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。

次に、図２０に示すように、コンタクトホール２５、２６の内部にプラグ２７を埋め込んだ後、酸化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２８を堆積し、次いでフォトレジスト膜２９をマスクにしたドライエッチングでコンタクトホール２５の上部の酸化シリコン膜２８を除去する。コンタクトホール２５、２６の内部にプラグ２７を埋め込むには、酸化シリコン膜２３の上部にＰ（リン）をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化学的機械研磨法で研磨して酸化シリコン膜２３の上部の多結晶シリコン膜を除去する。この多結晶シリコン膜中のＰ（リン）の一部は、後の高温プロセスでコンタクトホール２５、２６の底部からｎ型半導体領域１８（ソース、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗化する。

次に、図２１に示すように、フォトレジスト膜３０をマスクにしたドライエッチングで周辺回路形の酸化シリコン膜２８、２３とゲート酸化膜９とを除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ^＋型半導体領域２１）の上部にコンタクトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ^＋型半導体領域２２）の上部にコンタクトホール３３、３４を形成する。このエッチングは、窒化シリコン膜１３およびサイドウォールスペーサ１９ａに対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、コンタクトホール３１、３２をゲート電極１４Ｂに対して自己整合で形成し、コンタクトホール３３、３４をゲート電極１４Ｃに対して自己整合で形成する。

次に、図２２に示すように、酸化シリコン膜２８の上部にビット線ＢＬと周辺回路の第１層配線３５、３６とを形成する。ビット線ＢＬおよび第１層配線３５、３６は、例えば酸化シリコン膜２８の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこのＷ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜を順次パターニングして形成する。

次に、図２３に示すように、ビット線ＢＬおよび第１層配線３５、３６の上部にＣＶＤ法で酸化シリコン膜３８を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール２６の上部の酸化シリコン膜３８、２８を除去してスルーホール３９を形成した後、このスルーホール３９の内部にプラグ４０を埋め込む。プラグ４０は、例えば酸化シリコン膜３８の上部にスパッタリング法でＷ膜を堆積した後、このＷ膜を化学的機械研磨法で研磨してスルーホール３９の内部に残すことにより形成する。

次に、図２４に示すように、スルーホール３９の上部に下部電極４１と容量絶縁膜４２と上部電極４３との積層構造で構成された情報蓄積用容量素子Ｃを形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。情報蓄積用容量素子Ｃの下部電極４１は、例えば酸化シリコン膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこのＷ膜をパターニングして形成する。容量絶縁膜４２と上部電極４３は、下部電極４１の上部にＣＶＤ法またはスパッタリング法で酸化タンタル膜を堆積し、その上部にスパッタリング法でＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜を順次パターニングして形成する。その後、情報蓄積用容量素子Ｃの上部には２層程度のＡｌ配線が形成されるが、それらの図示は省略する。

上記したゲート酸化膜のライト酸化処理は、図２５に示すようなバッチ式縦型酸化炉１５０に前記のような触媒方式の水蒸気／水素混合ガス生成装置１４０を取り付けて行うこともできる。このバッチ式縦型酸化炉１５０を使ったライト酸化処理プロセスのシーケンスの一例を図２６に示す。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態では、ＤＲＡＭのメモリセルと周辺回路を構成するＭＯＳＦＥＴのライト酸化処理について説明したが、本発明はこれに限定されるものではなく、特に膜厚が５ｎｍ以下の極めて薄いゲート酸化膜を均一に再現性良く形成することが要求される微細なＭＯＳＦＥＴで回路を構成する各種デバイスのライト酸化処理に適用して好適なものである。

本発明は、ポリメタルゲートを有するＭＯＳＦＥＴを含んだ半導体集積回路装置の製造方法に適用することができる。

本発明の一実施の形態であるＤＲＡＭの等価回路図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 （ａ）は、ライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。 （ａ）は、ライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。 触媒方式の水蒸気／水素混合ガス生成装置の概略図である。 水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の温度依存性を示すグラフである。 枚葉式酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 ライト酸化処理に使用するバッチ式縦型酸化炉の概略図である。 バッチ式縦型酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。

符号の説明

１ 半導体基板
１Ａ 半導体ウエハ
２ 酸化シリコン膜（パッド酸化膜）
３ 窒化シリコン膜
４ 素子分離溝
４ａ 溝
５ 酸化シリコン膜
６ 酸化シリコン膜
７ ｐ型ウエル
８ ｎ型ウエル
９ ゲート酸化膜
１０ 多結晶シリコン膜
１１ ＷＮ膜
１２ Ｗ膜
１３ 窒化シリコン膜
１４Ａ〜１４Ｃ ゲート電極
１６ ｐ⁻型半導体領域
１７ ｎ⁻型半導体領域
１８ ｎ型半導体領域
１９ 窒化シリコン膜
１９ａ サイドウォールスペーサ
２０ フォトレジスト膜
２１ ｐ^＋型半導体領域
２２ ｎ^＋型半導体領域
２３ 酸化シリコン膜
２４ フォトレジスト膜
２５ コンタクトホール
２６ コンタクトホール
２７ プラグ
２８ 酸化シリコン膜
２９ フォトレジスト膜
３０ フォトレジスト膜
３１〜３４ コンタクトホール
３５、３６ 第１層配線
３７ 酸化シリコン膜
３８ 酸化シリコン膜
３９ スルーホール
４０ プラグ
４１ 下部電極
４２ 容量絶縁膜
４３ 上部電極
１００ 枚葉式酸化炉
１０１ チャンバ
１０２ａ、１０２ｂ ヒータ
１０３ 均熱リング
１０４ サセプタ
１０５ 支持アーム
１０６ 熱電対
１０７ ランプ
１０８ ガス導入管
１０９ 貫通孔
１１０ 隔壁
１１１ 排気管
１４０ ガス生成装置
１４１ 反応器
１４２ コイル
１４３ ヒータ
１４４ａ〜１４４ｃ ガス貯留槽
１４５ 配管
１４６ａ〜１４６ｃ マスフローコントローラ
１４７ａ〜１４７ｃ 開閉バルブ
１５０ バッチ式縦型酸化炉
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ ｐチャネル型ＭＯＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線

Claims (16)

1. 半導体集積回路装置の製造方法であって、
   （ａ）ウエハのシリコン表面上に形成された酸化シリコン膜を含むゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
   （ｂ）前記多結晶シリコン膜上に、窒化タングステンからなるバリア層を介してタングステンまたはモリブデンからなる高融点金属膜を形成する工程と、
   （ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程と、
   （ｄ）前記（ｃ）工程の後、水素と、触媒作用によって水素および酸素から生成した水蒸気とを含み、かつ実質的に水素ラジカルを含まないガス雰囲気中で、前記高融点金属膜と前記バリア層とを酸化することなく、前記多結晶シリコン膜を熱酸化する工程とを有し、
   前記（ｄ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
   前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始することを特徴とする半導体集積回路装置の製造方法。
2. 前記ガス雰囲気は、窒素ガスを含まないことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
3. 前記（ｄ）工程において、前記ウエハを８００℃〜９００℃の温度範囲で加熱することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
4. 半導体集積回路装置の製造方法であって、
   （ａ）ウエハの主面のシリコン表面上に形成された５ｎｍ以下の膜厚を有する酸化シリコン膜を含むゲート絶縁膜上に、多結晶シリコン膜を形成する工程と、
   （ｂ）前記多結晶シリコン膜上に高融点金属膜を形成する工程と、
   （ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、０．２５μｍ以下のゲート長を有するゲート電極を形成する工程と、
   （ｄ）前記（ｃ）工程の後、触媒作用によって水素と酸素とから生成した水蒸気を含む水素ガス雰囲気中において、前記高融点金属膜を酸化することなく前記多結晶シリコン膜を熱酸化し、前記熱酸化によって成長する酸化膜の膜厚を前記ゲート絶縁膜の膜厚の５０％増しを上限とする工程とを有し、
   前記（ｄ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
   前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始することを特徴とする半導体集積回路装置の製造方法。
5. 前記水素ガス雰囲気は、窒素ガスを含まないことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
6. 前記（ｄ）工程において、前記ウエハを８００℃〜９００℃の温度範囲で加熱することを特徴とする請求項４記載の半導体集積回路装置の製造方法。
7. 半導体集積回路装置の製造方法であって、
   （ａ）ウエハの主面のシリコン表面上に形成された酸化シリコン膜を含むゲート絶縁膜上に、第１多結晶シリコン膜を形成する工程と、
   （ｂ）前記第１多結晶シリコン膜上に、高融点金属窒化物からなるバリア層を介してタングステンまたはモリブデンからなる高融点金属膜を形成する工程と、
   （ｃ）前記第１多結晶シリコン膜、前記バリア層および前記高融点金属膜をパターニングすることによって、ゲート電極を形成する工程と、
   （ｄ）前記（ｃ）工程の後、触媒作用によって水素と酸素とから生成した水蒸気を含み、実質的に窒素ガスを含まない水素ガス雰囲気中において、前記高融点金属膜を酸化することなく、前記第１多結晶シリコン膜を熱酸化する工程とを有し、
   前記（ｄ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
   前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始することを特徴とする半導体集積回路装置の製造方法。
8. 半導体集積回路装置の製造方法であって、
   （ａ）ウエハの主面のシリコン表面に素子分離溝を形成する工程と、
   （ｂ）前記素子分離溝に絶縁材料を埋め込む工程と、
   （ｃ）前記（ｂ）工程の後、前記ウエハの主面を化学的機械研磨法によって平坦化する工程と、
   （ｄ）前記シリコン表面の熱酸化によって前記ウエハのシリコン表面上に形成した５ｎｍ以下の膜厚を有する酸化シリコン膜を主体とするゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
   （ｅ）前記多結晶シリコン膜上にバリア層を介して高融点金属膜を形成する工程と、
   （ｆ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、０．２５μｍ以下のゲート長を有するゲート電極を形成する工程と、
   （ｇ）前記（ｆ）工程の後、水蒸気を含んだ水素ガス雰囲気中において、前記高融点金属膜および前記バリア層を酸化することなく、前記多結晶シリコン膜を熱酸化する工程とを有し、
   前記（ｇ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
   前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始することを特徴とする半導体集積回路装置の製造方法。
9. 前記水素ガス雰囲気は、窒素ガスを含まないことを特徴とする請求項８記載の半導体集積回路装置の製造方法。
10. 前記（ｇ）工程において、前記ウエハを８００℃〜９００℃の温度範囲で加熱することを特徴とする請求項８記載の半導体集積回路装置の製造方法。
11. 半導体集積回路装置の製造方法であって、
    （ａ）ウエハの主面のシリコン表面上に、酸化シリコン膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜を形成した後、前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
    （ｂ）前記多結晶シリコン膜上に、窒化タングステン膜を含むバリア層を介してタングステンからなる高融点金属膜を形成する工程と、
    （ｃ）前記多結晶シリコン膜および前記高融点金属膜をパターニングすることによって、０．２５μｍ以下のゲート長を有するゲート電極を形成する工程と、
    （ｄ）前記（ｃ）工程の後、水素と水蒸気とを含み、かつ実質的に水素ラジカルを含まないガス雰囲気中で、前記高融点金属膜と前記バリア層とを酸化することなく、前記多結晶シリコン膜を熱酸化する工程とを有し、
    前記（ｄ）工程を、酸化炉と前記酸化炉に接続された触媒方式のガス生成装置を用い、前記ガス生成装置に酸素および水素を導入し、前記ガス生成装置から前記酸化炉に水素と水蒸気を導入して行い、
    前記ガス生成装置への水素の導入を開始した後に、前記ガス生成装置への酸素の導入を開始することを特徴とする半導体集積回路装置の製造方法。
12. 前記高融点金属膜および前記バリア層が酸化されることなく、前記多結晶シリコン膜が熱酸化されるような炉の内部に、前記水素と前記水蒸気とを含み、実質的に水素ラジカルを含まない前記ガス雰囲気を通過させる工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
13. 前記ガス雰囲気は、水素または酸素のラジカルを実質的に含まないことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
14. 前記高融点金属膜および前記バリア層が酸化されることなく、前記多結晶シリコン膜が熱酸化されるような炉の内部に、前記水素と前記水蒸気とを含み、実質的に水素ラジカルを含まない前記ガス雰囲気を通過させる工程をさらに含むことを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
15. 前記ガス雰囲気は、水素または酸素のラジカルを実質的に含まないことを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
16. 前記多結晶シリコン膜を熱酸化する工程によって成長する酸化膜の膜厚は、前記ゲート絶縁膜の膜厚の５０％増しを上限とすることを特徴とする請求項１、７、８または１１記載の半導体集積回路装置の製造方法。

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