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CN100552956C - 半导体集成电路器件和用于制造半导体集成电路器件的方法 - Google Patents

半导体集成电路器件和用于制造半导体集成电路器件的方法 Download PDF

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CN100552956C
CN100552956C CNB018229298A CN01822929A CN100552956C CN 100552956 C CN100552956 C CN 100552956C CN B018229298 A CNB018229298 A CN B018229298A CN 01822929 A CN01822929 A CN 01822929A CN 100552956 C CN100552956 C CN 100552956C
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Abstract

在一种含有高浓度氮气的气氛中实现一个WNx膜(24)的形成，所述WNx膜(24)构成一个具有多金属结构的栅电极(7A)的阻挡层，从而在形成栅电极(7A)之后的热处理步骤中，抑制N(氮)从WNx膜(24)中的释放。

Description

半导体集成电路器件和用于制造半导体集成电路器件的方法
技术领域
本发明涉及一种半导体集成电路器件和一种用于制造半导体集成电路器件的技术，特别地，涉及一种当应用于制造一种具有多金属结构的MISFET(金属绝缘体半导体场效应晶体管)的半导体集成电路器件时有效的技术，其中用一个多晶硅和耐熔金属的膜叠层来形成栅电极。
背景技术
关于对各种一般多金属栅或金属栅的描述例如能见于：JapanesePatent Laid-Open No.Sho 60(1985)-89943；Japanese PatentLaid-Open No.Sho 61(1986)-150236；Japanese Patent Laid-OpenNo.Sho 60(1985)-72229；Japanese Patent Laid-Open No.Sho59(1984)-10271；Japanese Patent Laid-Open No.Sho 56(1981)-107552；Japanese Patent Laid-Open No.Sho 61(1986)-127123；Japanese Patent Laid-Open No.Sho 61(1986)-127124；JapanesePatent Laid-Open No.Sho 60(1985)-123060；Japanese PatentLaid-Open No.Sho 61(1986)-152076；Japanese Patent Laid-OpenNo.Sho 61(1986)-267365；Japanese Patent Laid-Open No.Hei1(1989)-94657；Japanese Patent Laid-Open No.Hei 8(1996)-264531；Japanese Patent Laid-Open No.Hei 3(1991)-119763；Japanese Patent Laid-Open No.Hei 7(1995)-94716；U.S.PatentOfficial Gazette，即USP4505028、USP5719410、USP5387540；IEEETransaction Electron devices，Vol.43，No.11，November 1996，Akasaka et al，p.1864-1869；Elsevier，Applied Surface Science117/118(1997)312-316，Nakajima et al；以及Nakajima et al，Advanced metalization conference，Japanese Session，Tokyo Univ.(1995)。
关于对氮氧化合处理的描述能见于USP4282270，而关于氢废气处理的描述能见于USP5202096、USP5088314；Japanese PatentLaid-Open No.Hei 8(1996)-83772以及Japanese Patent Laid-OpenNo.Hei 9(1997)-75651。
关于对水含量和氧化作用的问题的描述例如有Japanese PatentLaid-Open No.Hei 7(1995)-321102；Japanese Patent Laid-OpenNo.Sho 60(1985)-107840；以及USP5693578。
关于对使用催化剂的水的合成的描述例如有Japanese PatentLaid-Open No.Hei 6(1994)-333918；Japanese Patent Laid-OpenNo.Hei 6(1994)-115903；Japanese Patent Laid-Open No.Hei5(1993)-152282；Japanese Patent Laid-Open No.Hei 6(1994)-163871；Japanese Patent Laid-Open No.Hei 5(1993)-141871；Japanese Patent Laid-Open No.Hei 5(1993)-144804；JapanesePatent Laid-Open No.Hei 6(1994)-120206；Nakamura et al，Proceedings of 45th Symposium on Semiconductors and IntegratedCircuit Technology，Tokyo Dec.1-2，1993，the Electronicmaterials committee，p.128-133。
发明内容
在一种CMOS LSI中，它用栅长度如0.18μm或更小那样微小的MOSFET来构成其电路，或在一种DRAM中，它将类似栅层用于栅电极和互连，趋于采用一个栅形成过程，它使用一种包括金属层的低电阻导电材料，以便减小互连处的门延迟或信号延迟，从而保证高速操作。
关于这样的低电阻栅电极材料，通过在一个多晶硅膜上层叠一个耐熔金属膜而得到的所谓多金属被认为是有希望的。因为多金属具有约2Ω/□的薄片电阻，所以它不仅可用作栅电极材料，也可用作布线材料。关于耐熔金属，使用W(钨)和Mo(钼)，因为它们即使在800℃或更低的低温过程下也表现有利的低电阻，以及高电迁移阻力。将这样的耐熔金属膜直接层叠在一个多晶硅膜上，则它们之间的粘附降低，或在高温热处理过程期间在它们之间的界面上不希望地形成一个高电阻硅化层，所以实际的多金属栅具有三层结构，它在多晶硅膜与耐熔金属膜之间置入一个由金属氮化物膜例如WNX(氮化钨)所制成的阻挡层。
然而，作为本发明人调查的结果，揭示出当栅电极由三层组成时，即在一个多晶硅膜与一个耐熔金属膜之间置入一个由金属氮化物膜例如WNX(氮化钨)制成的阻挡层，则在栅电极形成之后在热处理步骤期间N(氮)从WNX膜中释放，并且WNX膜失去其作为一个阻挡层的功能，导致在耐熔金属膜与多晶硅膜之间的界面上的接触电阻的增加。
本发明的一个目的是提供一种技术，在一种具有三层结构的栅电极中，即在一个多晶硅膜与一个耐熔金属膜之间置入一个由金属氮化物膜制成的阻挡层，该技术能够防止在耐熔金属膜与多晶硅膜之间的界面上的接触电阻的增加。
由这里的描述和附图，本发明的上述和其他目的及新颖特点将显而易见。
在本申请所公开的本发明的多个方面中，以下将简短地概述典型方面。
按照本发明的一种用于制造半导体集成电路器件的方法包括：
(a)在一个硅基表面区上方形成一个栅绝缘膜，该硅基表面区位于一个晶片的第一主表面上方，并且将硅作为主要成分之一；
(b)在栅绝缘膜上方形成一个将硅作为主要成分之一的第一硅基膜；
(c)用离子注入在第一硅基膜中掺杂一种杂质；
(d)在步骤(c)之后，在第一硅基膜上方形成一个将硅作为主要成分之一的非掺杂第二硅基膜；
(e)用溅射在第二硅基膜上方形成一个氮化物膜，它在元件完成时具有7％或更大的氮含量；以及
(f)在氮化物膜上方形成一个含有钨或钼作为主要成分的耐熔金属膜。
本发明的另一种用于制造半导体集成电路器件的方法包括：
(a)在一个硅基表面区上方形成一个栅绝缘膜，该硅基表面区位于一个晶片的第一主表面上方，并且将硅作为主要成分之一；
(b)在栅绝缘膜上方形成一个其中掺杂一种杂质的第一硅基膜；
(c)在第一硅基膜上方形成一个将硅作为主要成分之一的非掺杂第二硅基膜；
(d)用溅射在第二硅基膜上方形成一个氮化物膜，它在元件完成时具有7％或更大的氮含量；以及
(e)在氮化物膜上方形成一个含有钨或钼作为主要成分的耐熔金属膜。
附图说明
图1是半导体芯片的总平面图，其上形成一个按照本发明的一个实施例的半导体集成电路器件；
图2是按照本发明的一个实施例的半导体集成电路器件的不完全平面图；
图3是按照本发明的一个实施例的半导体集成电路器件的不完全截面图；
图4是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图5是半导体衬底的不完全平面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图6是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图7是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图8是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图9是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图10是半导体衬底的不完全平面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图11是半导体衬底的放大不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图12是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图13是半导体衬底的放大不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图14是制造按照本发明的一个实施例的半导体集成电路器件所使用的分层式垂直氧化炉的示意图；
图15是说明与图14所说明的分层式垂直氧化炉连接的一个催化系统蒸汽/氢混合气体发生器的示意图；
图16是图15所说明的蒸汽/氢混合气体发生器的管道分布图；
图17是表示使用蒸汽/氢混合气体的氧化还原反应的平衡汽压比(PH2O/PH2)的温度相关性的曲线图；
图18说明使用图14所说明的分层式垂直氧化炉的再氧化工艺程序；
图19是半导体衬底的放大不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图20(a)是制造按照本发明的一个实施例的半导体集成电路器件所使用的单晶片处理式氧化炉的示意图，以及图20(b)是沿图20(a)直线B-B’所取的截面图；
图21是说明钨水系统的氧化还原作用与pH之间关系的状态图；
图22是曲线图，说明借助于总反射荧光X射线对用水洗涤而从W膜表面上除去天然氧化膜的效果进行测量的结果；
图23是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图24是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图25是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图26是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图27是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图28是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图29是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图30是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图31是半导体衬底的不完全平面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图32是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图33是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图34是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图35是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图36是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图37是半导体衬底的不完全截面图，说明按照本发明的一个实施例的半导体集成电路器件的制造过程；
图38是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图39是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图40是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图41是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图42是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图43是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图44是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图45是半导体衬底的不完全截面图，说明按照本发明的另一个实施例的半导体集成电路器件的制造过程；
图46是曲线图，表示借助于X射线衍射对构成栅电极一部分的WNX膜的形成期间的氮流率与WNX膜的晶体结构之间的关系进行调查的结果；
图47(a)和图47(b)是曲线图，表示当保持氩气的流率恒定的时候，在不同温度下在改变氮气流率时对WNX膜进行热处理时所测量的膜应力；
图48是曲线图，说明栅电极的击穿电压与WNX膜/多晶膜界面的接触电阻之间关系的调查结果，该栅电极包括一个在改变氮气与氩气的流率比下而形成的WNX膜；
图49是半导体衬底的不完全截面图，说明按照本发明的又一个实施例的半导体集成电路器件的制造过程；
图50是半导体衬底的不完全截面图，说明按照本发明的又一个实施例的半导体集成电路器件的制造过程；
图51是半导体衬底的不完全截面图，说明按照本发明的又一个实施例的半导体集成电路器件的制造过程；
图52是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图53是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图54是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图55是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图56是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图57是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图58是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图59是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图60是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图61是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图62是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图63是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图64是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图65是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图66是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图67是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图68是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图69是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图70是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图71是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图72是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图73是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；
图74是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程；以及
图75是半导体衬底的不完全截面图，说明按照本发明的再一个实施例的半导体集成电路器件的制造过程。
具体实施方式
以下将根据附图具体地描述本发明的实施例。在全部用于描述下述实施例的图中，具有相同功能的部件将用同样标号表示，并且将省略其重复描述。此外，在下述实施例中，除特别需要外，原则上将不重复对相同或类似部分的描述。
在下述实施例中，为了方便，将根据需要在分成多个部分或多个实施例之后进行描述。除非另有指定，这些多个部分或实施例不是相互不相关的，而是相互有关的，以便一个是另一个的部分或全部的变更例子、细节或补充描述。在下述实施例中，当提到元件数时(包括数字、数值、数量和范围)，除另有指定外，或原则上该数明显地限于特定数的情况，元件数不限于特定数，而可以不大于或小于特定数。而且在下述实施例中，不用说除另有指定外，或原则上它们明显地是必不可少的情况，组成元件(包括基本步骤)不总是必不可少的。
类似地，在下述实施例中，当提到组成元件的形状或位置关系时，除另有指定外，或原则上它是绝对不同的情况，也包括大致与其类似或相似的形状或位置关系。这也适用于上述数值和范围。
术语“半导体集成电路晶片”或“半导体晶片”意指一种用于制造半导体集成电路的单晶硅衬底(一般地，大致为圆形)，蓝宝石衬底，玻璃衬底，或其他绝缘、半绝缘或半导体衬底，以及它们的合成衬底。术语“半导体集成电路器件”(或“电子器件”、“电子电路器件”等)不仅意指在单晶硅衬底上方形成的器件，而且意指在上述衬底或另外衬底，例如SOI(硅绝缘体)衬底、用于制造TFT(薄膜晶体管)液晶的衬底或用于制造STN(超扭转向列)液晶的衬底上形成的器件，除非另外指定术语“半导体集成电路器件”不指在这样的衬底上形成的器件。
当提到材料、气体成分或其他类似方面的情况下，除另有指定外，它不仅包括一种纯材料，而且包括一种含有其作为主成分的材料。这样意指允许添加另外成分。
关于气体成分，除主反应气体或处理气体外，还能添加一种具有副效应的添加气体、稀释气体、辅助气体或其他类似气体。
术语“氧化硅膜”意指一种含有各种添加剂或辅助成分的氧化硅膜，更具体地，PSG(磷硅酸盐玻璃)膜、BPSG(硼磷硅酸盐玻璃)膜、TEOS(四乙氧基硅烷)氧化膜和氮氧化硅膜，以及另外一种单膜或其合成膜，除非另外指定术语“氧化硅膜”不指这样的膜。
这里使用的术语“氮化硅”不仅意指Si3N4，而且意指一种具有类似成分的由硅的氮化物制成的绝缘膜。
除硅热氧化膜和氮氧化硅膜外，术语“栅氧化膜”还意指其他热氧化膜、淀积膜和涂敷膜。其材料的例子包括除氧化硅膜外的非硅型金属氧化物，绝缘氮化物例如氮化硅，以及其合成膜。
如这里提到衬底表面上的导电区或淀积膜的导电区的材料所使用的术语“硅”或“硅基”，包括比较纯的硅部件，添加有杂质或添加剂的硅，以及将硅作为主要成分的导电部件(例如，包括一种硅基合金，例如SiGe合金，它至少含有50％的Ge。栅多晶硅部分或沟道区例如由SiGe制成)。除非存在技术冲突，这些材料允许在刚形成之后具有高电阻。
淀积膜中的有些在刚淀积之后是非晶的，然而由于后来执行的热处理变成多晶体。除非特别必要外，这样的膜有时如后来形状来表示，以避免表达上的冲突。例如，多晶硅在刚淀积之后为非晶态，并且通过后来执行的热处理而变成多晶硅。不用说可从开始就用多晶硅。使膜在刚淀积之后为非晶态具有这样一些优点，即能防止离子注入时的沟道效应，能避免例如干蚀刻时根据粒块形状而在处理中引起的困难，以及在热处理之后薄片电阻低。
与本发明的实施有关的其他技术在以下本发明人参与其中的申请中详细地公开：Japanese Patent Application No.2000-118491；Japanese Patent Laid-Open No.Hei 09(1997)-172011；JapanesePatent Laid-Open No.Hei 10(1998)-335652；Japanese PatentLaid-Open No.Hei 10(1998)-340909；Japanese Patent Laid-OpenNo.Hei 11(1999)-330468；Japanese Patent Laid-Open No.Hei10(1998)-349285；USP 6066508；International Publication WO98/39802；以及International Publication WO 97/28085。
(实施例1)
图1是一个半导体芯片1A的总平面图，其上形成本实施例的DRAM(动态随机存取存储器)。矩形半导体芯片1A在其主表面上具有一个256Mbit(兆比特)存储容量的DRAM。这个DRAM主要具有一个由多个存储器阵列(MARY)所制成的存储区，和一个在其周围设置的外围电路区PC。在半导体芯片1A的中心，将多个压焊区BP安排在一行，使连接端子例如接合线与压焊区BP连接。
图2是半导体衬底的平面图，说明DRAM的存储器阵列(MARY)的一些，以及图3是说明DRAM的半导体衬底的不完全截面图。图3的左边区是沿图2直线A-A所取的截面图；中心区是沿图2直线B-B所取的截面图；以及右边区是说明外围电路区(PC)的一部分的截面图。
在一个例如由p型单晶硅制成的半导体衬底(其后将称为“衬底”，或可能称为“半导体晶片”或简单地“晶片”)1的主表面上方，形成隔离沟2、p型阱3和n型阱4。在存储器阵列的p型阱上方，形成多个存储单元，各有一个n沟道型存储单元选择MISFET(金属绝缘体半导体场效应晶体管)Qt，和一个在其上方形成的信息存储电容器C。
存储单元选择MISFET Qt主要由一个栅绝缘膜6、一个栅电极7A和一对n型半导体区(源极、漏极)9、9组成，栅电极7A在一个除活性区L以外的区域构成字线WL。栅电极7A(字线WL)由一个所谓多金属结构的导电膜组成，它在一个例如掺杂P(磷)的n型多晶硅膜上方层叠一个WNx(氮化钨)膜和一个W膜。
DRAM的外围电路部分PC由一个所谓互补MIS电路组成，它具有多个n沟道型MISFET Qn和多个p沟道型MISFET Qp。n沟道型MISFETQn在p型阱3上方形成，并且主要由栅绝缘膜6、栅电极7B和一对n+型半导体区(源极、漏极)12、12组成。p沟道型MISFET Qp在n型阱4上方形成，并且主要由栅绝缘膜6、栅电极7C和一对p+半导体区(源极、漏极)13、13组成。栅电极7B、7C各由和存储单元选择MISFET Qt的栅电极7A(字线WL)那样类似的多金属结构的导电膜制成。在栅电极7B、7C各自的侧壁上方，形成由氮化硅膜制成的侧壁隔膜11s。
在存储单元选择MISFET Qt、n沟道型MISFET Qn和p沟道型MISFET Qp上方，形成一个氮化硅膜11和一个夹层绝缘膜15，以覆盖栅电极7A(字线WL)的上部和侧壁。夹层绝缘膜15例如由一个SPG(旋压玻璃)膜(用涂覆法形成的氧化硅绝缘膜)，和一个在其上形成的双层氧化硅膜形成。
在构成存储单元选择MISFET Qt的源极和漏极的n型半导体区对9、9上方，通过在夹层绝缘膜15和其下面氮化硅膜11中开孔而形成接触孔16、17。在这些接触孔16、17用一个例如由掺杂P(磷)的n型多晶硅膜组成的塞件18填满。
在夹层绝缘膜15上方，形成一个氧化硅膜19。在氧化硅膜19中在接触孔16、17中的一个(接触孔16)上方，形成一个通孔20。这个通孔20安排在活性区L外面的隔离沟2上方，并且在通孔内部嵌入一个通过在一个TiN(氮化钛)膜上方接连地层叠一个W膜而得到的双层导电膜所形成的塞件23。嵌入通孔20的塞件23通过埋入接触孔16的塞件18，与存储单元选择MISFET Qt的源极和漏极中的一个(由两个存储单元选择MISFET Qt所共有的n型半导体区9)电连接。
在外围电路部分的氧化硅膜19和下面夹层绝缘膜15中，形成接触孔21和22。接触孔21在构成n沟道型MISFET Qn的源极和漏极的n+型半导体区对(源极、漏极)12、12上方形成，而接触孔22在构成p沟道型MISFET Qp的源极和漏极的p+型半导体区对(源极、漏极)13、13上方形成。在这些接触孔21、22内部嵌入一个塞件23，它由和嵌入存储器阵列的通孔20中的塞件23所用的类似导电材料组成。
在存储器阵列的氧化硅膜19上方，形成多个用于读出存储单元的数据的位线BL。这些位线BL安排在隔离沟2上面，并且以相同宽度和相同间隔与栅电极7A(字线WL)成直角的方向延伸。通过在下面氧化硅膜19中形成的通孔20中的塞件23，和在接触孔16中的塞件18，位线BL各与存储单元选择MISFET Qt的源极和漏极中的一个(n型半导体区9)连接。位线BL例如由一个在WNx膜上方层叠W膜的导电膜形成。
在外围电路部分PC中的氧化硅膜19上方，形成第一级互连30至33。这些互连30至33各由和位线BL类似的导电膜制成。如后文所述，这些互连与位线BL同时形成。通过在氧化硅膜19、15中形成的接触孔21内部的塞件23，互连30、31与n沟道型MISFET Qn的源极和漏极(n+型半导体区12)电连接，而通过在氧化硅膜19、15中形成的接触孔22内部的塞件23，互连32、33与p沟道型MISFETQp的源极和漏极(p+型半导体区13)电连接。
在位线BL和第一级互连30至33上方，形成一个夹层绝缘膜40。如下面夹层绝缘膜15那样，夹层绝缘膜40由一个旋压玻璃膜和一个在其上方形成的双层氧化硅膜制成，并且使其表面平坦化，以便在衬底1的整个区上方几乎成为相等高度。
在存储器阵列的夹层绝缘膜40和下面氧化硅膜19中，形成一个通孔43。通孔43安排在接触孔17正上方。在通孔43内部，嵌入一个由掺杂P(磷)的n型多晶硅膜制成的塞件44。
在夹层绝缘膜40上方，形成一个氮化硅膜45和一个厚氧化硅膜46。在存储器阵列的氧化硅膜46中形成的一个深槽47内部，形成一个信息存储电容器C，它由一个下电极48、一个电容绝缘膜49和一个上电极50组成。信息存储电容器C的下电极48例如由一个掺杂P(磷)的低电阻n型多晶硅膜制成，并且通过通孔43和位于下电极下面的接触孔17，与存储单元选择MISFET Qt的n型半导体区(源极、漏极)9的另一个电连接。信息存储电容器C的电容绝缘膜49例如由Ta2Q5(氧化钽)制成，而上电极50例如由TiN膜制成。
在信息存储电容器C上方，形成一个氧化硅膜51。在其上面形成两层或多层的Al互连，但它们没有图解说明。
其次，根据图4至图37，将逐步地描述按照如上所述构成的本实施例的DRAM的制造过程的一例。
如图4所说明，准备一个例如由p型单晶硅制成的衬底(晶片)1。在衬底的主表面上形成隔离沟2之后，将B(硼)离子注入衬底1的一个部分，而将P(磷)离子注入衬底的另一个部分。在约950℃下使衬底1热处理约10分钟，以便使这些杂质扩散，从而形成p型阱3和n型阱4。例如，通过蚀刻衬底1的隔离区，以形成约350nm深的沟，用CVD(化学汽相淀积)在沟内部和在衬底1上方淀积氧化硅膜5，并且用化学机械抛光(CMP)除去在沟外的氧化硅膜5的不必要部分，而形成隔离沟2。如图5所说明，通过形成这种隔离沟2，在存储器阵列的衬底1上方形成多个活性区L，它们具有由隔离沟2所环绕的细长岛状图形。
在用氢氟酸洗涤衬底1的表面之后，如图6所说明，使衬底1经受蒸汽氧化，以在p型阱3和n型阱4的表面上方形成由氧化硅膜制成的清洁栅绝缘膜6。栅绝缘膜6例如具有6nm的膜厚度。代替氧化硅膜，可以用氮氧化硅膜、氮化硅膜，或氧化硅膜和氮化硅膜的合成绝缘膜制成栅绝缘膜6。
如图7所说明，在栅绝缘膜6上方淀积一个掺杂P(磷)的n型多晶硅膜14n。这个多晶硅膜14n的淀积通过CVD例如用甲硅烷(SiH4)和磷化氢(PH3)作为源气而实现(膜形成温度：约630℃)，以给定约70nm的膜厚度。为了减小电阻，多晶硅膜14n的P浓度调整为1.0×1019原子/cm3或更大。
多晶硅膜14n可以用一种含有5％至最大50％范围的量的Ge(锗)的硅膜来代替。在硅中结合Ge是有利的，因为使硅的能带隙变窄，或使杂质的固溶极限增加，而带来与上面WNx膜的接触电阻的减小。在硅中结合Ge，不仅用离子注入将Ge引入硅膜，而且通过CVD用甲硅烷(SiH4)和GeH4来淀积含有Ge的硅膜。
在用氢氟酸洗涤多晶硅膜14n的表面之后，如图8所说明，在多晶硅膜14n上方用溅射依次地淀积一个厚度约7nm的WNx膜24和一个厚度约70nm的W膜25，随后在W膜25上用CVD淀积一个厚度约160nm的氮化硅膜8。WNx膜24起一个阻挡层作用，用于防止多晶硅膜14n与W膜25之间的反应。在形成氮化硅膜8时，由于等离子CVD是一种能够在相对低温下(约480℃)形成膜的方法，建议用等离子CVD在W膜25上方淀积一个约10nm薄的氮化硅膜，在约950℃下经过约10秒的灯退火，除去氮化硅膜中的气体成分，并且为了得到致密膜，用低温CVD(膜形成温度：约780℃)淀积另一个厚度约150nm的氮化硅膜。可选择地，在用等离子CVD在W膜25上方淀积一个氧化硅膜之后，用低压CVD在其上方淀积氮化硅膜8。
如图9所说明，将一个在氮化硅膜8上方形成的光刻胶膜26用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n，从而在存储器阵列的栅绝缘膜6上方形成栅电极7A(字线WL)，并且在外围电路部分的栅绝缘膜6上方形成栅电极7B、7C。如图10所说明，形成栅电极7A(字线WL)，以便沿与活性区L的长边成直角的方向延伸。栅电极7A(字线WL)的线宽(栅长度)和相邻两个栅电极7A(字线WL)之间的间距例如各为0.13μm至0.14μm。
通过采用一种多金属结构，其中构成栅电极7A(字线WL)和栅电极7B、7C各自的导电材料部分地由一种低电阻金属(W)制成，能使薄片电阻降至约2Ω/□或更小，并且能抑制门延迟，使得有可能实现一种高速操作的DRAM。
如图11所说明，在上述用于形成栅电极7A(字线WL)、7B和7C的干蚀刻步骤中，希望不完全除去栅绝缘膜6，并且使栅绝缘膜6在栅电极7A(字线WL)、7B和7C周围的衬底1的表面上方留下很薄(例如，厚度约3nm)。如果这个干蚀刻使栅绝缘膜6下面的衬底1暴露，则在后面执行的热处理步骤中在衬底1的表面上直接粘附含有W的污染(污染物)，W是栅电极材料之一，这样可能形成一种不能用普通洗涤处理除去的反应产物，例如硅化钨。
然后将衬底1从干蚀刻设备转送到一个灰化设备，其中通过灰化用O2等离子除去光刻胶膜26，如图12所说明。
在衬底1从干蚀刻设备转送到灰化设备期间，衬底1的表面暴露于空气。另外，当通过灰化用O2等离子除去光刻胶膜26的时候，衬底1的表面暴露于O2等离子气氛。如图13所说明，当完成灰化时，在栅电极7A、7B和7C各自的侧壁暴露的W膜25的表面上，形成不希望有的氧化物(WOx)27。这种氧化物27在随后热处理步骤中升华。在粘附到热处理室的内壁上之后，它再淀积在衬底1的表面上，并且由于污染，引起元件的特性变坏(在DRAM情况下刷新失败)。
如上所述，用于形成栅电极7A、7B、7C的干蚀刻在一定程度上不可避免地使栅电极7A、7B、7C的侧壁之下或外围区中的栅绝缘膜6除去，使得膜比干蚀刻之前变薄(参考图13)。如果使变薄的膜保留为这个样子，则出现如栅击穿电压降低的不便。为了再生膜以弥补栅绝缘膜6的除去部分，按以下方式执行再氧化处理。
图14是说明分层式垂直氧化炉的一例的示意图，用于栅绝缘膜6的再氧化处理。这个垂直氧化炉150备有一个由石英管形成的室151，并且在室周围安排一个用于加热晶片(衬底)1的加热器152。在室151内部，安装一个使多个晶片1相互保持水平的石英舟153。在室151的底部，连接一个用于引入蒸汽/氢混合气体和清洗气体的进气管154，和一个用于排出这些气体的排气管155。在进气管154的另一端，连接一个如图15和图16所说明的气体发生器140。
图15是说明一个与分层式垂直氧化炉150连接的催化系统蒸汽/氢混合气体发生器的示意图，以及图16是蒸汽/氢混合气体发生器的管道分布图。气体发生器140备有一个用耐热耐腐蚀合金形成的反应器141，并且在发生器内部，安排一个由催化金属例如Pt(铂)、Ni(镍)或Pd(钯)制成的线圈142，和一个用于加热线圈142的加热器143。通过管道145从储气罐144a、144b和144c向反应器141引入一种由氢和氧制成的处理气体，和一种由惰性气体例如氮制成的清洗气体。在储气罐144a、144b和144c与管道145之间，安排有用于控制气体流率的质量流量控制器146a、146b、146c，以及用于打开或关闭气体流道的开关阀147a、147b和147c，并且通过它们精确地控制引入反应器141的气体的流率量和气体的成分比。
引入反应器141的处理气体(氢和氧)与加热到约350℃至450℃的线圈142形成接触，并且被激发，从而由氢分子产生氢原子团(H2→2H*)，并且由氧分子产生氧原子团(O2→2O*)。由于这两种原子团化学上非常活性，所以它们相互快速反应，并且产生水(2H*+O*→H2O)。通过在反应器141中引入一种含有氢的处理气体，使氢含量超过水产生的克分子比(氢∶氧＝2∶1)，可得到一种蒸汽/氢混合气体。在该混合气体与从图16所说明的稀释线148供给的氢混合，以准备一种具有希望水浓度的蒸汽/氢混合气体之后，将结果形成的气体通过进气管154引入垂直氧化炉150的室151。
这样的催化系统气体发生器140能够精确地控制参与形成水的氢和氧的量，以及它们的比，因此能从百万分之几数量级的非常低浓度，到约百分之几十的高浓度的宽广范围之内，精确地控制引入室151的蒸汽/氢混合气体中的蒸汽浓度。在将处理气体引入反应器141时，即刻产生水，以便可实时得到一种具有希望蒸汽浓度的蒸汽/氢混合气体。这样还可能使外来物质的混合最小化，以便能将清洁蒸汽/氢混合气体引入室151。反应器141中的催化金属不限于上述金属，只要它能够将氢和氧转化成它们的原子团。可以将催化金属加工成线圈之后使用它，或可以将其加工成空心管或细纤维过滤器，使处理气体通过其中。
图17是表示使用蒸汽/氢混合气体的氧化还原反应的平衡汽压比(PH2O/PH2)的相关性的曲线图，其中曲线(a)至(e)分别表示W、Mo、Ta(钽)、Si和Ti(钛)的平衡汽压比。如所说明，通过将引入垂直氧化炉150的室151中的蒸汽/氢混合气体的蒸汽/氢部分压力比设在曲线(a)和(d)之间的范围之内，能选择地使硅制成的衬底1氧化，而不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。如图17所说明，金属(W、Mo、Ta和Ti)和硅的氧化率随蒸汽/氢混合气体中蒸汽浓度增加而增加。因此，增加引入室151中的蒸汽/氢混合气体中的蒸汽浓度，能够选择地用较短时间的热处理使硅氧化。当栅电极7A、7B和7C各自的金属部分由Mo(钼)制成时，则在曲线(b)与(d)之间的范围之内调整蒸汽/氢部分压力比，能够选择地仅使硅氧化而不使Mo膜氧化。
参考图18，其次将描述使用分层式垂直氧化炉150的再氧化工艺程序的一例。
首先，将其上支持有多个晶片1的石英舟153装入充满清洗气体(氮)的室151中。完成石英舟153的装入需要约10分钟。预先将室151中的清洗气体(氮)加热，以便缩短晶片1的升温时间。然而，预热温度的上限必须调整为小于500℃，因为在栅电极7A、7B和7C的侧壁上形成的氧化物27趋于在高温下升华。
然后，通过进气管154引入氢气，用引入的氢气清洗室151约10分钟，从而将室151的气氛转换成一种允许氧化钨27还原的气氛。当继续向室151供给氢气的时候，经过约30分钟至40分钟，将晶片1加热到600℃或更高，例如800℃。为了仅将氢气引入室151，只需要在反应器141的上游位置处停止氧的供给，并且仅供给氢。
通过在允许栅电极7A、7B和7C的侧壁上的氧化物27还原的条件下加热晶片1，使氧化物27的大部分还原成W，使得有可能将室151中氧化物27的升华量保持在显著低的水平。因为能使衬底1在栅绝缘膜6的再氧化处理步骤期间得到极大地保护以免遭污染，所以这样又带来DRAM的可靠性和制造产量的改进。
然后，将氧和过量氢引到气体发生器140的反应器141，从而在室151中引入一种蒸汽/氢混合气体，它在部分压力比下含有约10％的由氧和氢通过催化作用生成的水。当将室151中的蒸汽/氢混合气体的温度保持在800℃，以及其压力在次大气压区之内，即具有约10％至约50％的大气压的区的时候，使晶片1的表面经受25分钟至30分钟的氧化处理。在有些氧化炉中，氧化处理在比次大气压区低的压力区中执行。然而，当氧化处理时压力低于上述区时，在栅电极7A、7B和7C的各侧壁上留下的氧化物27趋于升华。因此希望将氧化处理时的压力设在约1300Pa或更大。
如图19所说明，通过执行上述氧化处理，使栅电极7A、7B和7C的外围中的衬底1再氧化，并且使先前由上述干蚀刻步骤变薄的栅绝缘膜6又获得初始膜厚度(6nm)。因为将引入室151的蒸汽/氢混合气体的蒸汽/氢部分压力比设在曲线(a)与(d)之间的范围之内，所以这个氧化处理决不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。
通过截断反应器141上游的氧的供给，当仅向室151供给氢的时候，经过约30分钟至40分钟，使晶片1的温度冷却到小于500℃，例如降到400℃。然后，在停止供给氢气之后，并且用氮气清洗室151约10分钟之后，从室151中卸下石英舟153。如果在高温下对室151执行从氢气氛到氮气氛的转换，栅电极7A、7B和7C的侧壁上存在的W膜25，或栅电极7A、7B和7C的侧壁上留下未被还原除去的氧化物27就有可能升华的危险。因此希望在晶片1的温度降低到约300℃至200℃之后，将气氛从氢气转变为氮气。当对氧化处理时间的要求不那么严格时，当然能在晶片1的温度减小到约100℃，优选地70℃至室温之后，通过执行到氮气的气氛转换，而更有效地抑制W膜25的氧化。
栅绝缘膜6的再氧化处理也能用一个采用RTA(快速热退火)系统的单晶片处理式氧化炉来执行。图20(a)是说明用于再氧化处理的单晶片处理式氧化炉的一例的示意图，以及图20(b)是沿图20(a)的直线B-B’所取的截面图。
这个单晶片处理式氧化炉100备有一个由多壁石英管制成的室101，并且该炉在其下部具有一个用于加热晶片1的卤素灯107。在室101内部，容纳一个盘形线环103，用于使卤素灯107供给的热在晶片1的整个表面上均匀地扩散，并且在环上方，布置一个接受器104，用于水平地保持晶片1。线环103由一种耐热材料例如石英或SiC(碳化硅)制成，并且由一个从室101的壁面伸出的支持臂105所支持。在线环103的附近，安装一个热电偶106，用于测量由接受器104所保持的晶片1的温度。
在室101的壁部的一部分上，连接一个用于向室101引入蒸汽/氢混合气体和清洗气体的进气管108的一端。在进气管108的另一端，连接图15和图16所说明的催化系统气体发生器140。在进气管108的附近，设置一个具有大量透孔109的隔膜110，并且使引入室101的气体通过这个隔膜110的这些透孔109，并在室101内均匀地分布。在室101的壁部的另一部分，连接一个用于将引入室101的气体排出的排气管111的一端。
除使晶片1一个接一个地氧化外，使用单晶片处理式氧化炉100的再氧化工艺大致上与使用分层式垂直氧化炉150的再氧化工艺类似。因为通过灯加热使晶片1的温度增加或降低不需要很长时间(一般地，约几秒)，所以在室温下执行晶片1的装入/卸下。
其次将描述使用单晶片处理式氧化炉100的再氧化工艺的一例。打开预先充满室温的清洗气体(氮)的室101，并将具有已经完成其形成步骤的栅电极7A、7B和7C的晶片1装在接受器104上。然后关闭室101，随后在其中引入氢气，从而使室101具有一种氢气氛。当保持这种气氛的时候，用约5秒将晶片1加热到600℃或更高，例如达到950℃。
然后，将氧和过量氢引入气体发生器140的反应器141，并且在室101中引入一种在部分压力下含有约10％的由催化作用产生的水的蒸汽/氢混合气体。接通卤素灯107。当将室101中的蒸汽/氢混合气体的温度保持在950℃的时候，使晶片1的表面经受约3分钟的氧化处理。
在关掉卤素灯107之后，停止供给蒸汽/氢混合气体，并且使室101恢复为氢气氛。当保持氢气氛的时候，用约10秒将晶片1的温度降到小于500℃，例如400℃。然后，停止供给氢气，并用氮气清洗室101。在室101内的温度降到约室温时，卸下晶片1。同样在这种情况下，优选地在晶片1的温度降到约300℃至200℃之后，执行从氢气到氮气的转换。然而，当对氧化处理时间的要求不那么严格时，在晶片1的温度降到约100℃，更优选地70℃至室温之后，执行气氛转换则更有效地抑制W膜25的氧化。
如使用分层式垂直氧化炉150的再氧化处理类似，这样的再氧化处理能够使栅绝缘膜6增加厚度，而不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。另外，通过在使栅电极7A、7B和7C的侧壁上存在的氧化物27允许还原的条件下增加或降低晶片1的温度，能使室151中氧化物27的升华量保持在显著低的水平，使得有可能在栅绝缘膜6的再氧化处理步骤期间将衬底1的污染保持在显著低的水平。本发明人进行的试验确认，通过在氢还原气氛中使温度增加到希望温度，随后又在该氢还原气氛中使温度降低，则与在氮气氛中使温度增加或降低的情况比较，使衬底1的表面上方淀积的氧化物27的量减小约2或3个数量级，而与使用分层式垂直氧化炉150和单晶片处理式氧化炉100中的哪个无关。
在上述再氧化工艺中，在氢气氛中使晶片1的温度增加或降低，但是，也可使用另一种能够使氧化钨还原的气氛，例如氨(NH3)、CO或N2O。然而，当使用这样的气体时，必须安装氧化炉的管道及其他类似部件。关于清洗气体，除氮外，可使用惰性气体，例如氩(Ar)、氦(He)或氙(Xe)。
在上述再氧化工艺中，用蒸汽/氢混合气体使晶片1氧化。可选择地使用另一种能够使硅氧化而不使W膜或Mo膜氧化的气体，例如氧化气体，如氧(O2)、NO、CO或CO2，或其与蒸汽/氢混合气体的混合气体。然而，必须对CO或CO2的使用引起注意，因为在热处理期间它可能与W或Mo起反应，以形成外界物质例如碳化物。
当采用上述再氧化工艺时，能将衬底1的表面的氧化物污染抑制为非常低水平，这样与温度增加到希望温度，或在氮气氛中执行随后温度降低的情况比较，有可能使衬底1的表面上氧化物27的淀积量减小约2或3个数量级。
即使在上述再氧化工艺中在还原气氛中执行晶片1的温度增加或降低，也偶然在再氧化工艺期间出现微量氧化物污染的淀积。在这种情况下，在随后杂质离子注入步骤中，氧化物作为污染物撞入栅绝缘膜6，可能使结果形成的元件的电特性变坏。
因此有效地在随后离子注入步骤之前，湿洗衬底(晶片)1的表面，从而降低氧化物污染的水平。然而这个洗涤应该在栅电极7A、7B和7C的侧壁暴露的W膜25不被氧化的条件下执行。特别地，在再氧化工艺中暴露于还原气氛的W膜25在其表面上变得比不用这样处理的W膜更活性，并且由于氧化物27的还原而具有增大的表面积，因此W膜25趋于比再氧化工艺之前更易氧化。
因此，同样在这个洗涤步骤中，必须避免使用氧化溶液。换句话说，希望用还原溶液来洗涤，以便防止W膜25的氧化，同时除去栅电极7A、7B和7C的侧壁暴露的W膜25的表面上存在的氧化钨。为了实现这样条件，本发明人发现希望使用这样的水，它在钨水氧化还原电位/pH平衡图中(这个平衡图描述于：Emil A.Knee，Chilkunda Raghunath，SriniRaghavan and Joong S.Jeon：Electrochemistry of Chemical VaporDeposited Tungsten Films with Relevance to Chemical MechanicalPolishing，J.Electrochem.Soc.，Vol.143，No.12，pp.4095-4100，December，1996)，具有在W存在区与WO4负离子存在区之间的边界附近的特性。
作为试验的结果，当使用这样的水时，使W膜表面上存在的氧化钨(WOx)作为WO4的负离子洗提于水，但是其后，W膜表面几乎不被氧化。当使用中性或弱碱性纯水，或pH在6.5或更大但小于12范围内，更优选地pH在7或更大但小于10.5范围内的化学溶液时，可得到这样的希望效果。仅用超纯水洗涤而使氧化物污染除去约3个数量级。当用在超纯水中添加约0.2mg/l至约2mg/l量的氢气而得到的含氢水来洗涤时，能使氧化物污染的除去率比使用纯水的情况提高约1.5倍。
为了提高氧化物污染的洗提效率，可以使用通过对上述超纯水或含氢水添加氨而制成弱碱性的水溶液。作为试验的结果，对水添加0.2mmol至120mmol氨，使pH为11.5，并且使氧化还原电位从580mV变为870mV还原电位，使得有可能使表面上形成的氧化钨洗提于水，从而在不使W膜氧化下除去氧化钨。这个结果指示能通过洗提而除去在栅电极周围的氧化硅膜上方淀积的WOx。这样能够减少在随后热处理步骤中氧化钨的升华量，从而阻止LSI的污染。
优选地上述水或化学溶液大致上不含容易使W膜氧化的过氧化氢。即使它含有少量的过氧化氢，假定将具有30wt％浓度的过氧化氢作为100％时，则过氧化氢的体积比必须小于0.3％。
当用上述水或化学溶液洗涤晶片1时，通过对晶片应用机械振动例如超声波振动，能进一步提高污染的除去效率。为了防止已经除去的污染物再淀积，优选地用流动水而不是静止水执行洗涤。当用流动水执行洗涤时，在水-SiO2界面上形成的电偶层和流动水的动电位(ζ电位)带来淀积WOx的除去效果，使污染还原效果提高。
在再氧化工艺中暴露于还原气氛的W膜比不用这样处理的W膜易于氧化，因此上述洗涤必须在再氧化处理之后尽快执行。在这种情况下，为了防止在转送期间与空气的接触而引起的氧化，将氧化炉与洗涤设备直接连接也有效。
图22是曲线图，说明用总反射X射线荧光对用水洗涤W膜表面上形成的天然氧化膜的除去效果进行测量的结果。至于W膜，分别使用在室温下和在500℃下形成的W膜。因为在500℃下形成的W膜比在室温下形成的W膜具有较高的结晶度，所以几乎不在前种膜上产生天然氧化膜。在任一膜下，随水温从室温开始升高而使天然氧化膜产量增加，但是当水温超过约60℃时，洗涤效果超过天然氧化膜产量的增加，结果带来高除去效果。根据上述发现，通过将洗涤时水或化学溶液的温度设在室温至小于50摄氏度，或在70摄氏度或更高，更优选地在室温至小于45摄氏度，或在75摄氏度或更高，能有效地除去天然氧化膜。
如图23所说明，当用光刻胶膜28覆盖p型阱3的上部的时候，将B(硼)离子注入n型阱4。在通过灰化除去光刻胶膜28之后，如图24所说明，用光刻胶膜29覆盖n型阱4的上部，并且将As(砷)离子注入p型阱3。B和As的剂量例如各为3×1013原子/cm2。
在通过灰化除去光刻胶29之后，为了除去衬底1的表面上粘附的灰化残留物，湿洗衬底1的表面。因为这个湿洗必须在不允许栅电极7A、7B和7C的侧壁暴露的W膜(25)氧化的条件下执行，所以在再氧化工艺之后立即使用在洗涤步骤中所使用的纯水或化学溶液。
然后，用灯退火使衬底1在约950℃氮气氛中经受约10秒热处理，以电激活上述杂质，从而在p型阱3中在栅电极7A和7B各自的两侧上方形成n-型半导体区9，同时在n型阱4中在栅电极7C的两侧上形成p-型半导体区10。其后，为了除去作为上述激活杂质的热处理的结果而从栅电极7A、7B和7C的侧壁升华，且然后再淀积在衬底1的表面上的少量氧化物污染，可以洗涤衬底1的表面。对于这个洗涤，优选地在再氧化工艺之后立即使用在洗涤步骤中所使用的上述纯水或化学溶液。
如图26所说明，然后在衬底1上方淀积一个厚度约50nm的氮化硅膜11。这个氮化硅膜11例如通过低压CVD使用甲硅烷(SiH4)和氨(NH3)作为源气来淀积。以下是这个氮化硅膜11的膜形成流程的一例。
将晶片1装入一个预先充满氮的低压CVD设备的室中。将室内的预热温度设为小于500℃。仅对室内供给源气之一的氨，并且使室内气氛变为氧化钨还原气氛。当继续向室内供给氨的时候，将晶片1加热到600℃或更高的温度，例如730℃至780℃的温度范围。然后向室内供给氨和甲硅烷，并且通过这些气体相互反应，淀积氮化硅膜11。氮化硅膜11形成所需时间约10分钟。然后停止供给甲硅烷。当继续向室内供给氨的时候，使晶片1冷却到500℃或更低，例如400℃。用氮清洗室，随后卸下晶片。当在高温下使室内气氛从氨气变为氮气时，在栅电极7A、7B和7C的侧壁上的W膜25，或留下未还原的氧化物27有升华的可能危险。因此更希望在晶片1的温度降到约300℃至200℃的范围之后，执行从氨气到氮气的转换。不用说，如果对氮化硅膜11的形成时间没有严格要求，在晶片1的温度降到约100℃，更优选地70℃至室温的范围之后，执行到氮气氛的转换，对于防止W膜25的氧化有效。
通过按上述方式淀积氮化硅膜11，能在高温气氛中在不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化下淀积氮化硅膜11。因为在使栅电极7A、7B和7C的侧壁上的氧化物27还原的条件下增加晶片1的温度，所以能使室内氧化物27的升华量保持在显著低的水平，使得有可能在氮化硅膜11的形成步骤期间极大地降低衬底1的污染。
在上述氮化硅膜11的淀积过程中，在氨气氛中加热或冷却晶片1，但是可以使用另一种能够使氧化钨还原的气氛，例如氢、CO或N2O气氛。然而，当使用另一种气体时，必须对CVD设备添加管道及其他类似部件。关于清洗气体，可使用惰性气体，例如氩(Ar)、氦(He)或氙(Xe)，而关于源气，可使用二氯甲硅烷(SiH2Cl2)和氨的混合气体。
因此通过上述过程，能使衬底1的表面的氧化钨污染浓度降到1×1010原子/cm2或更小的检测极限水平，结果使DRAM的刷新时间从采取措施前的值50ms改进为200ms或更大。
氮化硅膜11也能用等离子CVD代替低压CVD而淀积。等离子CVD几乎不产生氧化钨，因为这种方法能在比低压CVD较低温度(400℃至500℃)下形成膜。尽管有这样优点，它在膜的密集性方面比低压CVD较差。当使用等离子CVD时，通过在氧化钨还原气氛中加热和冷却，能使氮化硅膜11的形成步骤期间衬底1的污染抑制在显著低的水平。当用等离子CVD淀积氮化硅膜时，在淀积之前除去在W膜25的表面上形成的氧化物，以便有效地在等离子处理之后在如上所述含有氨或氢的还原气氛中形成膜。
其次将简单地描述氮化硅膜11淀积之后的过程。首先，如图27所说明，用光刻胶膜(未示出)覆盖存储器阵列的衬底1的上部，并且非均质地蚀刻外围电路部分的氮化硅膜11，从而在外围电路部分的栅电极7B和7C各自的侧壁上形成侧壁隔膜11c。
通过在外围电路部分的p型阱3中注入离子As或P，形成具有高杂质浓度的n+型半导体区(源极和漏极)12，而通过在n型阱4中注入离子B，形成具有高杂质浓度的p+型半导体区(源极和漏极)。按照至此所述的步骤，完成外围电路部分中的n沟道型MISFET Qn和p沟道型MISFET Qp。
如图28所说明，在栅电极7A、7B和7C上形成由一个旋压玻璃膜和一个双层氧化硅膜制成的夹层绝缘膜15之后，用一个光刻胶膜(未示出)作为掩模，通过干蚀刻除去n-型半导体区9上的氮化硅膜11，以使n-型半导体区9的表面暴露，从而形成接触孔16和17。在氮化硅膜11的蚀刻速度超过嵌入隔离沟2的氧化硅膜5的蚀刻速度的这样条件下，蚀刻氮化硅膜11，从而能防止隔离沟5的过度蚀刻。另外，在允许非均质地蚀刻氮化硅膜11的条件下执行这个蚀刻，从而在栅电极7A(字线WL)的侧壁上留下氮化硅膜11。这样，相对于栅电极7A(字线WL)按自对准方式形成各有微小直径的接触孔16和17。
如图29所说明，在接触孔16和17各自内部形成塞件18。通过用CVD在接触孔16和17内部及在夹层绝缘膜15上方淀积掺杂P的多晶硅膜，随后用干蚀刻除去夹层绝缘膜15上多晶硅膜的不必要部分，来形成塞件18。
然后，在氮气氛中热处理衬底1，以使构成塞件18的多晶硅膜中的P扩散于n-半导体区9，从而形成低电阻n型半导体区9(源极和漏极)。按照至此所述的步骤，完成在存储器阵列中存储单元选择MISFET Qt的形成。
如图30和图31所说明，在用CVD在夹层绝缘膜15上方淀积氧化硅膜19之后，用光刻胶膜(未示出)作为掩模，干蚀刻外围电路部分的氧化硅膜19和下面的夹层绝缘膜15，从而在n沟道型MISFETQn的源极和漏极(n+型半导体区12)上方形成接触孔21，以及在p沟道型MISFET Qp的源极和漏极(p+型半导体区13)上方形成接触孔22。与这些接触孔的形成相同时，蚀刻存储器阵列的氧化硅膜19，以在接触孔16上方形成通孔20。
如图32所说明，在外围电路部分中形成的接触孔21和22以及在存储器阵列中形成的通孔20各自内部，形成塞件23。例如，通过在包括接触孔21和22以及通孔20的内部的氧化硅膜19上方，用溅射和CVD淀积TiN膜和W膜，然后用化学机械抛光除去氧化硅膜19上方的W膜和TiN膜的不必要部分，来形成塞件23。
如图33所说明，在存储器阵列的氧化硅膜19上方形成位线BL，同时在外围电路部分的氧化硅膜19上方形成互连30至33。例如，通过用溅射在氧化硅膜19上方淀积W膜和WNx膜，然后用光刻胶膜作为掩模通过干蚀刻使这些膜形成图形，来形成位线BL和互连30至33。
如图34所说明，在位线BL和互连30至33上方形成由一个旋压玻璃膜和一个双层氧化硅膜组成的夹层绝缘膜40之后，通过干蚀刻夹层绝缘膜40和下面的氧化硅膜19，在接触孔17上方形成通孔43。然后在通孔43内部形成由多晶硅膜制成的塞件44。通过用CVD在通孔43内部及在夹层绝缘膜40上方淀积一个掺杂P的多晶硅膜，并且用干蚀刻除去在夹层绝缘膜40上方多晶硅膜的不必要部分，来形成塞件44。
如图35所说明，用CVD在夹层绝缘膜40上方淀积一个氮化硅膜45，随后用CVD在氮化硅膜45上方淀积一个氧化硅膜46。用光刻胶膜作为掩模而干蚀刻存储阵列的氧化硅膜46，然后干蚀刻下面的氮化硅膜45，从而在通孔44上方形成一个槽47。
如图36所说明，在槽47的内壁上方形成由多晶硅膜组成的信息存储电容器C的下电极48。下电极48按以下方式形成。首先，用CVD在槽47内部及在氧化硅膜46上方淀积一个掺杂P(磷)的非晶硅膜(未说明)。然后，用干蚀刻除去在氧化硅膜46上方的非晶硅膜的不必要部分，随后用氢氟酸洗涤液来湿洗槽47内部留下的非晶硅膜的表面。在减小压力气氛下对非晶硅膜的表面供给甲硅烷(SiH4)。使衬底1经受热处理，以将非晶硅膜转化成多晶硅膜，并且允许在其表面上生长硅粒，从而形成由表面粗糙的多晶硅膜所组成的下电极48。通过使表面变粗糙，多晶硅膜具有大表面积，这样尽管使信息存储电容器C小型化，也带来存储电荷量的增加。
如图37所说明，在槽47内部形成的下电极48的表面上方，以及在槽47外部的氧化硅膜46的表面上，用CVD淀积一个Ta2O5(氧化钽)膜，它将为信息存储电容器C的电容绝缘膜49，随后在氧气氛中使衬底1热处理，从而使Ta2O5膜变性和结晶。然后，在Ta2O5膜上方淀积将为信息存储电容器C的上电极50的TiN膜，并且用蚀刻除去外围电路部分的Ta2O5膜和TiN膜，从而形成信息存储电容器C，它由TiN膜所制成的上电极50、Ta2O5膜所制成的电容绝缘膜49，以及多晶硅膜所制成的下电极48而形成。按照至此所述的步骤，完成DRAM的存储单元，它具有存储单元选择MISFET Qt和与其串联连接的信息存储电容器C。
在信息存储电容器C上方用CVD淀积氧化硅膜50，然后在其上形成约两层的Al互连(未示出)，从而完成如图2和图3所说明的本实施例的DRAM。
(实施例2)
在本实施例中，本法明应用于逻辑嵌入DRAM。其次将根据图38至图45，逐步地描述其制造过程的一例。在说明本制造过程的各截面图中，左边部分地说明DRAM的存储器阵列，而右边部分地说明逻辑部分。
如图38所说明，准备一个例如用p型单晶硅制成的衬底1。在按如实施例1所用类似方式在衬底1的主表面上形成一个隔离沟2之后，在衬底1的一部分中形成p型阱3，而在另一部分中形成n型阱4。然后使衬底1蒸汽氧化，从而在p型阱3和n型4的表面上方，形成一个由氧化硅膜制成的厚度约6nm的清洁栅绝缘膜6。为了形成栅绝缘膜6，可以代替氧化硅膜而使用氮氧化硅膜、氮化硅膜或氧化硅膜和氮化硅膜的合成绝缘膜。
如图39所说明，在栅绝缘膜6上方淀积一个非掺杂非晶硅膜14a。这个非晶硅膜14a例如用甲硅烷(SiH4)作为源气通过CVD淀积，以给定约70nm的膜厚度。当非晶硅膜14a用甲硅烷(SiH4)作为源气通过CVD形成时，膜形成温度设在500℃至550℃的范围之内，例如为530℃。在膜形成温度设在600℃或更高时，可得到如实施例1所述的多晶硅膜14n。即使当用乙硅烷(Si2H6)作为源气通过CVD执行膜形成时，通过在一个比允许形成多晶硅膜的温度低的温度下，例如约520℃下形成，也可得到非晶硅膜14a。代替非掺杂非晶硅膜14a，可使用最大含有约50％量的Ge(锗)的硅膜。例如，通过用CVD淀积一个多晶硅膜，然后用离子注入将Ge引入多晶硅膜，可得到含有Ge的非晶硅膜。
如后文所述，在本实施例的逻辑嵌入DRAM中，逻辑部分的n沟道型MISFET和p沟道型MISFET两者都为表面沟道型，以便为n沟道型MISFET的栅电极的组成部分的多晶硅膜由n型制成，而为p沟道型MISFET的栅电极的组成部分的多晶硅膜由p型制成。如果在栅绝缘膜6上方淀积一个非掺杂多晶硅膜，随后注入硼(B)离子，以使p沟道型MISFET形成区的多晶硅膜转变成p型，则有一种可能危险，即硼的一部分由于沟道现象而渗透多晶硅膜和栅绝缘膜6，从而引入衬底1的沟道区。
如本实施例那样，当p沟道型MISFET的栅电极的一部分由p型多晶硅膜制成时，希望使用几乎不引起沟道现象的非晶硅膜14a。另一方面，如实施例1的DRAM那样，当栅电极(7A、7B和7C)各自的氧化硅膜由n导电型硅膜制成时，因为不会出现如硼渗透的这样问题，所以可以使用一个多晶硅膜来代替非晶硅膜14a。
如图40所说明，用一个光刻胶膜60覆盖p型阱3的上部，并且使B(硼)离子注入n型阱4上方的非晶硅膜14a。B的剂量例如设为2×1015原子/cm2，而注入能量例如设为5keV。在通过灰化除去光刻胶膜60之后，如图41所说明，用一个光刻胶膜61覆盖n型阱4的上部，并且使P(磷)离子注入p型阱3上方的非晶硅膜14a。P的剂量例如设为2×1015原子/cm2，而注入能量例如设为10keV。
在通过灰化除去光刻胶膜61之后，用氢氟酸洗涤多晶硅膜14n的表面，随后用灯退火使非晶硅膜14a在约950℃氮气氛中经过约1分钟结晶，并且同时电激活杂质(B和P)。通过这个处理，将n沟道型MISFET形成区中的非晶硅膜14a转变成n型多晶硅膜14n，而将p沟道型MISFET形成区中的非晶硅膜14a转变成p型多晶硅膜14p。
在非晶硅膜14a上方淀积WNx膜和W膜之后，对非晶硅膜14a的结晶进行热处理，可能会由于硅的结晶引起的应力变化而使WNx膜或W膜剥离。因为在非晶硅膜14a中的杂质(B，P)扩散到与栅绝缘膜6的界面之前，它们引入到WNx膜或W膜中，并且在与栅绝缘膜6的界面附近出现空隙，所以还可能干扰得到希望的器件特性。因此希望在非晶硅膜14a上方淀积WNx膜和W膜之前执行上述热处理。
在用氢氟酸洗涤多晶硅膜14n和14p的表面之后，如图43所说明，在多晶硅膜14n和14p上方淀积一个非晶硅膜34a。非晶硅膜34a例如用甲硅烷(SiH4)作为源气通过CVD而淀积(膜形成温度：约530℃)，以给定约10nm的膜厚度。非晶硅膜34a由在刚形成之后杂质浓度小于1.0×1017原子/cm3的非晶硅，或大致上非掺杂且杂质浓度为1.0×1014原子/cm3的非晶硅制成。这种非晶硅膜34a用来阻断在多晶硅膜14n和14p的表面上形成的一个显著薄的天然氧化膜，与在随后步骤淀积于其上方的WNx膜24之间的接触。非晶硅膜34a不一定为完全非晶态，并且它可以是超细硅晶粒的聚集。
在用氢氟酸洗涤非晶硅膜34a的表面之后，如图44所说明，用溅射在非晶硅膜34a上方依次地淀积WNx膜24和W膜25。然后用CVD在W膜25上方淀积一个氮化硅膜8。WNx膜24的厚度设为约5nm至10nm，在WNx膜24上方淀积的W膜25的厚度设为约70nm至80nm，以及氮化硅膜8的厚度设为约160nm。在WNx膜24上方也可以代替W膜25而淀积一个Mo膜。
在本实施例中，在用溅射形成WNx膜24时，在元件完成时其氮含量至少为7％至10％或更大，优选地13％或更大，更优选地18％或更大的条件下形成WNx膜24。通过在一种允许在WNx膜24中结合高浓度氮的气氛中形成膜，可得到这样的WNx膜24。换句话说，可以设置气氛以便氮气与氩气的流率比成为1.0或更大的时候，执行溅射。更具体地，例如在氮气流率为50sccm至80sccm，氩气流率为20sccm至30sccm，室内真空度为0.5Pa，以及温度为200℃至500℃的条件下，形成膜。
优选地在膜形成时WNx膜24的厚度调整为5nm至10nm的范围。通过将膜形成时WNx膜24的厚度调整为5nm或更大，即使在膜形成之后在热处理步骤中WNx膜24的一部分与下面的硅层相互反应，在元件完成时的剩余膜厚度也超过1nm，并且膜不会失去其用作阻挡层的功能。在膜形成时WNx膜24的厚度超过10nm，则使栅电极的布线电阻增加，变得对于电路的高速操作不利。
即使在一种允许在WNx膜24中结合高浓度氮的气氛中形成膜时，则过剩氮在膜形成之后在热处理步骤期间也扩散和释放。在元件完成时WNx膜24主要由化学计量上最稳定的W2N组成。WNx膜24的一部分在热处理过程期间与下面的硅层起反应，以便在元件完成时，WNx膜24成为含有W2N和其他WNx的混合晶体，并且在有些情况下还有WSiN。
如图45所说明，将氮化硅膜8上方形成的光刻胶膜62用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24、非晶硅膜34a及多晶硅膜14n和14p，从而在存储器阵列的栅绝缘膜6上形成栅电极7A(字线WL)，并且在逻辑部分的栅绝缘膜6上方形成栅电极7D和7E。
然后，按如实施例1所述方式，在存储器阵列中形成存储单元选择MISFET Qt，并且在逻辑部分中形成n沟道型MISFET和p沟道型MISFET。同样在这种情况下，按如实施例1类似方式，通过执行栅绝缘膜6的再氧化处理、洗涤处理及氮化硅膜的淀积，能使氧化钨引起的衬底1的污染抑制在显著低的水平。
图46是曲线图，表示刚在WNx膜24形成之后，以及在950℃氮气中一分钟热处理之后，用X射线衍射来检查在构成栅电极7A、7D和7E各自的一部分的WNx膜24的形成时的氮流率，与WNx膜24的晶体结构之间关系的结果。如所说明，当在WNx膜24形成时的氮流率为10sccm时，因为在高温热处理期间使氮从中释放，所以WNx膜24失去其作为阻挡层的功能，并且膜成为一个W膜。
图47是当保持氩气的流率为预定值(40sccm)的时候，在各种温度下在变化氮气流率下，使WNx膜经受热处理时所测量的膜应力的曲线图，其中图47(a)是在400℃的衬底温度下形成膜时的膜应力，而图47(b)是在200℃的衬底温度下形成膜时的膜应力。如从图可见，当在WNx膜形成时的氮流率小时，由于随后热处理而使氮从结果形成的膜中释放，并且出现膜收缩，结果带来膜应力的增加。
图48是曲线图，说明栅电极的击穿电压与WNx膜/多晶硅膜之间界面上的接触电阻之间关系的检查结果，该栅电极包括通过改变氮气与氩气的流率比而形成的WNx膜。如图显而易见，在低氮气流率比的条件下形成的WNx膜情况下，栅电极的击穿电压降低，导致WNx膜/多晶硅膜界面上的接触电阻增加。
按照本实施例，其中在一种允许在WNx膜24中结合高浓度氮的气氛中执行膜形成，即使在热处理步骤之后，由于N留在WNx膜中，也不会使WNx膜24失去其作为阻挡层的功能。另外，通过在WNx膜24与多晶硅膜14n和14p之间置入非晶硅膜34a，能阻止一个高电阻层的形成，否则这个高电阻层将会由于在WNx膜24与多晶硅膜14n和14p的表面上出现的一个显著薄的天然氧化膜与之间的接触而出现。在热处理步骤之后，非晶硅膜34a成为一种比位于下面的多晶硅膜14n和14p具有较小平均晶粒尺寸的多晶硅膜。
按照上述过程，能使构成栅电极7A、7D和7E的WNx膜24与多晶硅膜14n和14p之间的界面上的接触电阻，从采取措施前的5kΩ/μm2至10kΩ/μm2减小至1kΩ/μm2。
按如实施例1类似方式，通过执行栅绝缘膜6的再氧化处理、洗涤处理及氮化硅膜的淀积，能使氧化钨引起的衬底1的污染抑制在非常低水平，结果显著改进DRAM的刷新时间。
(实施例3)
在实施例2中，通过在WNx膜24与多晶硅膜14n和14p之间置入非晶硅膜34a，使WNx膜24与多晶硅膜14n和14p之间的接触电阻减小。另一方面，在本实施例中，通过在WNx膜24与多晶硅膜14n和14p之间置入一个薄W膜62，使WNx膜24与多晶硅膜14n和14p之间的接触电阻减小。
其次将描述这个减小过程。首先，如图49所说明，在n沟道型MISFET形成区中的栅绝缘膜6上方形成n型多晶硅膜14n，而在p沟道型MISFET形成区中的栅绝缘膜6上方形成p型多晶硅膜14p。至此形成这些多晶硅膜的步骤与实施例2的图38至42所示那些步骤相同。
在用氢氟酸洗涤多晶硅膜14n和14p的表面之后，如图50所说明，在多晶硅膜14n和14p上方淀积一个W膜65。W膜65例如用溅射淀积，以给定约5nm的膜厚度。
如图51所说明，按如实施例2类似方式，在W膜65上方依次地淀积WNx膜24、W膜25和氮化硅膜8。形成WNx膜24、W膜25及氮化硅膜8，以分别给定约5nm至10nm、约70nm至80nm及约160nm的膜厚度。在WNx膜24上方，可以代替W膜25而淀积一个Mo膜。在一种如实施例2那样允许在膜中结合高浓度氮的气氛中形成WNx膜24，并且在元件完成时氮含量设为7％至10％或更大，优选地13％或更大，更优选地18％或更大。随后步骤与实施例2的那些步骤相同。
通过在WNx膜24与多晶硅膜14n和14p之间置入W膜62，在后来执行的热处理期间W膜62与多晶硅膜14n和14p之间发生反应，从而形成一个主要由硅化钨(WSix)组成的导电层。这样使得有可能抑制由于WNx膜24与在多晶硅膜14n和14p的表面上出现的天然氧化膜之间的接触而引起的高电阻层的形成，带来与实施例2那样大致类似的效果。
按照这样过程，能使构成栅电极7A、7D和7E的WNx膜24与多晶硅膜14n和14p之间的界面上的接触电阻，从采取措施之前的值5kΩ/μm2至10kΩ/μm2减小至1kΩ/μm2。
另外，按如实施例1类似方式，通过执行栅绝缘膜6的再氧化处理、其洗涤处理和氮化硅膜的淀积，能使氧化钨引起的衬底1的污染抑制在非常低水平，结果显著改进DRAM的刷新时间。
在本实施例中，通过在WNx膜24与多晶硅膜14n和14p之间置入W膜62，并且在后来执行的热处理期间使W膜62与多晶硅膜14n和14p相互反应，形成一个主要由硅化钨组成的导电层。可选择地，有可能在多晶硅膜14n和14p上方形成一个薄硅化钨膜，然后在硅化钨膜上方淀积WNx膜24和W膜25。这样使得有可能防止如形成一个高电阻氮化硅层这样的不便，否则将会由于WNx膜24中的氮扩散到与多晶硅膜14n和14p的界面中，出现这个高电阻氮化硅层。当在热处理期间通过W膜62与多晶硅膜14n和14p之间相互反应形成一个硅化钨层时，反应局部地发生，并且引起栅击穿电压的降低。当预先淀积硅化钨膜时，这样的局部反应几乎不发生。这个硅化钨膜的厚度可以在约5nm至20nm的范围之内。在WSiX中，优选地X代表约2.0至2.7。
(实施例4)
在本实施例4中，本发明应用于一种CMOS逻辑LSI，其电路由n沟道型MISFET和p沟道型MISFET构成。其次根据图52至图56，将逐步地描述其制造过程的一例。
首先，如图52所说明，例如准备一个由p型单晶硅制成的衬底1。按如实施例1所用类似方式，在衬底1的主表面上方依次地形成隔离沟2、p型阱3、n型阱4和栅绝缘膜6。
如图53所说明，在栅绝缘膜6上方淀积一个至少掺杂1.0×1019原子/cm3的P(磷)的低电阻n型多晶硅膜14n。用氢氟酸洗涤多晶硅膜14n的表面，随后用溅射在多晶硅膜14n上方淀积一个厚度约5nm至10nm的WNx膜24。
如实施例2那样，在一种允许在膜中结合高浓度氮的气氛中形成WNx膜24，并且在元件完成时其氮含量设为7％至10％或更大，优选地13％或更大，更优选地18％或更大。淀积WNx膜24，以便在元件完成时其剩余厚度将变成至少1nm。
如实施例3那样，为了防止由于WNx膜24与在多晶硅膜14n的表面上出现的天然氧化膜之间的接触而引起的高电阻层的形成，也有可能在WNx膜24与多晶硅膜14n之间形成一个W膜62。
如图54所说明，在衬底1的主表面中注入P(磷)离子。这个离子注入用这样能量来执行，以便使P渗透WNx膜24，并且达到离多晶硅膜14n的表面10nm或较浅的区域。当WNx膜24的厚度约为3nm至15nm时，P的注入能量设为2keV至10keV。
这个离子注入在能够使多晶硅膜14n的表面区中的P浓度调整为5×1019原子/cm3或更大的剂量下执行。在离子注入之后，可以通过在约950℃的氮气氛中约1分钟的灯退火，使多晶硅膜14n中的杂质(P)电激活。多晶硅膜14n中的杂质(P)将在后来执行的热处理步骤中被电激活，因此这里可以省略热处理。
离子注入可以在淀积多晶硅膜14n之后，但是在淀积WNx膜24之前执行。当在WNx膜24与多晶硅膜14n之间形成W膜62时，这个离子注入可以在W膜形成之后执行，随后在W膜上方淀积WNx膜24。
如图55所说明，在用溅射在WNx膜24上方淀积一个厚度约70nm的W膜25之后，用CVD在W膜25上方淀积一个厚度约160nm的氮化硅膜8。可以在WNx膜24上方代替W膜25而淀积一个Mo膜。也可能通过在衬底1的主表面中再次执行离子注入，从而通过W膜25和WNx膜24在多晶硅膜14n中掺杂P，来降低多晶硅膜14n的表面区的电阻。
如图56所说明，将氮化硅膜8上方形成的一个光刻胶膜63用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n，从而在p型阱3上方形成n沟道型MISFET的栅电极7F，并且在n型阱4上方形成p沟道型MISFET的栅电极7G。
为了使氧化钨引起的衬底1的污染抑制在显著低的水平，按如实施例类似方式，然后执行经过干蚀刻的栅绝缘膜6的再氧化处理，随后的洗涤处理，以及氮化硅膜的淀积。
在本实施例中，构成栅电极7F和7G各自的一部分的多晶硅膜形成为n型，但是为了使n沟道型MISFET和p沟道型MISFET两者都为表面沟道型，也可能使构成n沟道型MISFET的栅电极7F的一部分的多晶硅膜构成为n型，而构成p沟道型MISFET的栅电极7G的一部分的多晶硅膜构成为p型。在这种情况下，通过在栅绝缘膜6上方淀积一个非掺杂多晶硅膜，并且用一个光刻胶膜作为掩模，执行离子注入，以将P引入n沟道型MISFET形成区的非晶硅膜，并且将B引入p沟道型MISFET形成区的非晶硅膜，能防止由于沟道现象而引起的B的渗透。
(实施例5)
在实施例4中，用杂质的离子注入使多晶硅膜14n的薄片电阻降低。也能按下列方式降低多晶硅膜14n的表面区的电阻。
如图57所说明，在例如由p型单晶硅制成的衬底1的主表面上方，依次地形成隔离沟2、p型阱3、n型阱4和栅绝缘膜6。在栅绝缘膜6上方淀积一个至少掺杂1.0×1019cm3的P(磷)的低电阻n型多晶硅膜14n。至此形成这个多晶硅膜的步骤与实施例4同样。
如图58所说明，在用CVD在多晶硅膜14n上方淀积一个至少掺杂5.0×1019cm3的P(磷)的低电阻n型多晶硅膜64之后，将衬底1热处理，以使n型多晶硅膜64中的P扩散到离多晶硅膜14n的表面不深于10nm的表面区中。通过这个处理，这个表面区中的P浓度调整为5×1019cm3或更大。在这个热扩散处理之后，可以通过在约950℃的氮气氛中约1分钟的灯退火，使多晶硅膜14n中的P电激活。然而，多晶硅膜14n中的P将在后来执行的热处理步骤中电激活，因此这里可以省略热处理。
如图59所说明，在用干蚀刻除去n型多晶硅膜64之后，用氢氟酸洗涤衬底1的表面暴露的多晶硅膜14n的表面。
如图60所说明，用溅射在多晶硅膜14n上方淀积一个厚度约5nm至10nm的WNx膜24。如实施例4那样，在一种允许在膜中结合高浓度氮的气氛中形成WNx膜24，以便在元件完成时膜的氮含量将为7％至10％或更大，优选地13％或更大，更优选地18％或更大。淀积WNx膜24，以便在元件完成时其剩余厚度变为至少1nm。
如实施例3那样，为了防止由于WNx膜24与在多晶硅膜14n的表面上出现的天然氧化膜之间的接触而引起的高电阻层的形成，可以在WNx膜24与多晶硅膜14n之间形成一个W膜。
如图61所说明，用溅射在WNx膜24上方淀积一个厚度约70nm的W膜25，随后在W膜25上方淀积一个厚度约160nm的氮化硅膜8。
如图62所说明，将氮化硅膜8上方形成的一个光刻胶膜63用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n，从而在p型阱3上方形成n沟道型MISFET的栅电极7F，并且在n型阱4上方形成p沟道型MISFET的栅电极7G。
为了使氧化钨引起的衬底1的污染抑制在非常低水平，按如实施例1类似方式执行经过干蚀刻的栅绝缘膜6的再氧化处理，随后的洗涤处理，以及氮化硅膜的淀积。
在本实施例中，通过在多晶硅膜14上方淀积的多晶硅膜64中扩散P，使多晶硅膜14n的表面区的电阻降低。例如，通过用离子注入在多晶硅膜14n的表面区中引入P，在多晶硅膜14n上方形成一个绝缘膜例如氧化硅膜，执行热处理以使这样引入多晶硅膜14n的表面区中的P在与绝缘膜的界面附近分离，然后除去绝缘膜，可以使多晶硅膜14n的表面区的电阻降低。绝缘膜例如由一个使多晶硅膜14n的表面热氧化而形成的氧化硅膜，或一个用CVD在多晶硅膜14n上方淀积的氧化硅膜而形成，但不限于此。
(实施例6)
在本实施例中，本发明应用于一种快速存储器。其次将根据图63至图76逐步地描述其制造过程的一例。
如图63所说明，按如实施例1类似方式，在衬底1的主表面上形成元件隔离沟2、p型阱3和栅绝缘膜6。如图64和65所说明，然后在衬底1上方用CVD淀积一个厚度约70nm至100nm的n型多晶硅膜66n。在膜的淀积步骤期间，在多晶硅膜66n中掺杂n型杂质例如磷(P)。可选择地，在淀积非掺杂多晶硅膜之后，可以在其中用离子注入掺杂n型杂质。多晶硅膜66n用作构成存储单元的MISFET的浮动栅极。
如图66和图67所说明，用一个光刻胶膜作为掩模，干蚀刻多晶硅膜66n，从而在活性区L上方形成具有沿活性区的延伸方向延伸的长条状平面图形的多晶硅膜66n。
如图68和图69所说明，在其上方形成多晶硅膜66n的衬底1上方，形成一个由氧化硅膜、氮化硅膜和氧化硅膜所组成的ONO膜67。ONO膜67用作一个构成存储单元的MISFET的第二栅绝缘膜，并且它例如用CVD通过在衬底1上方依次地淀积一个5nm厚的氧化硅膜、一个7nm厚的氮化硅膜以及一个4nm厚的氧化硅膜而形成。
如图70和图71所说明，然后在ONO膜67上方依次地淀积一个掺杂P(磷)的n型多晶硅膜14n、一个WNx膜24、一个W膜25和一个氮化硅膜8。多晶硅膜14n、W膜25和氮化硅膜8按如实施例1所用类似方式淀积。WNx膜24按如实施例2所用类似方式淀积，以便减小与多晶硅膜14n的接触电阻。具体地描述，在这样条件下形成WNx膜24，以便在元件完成时其氮含量将为7％至10％或更大，优选地13％或更大，更优选地18％或更大。为了使元件完成时留下至少1nm厚的膜，优选地将膜形成时WNx膜24的厚度调整为5nm至10nm的范围之内。为了减小WNx膜24与多晶硅膜14n之间的接触电阻，可以采用如实施例3、4或5所述的过程。
多晶硅膜14n用作构成存储单元的MISFET的控制栅电极和字线WL，而氮化硅膜8用作一个用于保护控制栅电极的上部的绝缘膜。多晶硅膜14n可以由一个最大含有约50％量的Ge(锗)的硅膜构成。
如图72所说明，用一个在氮化硅膜8上方形成的光刻胶膜(未说明)作为掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24、多晶硅膜14n、ONO膜67和多晶硅膜66n，从而形成由多晶硅66n制成的浮动栅电极68，和由W膜25、WNx膜24和多晶硅膜14n形成的多金属结构的控制栅电极69(字线WL)。
如图73所说明，形成构成MISFET的源极和漏极的n型半导体区70。通过在p型阱3中执行n型杂质(例如砷(As))的离子注入，并且使衬底1在约900℃下热处理，从而使n型杂质扩散到p型阱3中，形成n型半导体区70。
按照至此所述的步骤，在栅电极的形成步骤或杂质的离子注入步骤期间，在栅电极(浮动栅电极68和控制栅电极69)的间隔区中的栅绝缘膜6中出现损坏。因为这些损坏例如成为使注入浮动栅电极68的电子从浮动栅电极68的端部向衬底1注入的渗漏通路，而使栅绝缘膜6的质量变坏，所以必须完全地消除这些损坏。
在用氢氟酸蚀刻栅绝缘膜6之后，执行再氧化处理，以补偿或再生栅绝缘膜6的变薄部分。按如实施例1所用类似方式执行这个再氧化处理，从而防止W膜25和WNx膜24各自的氧化，并且同时能使衬底1表面的氧化物污染抑制在显著低的水平。通过这个再氧化处理，在栅电极(浮动栅电极68和控制栅电极69)的间隔区，即在n型半导体区(源极和漏极)70的表面上，以及浮动栅电极68的侧壁的下端部分上，再形成栅绝缘膜6。
在洗涤衬底1的表面之后，用低压CVD在衬底1上方淀积一个氮化硅膜11。按如实施例1所用类似方式，通过执行这个洗涤处理和氮化硅膜11的淀积，能使氧化钨引起的衬底1的污染抑制在非常低水平。
至此，根据实施例具体地描述了本发明人所完成的本发明。然而应该记住，本发明决不限于这些实施例，而能在不违反本发明的要点的范围之内实现变更。
在上述实施例中，本发明应用于DRAM、DRAM嵌入的逻辑LSI、CMOS逻辑LSI以及快速存储器。然而，本发明不仅能应用于这些LSI，而能广泛地应用于具有MISFET的LSI，该MISFET具有一个由一种多金属结构的导电膜所形成的栅电极。
除本发明的本质与多晶硅层密切相关并使多晶硅层是必要的之外，不用说本申请所述的本发明能应用于一种没有多晶硅层的非多晶硅金属栅电极。
本发明例如能应用于制造一种具有多金属栅的集成电路器件。

Claims (53)

1.一种半导体集成电路器件，包括：
(a)一个具有第一主表面的半导体集成电路芯片；
(b)在所述第一主表面上方的一个将硅作为主要成分之一的硅基表面区；
(c)一个在所述硅基表面区上方的栅绝缘膜；
(d)在所述栅绝缘膜上方的一个将硅作为主要成分之一的第一硅基多晶膜；
(e)一个在所述第一硅基多晶膜上方淀积的第二硅基多晶膜，所述第二硅基多晶膜比所述第一硅基多晶膜具有较小的平均晶粒尺寸，并且将硅作为主要成分之一；
(f)在所述第二硅基多晶膜上方的一个将硅化钨作为主要成分的硅化钨层；
(g)一个在所述硅化钨层上方淀积的含有W2N的氮化物膜，所述氮化物膜具有1nm或更大的厚度，并且具有7％或更大的氮含量；以及
(h)一个在所述氮化物膜上的耐熔金属膜，所述耐熔金属膜比所述硅化钨层厚，并且将钨或钼作为主要成分。
2.按照权利要求1的半导体集成电路器件，其中所述氮化物膜具有10％或更大的氮含量。
3.按照权利要求2的半导体集成电路器件，其中所述氮化物膜具有13％或更大的氮含量。
4.按照权利要求3的半导体集成电路器件，其中所述氮化物膜具有18％或更大的氮含量。
5.按照权利要求1的半导体集成电路器件，其中所述第一硅基多晶膜部分地含有锗。
6.按照权利要求1的半导体集成电路器件，其中所述第二硅基多晶膜部分地含有锗。
7.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的第一硅基膜；
(c)用离子注入在所述第一硅基膜中掺杂一种杂质；
(d)在所述步骤(c)之后，在所述第一硅基膜上方形成一个将硅作为主要成分之一的非掺杂第二硅基膜；
(e)在所述第二硅基膜上方形成一个第一钨膜，所述第一钨膜是一个将硅化钨作为主要成分的膜；
(f)用溅射在所述第一钨膜上方形成一个氮化物膜，所述氮化物膜在元件完成时将具有7％或更大的氮含量；以及
(g)在所述氮化物膜上方形成一个耐熔金属膜，所述耐熔金属膜比所述第一钨膜厚，并且将钨或钼作为主要成分。
8.按照权利要求7的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜的杂质浓度在刚形成之后小于1.0×1017cm3。
9.按照权利要求7的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜在刚形成之后为非晶态或超细晶粒的聚集。
10.按照权利要求8的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜的杂质浓度在刚形成之后小于1.0×1014cm3。
11.按照权利要求7的用于制造半导体集成电路器件的方法，其中所述氮化物膜具有10％或更大的氮含量。
12.按照权利要求11的用于制造半导体集成电路器件的方法，其中所述氮化物膜具有13％或更大的氮含量。
13.按照权利要求12的用于制造半导体集成电路器件的方法，其中所述氮化物膜具有18％或更大的氮含量。
14.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一并且掺杂一种杂质的第一硅基膜；
(c)在所述第一硅基膜上方形成一个将硅作为主要成分之一的非掺杂第二硅基膜；
(d)在所述第二硅基膜上方形成一个第一钨膜，所述第一钨膜是一个将硅化钨作为主要成分的膜；
(e)用溅射在所述第一钨膜上方形成一个氮化物膜，所述氮化物膜在元件完成时将具有7％或更大的氮含量；以及
(f)在所述氮化物膜上方形成一个耐熔金属膜，所述耐熔金属膜比所述第一钨膜厚，并且将钨或钼作为主要成分。
15.按照权利要求14的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜的杂质浓度在刚形成之后小于1.0×1017cm3。
16.按照权利要求14的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜在刚形成之后为非晶态或超细晶粒的聚集。
17.按照权利要求15的用于制造半导体集成电路器件的方法，其中所述非掺杂第二硅基膜的杂质浓度在刚形成之后小于1.0×1014cm3。
18.按照权利要求14的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有10％或更大的氮含量。
19.按照权利要求18的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有13％或更大的氮含量。
20.按照权利要求19的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有18％或更大的氮含量。
21.按照权利要求14的用于制造半导体集成电路器件的方法，其中所述第一硅基膜的杂质浓度在刚形成之后小于1.0×1019cm3。
22.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的硅基膜；
(c)在所述硅基膜上方形成一个将钨作为主要成分之一的第一耐熔金属膜；
(d)在所述第一耐熔金属膜上方形成一个含有氮化钨的氮化物膜；
(e)在所述步骤(c)或(d)之后，用离子注入在所述硅基膜中掺杂一种杂质；以及
(f)在所述氮化物膜上方形成一个将钨或钼作为主要成分的第二耐熔金属膜。
23.按照权利要求22的用于制造半导体集成电路器件的方法，还包括一个在所述步骤(f)之后的步骤，以用离子注入在所述硅基膜中掺杂一种杂质。
24.按照权利要求22的用于制造半导体集成电路器件的方法，其中所述步骤(d)在所述步骤(e)之后。
25.按照权利要求22的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有10％或更大的氮含量。
26.按照权利要求25的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有13％或更大的氮含量。
27.按照权利要求26的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有18％或更大的氮含量。
28.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的硅基膜；
(c)在所述硅基膜上方形成一个第一钨膜，所述第一钨膜是一个将硅化钨作为主要成分的膜；
(d)在所述第一钨膜上方形成一个含有氮化钨的氮化物膜；以及
(e)在所述氮化物膜上方形成一个第二钨膜，所述第二钨膜比所述第一钨膜厚，并且将钨作为主要成分。
29.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的硅基膜；
(c)在所述硅基膜上方形成一个含有氮化钨的氮化物膜；
(d)在所述步骤(c)之后，用离子注入在所述硅基膜中掺杂一种杂质；以及
(e)在所述氮化物膜上方形成一个将钨或钼作为主要成分的耐熔金属膜。
30.按照权利要求29的用于制造半导体集成电路器件的方法，还包括一个在所述步骤(e)之后的步骤，以用离子注入在所述硅基膜中掺杂一种杂质。
31.按照权利要求29的用于制造半导体集成电路器件的方法，其中所述步骤(c)在所述步骤(d)之后。
32.按照权利要求29的用于制造半导体集成电路器件的方法，还包括一个在所述步骤(b)之后但在所述步骤(c)之前的步骤，以在所述硅基膜上方形成一个将钨或钼作为主要成分的耐熔金属膜。
33.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的硅基膜；
(c)在所述硅基膜上方形成一个含有钨的氮化物的氮化钨膜；
(d)在所述步骤(c)之后，用离子注入在所述硅基膜中掺杂一种杂质；以及
(e)热处理钨，从而至少将所述膜的上半部转化成一个将钨作为主要成分的膜。
34.按照权利要求33的用于制造半导体集成电路器件的方法，还包括一个在所述步骤(b)之后但在所述步骤(c)之前的步骤，以在所述硅基膜上方形成一个将钨或钼作为主要成分的耐熔金属膜。
35.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的n-导电型或p-导电型硅基膜；
(c)在所述步骤(b)之后，用离子注入在所述硅基膜的表面区中引入一种具有与所述硅基膜中含有的杂质相同的导电型的杂质；
(d)在所述步骤(c)之后，在所述硅基膜上方形成一个将钨作为主要成分之一的第一耐熔金属膜；
(e)在所述第一耐熔金属膜上方形成一个含有氮化钨的氮化物膜；以及
(f)在所述氮化物膜上方形成一个将钨或钼作为主要成分的第二耐熔金属膜。
36.按照权利要求35的用于制造半导体集成电路器件的方法，其中在所述步骤(c)的离子注入之后所述硅基膜的杂质浓度为5×1019原子/cm3或更大。
37.按照权利要求36的用于制造半导体集成电路器件的方法，其中至少在与一个金属导体层的界面10nm或较浅的硅基区中，保持一个具有5×1019原子/cm3或更大的杂质浓度的区域。
38.按照权利要求37的用于制造半导体集成电路器件的方法，其中所述金属导体层为金属、金属氮化物和金属化合物中的一种。
39.按照权利要求35的用于制造半导体集成电路器件的方法，其中所述步骤(b)包括如下步骤：在所述栅绝缘膜上方形成一个将硅作为主要成分之一，并且含有一种n型杂质或p型杂质的硅基膜；以及热处理所述硅基膜，从而使所述n型杂质或p型杂质电激活。
40.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的n-导电型或p-导电型硅基膜；
(c)在所述步骤(b)之后，在所述硅基膜上方形成一个含有一种杂质的膜，所述杂质具有如所述硅基膜中含有的杂质相同的导电型；
(d)将所述步骤(c)中形成的所述膜热处理，从而使所述膜中含有的所述杂质扩散到所述硅基膜的所述表面区中；
(e)在所述步骤(d)之后，除去所述硅基膜上方的所述膜；
(f)在所述步骤(e)之后，在所述硅基膜上方形成一个将钨作为主要成分之一的第一耐熔金属膜；
(g)在所述第一耐熔金属膜上形成一个含有氮化钨的氮化物膜；以及
(h)在所述氮化物膜上方形成一个将钨或钼作为主要成分的第二耐熔金属膜。
41.按照权利要求40的用于制造半导体集成电路器件的方法，其中在所述步骤(d)的热处理之后所述硅基膜的所述表面区的杂质浓度为5×1019原子/cm3或更大。
42.按照权利要求41的用于制造半导体集成电路器件的方法，其中至少在与一个金属导体层的界面10nm或较浅的硅基区中，保持具有5×1019原子/cm3或更大的杂质浓度的表面区。
43.按照权利要求42的用于制造半导体集成电路器件的方法，其中所述金属导体层为金属、金属氮化物和金属化合物中的一种。
44.按照权利要求40的用于制造半导体集成电路器件的方法，其中所述步骤(b)包括如下步骤：在所述栅绝缘膜上方形成一个将硅作为主要成分之一，并且含有一种n型杂质或p型杂质的硅基膜；以及热处理所述硅基膜，从而使所述n型杂质或p型杂质电激活。
45.按照权利要求40的用于制造半导体集成电路器件的方法，其中在所述步骤(c)形成的所述膜将硅作为主要成分。
46.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)在一个硅基表面区上方形成一个栅绝缘膜，所述硅基表面区在一个晶片的第一主表面上方将硅作为主要成分之一；
(b)在所述栅绝缘膜上方形成一个将硅作为主要成分之一的n-导电型硅基膜；
(c)在所述步骤(b)之后，用离子注入在所述硅基膜的所述表面区中引入一种n型杂质；
(d)在所述步骤(c)之后，在所述硅基膜上方形成一个膜；
(e)热处理所述硅基膜，从而在与所述步骤(d)中形成的所述膜的界面附近，使已经引入所述硅基膜的所述表面区中的所述n型杂质分离；
(f)在所述步骤(e)之后，除去在所述硅基膜上方的所述膜；
(g)在所述步骤(f)之后，在所述硅基膜上方形成一个含有氮化钨的氮化物膜；以及
(h)在所述氮化物膜上方形成一个将钨或钼作为主要成分的耐熔金属膜。
47.按照权利要求46的用于制造半导体集成电路器件的方法，其中在与所述氧化硅膜的界面附近分离的所述n型杂质的浓度为5×1019原子/cm3或更大。
48.按照权利要求46的用于制造半导体集成电路器件的方法，其中所述步骤(b)包括如下步骤：在所述栅绝缘膜上方形成一个将硅作为主要成分之一，并且含有一种n型杂质的硅基膜；以及热处理所述硅基膜，从而使所述n型杂质电激活。
49.按照权利要求46的用于制造半导体集成电路器件的方法，还包括一个在所述步骤(f)之后但在所述步骤(g)之前的步骤，以在所述硅基膜上方形成一个将钨或钼作为主要成分的耐熔金属膜。
50.按照权利要求46的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有10％或更大的氮含量。
51.按照权利要求50的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有13％或更大的氮含量。
52.按照权利要求51的用于制造半导体集成电路器件的方法，其中所述氮化物膜在元件完成时具有18％或更大的氮含量。
53.按照权利要求46的用于制造半导体集成电路器件的方法，其中在所述步骤(d)形成的所述膜是一个使所述硅基膜热氧化所形成的氧化硅膜，或一个用化学汽相淀积在所述硅基膜上方淀积的氧化硅膜。
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电子情报通信学会技术研究报告. 野矢厚，武山真弓，第57-62页，电子情报通信学会. 1999
电子情报通信学会技术研究报告. 野矢厚，武山真弓，第57-62页，电子情报通信学会. 1999 *

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