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JPH03147328A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH03147328A
JPH03147328A JP28568789A JP28568789A JPH03147328A JP H03147328 A JPH03147328 A JP H03147328A JP 28568789 A JP28568789 A JP 28568789A JP 28568789 A JP28568789 A JP 28568789A JP H03147328 A JPH03147328 A JP H03147328A
Authority
JP
Japan
Prior art keywords
film
layer
wiring
resistance
electrode wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28568789A
Other languages
English (en)
Inventor
Tomio Katada
堅田 富夫
Kyoichi Suguro
恭一 須黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP28568789A priority Critical patent/JPH03147328A/ja
Publication of JPH03147328A publication Critical patent/JPH03147328A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体装置の製造方法に係わり、特に安定で
信頼性の高い、低抵抗電極配線層を形成するための半導
体装置の製造方法に関する。
(従来の技術) 従来、半導体装置の電極や配線としては、多結晶シリコ
ンが広く使用されている。しかしながら、半導体装置の
高集積化、高速化に伴い、電極配線の抵抗による信号伝
達遅延が重大な問題となってきている。特に、大容量、
高集積化の進展しているMOS−LS Iの分野では、
ゲート電極に使用されている多結晶シリコンが第1層配
線と共用になるので、ここでの抵抗値がデバイスの高速
動作の障害となっている。
そこで、多結晶シリコンに代わる配線材料として、熱的
な安定性と電気的な低抵抗性を有する高融点金属のシリ
サイドが使用されつつある。
また最近では、W、Mo等の高融点金属そのものも電極
配線として使用しようという試みもある。WやMoは、
その電気抵抗率が多結晶シリコンよりも2桁も低く、ま
たシリサイドの抵抗率の1ノ4〜i/3であり低抵抗の
電極配線として6望視されている。
高融点金属を用いた電極配線を形成する一例としては、
シリコン基板上にゲート酸化膜を介して多結晶シリコン
膜をLPCVD法で堆積し、その上にT1N1%及びW
膜をスパッタリングにより順次堆積する。次いで、通常
のフォトリソグラフィとSF6ガスを用いた反応性イオ
ンエツチングにより、これらをパターニングすることに
より電極の形成を完了する。
かくして形成された電極配線は、その後に続く多結晶シ
リコンやシリサイドで通常用いられている後酸化工程や
、層開絶縁膜堆禎工程を経なければならない。後酸化工
程では800〜9(10℃といった高温での酸化性雰囲
気に晒され、絶縁膜堆積工程は通常400〜500℃で
行われる。
しかし、WやMoといった高融点金属や純金属は酸化に
対して耐性がなく、数91)1程度の残留酸素が存在す
る雰囲気での熱処理で容易に酸化してしまう。このため
、高融点金属を用いた電極配線は、その後に続く後酸化
や絶縁膜堆積工程により、抵抗上昇や膜剥がれ、さらに
甚だしい場合は配線自体の消失といった問題が起こる。
そこで最近、高融点金属を用いた電極配線を形成した後
に、アンモニア(NH3)雰囲気中で600〜800℃
に加熱することにより、電極配線の表面に金属窒化物層
を形成する方法が試みられている。この方法では、電極
配線の表面に形成された金属窒化物層が保護膜とて作用
するため、その後に続く後酸化や絶縁膜堆積工程を経て
も抵抗上昇や膜剥がれが生じない。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、高温のアンモニア雰囲気中で窒化処理
すると、アンモニアの拡散が速いことから、電極配線の
表面のみでなく電極配線内をアンモニアが拡散し、電極
配線内部及びゲート酸化膜の表面をも窒化する。電極配
線内部が窒化されると抵抗の増大を招き、さらにゲート
酸化膜の表面が窒化されるとトランジスタ特性(例えば
しきい値V TH)が変化したり、ゲート耐圧が劣化す
ることになり、高融点金属を用いるメリットが半減する
。また、ゲート酸化膜の窒化を防止するために窒化処理
時間を短くすると電極表面の金属窒化物層が極めて薄く
なり、保護膜として作用しなくなる。
(発明が解決しようとする課題) このように従来、W、Mo等の高融点金属を用いた電極
配線にあっては、後酸化や絶縁膜堆積工程による電極配
線の酸化を防止する必要があり、これに高温アンモニア
雰囲気中での窒化処理を行っている。しかしこの方法で
は、電極配線の表面のみを窒化することは困難であり、
電極配線の内部さらには下地のゲート酸化膜等を窒化し
てしまい、これが配線抵抗の増大や素子特性劣化を招く
要因となっていた。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、高融点金属又はその珪化物を用いた
電極配線の表面のみを窒化処理することができ、電極配
線内部の窒化や下地のゲート酸化膜の窒化等を防止して
配線抵抗の増大及び素子特性劣化の要因をなくすことが
でき、スルーブツト及び歩留りの向上をはかり得る半導
体装置の製造方法を提供することにある。
[発明の構成] (課題を解決するための手段) 本発明の骨子は、高融点金属又はその珪化物を用いた電
極配線の表面のみに窒化物層を形成することにあり、こ
のために窒化処理を従来よりも低温で又は高速に行うこ
とにある。
即ち本発明は、素子が形成された半導体基板上にWやM
o等の高融点金属又はその珪化物を含む電極配線層を形
成し、その後に熱処理、酸化処理又は絶縁膜堆積を行う
工程を有する半導体装置の製造方法1゛こおいて、電極
配線層を形成した後で、且つ後工程の熱処理、酸化処理
又は絶縁膜堆積を行う前に、N2又はNH,等の窒素を
含む雰囲気中で電極配線層の表面をプラズマ窒化又はラ
ンプ加熱により窒化して、該表面に窒化物層を形成する
ようにした方法である。
(作用) 本発明によれば、金属層又はその珪化物を含む電極配線
層を設けた構造の半導体装置を熱処理又は層間絶縁膜堆
積といった熱工程を経る工程を行う際に、Y・めアンモ
ニア又は活性な窒素原子を含む雰囲気内で金属層の表面
を窒化処理することにより、電極配線の露出部を金属窒
化物又はシリコン窒化物を含む層にする。金属窒化物は
純金属に比べ、平衡酸素分圧が高い。即ち、このことは
金属窒化物が酸化され難いということである。また、シ
リコン窒化膜は酸素拡散の白゛効なバリアとなりうる。
従って、これら窒化物を含む層を電極配線の表面に形成
することにより、電極配線の耐酸化性が飛躍的に向上す
る。それによって、その後の熱工程での電極配線の酸化
に対するプロセスマージンが拡大し、炉の構成や雰囲気
条件を厳密に制御する必要がなくなるので、生産のスル
ーブツト及び歩留りを向上させることが可能となる。
また、窒化処理をプラズマ雰囲気中で行ったり、ランプ
加熱により短時間で行うことにより、金属電極の表面の
みに金属窒化物層を形成することができる。従って、窒
素原子の金属電極内への拡散を抑制することができ、配
線抵抗の増大や素子特性の劣化等を未然に防止すること
が可能となる。
(実施例) 以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の第1の実施例方法に係わる半導体装置
の製造工程を示す断面図である。
まず、第1図(a)に示す如く、比抵抗6Ω・CI、面
方位(]、 OO)のp型St基板]1上に、プラズ7
CVD法で厚さ0.8μmSiO2膜1Si形成し、そ
の上にスパッタ法でバッファ層として厚さ 50n−の
TtN膜13を形成する。ここで、5i02膜12の形
成に用いるプラズマ雰囲気中では、導入ガスを5in4
とN20との混合ガス、基板温度を350℃とした。ま
た、TiN膜13の形成に用いるスパッタ法では、基板
温度を200℃に保持し、TiのターゲットをN2とA
r(50%ずつ)の混合ガス中(圧力5 x 10−’
Torr)でスパッタリングした。
次いで、N2,5in4及びWF6の混合ガスを用いた
LPcVD法により、第1図(b)に示す如<TiN膜
1膜上3上膜(高融点金属膜)14を約150nm形成
した。ここで、ガスの圧力は、N2を0.173Tor
r 、  S i Haを0.013Torr 。
WF6を0.085Torrの各分圧に保持し、基板温
度は420℃に保持した。
次いで、第1図(C)に示す如く、通常のりソグラフイ
と反応性イオンエツチング(RI E)を用いてW膜1
4及びTiN膜13を選択エツチングし、配線パターン
を加工する。その後、W膜14の表面にプラズマ窒化に
より保護層としてのW2N膜15(窒化物層)を形成し
た。
この窒化物層の厚さはは1〜30nmの範囲がよく、特
に5〜20nmの範囲が望ましい。
−例としてここで、窒化物層の形成は次のようにして行
った。即ち、前記W膜14を形成しバターニングした試
料を、真空装置(例えば、石英管に高周波のワークコイ
ルを設けたもの)内にセットし、ターボ分子ポンプを用
いて1×10−’Torrに減圧した後、窒素(N2)
を100scc■導入して真空装置内の圧力を0.33
Torrとする。この状態で、13.58MHzの高周
波電力を印加し、プラズマを10分間発生させる。この
とき、基板表面をランプによる輻射熱で約500℃に加
熱した。この窒素プラズマ処理により、WI114の表
面にW2Nに近い組成のタングステン窒化物が形成され
ていることが光電子分光法により確認されたが、窒化物
層中にlO〜70 at■%の窒素が存在するものが好
ましい。
なお、上記プラズマ窒化は、プラズマが安定に発生する
条件、例えば0.01〜0.5 Torrの圧力下で3
〜30分行うのがよい。また、基板加熱手段としてラン
プ加熱を用いたが、別の方法としてウェハを設置するサ
セプタにカーボン製のものを採用することにより、プラ
ズマを発生させる際の高周波電力でこのサセプタを誘導
加熱させてウェハの温度を高めるようにしてもよい。
次いで、基板温度を450℃に設定し、アルゴン(Ar
)により希釈されたSiH4と02との混合ガスを用い
た常圧化学気相成長(AP−CVD)法により、第1図
(d)に示す如く層間絶縁膜である5i02膜16を1
μm堆積する。
以上により配線の形成を完了する。
ここで、従来の方法により形成された配線、即ち表面窒
化処理を施さなかった配線では、層間絶縁膜形成後に抵
抗の上昇や一部膜剥がれが起きていた。しかし、本実施
例方法により形成された配線では、抵抗の上昇や層間膜
の剥がれ等の異常は一切見られず良好なものであった。
この違いを調査するため、層間絶縁膜のみを選択的に除
去して、高感度薄膜X線回折により表面を分析測定した
ところ、本実施例方法による配線表面は、第2図(a)
に示すようにタングステンとその窒化物のピークしか見
られず、層間膜堆積工程による変化は見られない。これ
に対し、従来の方法による場合は、第2図(b)に示す
ように層間膜堆積後、新たにタングステン酸化物(WO
3)のピークが強く見られるようになった。つまり、本
実施例方法では、タングステンの酸化が抑えられ、耐酸
化性が著しく向上したことが判る。
また、プラズマ雰囲気で窒化処理を行うことにより、基
板温度をさほど高くしなくても電極表面の窒化は十分で
あった。基板温度が低いことは窒素原子の拡散が遅いこ
とを意味し、配線内部の窒化やゲート酸化膜]3の窒化
を防止することができ、配線抵抗の増大や素子特性の劣
化を未然に防止することが可能となる。また、窒素雰囲
気を得るためのガスとしてN2を用いているので、Nl
(、を用いた場合に比して排気系が簡略化される利点も
ある。
第3図は本発明の第2の実施例方法を説明するための工
程断面図であり、この図では配線電極と拡散層とのコン
タクト部の様子を示している。
まず、第3図(a)に示す如く、例えばp型SiM板3
1表面の所望領域にn型不純物、例えば砒素をイオン注
入した後、900℃、30分間の熱処理を施してn+型
型数散層32形成した。
続いて、LPCVD法により基板31全面に5in2膜
33を堆積した後、通常のフォトリソグラフィ法と反応
性イオンエツチング技術により該SiO2膜33を選択
的に除去して前記拡散層32に対応する部分にコンタク
トホール34を開孔した。
次いで、第3図(b)に示す如く、縦型LP−CVD炉
内で前記コンタクトホール34を含む5i02膜33全
33全さ50口■の多結晶Si膜35を酸素の取り込み
を少なくした条件にて堆積した後、該多結晶シSi膜3
5に飛程距離(Rp)が表面から40nm程度と界面付
近になるように砒素イオンを加速電圧85kcVの条件
で注入した。この砒素イオン注入により、多結晶St膜
35内に前記拡散層32と同一導伝型の不純物が導入さ
れると共に、前記Si2!板31と多結晶Si膜35の
界面に生成した自然酸化膜がミキシングされ、多結晶S
i膜35が拡散層32に対して良好にコンタクトされた
次いで、第3図(C)に示す如く、スパッタ蒸着法によ
りTiターゲットを窒素とアルゴンとの混合ガス(50
%ずつ)でスパッタリングして、多結晶St膜35上に
反応障壁層として厚さ50nsのTtN膜36を堆積し
た。続いて、第3図(d)に示す如くスパッタ蒸着法に
よりTiN膜3膜上6上さ 150nlのW膜37を堆
積した。その後、第3図(e)に示す如く、通常のフォ
トリソグラフィとSF6ガスを用いた反応イオンエツチ
ングにより、W膜37.TiN膜36及び多結晶St膜
35を順次選択的に除去して、多結晶St膜35.Ti
N膜36及びW膜37からなる3層構造の配線を形成し
た。
次いで、上記試料を真空装置の中にセットし、真空装置
内をターボ分子ポンプ等を用いて1×1O−7Torr
に威圧した後、アンモニア(NH3)を+00secm
導入して0J3Torrとした状態で、1.3.58 
Mllzの高周波電力(200W)を印加し、プラズマ
を10分間発生させる。このとき、基板は故意には加熱
しなかった。このアンモニアプラズマ処理により、第3
図(r)に示す如くW膜37の表面にW2Nの組成に近
いタングステン窒化膜38が形成される。
次いで、第3図(g)及び(h)に示す如く、基板温度
を450℃に設定し、配線上にArにより希釈されたS
in、と02の混合ガスを用いた常圧化学気相成長(A
PCVD)法により層間絶縁膜である5in2膜39を
0.5μm堆積する。以上により配線の形成を完了する
。なお、第3図(h)は同図(g)のX−X線に沿う断
面図である。
かくして形成された配線では、抵抗の上昇や層間膜の剥
がれ等の異常は一切見られず良好なものであった。
第4図にW / T i N / A s注入多結晶S
iからなる3層配線に0.5μmの八PCVD  5i
Oz膜を被着した後、850℃30分のN2アニールを
行い、パッドを開口し、W/TiN/Si層のシート抵
抗を測定した結果を示す。ここで、3層配線の配線幅は
0,15〜1.4μm1配線長は1■とし、それぞれの
層の厚さはW : 150m5 。
T iN : 50nm、  S i : 50nsと
した。配線幅に対し、シート抵抗をプロットすると、第
4図に示すようにWの表面窒化有無によってシート抵抗
の大きな差異が生ずる。Wの表面を本実施例のように1
0〜20口1程度窒化した場合、0.3μm幅でも0,
7Ω/口、0,15μ−幅で0.8Ω/口と低抵抗であ
り、酸化による抵抗増加は見られない。
これに対し、Wの表面窒化なしのものでは、1桁以上の
著しい抵抗増加が見られ、且つW配線の表面は局所的に
W酸化物が大きく成長していた。このことからもW表面
の窒化物の耐酸化性向上効果が大きいことが判る。また
、本実施例では、Wについて説明したがMoや他の金属
についても全く同様の耐酸化性向上効果が見られる。耐
酸化性向上効果は、Wの表面に形成するW窒化物層の厚
みが3〜5ns程度の場合にも確認された。
第5図は本発明の第3の実施例方法を説明するための工
程断面図であり、CMO5構造の例を示している。
まず、第5図(a)に示す如く、比抵抗5Ω・cm、面
方位(100)のn型Si基板51にl000℃乾燥酸
素中にて1001の5fOz52を形成し、B”をI 
MeVで2×lO目am−2イオン注入し1000℃に
おいて60分の熱処理を行い、ボロン濃度がI X 1
0”c−〇程度のp型ウェル53を形成する。
次いで、第5図(b)に示す如く、フィールド酸化膜を
形成する部分にチャネルストップイオン注入を行った後
に 0.6μmのフィールド酸化膜54を形成する。続
いて、トランジスタ形成領域のSi表面層を露出した後
、酸素及び水蒸気分圧を1 ppm以下にコントロール
したAr中にて1000℃30分の熱処理し、さらに8
50℃、10%MCIを含む乾燥酸素中で7〜ton■
のゲート酸化H55を形成する。その後、SiH,を用
いたLPCVD法で5Or++wの多結晶Si膜56を
堆積する。堆積温度は620℃で、SiH4流量は50
〜101005e 、 0.1Torrの圧力でSiの
堆積速度は10〜15nm/ginである。多結晶Si
膜56に対してnチャネルMO8−FET形成領域には
As”イオンを12keVで1. X 10”cm ’
イオン注入し、pチャネルMO8−FET形成領域には
BF2″′イオンをl0KeyでI X 10”cm2
イオン注入する。選択的なイオン注入はレジストマスク
を用いて行う。
次いで、この状態の試料を真空装置の中にセットし、真
空装置内を5001 /seeの排気容量のターボ分子
ポンプを用いて1 x to−’Torrに減圧した後
に基板表面にハロゲンランプを照射し、Si基板温度を
450〜700 ”Cの温度に昇温する。
1分後に、N H3、W F b 、 H2及びA「を
各々I00secm 、 400secm 、  50
05cm、 500secm流して、スロットルバルブ
を用いて全圧0.2Torrにコントロールする。10
0seeの堆積時間で50n■のW、N膜57を形成し
、続いてN2.SiH。
及びWF、の混合ガスを用いて各々O,173Torr
 。
0.013 Torr、 0.065 Torr圧に保
持し、450℃の基板温度でW、N膜57上に150n
sのW@58を形成する。
次いで、第5図(C)に示すように、エキシマレーザ・
リソグラフィ技術を用いて所望の電極・配線形状のレジ
ストパターンを形成し、さらにCgz/Heガス系反応
性イオンエツチング技術を用いW (f50ns)/ 
W 2 N (5C1ru+) / A sドープ及び
Bドープ多結晶S i  (50nm)積層構造をエツ
チングする。続いて、レジストを酸素プラズマアッシン
グで剥離した後、エチレングリコール洗浄、アルコール
洗浄、脱イオン純水洗浄、窒素中にて乾燥させる。ソー
ス、ドレイン上のSin、の残メケを3〜5n膳として
nチャネルMO8−FET形成領域にはAs”イオンを
20KeVでI X 1014cm−2イオン注入し注
入層5つを形成する。pチャネルMO3−FET形成領
域にはGe+を1OKeVでI X 10I10l5’
イオン注入しSi基板の表面を非晶質化した後に、BF
2イオンを20KeVでI X 1.0”cm−2イオ
ン注入し注入層60を形成し、窒素中にて850”C1
30分の熱処理を行う。
次いで、Si基板を真空槽に入れターボ分子ポンプを用
いてI X 10−’Torrに減圧した後に、ランプ
を用いて基板を500℃に昇温しで1分後に窒素を10
0〜500scc■導入し、スロットバルブを用いI 
X 1O−2Torrにした状態で、2.45Gtlz
のマイクロ波(パワー: 5(IOV〜1にν)を加え
る。
10分間の窒素プラズマ窒化によってW膜58の表面に
約15〜20n*のW2 N膜61を形成する。
このとき、ソース・ドレイン上のSin、の表面も窒化
されるが、S i OX NY  (X−1,8。
V”0.2)のいわゆるオキシナイトライド62になる
。また、多結晶S i M 56の側壁には約lrvの
Si、N、が形成される。
次いで、減圧す能な縦型炉に基板ウェハをセットし、I
 X 1O−7Torrに減圧した後に窒素1ofI/
sinを流して1気圧とし、800℃まで5分以内に昇
温した後に水素を200secm 、水蒸気を20sC
CIl導入して30分酸化する。この酸化工程によって
、第5図(d)に示すように多結晶Si膜5Bノ側壁に
は20nsの酸化膜63が、ソース、ドレイン上にはf
linsの酸化864が形成される。このとき、N2希
釈水素/水蒸気酸化以外に600〜800℃のN2希釈
の酸素中にて1気圧以上の高圧で酸化してもよい。また
同様に、800℃以下の低温にて酸素ラジカルを用いた
プラズマ酸化で後酸化してもよい。さらに、陽極酸化な
どの方法を用いてもよい。この後に基板温度を450℃
としてA「で希釈されたSiH,と02混合ガスを用い
たAPCVD法によって、全面にS i O2膜65を
200na堆積する。
次いで、第5図(e)に示すように、CHF。
とN2ガスを用いた反応性イオンエツチングによって電
極争配線の側壁部に選択的に5in2を残置し、続いて
Si基板を真空槽に入れ、ターボ分子ポンプを用いてI
 X 1O−7Torrに減圧する。その後、ランプを
用いて基板を500℃に昇温して1分後に窒素を100
〜500secm導入し、スロットルバルブを用いてI
 X 1O−2Torrにした状態テ2.45Gtlz
 (1) ?イクロ波(バ’7−:500V〜1kW 
)を加える。10分の窒化によって再度W膜58の表面
のW2N膜61の厚みを20nmとする。
そして、nチャネルMO8−FET形成領域にはAs+
イオンを30KeVで3.5X 10”cm−2イオン
注入し注入層66を、pチャネルMO8−FET形成領
域には、BF2 イオンを20KcVで5 X 10”
Cl−2イオン注入し注入層67を形成し、AP−CV
D法によって0.5.u mの5in2膜68を堆積す
る。1000℃30秒のAr熱処理を行うことによって
ソース争ドレインを形成する。この後ソース争ドレイン
にNiSi2.Co5t2゜TiSi2などを形成して
もよい。この工程の後、BPSG膜、プラズマ5in2
膜を堆積しコンタクトホールを開孔して電極・配線を形
成ずればM2S−FETが完成する。
このようにして0,3μmゲート長の 100段のCM
O5のリングオシレータを試作したところ遅延時間はl
0pseeとなり従来のWボリザイドを用い場合に比べ
1/10に低下した。ちなみにゲートのシート抵抗は0
,6〜0.7Ω/口と低く表面窒化による抵抗増加は1
0%以下に抑えることができた。また、本実施例方法を
用いることによってWの酸化に起因する全開がれや抵抗
増加は全く観察されなかった。本実施例で用いたプラズ
マ窒化によりW表面に形成したW窒化物を明確に示す薄
膜X線回折スペクトルを第6図に示す。この図から、配
向性の強いW2 N (Ill)のピークが明確に観察
される。なお、第6図において、横軸のθはブラック角
度を示している。
なお、本実施例はW / W 2 N / S i構造
について説明したがW/TiN/Si構造についても全
く同様の効果が得られた。TiNを用いた場合には、本
実施例で用いた熱工程より高い温度の熱工程を通しても
Wと多結晶Siとの間の相互反応は見られなかった。T
iNを用いた場合、下地段差の厳しいときにはLPCV
DTiN膜が有効である。典型的な成膜条件は、Ti 
(N (CH3) 2 ) 4を用いたLPGVDで7
00〜800℃、0.01〜0.5Torrの条件であ
り5〜20nm/ sin程度の堆積速度が得られる。
次に、W/LPCVD−T i N/poly−3i構
造を配線とした場合の実施例について説明する。第7図
は本発明の第4の実施例方法を説明するための工程断面
図である。
第7図(a)において比抵抗5Ω国、而方位(100)
の口型Si基板71にCVD法により500nmの5i
n2膜72を形成し、続いて同図(b)においてPH,
とSi、H,とを用いたLPCVD法で50rvのリン
ドープ多結晶Si膜73を堆積する。堆積温度は550
℃で、PH。
及び5i2H,流量は各々10〜15secm、 50
〜101005eであり、0.1〜0.5Torrの圧
力でリンドープ多結晶S1の堆積速度は5〜Ions/
■Inである。リン濃度は1〜5 X 1020cm−
3である。
次いで、基板を真空装置の中にセットして、500I/
 seeの排気容量のターボ分子ポンプを用いてI X
 10−’Torrに減圧した後に、基板表面にハロゲ
ンランプを照射し、Si基板温度を700〜800℃の
温度に昇温し、1分後に200℃〜300℃にソース温
度を設定した。
T五 (N (CHy ) 2 ) aを200sce
s 、 N 2を200secm導入し、スロットバル
ブを用いて全圧0.01〜0.5Torr lこコント
ロールする。5〜20ri−/■1n程度の堆積速度が
得られる。250秒の堆積時間で第7図(C)のように
50n園のTiN膜74を形成し、続いてWの堆積室に
Si基板を移動し、H2、SiH,及びWF、の混合ガ
スを用いて、各々O,l73Torr、 O,013T
orr、 0.065Torrの分圧に保持し、450
℃の基板温度でTiN上こ150nsのW膜75を形成
する。
次いで、第7図(d)のようにエキシマレーザリソグラ
フィ技術を用いて所望の電極・配線形状のレジストパタ
ーンを形成し、続いてC,172/l(eガス系反応性
イオンエツチング技術を用いてW (150ns ) 
/ T i N (50ng+) / S i(50r
v)の積層構造をエツチングする。そして、レジストを
酸素プラズマアッシングで剥離した後、エチレングリコ
ール洗浄、アルコール洗浄、脱イオン純水洗浄、窒素中
にて乾燥させる。
しかる後に、Si基板を真空槽に入れターボ分子ポンプ
を用いてI X 10””Torrに減圧した後に、N
H,を100〜500secm導入しスロットバルブを
用いてI X 10−’Torrにした状態で、ランプ
を用いて基板を10秒以内に1000℃に昇温して5〜
30秒間窒化してW膜75の表面に10〜20nmのW
2N膜76を形成する。5〜60秒間でもこの窒化は可
能である。このときの温度は900〜1200℃がよく
、特に 900〜1000℃が望ましい。
窒化時間は60秒以内に設定されたがその理由は時間が
長くなるに伴いアンモニアがゲート酸化膜下に侵入する
ことに起因する界面準位密度が問題になるからである。
第8図に700℃、850℃及び1000℃における窒
化時間と界面準位密度の関係を示す。700℃では30
分程度の時間窒化処理を行っても界面準位密度は10”
c−一2程度であるが、1000℃では数分後に少しず
つ界面準位密度が増加し始め、5分後には8 X 10
′。cm−2程度に増加し、30分ではI X 1.0
”cm−2程度になり、閾値電圧の制御及び電子、正孔
の移動度の制御が著しく難しくなる。
従って、1000℃のような高温では1分以内の短時間
窒化処理が必要となる。850℃でも同様に短時間化が
必要である。この後に基板温度を450℃としてArで
希釈されたSi!(、と02混合ガスを用いてAPCV
D法によって5in2膜77を300n階堆積する。
この方法を用いて形成した配線は5in2を堆積する際
にも酸化を殆どされず、シート抵抗は0,6〜0,7±
0,02Ω/口の値が得られた。従って、0.15〜1
.0μm幅の配線を抵抗増加や全開がれなく形成できた
。この構造の配線を950℃の高温で6時間放置しても
抵抗増加はなくむしろWの結晶粒成長のため20%の抵
抗減少が観察された。また、窒素中1000〜1100
℃で30秒以内の短時間熱処理に対しても抵抗増加は起
こらなかった。従って、ドーピングを行っていないコン
タクトホールに対して最下層の多結晶Stから自己整合
で基板とのコンタクトを形成することが可能である。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、配線層に用いる金属はWに限るものでは
なく、低抵抗で融点の高いものであればよい。一般には
、元素周期表のTVb族(Ti、Zr、Hf)、Vb族
(V、Nl)。
Ta)又はvxb族(Cr、Mo、W)に属する金属を
用いることができ、またそれらの窒化物でもよい。また
、プラズマ窒化及び高温・高速窒化の条件等は、仕様に
応じて適宜食更可能である。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
[発明の効果コ 以上詳述したように本発明によれば、金属又はその珪化
物を用いた電極配線の表面のに窒化物層を形成する際に
、窒化処理を従来よりも低温で又は高速に行うことによ
り、高融点金属又はその珪化物を用いた電極配線の表面
のみを窒化処理することができ、電極配線内部の窒化や
下地のゲート酸化膜の窒化、さらに界面準位密度の1−
昇等を防止することができる。従って、配線抵抗の増大
及び素子特性劣化の要因をなくすことができ、スルーブ
ツト及び歩留りの向上をはかり得る。
【図面の簡単な説明】
第1図は本発明の第1の実施例方法に係わる半導体装置
の製造工程を示す断面図、第2図は上記実施例方法によ
る作用を説明するためのもので、W膜表面の酸化が防止
されたことを表す分析結果示す特性図、第3図は本発明
の第2の実施例方法を説明するための工程断面図、第4
図はWの窒化有無によるW / T i N / S 
i配線抵抗(シート抵抗で示す)と配線幅の関係を示す
特性図、第5図は本発明の第3の実施例方法を説明する
ための工程断面図、第6図はW膜表面上のW窒化物X線
回折パターンを示す特性図、第7図は本発明の第4の実
施例方法を説明するための工程断面図。第8図は窒化温
度と窒化時間に対する界面準位密度の関係を示す特性図
である。 11.31,51.71・・・St基板、13.36.
74・・・TiN膜 (バッファ用金属窒化物膜)、 14.37.58.75・・・W膜(金属膜)、15.
38.57,61.76・・・W、N膜(保護用金属窒
化物膜)、 16.33,39,65.77・・・5in2膜、35
.56.73・・・多結晶Si膜、55・・・ゲート酸
化膜。

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板上に金属又はその珪化物を含む電極配
    線層を形成する工程と、窒素を含む雰囲気中で前記電極
    配線層の表面をプラズマ窒化又はランプ加熱により窒化
    して、該表面に窒化物層を形成する工程とを含むことを
    特徴とする半導体装置の製造方法。
  2. (2)素子が形成された半導体基板上に金属又はその珪
    化物を含む電極配線層を形成し、その後に熱処理、酸化
    処理又は絶縁膜堆積を行う工程を有する半導体装置の製
    造方法において、前記電極配線層を形成した後に、窒素
    を含む雰囲気中で前記電極配線層の表面をプラズマ窒化
    又はランプ加熱により窒化して、該表面に窒化物層を形
    成し、次いで熱処理、酸化処理又は絶縁膜堆積を行うこ
    とを特徴とする半導体装置の製造方法。
  3. (3)前記電極配線層は、金属/金属窒化物/多結晶シ
    リコンの3層構造又は金属/金属窒化物の2層構造であ
    ることを特徴とする請求項1又は2記載の半導体装置の
    製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234704B1 (ko) * 1996-12-11 1999-12-15 김영환 반도체소자 배선금속층 형성방법
KR100327432B1 (ko) * 1999-02-22 2002-03-13 박종섭 반도체 소자의 금속 배선 형성 방법
WO2002073696A1 (en) * 2001-03-12 2002-09-19 Hitachi, Ltd. Process for producing semiconductor integrated circuit device
JP2004080011A (ja) * 2002-07-09 2004-03-11 Samsung Electronics Co Ltd シリコンオキシド層を含む半導体素子の製造方法
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2011109116A (ja) * 2003-01-08 2011-06-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012019237A (ja) * 2011-10-06 2012-01-26 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9045831B2 (en) 1999-07-22 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234704B1 (ko) * 1996-12-11 1999-12-15 김영환 반도체소자 배선금속층 형성방법
KR100327432B1 (ko) * 1999-02-22 2002-03-13 박종섭 반도체 소자의 금속 배선 형성 방법
US9045831B2 (en) 1999-07-22 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method
US7300833B2 (en) 2001-03-12 2007-11-27 Renesas Technology Corp. Process for producing semiconductor integrated circuit device
US7049187B2 (en) 2001-03-12 2006-05-23 Renesas Technology Corp. Manufacturing method of polymetal gate electrode
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
US7144766B2 (en) 2001-03-12 2006-12-05 Renesas Technology Corp. Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode
US7375013B2 (en) 2001-03-12 2008-05-20 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
CN100447980C (zh) * 2001-03-12 2008-12-31 株式会社日立制作所 用于制造半导体集成电路器件的方法
US7632744B2 (en) 2001-03-12 2009-12-15 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
WO2002073696A1 (en) * 2001-03-12 2002-09-19 Hitachi, Ltd. Process for producing semiconductor integrated circuit device
JP2004080011A (ja) * 2002-07-09 2004-03-11 Samsung Electronics Co Ltd シリコンオキシド層を含む半導体素子の製造方法
JP4493295B2 (ja) * 2002-07-09 2010-06-30 三星電子株式会社 シリコンオキシド層を含む半導体素子の製造方法
JP2011109116A (ja) * 2003-01-08 2011-06-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2012019237A (ja) * 2011-10-06 2012-01-26 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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