JPH0851205A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0851205A JPH0851205A JP20795694A JP20795694A JPH0851205A JP H0851205 A JPH0851205 A JP H0851205A JP 20795694 A JP20795694 A JP 20795694A JP 20795694 A JP20795694 A JP 20795694A JP H0851205 A JPH0851205 A JP H0851205A
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- Japan
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- gate insulating
- channel
- semiconductor device
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Abstract
(57)【要約】
【目的】 チャネル領域の基板表面に浅く急峻なプロフ
ァイルをもつＰ型拡散層を形成し、かつそのＰ型拡散層
の不純物濃度の変化を抑える。 【構成】 ゲート絶縁膜１４は、ウエット酸化法でシリ
コン酸化膜を形成した後、Ｎ2Ｏ雰囲気中１０５０℃で
ランプアニール処理を施して窒化処理したものである。
そのゲート絶縁膜１４を通してボロンを５ＫｅＶで１.
８×１０12／ｃｍ2注入して表面Ｐ-層１３を形成する。
このボロン注入はゲート絶縁膜１４中に注入飛程を設定
して行なった。
ァイルをもつＰ型拡散層を形成し、かつそのＰ型拡散層
の不純物濃度の変化を抑える。 【構成】 ゲート絶縁膜１４は、ウエット酸化法でシリ
コン酸化膜を形成した後、Ｎ2Ｏ雰囲気中１０５０℃で
ランプアニール処理を施して窒化処理したものである。
そのゲート絶縁膜１４を通してボロンを５ＫｅＶで１.
８×１０12／ｃｍ2注入して表面Ｐ-層１３を形成する。
このボロン注入はゲート絶縁膜１４中に注入飛程を設定
して行なった。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
けるＭＯＳＦＥＴ素子を製造する方法に関するものであ
る。
けるＭＯＳＦＥＴ素子を製造する方法に関するものであ
る。
【０００２】
【従来の技術】Ｎ型ポリシリコンゲート電極を有するＰ
チャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴとい
う）には、埋込みチャネル構造が採用されている。また
ＣＭＯＳ半導体装置では、ＰＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）にはゲー
ト電極として共通にＮ型ポリシリコンが使用され、ＰＭ
ＯＳＦＥＴは埋込みチャネル構造となっている。しか
し、サブハーフミクロン以下と称されるような微細なゲ
ート長では、埋込みチャネル構造でパンチスルーを抑制
するのは容易ではない。
チャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴとい
う）には、埋込みチャネル構造が採用されている。また
ＣＭＯＳ半導体装置では、ＰＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）にはゲー
ト電極として共通にＮ型ポリシリコンが使用され、ＰＭ
ＯＳＦＥＴは埋込みチャネル構造となっている。しか
し、サブハーフミクロン以下と称されるような微細なゲ
ート長では、埋込みチャネル構造でパンチスルーを抑制
するのは容易ではない。
【０００３】埋込みチャネル構造のＰＭＯＳＦＥＴで
は、しきい値電圧を調整するためにチャネル表面に低濃
度のＰ型拡散層（Ｐ-層）が形成されているが、微細な
ゲート長のＰＭＯＳＦＥＴでパンチスルーを抑制する方
法としてその表面Ｐ-層の厚さを薄くするのが有効であ
ることが知られている。そのＰ-層の厚さを薄くしてパ
ンチスルーを抑制するためには、その電気的に活性な表
面Ｐ-層の厚さが０.０５μｍ以下というような浅くて急
峻な接合を形成する必要がある。
は、しきい値電圧を調整するためにチャネル表面に低濃
度のＰ型拡散層（Ｐ-層）が形成されているが、微細な
ゲート長のＰＭＯＳＦＥＴでパンチスルーを抑制する方
法としてその表面Ｐ-層の厚さを薄くするのが有効であ
ることが知られている。そのＰ-層の厚さを薄くしてパ
ンチスルーを抑制するためには、その電気的に活性な表
面Ｐ-層の厚さが０.０５μｍ以下というような浅くて急
峻な接合を形成する必要がある。
【０００４】チャネル表面にそのような浅く急峻なＰ-
層を形成する方法の１つとして、ゲート絶縁膜としての
ゲート酸化膜を形成した後に、ゲート酸化膜を通してチ
ャネル領域の基板表面にＰ型不純物をイオン注入する方
法が報告されている（IEEE Transactions on Electron
Devices, Vol. 40, No. 1, pp. 207-213 (1993)参照)。
層を形成する方法の１つとして、ゲート絶縁膜としての
ゲート酸化膜を形成した後に、ゲート酸化膜を通してチ
ャネル領域の基板表面にＰ型不純物をイオン注入する方
法が報告されている（IEEE Transactions on Electron
Devices, Vol. 40, No. 1, pp. 207-213 (1993)参照)。
【０００５】
【発明が解決しようとする課題】ゲート酸化膜を通して
チャネル領域の基板表面にボロンなどのＰ型不純物を注
入した場合、注入されたＰ型不純物がその後の工程の熱
プロセスによってゲート酸化膜中に吸い出され、チャネ
ル領域の基板表面のＰ-層の不純物濃度が低下するとい
う問題が生じる。その結果、表面Ｐ-層の浅さや急峻差
が損なわれ、パンチスルーの抑制にも限界が生じる。
チャネル領域の基板表面にボロンなどのＰ型不純物を注
入した場合、注入されたＰ型不純物がその後の工程の熱
プロセスによってゲート酸化膜中に吸い出され、チャネ
ル領域の基板表面のＰ-層の不純物濃度が低下するとい
う問題が生じる。その結果、表面Ｐ-層の浅さや急峻差
が損なわれ、パンチスルーの抑制にも限界が生じる。
【０００６】また、表面チャネル構造のＮＭＯＳＦＥＴ
ではそのしきい値電圧を調整するためにチャネル領域の
基板表面にＰ型不純物を導入するが、その場合も、チャ
ネル表面のＰ型不純物がゲート酸化膜中に吸い出されて
不純物濃度が低下するため、しきい値電圧変動の要因に
なる。本発明は、チャネル領域の基板表面に浅く急峻な
プロファイルをもつＰ型拡散層を形成し、かつそのＰ型
拡散層の不純物濃度の変化を抑える方法を提供すること
を目的とするものである。
ではそのしきい値電圧を調整するためにチャネル領域の
基板表面にＰ型不純物を導入するが、その場合も、チャ
ネル表面のＰ型不純物がゲート酸化膜中に吸い出されて
不純物濃度が低下するため、しきい値電圧変動の要因に
なる。本発明は、チャネル領域の基板表面に浅く急峻な
プロファイルをもつＰ型拡散層を形成し、かつそのＰ型
拡散層の不純物濃度の変化を抑える方法を提供すること
を目的とするものである。
【０００７】
【課題を解決するための手段】本発明の特徴はゲート絶
縁膜として窒化膜あるいは窒化処理した酸化膜を用いる
点と、そのゲート絶縁膜を形成した後の工程において、
チャネル領域にそのゲート絶縁膜を通して不純物をイオ
ン注入する点にある。これにより、基板表面層に浅く急
峻なプロファイルのＰ型拡散層を形成するとともに、チ
ャネル領域のＰ型不純物がゲート絶縁膜中へ吸い出され
るのを抑制する。
縁膜として窒化膜あるいは窒化処理した酸化膜を用いる
点と、そのゲート絶縁膜を形成した後の工程において、
チャネル領域にそのゲート絶縁膜を通して不純物をイオ
ン注入する点にある。これにより、基板表面層に浅く急
峻なプロファイルのＰ型拡散層を形成するとともに、チ
ャネル領域のＰ型不純物がゲート絶縁膜中へ吸い出され
るのを抑制する。
【０００８】本発明を埋込みチャネル構造のＰＭＯＳＦ
ＥＴに適用する場合には、チャネル表面のＰ-層のＰ型
不純物導入プロセスに適用する。また、本発明を表面チ
ャネル構造のＮＭＯＳＦＥＴに適用する際は、チャネル
へのＰ型不純物導入プロセスに適用する。ゲート絶縁膜
は基板との界面が１原子％程度に窒化されていればよ
く、必ずしもゲート絶縁膜全体が窒化膜である必要はな
く、窒化処理された酸化膜であっても本発明の目的を十
分に達することができる。
ＥＴに適用する場合には、チャネル表面のＰ-層のＰ型
不純物導入プロセスに適用する。また、本発明を表面チ
ャネル構造のＮＭＯＳＦＥＴに適用する際は、チャネル
へのＰ型不純物導入プロセスに適用する。ゲート絶縁膜
は基板との界面が１原子％程度に窒化されていればよ
く、必ずしもゲート絶縁膜全体が窒化膜である必要はな
く、窒化処理された酸化膜であっても本発明の目的を十
分に達することができる。
【０００９】ゲート絶縁膜としてシリコン窒化膜を用い
る場合は熱ＣＶＤ法により形成することができる。ま
た、ゲート絶縁膜として窒化処理した酸化膜を用いる場
合は、例えばシリコン酸化膜を形成した後、ＮＨ3やＮ2
Ｏガス雰囲気中で熱処理すれば窒化処理を施すことがで
きる。このような窒化膜又は窒化処理した酸化膜を形成
した後、チャネル領域にＰ型不純物を導入すれば、従来
のようにゲート絶縁膜が酸化膜である場合のゲート絶縁
膜中へのＰ型不純物吸出しを抑制することができる。
る場合は熱ＣＶＤ法により形成することができる。ま
た、ゲート絶縁膜として窒化処理した酸化膜を用いる場
合は、例えばシリコン酸化膜を形成した後、ＮＨ3やＮ2
Ｏガス雰囲気中で熱処理すれば窒化処理を施すことがで
きる。このような窒化膜又は窒化処理した酸化膜を形成
した後、チャネル領域にＰ型不純物を導入すれば、従来
のようにゲート絶縁膜が酸化膜である場合のゲート絶縁
膜中へのＰ型不純物吸出しを抑制することができる。
【００１０】以上の構成を埋込みチャネル構造ＰＭＯＳ
ＦＥＴのチャネル表面Ｐ-層のＰ型不純物導入プロセス
に適用した場合、そのＰ-層の厚さが０.０５μｍ程度以
下というような浅く急峻な接合を形成することができ、
サブハーフミクロン以下の微細ＰＭＯＳＦＥＴのパンチ
スルー抑制効果を改善することができる。そして、Ｐ型
不純物注入方法としてイオン注入を用いた場合、Ｐ型不
純物の注入飛程（濃度ピーク）を必ずしもチャネル表面
に設定する必要はなく、ゲート絶縁膜内に設定して不純
物プロファイルのテール部でチャネル表面Ｐ-層を形成
することもできる。このようにすれば、ゲート絶縁膜に
もＰ型不純物が存在してゲート絶縁膜中へのＰ型不純物
吸出しをいっそう抑制することができるようになり、よ
り浅く急峻な接合を形成できるようになる。また、表面
チャネル構造ＮＭＯＳＦＥＴに適用する場合も、同様
に、チャネル領域のＰ型不純物プロファイルの変動要因
の１つが解消できるため、デバイス特性の安定化に効果
がある。
ＦＥＴのチャネル表面Ｐ-層のＰ型不純物導入プロセス
に適用した場合、そのＰ-層の厚さが０.０５μｍ程度以
下というような浅く急峻な接合を形成することができ、
サブハーフミクロン以下の微細ＰＭＯＳＦＥＴのパンチ
スルー抑制効果を改善することができる。そして、Ｐ型
不純物注入方法としてイオン注入を用いた場合、Ｐ型不
純物の注入飛程（濃度ピーク）を必ずしもチャネル表面
に設定する必要はなく、ゲート絶縁膜内に設定して不純
物プロファイルのテール部でチャネル表面Ｐ-層を形成
することもできる。このようにすれば、ゲート絶縁膜に
もＰ型不純物が存在してゲート絶縁膜中へのＰ型不純物
吸出しをいっそう抑制することができるようになり、よ
り浅く急峻な接合を形成できるようになる。また、表面
チャネル構造ＮＭＯＳＦＥＴに適用する場合も、同様
に、チャネル領域のＰ型不純物プロファイルの変動要因
の１つが解消できるため、デバイス特性の安定化に効果
がある。
【００１１】
【実施例】以下、実施例を用いて本発明をさらに詳細に
説明するが、本発明はこれらの実施例に限定されるもの
ではない。
説明するが、本発明はこれらの実施例に限定されるもの
ではない。
【００１２】（実施例１） （１００）シリコン基板に試料Ａと試料Ｂとして２種類
の絶縁膜を形成した。試料Ａの絶縁膜は９２０℃ウエッ
ト酸化法で７０Åのシリコン酸化膜を形成した後、Ｎ2
Ｏ雰囲気中１０５０℃で６０秒間のランプアニール処理
を施してシリコン酸化膜を窒化処理した。その後さらに
Ｎ2雰囲気中で９２０℃で１０分間熱処理したものであ
る。形成された絶縁膜の膜厚は９０Åであり、窒素原子
はＳＩＭＳ（二次イオン質量分析）による分析結果から
絶縁膜とシリコン基板の界面に１原子％程度存在してい
ることが分かった。試料Ｂの絶縁膜は９２０℃ウエット
酸化法で９０Åのシリコン酸化膜を形成した後、Ｎ2雰
囲気中で９２０℃で１０分間熱処理したものである。こ
の熱処理ではシリコン酸化膜は窒化されない。最終的な
酸化膜の膜厚は９０Åである。
の絶縁膜を形成した。試料Ａの絶縁膜は９２０℃ウエッ
ト酸化法で７０Åのシリコン酸化膜を形成した後、Ｎ2
Ｏ雰囲気中１０５０℃で６０秒間のランプアニール処理
を施してシリコン酸化膜を窒化処理した。その後さらに
Ｎ2雰囲気中で９２０℃で１０分間熱処理したものであ
る。形成された絶縁膜の膜厚は９０Åであり、窒素原子
はＳＩＭＳ（二次イオン質量分析）による分析結果から
絶縁膜とシリコン基板の界面に１原子％程度存在してい
ることが分かった。試料Ｂの絶縁膜は９２０℃ウエット
酸化法で９０Åのシリコン酸化膜を形成した後、Ｎ2雰
囲気中で９２０℃で１０分間熱処理したものである。こ
の熱処理ではシリコン酸化膜は窒化されない。最終的な
酸化膜の膜厚は９０Åである。
【００１３】これらの試料Ａ，Ｂに対してシリコン基板
中に注入飛程を設定してボロンを１５ＫｅＶで３.４×
１０12原子／ｃｍ2注入し、窒素雰囲気中で９００℃、
６０分間熱処理し、ボロン原子の深さ方向のプロファイ
ルをＳＩＭＳ分析により調べた。試料ＡのＳＩＭＳ分析
による表面Ｐ-層のプロファイルは図２のようになる。
中に注入飛程を設定してボロンを１５ＫｅＶで３.４×
１０12原子／ｃｍ2注入し、窒素雰囲気中で９００℃、
６０分間熱処理し、ボロン原子の深さ方向のプロファイ
ルをＳＩＭＳ分析により調べた。試料ＡのＳＩＭＳ分析
による表面Ｐ-層のプロファイルは図２のようになる。
【００１４】試料Ａ，Ｂによるシリコン基板中でのボロ
ン原子ピーク濃度を比較した結果、試料Ｂでは１.５×
１０17／ｃｍ3であったのに対し、本発明による試料Ａ
では１.９×１０17／ｃｍ3であった。このように、本発
明による試料Ａの方がボロン原子ピーク濃度が高く、絶
縁膜中への吸出しが抑えられていることが分かる。
ン原子ピーク濃度を比較した結果、試料Ｂでは１.５×
１０17／ｃｍ3であったのに対し、本発明による試料Ａ
では１.９×１０17／ｃｍ3であった。このように、本発
明による試料Ａの方がボロン原子ピーク濃度が高く、絶
縁膜中への吸出しが抑えられていることが分かる。
【００１５】（実施例２）実施例１と同じＡ，Ｂ２種類
の絶縁膜をゲート絶縁膜とする埋込みチャネル構造のＰ
ＭＯＳＦＥＴを作成した。その構造は図１に示されるも
のである。図１において、シリコン基板上にＮウエル１
０及びＬＯＣＯＳ法によりフィールド酸化膜１１を形成
する。Ｎウエル１０のＮ型不純物濃度は１.５×１０17
／ｃｍ3である。そしてゲート絶縁膜１４を形成する
が、ゲート絶縁膜１４は実施例１で示した絶縁膜Ａ，Ｂ
のいずれかであり、絶縁膜Ａを形成した本発明によるＭ
ＯＳＦＥＴをデバイスＡとし、絶縁膜Ｂを形成したＭＯ
ＳＦＥＴをデバイスＢとする。そのゲート絶縁膜１４を
形成した後、ボロンを５ＫｅＶで１.８×１０12／ｃｍ2
注入して表面Ｐ-層１３を形成した。このボロン注入は
ゲート絶縁膜１４中に注入飛程を設定して行なった。表
面Ｐ-層１３の厚さＹｊは約４００Åである。
の絶縁膜をゲート絶縁膜とする埋込みチャネル構造のＰ
ＭＯＳＦＥＴを作成した。その構造は図１に示されるも
のである。図１において、シリコン基板上にＮウエル１
０及びＬＯＣＯＳ法によりフィールド酸化膜１１を形成
する。Ｎウエル１０のＮ型不純物濃度は１.５×１０17
／ｃｍ3である。そしてゲート絶縁膜１４を形成する
が、ゲート絶縁膜１４は実施例１で示した絶縁膜Ａ，Ｂ
のいずれかであり、絶縁膜Ａを形成した本発明によるＭ
ＯＳＦＥＴをデバイスＡとし、絶縁膜Ｂを形成したＭＯ
ＳＦＥＴをデバイスＢとする。そのゲート絶縁膜１４を
形成した後、ボロンを５ＫｅＶで１.８×１０12／ｃｍ2
注入して表面Ｐ-層１３を形成した。このボロン注入は
ゲート絶縁膜１４中に注入飛程を設定して行なった。表
面Ｐ-層１３の厚さＹｊは約４００Åである。
【００１６】その後、ＬＰＣＶＤ法（５８０℃）でリン
ドープしたポリシリコン膜を堆積させ、リソグラフィー
とエッチングによってゲート電極１５の形状に加工し、
ゲート電極１５の周辺を８５０℃で酸化した。そして、
ＬＰＣＶＤ法（８００℃）による酸化膜の堆積とエッチ
バックによりサイドウォール１６を形成し、ソース／ド
レインとなるＰ+領域１７を形成するためにＢＦ2イオン
を３０ＫｅＶで３×１０15原子／ｃｍ2イオン注入し
た。層間絶縁膜を形成した後、８５０℃でリフローと注
入イオンの活性化を行なわせ、コンタクトホールをあけ
て配線を形成した。
ドープしたポリシリコン膜を堆積させ、リソグラフィー
とエッチングによってゲート電極１５の形状に加工し、
ゲート電極１５の周辺を８５０℃で酸化した。そして、
ＬＰＣＶＤ法（８００℃）による酸化膜の堆積とエッチ
バックによりサイドウォール１６を形成し、ソース／ド
レインとなるＰ+領域１７を形成するためにＢＦ2イオン
を３０ＫｅＶで３×１０15原子／ｃｍ2イオン注入し
た。層間絶縁膜を形成した後、８５０℃でリフローと注
入イオンの活性化を行なわせ、コンタクトホールをあけ
て配線を形成した。
【００１７】以上のプロセスでゲート長が０.３μｍの
ＰＭＯＳＦＥＴのデバイスＡ，Ｂを作成し、その特性を
比較した。その結果、ＳファクターはデバイスＡでは８
５ｍＶ／decade、デバイスＢでは９７ｍＶ／decadeであ
った。Ｓファクターはドレイン電流を１桁増加させるた
めに必要なゲート電圧変化量であり、ここではドレイン
電圧Ｖｄが３.３Ｖのときの測定値である。また、オフ
リーク値はデバイスＡでは０.１ｐＡ／μｍ、デバイス
Ｂでは０.５ｐＡ／μｍであった。この結果から、本発
明によるデバイスＡの方がＳファクターが小さく、オフ
リークが低く抑えられており、本発明がパンチスルー抑
制の効果をもつことが明らかになった。
ＰＭＯＳＦＥＴのデバイスＡ，Ｂを作成し、その特性を
比較した。その結果、ＳファクターはデバイスＡでは８
５ｍＶ／decade、デバイスＢでは９７ｍＶ／decadeであ
った。Ｓファクターはドレイン電流を１桁増加させるた
めに必要なゲート電圧変化量であり、ここではドレイン
電圧Ｖｄが３.３Ｖのときの測定値である。また、オフ
リーク値はデバイスＡでは０.１ｐＡ／μｍ、デバイス
Ｂでは０.５ｐＡ／μｍであった。この結果から、本発
明によるデバイスＡの方がＳファクターが小さく、オフ
リークが低く抑えられており、本発明がパンチスルー抑
制の効果をもつことが明らかになった。
【００１８】
【発明の効果】本発明によりゲート絶縁膜として窒化膜
又は窒化処理した酸化膜を用い、そのゲート絶縁膜を通
してチャネル領域の基板表面部にＰ型不純物をイオン注
入すれば、チャネル表面のＰ型不純物がゲート絶縁膜中
へ吸い出されることによる濃度変化を抑えることができ
る。その結果、本発明をサブハーフミクロン以下という
ような微細なＰＭＯＳＦＥＴのチャネル表面のＰ-層形
成プロセスに適用した場合には、パンチスルー抑制効果
を改善することができる。また、本発明を表面チャネル
構造のＮＭＯＳＦＥＴのチャネルＰ型不純物導入プロセ
スに適用した場合には、その特性変動を抑えることがで
きる。
又は窒化処理した酸化膜を用い、そのゲート絶縁膜を通
してチャネル領域の基板表面部にＰ型不純物をイオン注
入すれば、チャネル表面のＰ型不純物がゲート絶縁膜中
へ吸い出されることによる濃度変化を抑えることができ
る。その結果、本発明をサブハーフミクロン以下という
ような微細なＰＭＯＳＦＥＴのチャネル表面のＰ-層形
成プロセスに適用した場合には、パンチスルー抑制効果
を改善することができる。また、本発明を表面チャネル
構造のＮＭＯＳＦＥＴのチャネルＰ型不純物導入プロセ
スに適用した場合には、その特性変動を抑えることがで
きる。
【図１】一実施例が適用される表面チャネル構造のＰＭ
ＯＳＦＥＴを示す断面図である。
ＯＳＦＥＴを示す断面図である。
【図２】一実施例における表面Ｐ-層のプロファイルを
示す図である。
示す図である。
１２ ディープチャネルドープ層 １３ 表面Ｐ-層 １４ ゲート絶縁膜 １５ ゲート電極 １７ ソース／ドレインのＰ+層
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴを製造する方法において、
半導体基板表面にゲート絶縁膜として窒化膜又は窒化処
理した酸化膜を形成し、その後の工程においてチャネル
領域の基板表面部に前記ゲート絶縁膜を通してＰ型不純
物をイオン注入することを特徴とする半導体装置の製造
方法。 - 【請求項２】 製造されるＭＯＳＦＥＴが埋込みチャネ
ル構造のＰチャネル型ＭＯＳＦＥＴであり、ゲート絶縁
膜を通してイオン注入されるＰ型不純物はチャネル表面
のしきい値電圧調整用の低濃度Ｐ型拡散層を形成するた
めのものである請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 製造されるＭＯＳＦＥＴが表面チャネル
構造のＮチャネル型ＭＯＳＦＥＴであり、ゲート絶縁膜
を通してイオン注入されるＰ型不純物はチャネル表面の
しきい値電圧調整用のＰ型拡散層を形成するためのもの
である請求項１に記載の半導体装置の製造方法。 - 【請求項４】 ゲート絶縁膜を通して行なわれるＰ型不
純物のイオン注入の注入飛程の中心がそのゲート絶縁膜
中にあるようにイオン注入エネルギーが設定されている
請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20795694A JPH0851205A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20795694A JPH0851205A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851205A true JPH0851205A (ja) | 1996-02-20 |
Family
ID=16548323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20795694A Pending JPH0851205A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851205A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009282A (ja) * | 2000-04-19 | 2002-01-11 | Seiko Instruments Inc | 半導体装置の製造方法 |
| US7474172B2 (en) | 2002-11-08 | 2009-01-06 | Andrew Corporation | Capacitively coupled variable power divider |
| US7799690B2 (en) | 1997-03-05 | 2010-09-21 | Renesas Electronics Corporation | Method for fabricating semiconductor integrated circuit device |
| JP2019145537A (ja) * | 2018-02-15 | 2019-08-29 | 富士電機株式会社 | 半導体集積回路の製造方法 |
-
1994
- 1994-08-08 JP JP20795694A patent/JPH0851205A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7799690B2 (en) | 1997-03-05 | 2010-09-21 | Renesas Electronics Corporation | Method for fabricating semiconductor integrated circuit device |
| JP2002009282A (ja) * | 2000-04-19 | 2002-01-11 | Seiko Instruments Inc | 半導体装置の製造方法 |
| US7474172B2 (en) | 2002-11-08 | 2009-01-06 | Andrew Corporation | Capacitively coupled variable power divider |
| JP2019145537A (ja) * | 2018-02-15 | 2019-08-29 | 富士電機株式会社 | 半導体集積回路の製造方法 |
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