JP2001250953A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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Abstract
(57)【要約】
【課題】 従来の液晶表示装置は、最低でも５枚以上の
フォトマスクを使用してＴＦＴを作製していたため製造
コストが大きかった。 【解決手段】３枚目のフォトマスクにより画素電極１１
９、ソース領域１１７及びドレイン領域１１６の形成を
行うことにより、３回のフォトリソグラフィー工程で、
逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ
部、及び保持容量を備えた液晶表示装置を実現すること
ができる。
フォトマスクを使用してＴＦＴを作製していたため製造
コストが大きかった。 【解決手段】３枚目のフォトマスクにより画素電極１１
９、ソース領域１１７及びドレイン領域１１６の形成を
行うことにより、３回のフォトリソグラフィー工程で、
逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ
部、及び保持容量を備えた液晶表示装置を実現すること
ができる。
Description
【０００１】
【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
【０００４】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。
【０００５】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。
【０００６】従来では、３００℃以下の低温で大面積の
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型（若しくはボトムゲート型）のＴＦＴが多く用い
られている。
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型（若しくはボトムゲート型）のＴＦＴが多く用い
られている。
【０００７】
【発明が解決しようとする課題】従来、アクティブマト
リクス型の液晶表示装置は、写真蝕刻（フォトリソグラ
フィー）技術により、最低でも５枚以上のフォトマスク
を使用してＴＦＴを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。
リクス型の液晶表示装置は、写真蝕刻（フォトリソグラ
フィー）技術により、最低でも５枚以上のフォトマスク
を使用してＴＦＴを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。
【０００８】具体的には、ＴＦＴの製造に要するフォト
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。
【０００９】このフォトマスクを１枚使用することによ
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。
【００１０】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて液晶表示装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて液晶表示装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。
【００１１】本発明はこのような問題に答えるものであ
り、アクティブマトリクス型の液晶表示装置に代表され
る半導体装置において、ＴＦＴを作製する工程数を削減
して製造コストの低減および歩留まりの向上を実現する
ことを課題としている。
り、アクティブマトリクス型の液晶表示装置に代表され
る半導体装置において、ＴＦＴを作製する工程数を削減
して製造コストの低減および歩留まりの向上を実現する
ことを課題としている。
【００１２】また、静電気によるＴＦＴの破壊やＴＦＴ
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、まず、フォトマスク１枚目でゲート配
線を形成する。
に、本発明では、まず、フォトマスク１枚目でゲート配
線を形成する。
【００１４】次いで、ゲート絶縁膜、ノンドープの非晶
質シリコン膜（以下、ａ―Ｓｉ膜と呼ぶ）、ｎ型を付与
する不純物元素を含む非晶質シリコン膜（以下、ｎ+ａ
―Ｓｉ膜と呼ぶ）、及び導電膜を連続的に成膜する。
質シリコン膜（以下、ａ―Ｓｉ膜と呼ぶ）、ｎ型を付与
する不純物元素を含む非晶質シリコン膜（以下、ｎ+ａ
―Ｓｉ膜と呼ぶ）、及び導電膜を連続的に成膜する。
【００１５】次いで、フォトマスク２枚目でａ―Ｓｉ膜
からなる活性層、ソース配線（ソース電極含む）及びド
レイン電極をパターニング形成する。
からなる活性層、ソース配線（ソース電極含む）及びド
レイン電極をパターニング形成する。
【００１６】その後、透明導電膜を成膜した後に、フォ
トマスク３枚目で透明導電膜からなる画素電極の形成を
行い、さらにｎ+ａ―Ｓｉ膜からなるソース領域及びド
レイン領域を形成すると同時にａ―Ｓｉ膜の一部を除去
する。
トマスク３枚目で透明導電膜からなる画素電極の形成を
行い、さらにｎ+ａ―Ｓｉ膜からなるソース領域及びド
レイン領域を形成すると同時にａ―Ｓｉ膜の一部を除去
する。
【００１７】このような構成とすることで、フォトリソ
グラフィー技術で使用するフォトマスクの数を３枚とす
ることができる。
グラフィー技術で使用するフォトマスクの数を３枚とす
ることができる。
【００１８】また、ソース配線は画素電極と同じ材料で
ある透明導電膜で覆い、基板全体を外部の静電気等から
保護する構造とする。また、透明導電膜で保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からＴＦＴ等を保護することができる。
ある透明導電膜で覆い、基板全体を外部の静電気等から
保護する構造とする。また、透明導電膜で保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からＴＦＴ等を保護することができる。
【００１９】本明細書で開示する発明の構成は、ゲート
配線と、ソース配線と、画素電極とを有する半導体装置
であって、絶縁表面上に形成されたゲート配線１０２
と、前記ゲート配線上に形成された絶縁膜１０４と、前
記絶縁膜上に形成された非晶質半導体膜１１４と、前記
非晶質半導体膜上に形成されたソース領域１１５及びド
レイン領域１１６と、前記ソース領域または前記ドレイ
ン領域上に形成されたソース配線１１７または電極１１
８と、前記電極上に形成された画素電極１１９とを有
し、前記ドレイン領域１１６または前記ソース領域１１
５の一つの端面は、前記非晶質半導体膜１１４の端面及
び前記電極１１８の端面と概略一致することを特徴とす
る半導体装置である。
配線と、ソース配線と、画素電極とを有する半導体装置
であって、絶縁表面上に形成されたゲート配線１０２
と、前記ゲート配線上に形成された絶縁膜１０４と、前
記絶縁膜上に形成された非晶質半導体膜１１４と、前記
非晶質半導体膜上に形成されたソース領域１１５及びド
レイン領域１１６と、前記ソース領域または前記ドレイ
ン領域上に形成されたソース配線１１７または電極１１
８と、前記電極上に形成された画素電極１１９とを有
し、前記ドレイン領域１１６または前記ソース領域１１
５の一つの端面は、前記非晶質半導体膜１１４の端面及
び前記電極１１８の端面と概略一致することを特徴とす
る半導体装置である。
【００２０】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４と、前記絶縁膜
上に形成された非晶質半導体膜１１４と、前記非晶質半
導体膜上に形成されたソース領域１１５及びドレイン領
域１１６と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線１１７または電極１１８と、前
記電極上に形成された画素電極１１９とを有し、前記ド
レイン領域１１５または前記ソース１１６領域の一つの
端面は、前記非晶質半導体膜の端面１１４及び前記電極
１１８の端面と概略一致し、もう一つの端面は、前記画
素電極１１９の端面及び前記電極１１８のもう一つの端
面と概略一致することを特徴とする半導体装置である。
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４と、前記絶縁膜
上に形成された非晶質半導体膜１１４と、前記非晶質半
導体膜上に形成されたソース領域１１５及びドレイン領
域１１６と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線１１７または電極１１８と、前
記電極上に形成された画素電極１１９とを有し、前記ド
レイン領域１１５または前記ソース１１６領域の一つの
端面は、前記非晶質半導体膜の端面１１４及び前記電極
１１８の端面と概略一致し、もう一つの端面は、前記画
素電極１１９の端面及び前記電極１１８のもう一つの端
面と概略一致することを特徴とする半導体装置である。
【００２１】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４と、前記絶縁膜
上に形成された非晶質半導体膜１１４と、前記非晶質半
導体膜上に形成されたソース領域１１５及びドレイン領
域１１６と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線１１７または電極１１８と、前
記電極上に形成された画素電極１１９とを有し、前記ソ
ース配線１１７の下方には、前記非晶質半導体膜と、ｎ
型を付与する不純物元素を含む非晶質半導体膜とが積層
されていることを特徴とする半導体装置である。
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４と、前記絶縁膜
上に形成された非晶質半導体膜１１４と、前記非晶質半
導体膜上に形成されたソース領域１１５及びドレイン領
域１１６と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線１１７または電極１１８と、前
記電極上に形成された画素電極１１９とを有し、前記ソ
ース配線１１７の下方には、前記非晶質半導体膜と、ｎ
型を付与する不純物元素を含む非晶質半導体膜とが積層
されていることを特徴とする半導体装置である。
【００２２】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、ｎ型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。
域及び前記ドレイン領域は、ｎ型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。
【００２３】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。
【００２４】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。
【００２５】また、上記各構成において、図２（Ｄ）に
示したように、前記ソース領域１１５及び前記ドレイン
領域１１６は、前記非晶質半導体膜１１４及び前記電極
１１８と同一のマスクにより形成されたことを特徴とし
ている。また、記ソース領域及び前記ドレイン領域は、
前記ソース配線１１７と同一のマスクにより形成された
ことを特徴としている。
示したように、前記ソース領域１１５及び前記ドレイン
領域１１６は、前記非晶質半導体膜１１４及び前記電極
１１８と同一のマスクにより形成されたことを特徴とし
ている。また、記ソース領域及び前記ドレイン領域は、
前記ソース配線１１７と同一のマスクにより形成された
ことを特徴としている。
【００２６】また、上記各構成において、図２（Ｄ）に
示したように、前記ソース領域１１５及び前記ドレイン
領域１１６は、前記ソース配線１１７及び前記画素電極
１１９と同一のマスクにより形成されたことを特徴とし
ている。
示したように、前記ソース領域１１５及び前記ドレイン
領域１１６は、前記ソース配線１１７及び前記画素電極
１１９と同一のマスクにより形成されたことを特徴とし
ている。
【００２７】また、上記各構成において、図２（Ｄ）の
エッチング工程によって、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネルエッチ型のボトムゲート構造となって
いる。
エッチング工程によって、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネルエッチ型のボトムゲート構造となって
いる。
【００２８】また、上記構造を実現するための発明の構
成は、第１のマスクを用いてゲート配線１０２を形成す
る第１工程と、前記ゲート配線を覆う絶縁膜１０４を形
成する第２工程と、前記絶縁膜上に第１の非晶質半導体
膜１０５を形成する第３工程と、前記第１の非晶質半導
体膜上にｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１０６を形成する第４工程と、前記第２の非晶
質半導体膜上に第１の導電膜１０７を形成する第５工程
と、第２のマスクを用いて前記第１の非晶質半導体膜、
第２の非晶質半導体膜、及び前記第１の導電膜を選択的
に除去して配線１１１（ソース配線及び電極）を形成す
る第６工程と、前記配線１１１（ソース配線及び電極）
と接して重なる第２の導電膜１１２を形成する第７工程
と、第３のマスクを用いて前記第１の非晶質半導体膜１
０９の一部、第２の非晶質半導体膜１１０、前記第１の
導電膜１１１、及び前記第２の導電膜１１２を選択的に
除去して、前記第２の非晶質半導体膜からなるソース領
域１１５及びドレイン領域１１６と、前記第２の導電膜
からなる画素電極１１９とを形成する第８工程と、を有
することを特徴とする半導体装置の作製方法である。
成は、第１のマスクを用いてゲート配線１０２を形成す
る第１工程と、前記ゲート配線を覆う絶縁膜１０４を形
成する第２工程と、前記絶縁膜上に第１の非晶質半導体
膜１０５を形成する第３工程と、前記第１の非晶質半導
体膜上にｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１０６を形成する第４工程と、前記第２の非晶
質半導体膜上に第１の導電膜１０７を形成する第５工程
と、第２のマスクを用いて前記第１の非晶質半導体膜、
第２の非晶質半導体膜、及び前記第１の導電膜を選択的
に除去して配線１１１（ソース配線及び電極）を形成す
る第６工程と、前記配線１１１（ソース配線及び電極）
と接して重なる第２の導電膜１１２を形成する第７工程
と、第３のマスクを用いて前記第１の非晶質半導体膜１
０９の一部、第２の非晶質半導体膜１１０、前記第１の
導電膜１１１、及び前記第２の導電膜１１２を選択的に
除去して、前記第２の非晶質半導体膜からなるソース領
域１１５及びドレイン領域１１６と、前記第２の導電膜
からなる画素電極１１９とを形成する第８工程と、を有
することを特徴とする半導体装置の作製方法である。
【００２９】また、上記構成において、前記第２工程か
ら前記第５工程まで、大気に曝されることなく連続的に
形成することを特徴としている。
ら前記第５工程まで、大気に曝されることなく連続的に
形成することを特徴としている。
【００３０】また、上記各構成において、前記第２工程
から前記第５工程まで、同一チャンバー内で連続的に形
成することを特徴としている。
から前記第５工程まで、同一チャンバー内で連続的に形
成することを特徴としている。
【００３１】また、上記各構成において、前記絶縁膜
は、スパッタ法あるいはプラズマＣＶＤ法により形成し
てもよい。
は、スパッタ法あるいはプラズマＣＶＤ法により形成し
てもよい。
【００３２】また、上記各構成において、前記第１の非
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
【００３３】また、上記各構成において、前記第２の非
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
晶質半導体膜は、スパッタ法あるいはプラズマＣＶＤ法
により形成してもよい。
【００３４】また、上記各構成において、前記第２の導
電膜は、透明導電膜、あるいは反射性を有する導電膜で
あることを特徴としている。
電膜は、透明導電膜、あるいは反射性を有する導電膜で
あることを特徴としている。
【００３５】
【発明の実施の形態】本願発明の実施形態について、以
下に説明を行う。
下に説明を行う。
【００３６】図１は本発明のアクティブマトリクス基板
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの１つの画素構成
を示している。
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの１つの画素構成
を示している。
【００３７】図１に示すように、このアクティブマトリ
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。
【００３８】また、ゲート配線とソース配線とで囲まれ
た領域には透明導電膜からなる画素電極１１９が配置さ
れている。また、この画素電極１１９と重ならないよう
に、透明導電膜１２０がソース配線を覆っている。
た領域には透明導電膜からなる画素電極１１９が配置さ
れている。また、この画素電極１１９と重ならないよう
に、透明導電膜１２０がソース配線を覆っている。
【００３９】さらに、画素電極１１９の下方で隣り合う
２本のゲート配線の間には、ゲート配線１０２と平行に
容量配線１０３が配置されている。この容量配線１０３
は全画素に設けられており、画素電極１１９との間に存
在する絶縁膜を誘電体として保持容量を形成している。
２本のゲート配線の間には、ゲート配線１０２と平行に
容量配線１０３が配置されている。この容量配線１０３
は全画素に設けられており、画素電極１１９との間に存
在する絶縁膜を誘電体として保持容量を形成している。
【００４０】また、ゲート配線１０２とソース配線１１
７の交差部近傍にはスイッチング素子としてのＴＦＴが
設けられている。このＴＦＴは非晶質構造を有する半導
体膜（以下、非晶質半導体膜と呼ぶ）で形成されたチャ
ネル形成領域を有する逆スタガ型（若しくはボトムゲー
ト型）のＴＦＴである。
７の交差部近傍にはスイッチング素子としてのＴＦＴが
設けられている。このＴＦＴは非晶質構造を有する半導
体膜（以下、非晶質半導体膜と呼ぶ）で形成されたチャ
ネル形成領域を有する逆スタガ型（若しくはボトムゲー
ト型）のＴＦＴである。
【００４１】また、このＴＦＴは、絶縁性基板上に順
次、ゲート電極（ゲート配線１０２と一体形成された）
と、ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜か
らなるソース領域及びドレイン領域と、ソース電極（ソ
ース配線１１７と一体形成された）及び電極１１８（以
下、ドレイン電極とも呼ぶ）とが積層形成されている。
次、ゲート電極（ゲート配線１０２と一体形成された）
と、ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜か
らなるソース領域及びドレイン領域と、ソース電極（ソ
ース配線１１７と一体形成された）及び電極１１８（以
下、ドレイン電極とも呼ぶ）とが積層形成されている。
【００４２】また、ソース配線（ソース電極含む）及び
ドレイン電極１１８の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜とが積
層形成されている。
ドレイン電極１１８の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、ａ―Ｓｉ膜と、ｎ+ａ―Ｓｉ膜とが積
層形成されている。
【００４３】また、ａ―Ｓｉ膜のうち、ソース領域と接
する領域とドレイン領域と接する領域との間の領域は、
他の領域と比べ膜厚が薄くなっている。膜厚が薄くなっ
たのは、ｎ+ａ―Ｓｉ膜をエッチングにより分離してソ
ース領域とドレイン領域とを形成する際、ａ―Ｓｉ膜の
一部が除去されたためである。また、このエッチングに
よって画素電極の端面、ドレイン配線の端面、及びドレ
イン領域の端面が一致している。また、同様にソース電
極を覆う透明導電膜の端面、ソース領域の端面、及びソ
ース配線の端面が一致している。
する領域とドレイン領域と接する領域との間の領域は、
他の領域と比べ膜厚が薄くなっている。膜厚が薄くなっ
たのは、ｎ+ａ―Ｓｉ膜をエッチングにより分離してソ
ース領域とドレイン領域とを形成する際、ａ―Ｓｉ膜の
一部が除去されたためである。また、このエッチングに
よって画素電極の端面、ドレイン配線の端面、及びドレ
イン領域の端面が一致している。また、同様にソース電
極を覆う透明導電膜の端面、ソース領域の端面、及びソ
ース配線の端面が一致している。
【００４４】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。
に示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４５】
【実施例】［実施例１］本発明の実施例を図１〜図６を
用いて説明する。本実施例は液晶表示装置の作製方法を
示し、基板上に画素部のＴＦＴを逆スタガ型で形成し、
該ＴＦＴに接続する保持容量を作製する方法について工
程に従って詳細に説明する。また、同図には該基板の端
部に設けられ、他の基板に設けた回路の配線と電気的に
接続するための入力端子部の作製工程を同時に示す。
用いて説明する。本実施例は液晶表示装置の作製方法を
示し、基板上に画素部のＴＦＴを逆スタガ型で形成し、
該ＴＦＴに接続する保持容量を作製する方法について工
程に従って詳細に説明する。また、同図には該基板の端
部に設けられ、他の基板に設けた回路の配線と電気的に
接続するための入力端子部の作製工程を同時に示す。
【００４６】図２（Ａ）において、透光性を有する基板
１００にはコーニング社の＃７０５９ガラスや＃１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
１００にはコーニング社の＃７０５９ガラスや＃１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。
【００４７】次いで、導電層を基板全面に形成した後、
第１のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極（ゲート電極を含むゲート配線１０２、容量
配線１０３、及び端子１０１）を形成する。このとき少
なくともゲート電極１０２の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図４
に示した。
第１のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極（ゲート電極を含むゲート配線１０２、容量
配線１０３、及び端子１０１）を形成する。このとき少
なくともゲート電極１０２の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図４
に示した。
【００４８】ゲート電極を含むゲート配線１０２と容量
配線１０３、端子部の端子１０１は、アルミニウム（Ａ
ｌ）などの低抵抗導電性材料で形成することが望ましい
が、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の
問題点があるので耐熱性導電性材料と組み合わせて形成
する。耐熱性導電性材料としては、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた
元素、または前記元素を成分とする合金か、前記元素を
組み合わせた合金膜、または前記元素を成分とする窒化
物で形成する。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱
性導電性材料と組み合わせて形成した場合、平坦性が向
上するため好ましい。また、このような耐熱性導電性材
料のみ、例えばＭｏとＷを組み合わせて形成しても良
い。
配線１０３、端子部の端子１０１は、アルミニウム（Ａ
ｌ）などの低抵抗導電性材料で形成することが望ましい
が、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の
問題点があるので耐熱性導電性材料と組み合わせて形成
する。耐熱性導電性材料としては、チタン（Ｔｉ）、タ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた
元素、または前記元素を成分とする合金か、前記元素を
組み合わせた合金膜、または前記元素を成分とする窒化
物で形成する。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱
性導電性材料と組み合わせて形成した場合、平坦性が向
上するため好ましい。また、このような耐熱性導電性材
料のみ、例えばＭｏとＷを組み合わせて形成しても良
い。
【００４９】液晶表示装置を実現するためには、ゲート
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。
【００５０】画面サイズが５型程度までなら耐熱性導電
性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材
料から成る導電層（Ｂ）とを積層したニ層構造とする。
導電層（Ｂ）はＡｌ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから
選ばれた元素、または前記元素を成分とする合金か、前
記元素を組み合わせた合金膜で形成すれば良く、導電層
（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン
（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。
例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）として
Ｎｄを含有するＡｌとを積層したニ層構造とすることが
好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましく
は２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４０
０ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材
料から成る導電層（Ｂ）とを積層したニ層構造とする。
導電層（Ｂ）はＡｌ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから
選ばれた元素、または前記元素を成分とする合金か、前
記元素を組み合わせた合金膜で形成すれば良く、導電層
（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン
（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。
例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）として
Ｎｄを含有するＡｌとを積層したニ層構造とすることが
好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましく
は２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４０
０ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００５１】一方、大画面に適用するには耐熱性導電性
材料から成る導電層（Ａ）と低抵抗導電性材料から成る
導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層（Ｂ）は、アルミニウム（Ａ
ｌ）を成分とする材料で形成し、純Ａｌの他に、０．０
１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、
シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層
（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを
防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、
導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５
０ｎｍ）とする。本実施例では、Ｔｉをターゲットとし
たスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚
さに形成し、Ａｌをターゲットとしたスパッタ法により
導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉ
をターゲットとしたスパッタ法により導電層（Ｃ）をＴ
ｉ膜で５０nmの厚さに形成した。
材料から成る導電層（Ａ）と低抵抗導電性材料から成る
導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層（Ｂ）は、アルミニウム（Ａ
ｌ）を成分とする材料で形成し、純Ａｌの他に、０．０
１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、
シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層
（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを
防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、
導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５
０ｎｍ）とする。本実施例では、Ｔｉをターゲットとし
たスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚
さに形成し、Ａｌをターゲットとしたスパッタ法により
導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉ
をターゲットとしたスパッタ法により導電層（Ｃ）をＴ
ｉ膜で５０nmの厚さに形成した。
【００５２】次いで、絶縁膜１０４を全面に成膜する。
絶縁膜１０４はスパッタ法を用い、膜厚を５０〜２００
ｎｍとする。
絶縁膜１０４はスパッタ法を用い、膜厚を５０〜２００
ｎｍとする。
【００５３】例えば、絶縁膜１０４として酸化窒化シリ
コン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲ
ート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、酸化シリコン膜、窒化シリコン膜、酸化
タンタル膜などの他の絶縁膜を用い、これらの材料から
成る単層または積層構造として形成しても良い。例え
ば、下層を窒化シリコン膜とし、上層を酸化シリコン膜
とする積層構造としても良い。
コン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲ
ート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、酸化シリコン膜、窒化シリコン膜、酸化
タンタル膜などの他の絶縁膜を用い、これらの材料から
成る単層または積層構造として形成しても良い。例え
ば、下層を窒化シリコン膜とし、上層を酸化シリコン膜
とする積層構造としても良い。
【００５４】次に、絶縁膜１０４上に５０〜２００ｎｍ
（好ましくは１００〜１５０ｎｍ）の厚さで非晶質半導
体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公
知の方法で全面に形成する（図示せず）。代表的には、
スパッタ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜
を１００ｎｍの厚さに形成する。その他、この非晶質半
導体膜には、微結晶半導体膜、非晶質シリコンゲルマニ
ウム膜などの非晶質構造を有する化合物半導体膜を適用
することも可能である。
（好ましくは１００〜１５０ｎｍ）の厚さで非晶質半導
体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公
知の方法で全面に形成する（図示せず）。代表的には、
スパッタ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜
を１００ｎｍの厚さに形成する。その他、この非晶質半
導体膜には、微結晶半導体膜、非晶質シリコンゲルマニ
ウム膜などの非晶質構造を有する化合物半導体膜を適用
することも可能である。
【００５５】次に、一導電型の不純物元素を含有する半
導体膜１０６として、ｎ型を付与する不純物元素を含む
非晶質半導体膜１０６を２０〜８０ｎｍの厚さで形成す
る。ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６は、プラズマＣＶＤ法やスパッタ法などの公知の方
法で全面に形成する。代表的には、ｎ+ａ−Ｓｉ：Ｈ膜
を形成すれば良く、そのためにリン（Ｐ）が添加された
ターゲットを用いて成膜する。或いは、ｎ型を付与する
不純物元素を含む非晶質半導体膜１０６を水素化微結晶
シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
導体膜１０６として、ｎ型を付与する不純物元素を含む
非晶質半導体膜１０６を２０〜８０ｎｍの厚さで形成す
る。ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６は、プラズマＣＶＤ法やスパッタ法などの公知の方
法で全面に形成する。代表的には、ｎ+ａ−Ｓｉ：Ｈ膜
を形成すれば良く、そのためにリン（Ｐ）が添加された
ターゲットを用いて成膜する。或いは、ｎ型を付与する
不純物元素を含む非晶質半導体膜１０６を水素化微結晶
シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００５６】次に、導電性の金属膜１０７をスパッタ法
や真空蒸着法で形成する。導電性の金属膜１０７の材料
としては、ｎ+ａ―Ｓｉ膜１０６とオーミックコンタク
トのとれる金属材料であれば特に限定されず、Ａｌ、Ｃ
ｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成
分とする合金か、前記元素を組み合わせた合金膜等が挙
げられる。本実施例ではスパッタ法を用い、金属膜１０
７として、５０〜１５０nmの厚さで形成したＴｉ膜と、
そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜
４００nmの厚さで形成し、さらにその上にＴｉ膜を１０
０〜１５０nmの厚さで形成する。（図２（Ａ））
や真空蒸着法で形成する。導電性の金属膜１０７の材料
としては、ｎ+ａ―Ｓｉ膜１０６とオーミックコンタク
トのとれる金属材料であれば特に限定されず、Ａｌ、Ｃ
ｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成
分とする合金か、前記元素を組み合わせた合金膜等が挙
げられる。本実施例ではスパッタ法を用い、金属膜１０
７として、５０〜１５０nmの厚さで形成したＴｉ膜と、
そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜
４００nmの厚さで形成し、さらにその上にＴｉ膜を１０
０〜１５０nmの厚さで形成する。（図２（Ａ））
【００５７】絶縁膜１０４、非晶質半導体膜１０５、一
導電型の不純物元素を含有する半導体膜１０６、及び導
電性の金属膜１０７はいずれも公知の方法で作製するも
のであり、プラズマＣＶＤ法やスパッタ法で作製するこ
とができる。本実施例では、スパッタ法を用い、ターゲ
ット及びスパッタガスを適宣切り替えることにより連続
的に形成した。この時、スパッタ装置において、同一の
反応室または複数の反応室を用い、これらの膜を大気に
晒すことなく連続して積層させることが好ましい。この
ように、大気に曝さないことで不純物の混入を防止する
ことができる。
導電型の不純物元素を含有する半導体膜１０６、及び導
電性の金属膜１０７はいずれも公知の方法で作製するも
のであり、プラズマＣＶＤ法やスパッタ法で作製するこ
とができる。本実施例では、スパッタ法を用い、ターゲ
ット及びスパッタガスを適宣切り替えることにより連続
的に形成した。この時、スパッタ装置において、同一の
反応室または複数の反応室を用い、これらの膜を大気に
晒すことなく連続して積層させることが好ましい。この
ように、大気に曝さないことで不純物の混入を防止する
ことができる。
【００５８】次に、第２のフォトリソグラフィー工程を
行い、レジストマスク１０８を形成し、エッチングによ
り不要な部分を除去して配線及び電極（ソース配線）を
形成する。この際のエッチング方法としてウエットエッ
チングまたはドライエッチングを用いる。この時、非晶
質半導体膜１０５、一導電型の不純物元素を含有する半
導体膜１０６、及び導電性の金属膜１０７がエッチング
され、画素ＴＦＴ部においては、非晶質半導体膜１０
９、一導電型の不純物元素を含有する半導体膜１１０、
及び導電性の金属膜１１１を形成する。また、容量部に
おいては容量配線１０３と絶縁膜１０４を残し、同様に
端子部においても、端子１０１と絶縁膜１０４を残す。
本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガス
を反応ガスとしたドライエッチングにより、Ｔｉ膜とＡ
ｌ膜とＴｉ膜を順次積層した金属膜１０７をエッチング
し、反応ガスをＣＦ4とＯ2の混合ガスに代えて非晶質半
導体膜１０５及び一導電型の不純物元素を含有する半導
体膜１０６を除去した。（図２（Ｂ））
行い、レジストマスク１０８を形成し、エッチングによ
り不要な部分を除去して配線及び電極（ソース配線）を
形成する。この際のエッチング方法としてウエットエッ
チングまたはドライエッチングを用いる。この時、非晶
質半導体膜１０５、一導電型の不純物元素を含有する半
導体膜１０６、及び導電性の金属膜１０７がエッチング
され、画素ＴＦＴ部においては、非晶質半導体膜１０
９、一導電型の不純物元素を含有する半導体膜１１０、
及び導電性の金属膜１１１を形成する。また、容量部に
おいては容量配線１０３と絶縁膜１０４を残し、同様に
端子部においても、端子１０１と絶縁膜１０４を残す。
本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガス
を反応ガスとしたドライエッチングにより、Ｔｉ膜とＡ
ｌ膜とＴｉ膜を順次積層した金属膜１０７をエッチング
し、反応ガスをＣＦ4とＯ2の混合ガスに代えて非晶質半
導体膜１０５及び一導電型の不純物元素を含有する半導
体膜１０６を除去した。（図２（Ｂ））
【００５９】次に、レジストマスク１０８を除去した
後、全面に透明導電膜１１２を成膜する。（図２
（Ｃ））また、この時の上面図を図５に示す。ただし、
簡略化のため図５では全面に成膜された透明導電膜１１
２は図示していない。
後、全面に透明導電膜１１２を成膜する。（図２
（Ｃ））また、この時の上面図を図５に示す。ただし、
簡略化のため図５では全面に成膜された透明導電膜１１
２は図示していない。
【００６０】この透明導電膜１１２の材料は、酸化イン
ジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ
法や真空蒸着法などを用いて形成する。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜
鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化イン
ジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較
して熱安定性にも優れているので、接触する電極１１１
をＡｌ膜で形成しても腐蝕反応をすることを防止でき
る。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、
さらに可視光の透過率や導電率を高めるためにガリウム
（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用
いることができる。
ジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉ
ｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ
法や真空蒸着法などを用いて形成する。このような材料
のエッチング処理は塩酸系の溶液により行う。しかし、
特にＩＴＯのエッチングは残渣が発生しやすいので、エ
ッチング加工性を改善するために酸化インジウム酸化亜
鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化イン
ジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較
して熱安定性にも優れているので、接触する電極１１１
をＡｌ膜で形成しても腐蝕反応をすることを防止でき
る。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、
さらに可視光の透過率や導電率を高めるためにガリウム
（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用
いることができる。
【００６１】次に、第３のフォトリソグラフィー工程を
行い、レジストマスク１１３を形成し、エッチングによ
り不要な部分を除去して非晶質半導体膜１１４、ソース
領域１１５及びドレイン領域１１６、ソース電極１１７
及びドレイン電極１１８、画素電極１１９を形成する。
（図２（Ｄ））
行い、レジストマスク１１３を形成し、エッチングによ
り不要な部分を除去して非晶質半導体膜１１４、ソース
領域１１５及びドレイン領域１１６、ソース電極１１７
及びドレイン電極１１８、画素電極１１９を形成する。
（図２（Ｄ））
【００６２】この第３のフォトリソグラフィー工程は、
透明導電膜をパターニングすると同時に、導電性を有す
る金属膜１１１とｎ+ａ―Ｓｉ膜１１０と非晶質半導体
膜１０９の一部をエッチングにより除去して開孔を形成
する。本実施例では、まず、ＩＴＯからなる画素電極を
硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液を用
いたウエットエッチングにより選択的に除去した後、ド
ライエッチングにより導電性を有する金属膜１１１とｎ
+ａ―Ｓｉ膜１１０と非晶質半導体膜１０９の一部をエ
ッチングした。なお、本実施例では、ウエットエッチン
グとドライエッチングとを用いたが、実施者が反応ガス
を適宜選択してドライエッチングのみで行ってもよい
し、実施者が反応溶液を適宜選択してウエットエッチン
グのみで行ってもよい。
透明導電膜をパターニングすると同時に、導電性を有す
る金属膜１１１とｎ+ａ―Ｓｉ膜１１０と非晶質半導体
膜１０９の一部をエッチングにより除去して開孔を形成
する。本実施例では、まず、ＩＴＯからなる画素電極を
硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液を用
いたウエットエッチングにより選択的に除去した後、ド
ライエッチングにより導電性を有する金属膜１１１とｎ
+ａ―Ｓｉ膜１１０と非晶質半導体膜１０９の一部をエ
ッチングした。なお、本実施例では、ウエットエッチン
グとドライエッチングとを用いたが、実施者が反応ガス
を適宜選択してドライエッチングのみで行ってもよい
し、実施者が反応溶液を適宜選択してウエットエッチン
グのみで行ってもよい。
【００６３】また、開孔の底部は非晶質半導体膜に達し
ており、凹部を有する非晶質半導体膜１１４が形成され
る。この開孔によって導電性を有する金属膜１１１はソ
ース電極１１７とドレイン電極１１８に分離され、ｎ+
ａ―Ｓｉ膜１１０はソース領域１１５とドレイン領域１
１６に分離される。また、ソース電極１１７と接する透
明導電膜１２０は、ソース配線を覆い、後の製造工程、
特にラビング処理で生じる静電気を防止する役目を果た
す。本実施例では、ソース配線上に透明導電膜１２０を
形成した例を示したが、上記ＩＴＯ膜のエッチングの際
に透明導電膜１２０を除去してもよい。また、上記ＩＴ
Ｏ膜のエッチングの際に上記ＩＴＯ膜を利用して静電気
から保護するための回路を形成してもよい。
ており、凹部を有する非晶質半導体膜１１４が形成され
る。この開孔によって導電性を有する金属膜１１１はソ
ース電極１１７とドレイン電極１１８に分離され、ｎ+
ａ―Ｓｉ膜１１０はソース領域１１５とドレイン領域１
１６に分離される。また、ソース電極１１７と接する透
明導電膜１２０は、ソース配線を覆い、後の製造工程、
特にラビング処理で生じる静電気を防止する役目を果た
す。本実施例では、ソース配線上に透明導電膜１２０を
形成した例を示したが、上記ＩＴＯ膜のエッチングの際
に透明導電膜１２０を除去してもよい。また、上記ＩＴ
Ｏ膜のエッチングの際に上記ＩＴＯ膜を利用して静電気
から保護するための回路を形成してもよい。
【００６４】また、この第３のフォトリソグラフィー工
程において、容量部における絶縁膜１０４を誘電体とし
て、容量配線１０３と画素電極１１９とで保持容量が形
成される。
程において、容量部における絶縁膜１０４を誘電体とし
て、容量配線１０３と画素電極１１９とで保持容量が形
成される。
【００６５】また、この第３のフォトリソグラフィー工
程において、端子部に形成された透明導電膜は除去され
る。
程において、端子部に形成された透明導電膜は除去され
る。
【００６６】次に、レジストマスク１１３を除去した
後、シャドーマスクを用いてレジストマスクを形成し、
端子部の端子１０１を覆う絶縁膜を選択的に除去する。
（図３（Ａ））また、シャドーマスクに代えてスクリー
ン印刷法によりレジストマスクを形成してもよい。ここ
で、図１は１つの画素の上面図であり、Ａ−Ａ'線 及び
Ｂ−Ｂ'線に沿った断面図がそれぞれ図３（Ａ）に相当
する。
後、シャドーマスクを用いてレジストマスクを形成し、
端子部の端子１０１を覆う絶縁膜を選択的に除去する。
（図３（Ａ））また、シャドーマスクに代えてスクリー
ン印刷法によりレジストマスクを形成してもよい。ここ
で、図１は１つの画素の上面図であり、Ａ−Ａ'線 及び
Ｂ−Ｂ'線に沿った断面図がそれぞれ図３（Ａ）に相当
する。
【００６７】こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持
容量２０２を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の液晶表
示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
により、３枚のフォトマスクを使用して、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持
容量２０２を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の液晶表
示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。
【００６８】次に、アクティブマトリクス基板の画素部
のみに配向膜１２１を選択的に形成する。配向膜１２１
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。なお、本実施例では、端子部の
端子１０１を覆う絶縁膜を選択的に除去した後、配向膜
を形成した例を示したが、端子部の端子１０１を覆う絶
縁膜上に配向膜を積層形成した後、端子部における絶縁
膜と配向膜とを同時に除去してもよい。
のみに配向膜１２１を選択的に形成する。配向膜１２１
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。なお、本実施例では、端子部の
端子１０１を覆う絶縁膜を選択的に除去した後、配向膜
を形成した例を示したが、端子部の端子１０１を覆う絶
縁膜上に配向膜を積層形成した後、端子部における絶縁
膜と配向膜とを同時に除去してもよい。
【００６９】次に、配向膜１２１にラビング処理を施し
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。
【００７０】次いで、アクティブマトリクス基板と、対
向電極１２２と配向膜１２３とが設けられた対向基板１
２４とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料１２５を注入する。液晶材料１２５
は公知のものを適用すれば良く代表的にはＴＮ液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。
向電極１２２と配向膜１２３とが設けられた対向基板１
２４とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料１２５を注入する。液晶材料１２５
は公知のものを適用すれば良く代表的にはＴＮ液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。
【００７１】次に、端子部の端子１０１にフレキシブル
プリント配線板（Flexible PrintedCircuit：ＦＰＣ）
を接続する。ＦＰＣはポリイミドなどの有機樹脂フィル
ム１２９に銅配線１２８が形成されていて、異方性導電
性接着剤で入力端子５０２と接続する。異方性導電性接
着剤は接着剤１２６と、その中に混入され金などがメッ
キされた数十〜数百μｍ径の導電性表面を有する粒子１
２７により構成され、この粒子１２７が入力端子１０１
と銅配線１２８とに接触することによりこの部分で電気
的な接触が形成される。さらに、この部分の機械的強度
を高めるために樹脂層１３０を設ける。（図３（Ｂ））
プリント配線板（Flexible PrintedCircuit：ＦＰＣ）
を接続する。ＦＰＣはポリイミドなどの有機樹脂フィル
ム１２９に銅配線１２８が形成されていて、異方性導電
性接着剤で入力端子５０２と接続する。異方性導電性接
着剤は接着剤１２６と、その中に混入され金などがメッ
キされた数十〜数百μｍ径の導電性表面を有する粒子１
２７により構成され、この粒子１２７が入力端子１０１
と銅配線１２８とに接触することによりこの部分で電気
的な接触が形成される。さらに、この部分の機械的強度
を高めるために樹脂層１３０を設ける。（図３（Ｂ））
【００７２】図６はアクティブマトリクス基板の画素部
と端子部の配置を説明する図である。基板２１０上には
画素部２１１が設けられ、画素部にはゲート配線２０８
とソース配線２０７が交差して形成され、これに接続す
るｎチャネル型ＴＦＴ２０１が各画素に対応して設けら
れている。ｎチャネル型ＴＦＴ２０１のドレイン側には
画素電極１１９及び保持容量２０２が接続し、保持容量
２０２のもう一方の端子は容量配線２０９に接続してい
る。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造
は図３（Ａ）で示すｎチャネル型ＴＦＴ２０１と保持容
量２０２と同じものとする。
と端子部の配置を説明する図である。基板２１０上には
画素部２１１が設けられ、画素部にはゲート配線２０８
とソース配線２０７が交差して形成され、これに接続す
るｎチャネル型ＴＦＴ２０１が各画素に対応して設けら
れている。ｎチャネル型ＴＦＴ２０１のドレイン側には
画素電極１１９及び保持容量２０２が接続し、保持容量
２０２のもう一方の端子は容量配線２０９に接続してい
る。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造
は図３（Ａ）で示すｎチャネル型ＴＦＴ２０１と保持容
量２０２と同じものとする。
【００７３】基板の一方の端部には、走査信号を入力す
る入力端子部２０５が形成され、接続配線２０６によっ
てゲート配線２０８に接続している。また、他の端部に
は画像信号を入力する入力端子部２０３が形成され、接
続配線２０４によってソース配線２０７に接続してい
る。ゲート配線２０８、ソース配線２０７、容量配線２
０９は画素密度に応じて複数本設けられるものであり、
その本数は前述の如くである。また、画像信号を入力す
る入力端子部２１２と接続配線２１３を設け、入力端子
部２０３と交互にソース配線と接続させても良い。入力
端子部２０３、２０５、２１２はそれぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。
る入力端子部２０５が形成され、接続配線２０６によっ
てゲート配線２０８に接続している。また、他の端部に
は画像信号を入力する入力端子部２０３が形成され、接
続配線２０４によってソース配線２０７に接続してい
る。ゲート配線２０８、ソース配線２０７、容量配線２
０９は画素密度に応じて複数本設けられるものであり、
その本数は前述の如くである。また、画像信号を入力す
る入力端子部２１２と接続配線２１３を設け、入力端子
部２０３と交互にソース配線と接続させても良い。入力
端子部２０３、２０５、２１２はそれぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。
【００７４】［実施例２］図７は液晶表示装置の実装方
法の一例である。液晶表示装置は、ＴＦＴが作製された
基板３０１の端部には、入力端子部３０２が形成されこ
れは実施例１で示したようにゲート配線と同じ材料で形
成される端子３０３で形成される。そして対向基板３０
４とスペーサ３０６を内包するシール剤３０５により貼
り合わされ、さらに偏光板３０７、３０８が設けられて
いる。そして、スペーサ３２２によって筐体３２１に固
定される。
法の一例である。液晶表示装置は、ＴＦＴが作製された
基板３０１の端部には、入力端子部３０２が形成されこ
れは実施例１で示したようにゲート配線と同じ材料で形
成される端子３０３で形成される。そして対向基板３０
４とスペーサ３０６を内包するシール剤３０５により貼
り合わされ、さらに偏光板３０７、３０８が設けられて
いる。そして、スペーサ３２２によって筐体３２１に固
定される。
【００７５】なお、実施例１により得られる非晶質シリ
コン膜で活性層を形成したＴＦＴは、電界効果移動度が
小さく１cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はＬＳＩチップで形
成され、ＴＡＢ（tape automated bonding）方式やＣＯ
Ｇ（chip on glass）方式で実装されている。本実施例
では、ＬＳＩチップ３１３に駆動回路を形成し、ＴＡＢ
方式で実装する例を示す。これにはフレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）が用い
られ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０
９に銅配線３１０が形成されていて、異方性導電性接着
剤で入力端子３０２と接続する。異方性導電性接着剤は
接着剤３１１と、その中に混入され金などがメッキされ
た数十〜数百μｍ径の導電性表面を有する粒子３１２に
より構成され、この粒子３１２が入力端子３０２と銅配
線３１０とに接触することにより、この部分で電気的な
接触が形成される。そしてこの部分の機械的強度を高め
るために樹脂層３１８が設けられている。
コン膜で活性層を形成したＴＦＴは、電界効果移動度が
小さく１cm2/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はＬＳＩチップで形
成され、ＴＡＢ（tape automated bonding）方式やＣＯ
Ｇ（chip on glass）方式で実装されている。本実施例
では、ＬＳＩチップ３１３に駆動回路を形成し、ＴＡＢ
方式で実装する例を示す。これにはフレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）が用い
られ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０
９に銅配線３１０が形成されていて、異方性導電性接着
剤で入力端子３０２と接続する。異方性導電性接着剤は
接着剤３１１と、その中に混入され金などがメッキされ
た数十〜数百μｍ径の導電性表面を有する粒子３１２に
より構成され、この粒子３１２が入力端子３０２と銅配
線３１０とに接触することにより、この部分で電気的な
接触が形成される。そしてこの部分の機械的強度を高め
るために樹脂層３１８が設けられている。
【００７６】ＬＳＩチップ３１３はバンプ３１４で銅配
線３１０に接続し、樹脂材料３１５で封止されている。
そして銅配線３１０は接続端子３１６でその他の信号処
理回路、増幅回路、電源回路などが形成されたプリント
基板３１７に接続されている。そして、透過型の液晶表
示装置では対向基板３０４に光源３１９と光導光体３２
０が設けられてバックライトとして使用される。
線３１０に接続し、樹脂材料３１５で封止されている。
そして銅配線３１０は接続端子３１６でその他の信号処
理回路、増幅回路、電源回路などが形成されたプリント
基板３１７に接続されている。そして、透過型の液晶表
示装置では対向基板３０４に光源３１９と光導光体３２
０が設けられてバックライトとして使用される。
【００７７】［実施例３］実施例１では、絶縁膜、非晶
質半導体膜、ｎ型を付与する不純物元素を含む非晶質半
導体膜、及び金属膜をスパッタ法で積層形成した例を示
したが、本実施例では、プラズマＣＶＤ法を用いた例を
示す。
質半導体膜、ｎ型を付与する不純物元素を含む非晶質半
導体膜、及び金属膜をスパッタ法で積層形成した例を示
したが、本実施例では、プラズマＣＶＤ法を用いた例を
示す。
【００７８】本実施例では、絶縁膜、非晶質半導体膜、
及びｎ型を付与する不純物元素を含む非晶質半導体膜を
プラズマＣＶＤ法で形成した。
及びｎ型を付与する不純物元素を含む非晶質半導体膜を
プラズマＣＶＤ法で形成した。
【００７９】本実施例では、絶縁膜として酸化窒化シリ
コン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚
さで形成する。この時、プラズマＣＶＤ装置において、
電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０Ｍ
Ｈｚで行えばよい。電源周波数２７〜６０ＭＨｚを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Ｓｉ
Ｈ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリ
コン膜は、膜中の固定電荷密度が低減されているので、
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、窒化シリコン膜、酸化タンタ
ル膜などの他の絶縁膜を用い、これらの材料から成る単
層または積層構造として形成しても良い。また、下層を
窒化シリコン膜とし、上層を酸化シリコン膜とする積層
構造としても良い。
コン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚
さで形成する。この時、プラズマＣＶＤ装置において、
電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０Ｍ
Ｈｚで行えばよい。電源周波数２７〜６０ＭＨｚを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Ｓｉ
Ｈ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリ
コン膜は、膜中の固定電荷密度が低減されているので、
この用途に対して好ましい材料となる。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、窒化シリコン膜、酸化タンタ
ル膜などの他の絶縁膜を用い、これらの材料から成る単
層または積層構造として形成しても良い。また、下層を
窒化シリコン膜とし、上層を酸化シリコン膜とする積層
構造としても良い。
【００８０】例えば、酸化シリコン膜を用いる場合に
は、プラズマＣＶＤ法で、オルトケイ酸テトラエチル
（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混
合し、反応圧力４０Pa、基板温度２５０〜３５０℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後３００〜４００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
は、プラズマＣＶＤ法で、オルトケイ酸テトラエチル
（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混
合し、反応圧力４０Pa、基板温度２５０〜３５０℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製された酸化シリコン膜は、その後３００〜４００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
【００８１】また、非晶質半導体膜として、代表的に
は、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プ
ラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨ
ｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周
波数２７〜６０ＭＨｚを使うことにより成膜速度を向上
することが可能となり、成膜された膜は、欠陥密度の少
ないａ−Ｓｉ膜となるため好ましい。その他、この非晶
質半導体膜には、微結晶半導体膜、非晶質シリコンゲル
マニウム膜などの非晶質構造を有する化合物半導体膜を
適用することも可能である。
は、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プ
ラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨ
ｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周
波数２７〜６０ＭＨｚを使うことにより成膜速度を向上
することが可能となり、成膜された膜は、欠陥密度の少
ないａ−Ｓｉ膜となるため好ましい。その他、この非晶
質半導体膜には、微結晶半導体膜、非晶質シリコンゲル
マニウム膜などの非晶質構造を有する化合物半導体膜を
適用することも可能である。
【００８２】また、上記絶縁膜及び上記非晶質半導体膜
のプラズマＣＶＤ法による成膜において、１００〜１０
０ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法
の気相反応によるパーティクルの発生を防ぐことがで
き、成膜においてピンホールの発生を防ぐことができる
ため好ましい。
のプラズマＣＶＤ法による成膜において、１００〜１０
０ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法
の気相反応によるパーティクルの発生を防ぐことがで
き、成膜においてピンホールの発生を防ぐことができる
ため好ましい。
【００８３】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、ｎ型を付与する不純物元
素を含む非晶質半導体膜を２０〜８０ｎｍの厚さで形成
する。例えば、ｎ型のａ−Ｓｉ：Ｈ膜を形成すれば良
く、そのためにシラン（ＳｉＨ 4）に対して０．１〜５
％の濃度でフォスフィン（ＰＨ3）を添加する。或い
は、ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形
成しても良い。
素を含有する半導体膜として、ｎ型を付与する不純物元
素を含む非晶質半導体膜を２０〜８０ｎｍの厚さで形成
する。例えば、ｎ型のａ−Ｓｉ：Ｈ膜を形成すれば良
く、そのためにシラン（ＳｉＨ 4）に対して０．１〜５
％の濃度でフォスフィン（ＰＨ3）を添加する。或い
は、ｎ型を付与する不純物元素を含む非晶質半導体膜１
０６を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形
成しても良い。
【００８４】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで非晶質半導体膜への不純物の混
入を防止することができる。
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に晒すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで非晶質半導体膜への不純物の混
入を防止することができる。
【００８５】なお、本実施例は、実施例２と組み合わせ
ることが可能である。
ることが可能である。
【００８６】［実施例４］本実施例では、保護膜を形成
した例を図６に示す。なお、本実施例は、実施例１の図
２（Ｄ）の状態まで同一であるので異なる点について以
下に説明する。また、図２（Ｄ）に対応する箇所は同一
の符号を用いた。
した例を図６に示す。なお、本実施例は、実施例１の図
２（Ｄ）の状態まで同一であるので異なる点について以
下に説明する。また、図２（Ｄ）に対応する箇所は同一
の符号を用いた。
【００８７】まず、実施例１に従って図２（Ｄ）の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶
縁膜を用い、これらの材料から成る単層または積層構造
として形成しても良い。
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶
縁膜を用い、これらの材料から成る単層または積層構造
として形成しても良い。
【００８８】次いで、第４のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素ＴＦＴ部においては絶縁膜４
０１、端子部においては無機絶縁膜４０２をそれぞれ形
成する。この無機絶縁膜４０１、４０２は、パッシベー
ション膜として機能する。また、端子部においては、第
４のフォトリソグラフィー工程により薄い無機絶縁膜４
０２と無機絶縁膜１０４を同時に除去して、端子部の端
子１０１を露呈させることができる。
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素ＴＦＴ部においては絶縁膜４
０１、端子部においては無機絶縁膜４０２をそれぞれ形
成する。この無機絶縁膜４０１、４０２は、パッシベー
ション膜として機能する。また、端子部においては、第
４のフォトリソグラフィー工程により薄い無機絶縁膜４
０２と無機絶縁膜１０４を同時に除去して、端子部の端
子１０１を露呈させることができる。
【００８９】こうして本実施例では、４回のフォトリソ
グラフィー工程により、４枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
液晶表示装置を作製するための一方の基板とすることが
できる。
グラフィー工程により、４枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
液晶表示装置を作製するための一方の基板とすることが
できる。
【００９０】なお、本実施例は、実施例１乃至３のいず
れか一の構成と自由に組み合わせることが可能である。
れか一の構成と自由に組み合わせることが可能である。
【００９１】［実施例５］実施例１では透過型の液晶表
示装置に対応するアクティブマトリクス基板の作製方法
を示したが、本実施例では反射型の液晶表示装置に対応
する例について示す。
示装置に対応するアクティブマトリクス基板の作製方法
を示したが、本実施例では反射型の液晶表示装置に対応
する例について示す。
【００９２】まず、実施例１と同様にして、図２（Ｂ）
に示す工程までを行う。そして、透明導電膜に代えて反
射性を有する導電膜（Ａｌ、Ａｇ等）を形成する。そし
て、実施例１と同様に、第３のフォトリソグラフィー工
程によりレジストマスクパターンを形成し、エッチング
によって反射性を有する導電膜からなる画素電極を形成
する。画素電極は、電極１１８と重なるように形成す
る。
に示す工程までを行う。そして、透明導電膜に代えて反
射性を有する導電膜（Ａｌ、Ａｇ等）を形成する。そし
て、実施例１と同様に、第３のフォトリソグラフィー工
程によりレジストマスクパターンを形成し、エッチング
によって反射性を有する導電膜からなる画素電極を形成
する。画素電極は、電極１１８と重なるように形成す
る。
【００９３】その後の工程は、実施例１と同様であるの
で省略する。こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して反射型の液晶表
示装置に対応したアクティブマトリクス基板を作製する
ことができる。
で省略する。こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して反射型の液晶表
示装置に対応したアクティブマトリクス基板を作製する
ことができる。
【００９４】また、本実施例は実施例４と組み合わせる
ことが可能である。
ことが可能である。
【００９５】［実施例６］本願発明を実施して形成され
たＣＭＯＳ回路や画素部は様々な電気光学装置（アクテ
ィブマトリクス型液晶ディスプレイ、アクティブマトリ
クス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本願発明を実施できる。
たＣＭＯＳ回路や画素部は様々な電気光学装置（アクテ
ィブマトリクス型液晶ディスプレイ、アクティブマトリ
クス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本願発明を実施できる。
【００９６】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図９、図１０及び図１１に示す。
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図９、図１０及び図１１に示す。
【００９７】図９（Ａ）はパーソナルコンピュータであ
り、本体２００１、画像入力部２００２、表示部２００
３、キーボード２００４等を含む。本発明を画像入力部
２００２、表示部２００３やその他の信号駆動回路に適
用することができる。
り、本体２００１、画像入力部２００２、表示部２００
３、キーボード２００４等を含む。本発明を画像入力部
２００２、表示部２００３やその他の信号駆動回路に適
用することができる。
【００９８】図９（Ｂ）はビデオカメラであり、本体２
１０１、表示部２１０２、音声入力部２１０３、操作ス
イッチ２１０４、バッテリー２１０５、受像部２１０６
等を含む。本発明を表示部２１０２やその他の信号駆動
回路に適用することができる。
１０１、表示部２１０２、音声入力部２１０３、操作ス
イッチ２１０４、バッテリー２１０５、受像部２１０６
等を含む。本発明を表示部２１０２やその他の信号駆動
回路に適用することができる。
【００９９】図９（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
部２２０５等を含む。本発明は表示部２２０５やその他
の信号駆動回路に適用できる。
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
部２２０５等を含む。本発明は表示部２２０５やその他
の信号駆動回路に適用できる。
【０１００】図９（Ｄ）はゴーグル型ディスプレイであ
り、本体２３０１、表示部２３０２、アーム部２３０３
等を含む。本発明は表示部２３０２やその他の信号駆動
回路に適用することができる。
り、本体２３０１、表示部２３０２、アーム部２３０３
等を含む。本発明は表示部２３０２やその他の信号駆動
回路に適用することができる。
【０１０１】図９（Ｅ）はプログラムを記録した記録媒
体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号駆動回路に適用することができる。
体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の信号駆動回路に適用することができる。
【０１０２】図９（Ｆ）はデジタルカメラであり、本体
２５０１、表示部２５０２、接眼部２５０３、操作スイ
ッチ２５０４、受像部（図示しない）等を含む。本願発
明を表示部２５０２やその他の信号駆動回路に適用する
ことができる。
２５０１、表示部２５０２、接眼部２５０３、操作スイ
ッチ２５０４、受像部（図示しない）等を含む。本願発
明を表示部２５０２やその他の信号駆動回路に適用する
ことができる。
【０１０３】図１０（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号駆動回路に適用すること
ができる。
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号駆動回路に適用すること
ができる。
【０１０４】図１０（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号駆動回路に適用することができる。
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号駆動回路に適用することができる。
【０１０５】なお、図１０（Ｃ）は、図１０（Ａ）及び
図１０（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１０（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
図１０（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１０（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１０６】また、図１０（Ｄ）は、図１０（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１０（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１０（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１０７】ただし、図１０に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
【０１０８】図１１（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号駆動回路に適
用することができる。
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を音声出力部２９０２、音声入力部
２９０３、表示部２９０４やその他の信号駆動回路に適
用することができる。
【０１０９】図１１（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の信号回路に適用することができる。
【０１１０】図１１（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０１１１】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。
【０１１２】
【発明の効果】本発明により、３回のフォトリソグラフ
ィー工程により、３枚のフォトマスクを使用して、逆ス
タガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及
び保持容量を備えた液晶表示装置を実現することができ
る。
ィー工程により、３枚のフォトマスクを使用して、逆ス
タガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及
び保持容量を備えた液晶表示装置を実現することができ
る。
【０１１３】また、保護膜を形成した場合においては、
４回のフォトリソグラフィー工程により、４枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持
容量を備えた液晶表示装置を実現することができる。
４回のフォトリソグラフィー工程により、４枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持
容量を備えた液晶表示装置を実現することができる。
【図１】 本願発明の上面図を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す上面図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す上面図。
【図６】 液晶表示装置の画素部と入力端子部の配置
を説明する上面図。
を説明する上面図。
【図７】 液晶表示装置の実装構造を示す断面図。
【図８】 ＡＭ−ＬＣＤの作製工程を示す断面図。
【図９】 電子機器の一例を示す図。
【図１０】 電子機器の一例を示す図。
【図１１】 電子機器の一例を示す図。
フロントページの続き Ｆターム(参考） 2H092 GA50 HA04 HA06 JA26 JB64 KA05 KA12 KA18 KB04 KB25 MA08 MA14 MA17 MA18 MA19 MA27 NA27 NA29 PA01 PA06 PA10 PA11 RA05 5C094 AA42 AA43 AA44 AA48 BA03 CA19 DA13 DB01 DB04 EA04 EB02 FA01 FB02 FB12 FB14 FB15 GB10 5F110 AA16 AA22 BB01 CC07 DD01 DD02 DD03 EE01 EE03 EE04 EE06 EE14 EE15 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG14 GG15 GG25 GG33 GG43 GG45 HK03 HK04 HK06 HK07 HK09 HK15 HK16 HK22 HK25 HK26 HK33 HK35 NN02 NN03 NN22 NN23 NN24 NN34 NN35 NN73 QQ09
Claims (26)
- 【請求項１】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
は、前記非晶質半導体膜の端面及び前記電極の端面と概
略一致することを特徴とする半導体装置。 - 【請求項２】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ドレイン領域または前記ソース領域の一つの端面
は、前記非晶質半導体膜の端面及び前記電極の端面と概
略一致し、もう一つの端面は、前記画素電極の端面及び
前記電極のもう一つの端面と概略一致することを特徴と
する半導体装置。 - 【請求項３】ゲート配線と、ソース配線と、画素電極と
を有する半導体装置であって、 絶縁表面上に形成されたゲート配線と、 前記ゲート配線上に形成された絶縁膜と、 前記絶縁膜上に形成された非晶質半導体膜と、 前記非晶質半導体膜上に形成されたソース領域及びドレ
イン領域と、 前記ソース領域または前記ドレイン領域上に形成された
ソース配線または電極と、 前記電極上に形成された画素電極とを有し、 前記ソース配線の下方には、前記非晶質半導体膜と、ｎ
型を付与する不純物元素を含む非晶質半導体膜とが積層
されていることを特徴とする半導体装置。 - 【請求項４】請求項１乃至３のいずれか一において、前
記ソース領域及び前記ドレイン領域は、ｎ型を付与する
不純物元素を含む非晶質半導体膜からなることを特徴と
する半導体装置。 - 【請求項５】請求項１乃至４のいずれか一において、前
記絶縁膜、前記非晶質半導体膜、前記ソース領域、及び
前記ドレイン領域は、大気に曝されることなく連続的に
形成されたことを特徴とする半導体装置。 - 【請求項６】請求項１乃至５のいずれか一において、前
記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
は前記ドレイン領域は、スパッタ法により形成されたこ
とを特徴とする半導体装置。 - 【請求項７】請求項１乃至６のいずれか一において、前
記絶縁膜、前記非晶質半導体膜、前記ソース領域、また
は前記ドレイン領域は、プラズマＣＶＤ法により形成さ
れたことを特徴とする半導体装置。 - 【請求項８】請求項１乃至７のいずれか一において、前
記ゲート配線は、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｄま
たはＣｒから選ばれた元素を主成分とする膜またはそれ
らの合金膜またはそれらの積層膜からなることを特徴と
する半導体装置。 - 【請求項９】請求項１乃至８のいずれか一において、前
記ソース領域及び前記ドレイン領域は、前記非晶質半導
体膜及び前記電極と同一のマスクにより形成されたこと
を特徴とする半導体装置。 - 【請求項１０】請求項１乃至９のいずれか一において、
前記ソース領域及び前記ドレイン領域は、前記ソース配
線と同一のマスクにより形成されたことを特徴とする半
導体装置。 - 【請求項１１】請求項１乃至１０のいずれか一におい
て、前記ソース領域及び前記ドレイン領域は、前記ソー
ス配線及び前記画素電極と同一のマスクにより形成され
たことを特徴とする半導体装置。 - 【請求項１２】請求項１乃至１１のいずれか一におい
て、前記非晶質半導体膜のうち、前記ソース領域及びド
レイン領域と接する領域における膜厚は、前記ソース領
域と接する領域と前記ドレイン領域と接する領域との間
の領域における膜厚より厚いことを特徴とする半導体装
置。 - 【請求項１３】請求項１乃至１２のいずれか一におい
て、前記半導体装置は、前記画素電極が透明導電膜から
なる透過型の液晶表示装置であることを特徴とする半導
体装置。 - 【請求項１４】請求項１乃至１３のいずれか一におい
て、前記半導体装置は、前記画素電極がＡｌまたはＡｇ
を主成分とする膜またはそれらの積層膜からなる反射型
の液晶表示装置であることを特徴とする半導体装置。 - 【請求項１５】請求項１乃至１４のいずれか一におい
て、前記半導体装置は、パーソナルコンピュータ、ビデ
オカメラ、携帯型情報端末、デジタルカメラ、デジタル
ビデオディスクプレーヤー、または電子遊技機器である
ことを特徴とする半導体装置。 - 【請求項１６】第１のマスクを用いてゲート配線を形成
する第１工程と、 前記ゲート配線を覆う絶縁膜を形成する第２工程と、 前記絶縁膜上に第１の非晶質半導体膜を形成する第３工
程と、 前記第１の非晶質半導体膜上にｎ型を付与する不純物元
素を含む第２の非晶質半導体膜を形成する第４工程と、 前記第２の非晶質半導体膜上に第１の導電膜を形成する
第５工程と、 第２のマスクを用いて前記第１の非晶質半導体膜、第２
の非晶質半導体膜、及び前記第１の導電膜を選択的に除
去してソース配線及び電極を形成する第６工程と、 前記ソース配線及び電極と接して重なる第２の導電膜を
形成する第７工程と、 第３のマスクを用いて前記第１の非晶質半導体膜の一
部、第２の非晶質半導体膜、前記第１の導電膜、及び前
記第２の導電膜を選択的に除去して、前記第２の非晶質
半導体膜からなるソース領域及びドレイン領域と、前記
第２の導電膜からなる画素電極とを形成する第８工程
と、を有することを特徴とする半導体装置の作製方法。 - 【請求項１７】請求項１６において、前記第２工程から
前記第５工程まで、大気に曝されることなく連続的に形
成することを特徴とする半導体装置の作製方法。 - 【請求項１８】請求項１６または請求項１７において、
前記絶縁膜は、スパッタ法により形成することを特徴と
する半導体装置の作製方法。 - 【請求項１９】請求項１６乃至１８のいずれか一におい
て、前記第１の非晶質半導体膜は、スパッタ法により形
成することを特徴とする半導体装置の作製方法。 - 【請求項２０】請求項１６乃至１９のいずれか一におい
て、前記第２の非晶質半導体膜は、スパッタ法により形
成することを特徴とする半導体装置の作製方法。 - 【請求項２１】請求項１６乃至１９のいずれか一におい
て、前記第２工程から前記第５工程まで、同一チャンバ
ー内で連続的に形成することを特徴とする半導体装置の
作製方法。 - 【請求項２２】請求項１６において、前記絶縁膜は、プ
ラズマＣＶＤ法により形成することを特徴とする半導体
装置の作製方法。 - 【請求項２３】請求項１６または請求項２２において、
前記第１の非晶質半導体膜は、プラズマＣＶＤ法により
形成することを特徴とする半導体装置の作製方法。 - 【請求項２４】請求項１６、請求項２２、または請求項
２３において、前記第２の非晶質半導体膜は、プラズマ
ＣＶＤ法により形成することを特徴とする半導体装置の
作製方法。 - 【請求項２５】請求項１６乃至２４のいずれか一におい
て、前記第２の導電膜は、透明導電膜であることを特徴
とする半導体装置の作製方法。 - 【請求項２６】請求項１６乃至２４のいずれか一におい
て、前記第２の導電膜は、反射性を有する導電膜である
ことを特徴とする半導体装置の作製方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061297A JP4118484B2 (ja) | 2000-03-06 | 2000-03-06 | 半導体装置の作製方法 |
| US09/566,730 US6806495B1 (en) | 2000-03-06 | 2000-05-09 | Semiconductor device and method of fabricating the same |
| TW090103614A TW483036B (en) | 2000-03-06 | 2001-02-16 | Semiconductor device and method of fabricating the same |
| KR1020010011461A KR100800979B1 (ko) | 2000-03-06 | 2001-03-06 | 디스플레이 장치 |
| US10/307,423 US6762082B2 (en) | 2000-03-06 | 2002-12-02 | Semiconductor device and method of fabricating the same |
| US10/934,464 US7705354B2 (en) | 2000-03-06 | 2004-09-07 | Semiconductor device and method for fabricating the same |
| KR1020060021127A KR100800986B1 (ko) | 2000-03-06 | 2006-03-06 | 디스플레이 장치 제조 방법 |
| KR1020070089013A KR100884230B1 (ko) | 2000-03-06 | 2007-09-03 | 디스플레이 장치 |
| US12/728,487 US7973312B2 (en) | 2000-03-06 | 2010-03-22 | Semiconductor device and method of fabricating the same |
| US13/169,208 US8188478B2 (en) | 2000-03-06 | 2011-06-27 | Semiconductor device and method of fabricating the same |
| US13/479,376 US9099355B2 (en) | 2000-03-06 | 2012-05-24 | Semiconductor device and method of fabricating the same |
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