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KR20140024267A - 박막 트랜지스터, 어레이 기판 및 이들을 제조하는 방법, 표시 장치 - Google Patents

박막 트랜지스터, 어레이 기판 및 이들을 제조하는 방법, 표시 장치 Download PDF

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KR20140024267A
KR20140024267A KR1020137018073A KR20137018073A KR20140024267A KR 20140024267 A KR20140024267 A KR 20140024267A KR 1020137018073 A KR1020137018073 A KR 1020137018073A KR 20137018073 A KR20137018073 A KR 20137018073A KR 20140024267 A KR20140024267 A KR 20140024267A
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KR
South Korea
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layer
electrode
gate
photoresist
forming
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Application number
KR1020137018073A
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English (en)
Inventor
쉬에후이 쟝
시앙 리우
지엔셔 쉬에
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

기판(1)과 이 기판(1)상에 순차적으로 형성된 게이트층(3), 게이트 절연층(4), 활성층(5), 전극 금속층(8) 및 패시베이션층(9)을 포함하는 박막 트랜지스터를 제공하며; 전극 금속층(8)은 소스 전극(8a)과 드레인 전극(8b)을 포함하고, 이들은 이들 사이에 구획되는 채널 영역에 의해 서로 분리되고; 게이트층(3)과 기판(1) 사이에는, 제1 투명 전도층(2)을 형성하고; 활성층(5)과 전극 금속층(8) 사이에는, 제2 투명 전도층(7)을 형성한다. 투명 전도층(2,7)을 부가하여, 게이트 금속층(3)과 기판(1) 간의 접착력을 강화하고 전극 금속이 활성층(5)으로 확산하는 것을 방지한다.

Description

박막 트랜지스터, 어레이 기판 및 이들을 제조하는 방법, 표시 장치{THIN FILM TRANSISTOR, ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME, DISPLAY DEVICE}
본 발명의 실시예들은 박막 트랜지스터, 어레이 기판 및 이들을 제조하는 방법, 표시 장치에 관한 것이다.
박막 트랜지스터 액정 표시 장치(TFT-LCDs)는 작은 체적, 저전력 소모, 무-방사 등의 특성을 띠며, 평판 표시 장치의 현 시장에서 선도적인 역할을 하고 있다. TFT-LCDs의 경우, 박막 트랜지스터 기판과 그의 제조 공정은 상품 성능, 수율 및 가격을 결정한다. TN(twisted nematic) 모드 액정 표시 장치의 표시 효과는 시장의 요구를 충족시킬 수 없었다. 현재, 주요 제조사들은 좀 더 나은 표시 효과를 제공하는 다양한 광시야각 표시 기술들을 모바일 제품에 점차 적용하고 있고, 이들 기술은, 예를 들어, 인-플레인 스위칭(In-Plain Switching, IPS), 수직 정렬(Vertical Alignment, VA), AD-SDS(Advanced-Super Dimensional Switching)(이를 간단히 ADS라 칭함) 등을 포함한다.
ADS 모드에서, 다차원 전계는 동일 평면 내의 슬릿(slit) 전극들의 에지(edge)에 생성된 전계와 슬릿 전극들의 층과 평판 전극의 층 사이에 생성된 전계에 의해 형성되어, 평판 전극 바로 위와 슬릿(slit) 전극들 사이에 있는 액정 셀 내의 모든 얼라인먼트의 액정 분자들이 회전할 수 있게 되며, 그 결과 액정의 일 효율이 향상되고 투과 효율이 증가한다.
전극 재료의 저항이 감소함에 따라서, 저항/정전 용량 시간 지연(RC 지연)이 줄어듦으로써, 개구율을 향상시킬 수 있다. 구동 방식이 양방향 구동에서 단방향 구동으로 바뀔 때, 구동 ICs의 수를 반으로 줄일 수 있다. 그러므로, 제조업계에서 저저항 전극 재료를 개발해야할 필요가 있다. 현재, 저저항 재료를 전극 재료로 이용할 때, 다음과 같은 문제가 발생한다. 저저항 재료로는 단지 2μΩㆍ㎝의 저항률을 갖는 구리 등이 있고, 이는 기판과 반도체 재료와의 접착력이 작아서 전극 재료의 접촉이 쉽게 열악해지며, 저온에서 Si와 반응하고 활성층으로 확산할 수 있으므로, 반도체 장치의 성능에 영향을 준다.
본 발명의 실시예들은 저저항 재료가 활성층 쪽으로 확산하고 기판과 반도체 재료와 열악한 접착력을 갖는 등의 기술적 문제점들을 해결할 수 있는 박막 트랜지스터, 어레이 기판 및 이들의 제조 방법, 및 표시 장치를 제공한다.
본 발명의 제1 양태에 있어서, 제공되는 박막 트랜지스터는, 기판상에 게이트 전극, 게이트 절연층, 활성층, 전극 금속층 및 패시베이션층을 포함하며, 전극 금속층은 소스 전극과 드레인 전극을 포함하고, 소스 전극과 드레인 전극은 그들 사이에 구획되는 채널 구역에 의해 서로 분리되며; 활성층과 전극 금속층 사이에는 제2 투명 전도층이 형성되어 있다.
박막 트랜지스터에 있어서, 예를 들어, 게이트 전극과 기판 사이에는 제1 투명 전도층이 형성되어 있다.
박막 트랜지스터에 있어서, 예를 들어, 게이트 전극과 전극 금속층을 위한 재료는 구리이며; 제1 투명 전도층과 게이트 전극 사이 및/또는 제2 투명 전도층과 전극 금속층 사이에는 각각 금속층이 형성되어 있다. 예를 들어, 금속층의 재료는 몰리브덴, 알루미늄, 네오디뮴, 티타늄 또는 이들의 합금이다.
박막 트랜지스터에 있어서, 예를 들어, 활성층은 비정질 실리콘 재료 또는 산화물 반도체 재료로 이루어진다.
박막 트랜지스터에 있어서, 예를 들어, 제1 투명 전도층 및/또는 제2 투명 전도층은 아연 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 중합체 에틸렌디옥시 티오펜 또는 그래핀 재료로 이루어진다.
본 발명의 제2 양태에 있어서, 제공되는 박막 트랜지스터의 제조 방법은, 기판 상에 게이트 전극을 형성하는 단계; 게이트 전극 상에 게이트 절연층과 활성층을 형성하는 단계; 게이트 절연층과 활성층 상에 제2 투명 전극층을 형성하고, 제2 투명 전극층 상에 위치하며 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계; 및 소스 전극, 드레인 전극 및 제2 투명 전도층 상에 패시베이션층을 형성하는 단계를 포함한다.
제조 방법에 있어서, 예를 들어, 기판 상에 게이트 전극을 형성하는 단계는 게이트 전극과 기판 사이에서 접착 강화층으로 작용하도록 기판 상에 먼저 제1 투명 전도층을 형성하는 단계를 포함한다.
본 발명의 제3 양태에 있어서, 상술한 박막 트랜지스터들 중 임의의 박막 트랜지스터를 포함하거나, 제조 방법들 중 임의의 제조 방법에 의해 제조된 박막 트랜지스터를 포함하는 어레이 기판을 제공한다.
어레이 기판에 있어서, 예를 들어, 어레이 기판 상에 픽셀 전극과 공통 전극을 구비하고, 픽셀 전극과 공통 전극은 어레이 기판의 서로 다른 층에 배치되며, 픽셀 전극과 공통 전극 사이에는 절연층을 구비하고, 픽셀 전극의 형상은 슬릿 형태이다.
어레이 기판에 있어서, 예를 들어, 동일한 재료를 이용하여 동일한 포토리소그래피 공정으로 공통 전극과 제1 투명 전도층을 형성하고; 동일한 재료를 이용하여 동일한 포토리소그래피 공정으로 픽셀 전극과 제2 투명 전도층을 형성한다.
본 발명의 제4 양태에 있어서, 제공하는 어레이 기판의 제조 방법은, 기판 상에 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴을 형성하는 단계; 게이트 절연층과 활성층을 순차적으로 형성하는 단계; 제2 투명 전도층, 서로 분리되어 있는 소스 전극 및 드레인 전극, 데이터 라인 및 데이터 라인 PAD 영역을 순차로 형성하는 단계; 및 패시베이션층을 형성하고 게이트 라인 PAD 영역 및 데이터 라인 PAD 영역을 노출하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 어레이 기판은 ADS 모드이며, 기판 상에 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴을 형성하는 단계는,
기판 상에 제1 전도층과 게이트 금속층을 순차적으로 형성하는 단계;
게이트 금속층 상에 다양한 높이의 포토레지스트 패턴을 형성하는 단계; 및
포토레지스트 패턴에 노광 및 현상 공정을 실행하고, 각 노광 및 현상 후에 각각 게이트 금속층을 에칭하여 게이트 전극의 패턴, 게이트 라인의 패턴, 게이트 라인 PAD 영역의 패턴 및 공통 전극의 패턴이 형성하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 어레이 기판은 TN 모드이며, 기판 상에 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴을 형성하는 단계는,
기판 상에 제1 도전층과 게이트 금속층을 순차적으로 형성하는 단계;
게이트 금속층 상에 포토레지스트를 스핀코팅하고, 마스크판을 이용하여 노광 및 현상을 수행하여, 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴에 대응하는 포토레지스트를 보유하는 단계;
에칭을 통해서 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴을 형성하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 활성층이 산화물 반도체 재료로 이루어질 때, 게이트 절연층과 활성층을 순차적으로 형성하는 단계는 보호층에 패턴화를 수행하는 단계를 더 포함하고, 이 단계는,
게이트 절연층, 산화물 반도체층 및 보호층을 순차적으로 피착하는 단계;
보호층 상에 포토레지스트를 스핀코팅하는 단계;
하프-톤 또는 그레이-톤 마스크 판을 이용하여 노광 및 현상을 실행하여, 보호층의 패턴을 위한 구역 내의 포토레지스트를 완전히 보유하고, 소스 전극과 드레인 전극에의 연결을 위한 두 개의 접촉 영역의 포토레지스트를 부분적으로 보유하는 단계;
복수 단계의 에칭 공정을 통해서 산화물 반도체층의 패턴과 보호층의 패턴을 형성하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 활성층이 비정질 실리콘 재료로 이루어질 때, 게이트 절연층과 활성층을 순차적으로 형성하는 단계는,
게이트 절연층과, 진성층 및 N형층을 포함하는 활성층을 순차적으로 피착하는 단계;
N형층 상에 포토레지스트를 스핀코팅하는 단계;
노광 및 현상을 실행하여 활성층의 패턴을 위한 구역 내의 포토레지스트를 보유하는 단계;
포토레지스트를 보유하지 않은 구역에 있는 진성층과 N형층을 에칭 제거하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 제2 투명 전도층, 서로 분리되어 있는 소스 전극 및 드레인 전극, 데이터 라인 및 데이터 라인 PAD 영역을 순차로 형성하는 단계는,
제2 투명 전도층과 전극 금속층에 패턴화를 수행하는 단계;
제2 투명 전도층과 전극 금속층을 순차적으로 피착하는 단계;
전극 금속층 상에 포토레지스트를 스핀코팅하는 단계;
하프-톤 또는 그레이-톤 마스크 판을 이용하여 노광 및 현상을 실행하여 소스 전극, 드레인 전극 및 데이터 라인, 및 데이터 라인 PAD 영역에 대한 포토레지스트를 완전히 보유하고, 픽셀 전극 영역에 있는 포토레지스트를 부분적으로 보유하는 단계; 및
복수 단계 에칭 공정을 통해서 소스 전극, 드레인 전극 및 데이터 라인, 및 데이터 라인 PAD 영역을 형성하는 단계를 포함한다.
어레이 기판의 제조 방법에 있어서, 예를 들어, 활성층이 비정질 실리콘 재료로 이루어지는 경우, 이 방법은 채널 영역에 있는 N형층을 에칭 제거하는 단계를 더 포함한다.
본 발명의 제5 양태에 있어서, 상술한 임의의 어레이 기판 또는 상술한 제조 방법들 중 임의의 방법에 의해 제조된 박막 트랜지스터를 포함하는 표시 장치를 제공한다.
본 발명 실시예들의 박막 트랜지스터에 관해서, 기판과 게이트 전극층 사이 및 활성층과 전극 금속층 사이에 투명 전도층들을 부가함으로써, 게이트 금속층과 기판 간의 접착력을 향상시키고 전극 금속이 활성층으로 확산하는 것을 방지하여 제품 성능을 향상시킨다. 본 발명의 실시예들에 따른 어레이 기판의 제조 방법들은 간단하며, 어레이 기판과 이 어레이 기판을 기반으로 한 표시 장치는 각각 낮은 원가 및 높은 가격 성능비을 갖는다.
본 발명의 실시예들의 기술적 해결책을 더욱 명료하게 예시하기 위하여, 이하에서 실시예의 도면을 간략히 설명할 것이다. 이하 설명되는 도면들은 본 발명의 일부 실시예들에 관련된 것일 뿐, 본 발명을 한정하는 것이 아님은 자명하다.
도 1a 내지 도 1f는 본 발명에 따른 실시예 1에 있어서 기판 상에 투명 전도층, 게이트 전극 패턴, 게이트 라인 패턴, 및 게이트 라인 PAD 영역 패턴을 형성하는 공정을 각각 도시한 개략도이다.
도 2a 내지 도 2e는 본 발명에 따른 실시예 1에 있어서 도 1f를 이어서 기판 상에 게이트 절연층, 활성층 및 보호층을 형성하는 공정을 각각 도시한 개략도이다.
도 3a 내지 도 3e는 본 발명에 따른 실시예 1에 있어서 도 2e를 이어서 기판 상에 제2 투명 전도층, 전극 금속층, 패시베이션층 및 데이터 PAD 영역 패턴을 형성하는 공정을 각각 도시한 개략도이다.
도 4는 본 발명의 실시예 1에 있어서 어레이 기판을 도시한 단면도이다.
도 5는 본 발명의 실시예 2에 있어서의 어레이 기판을 도시한 개략도이다.
도 6은 본 발명의 실시예 3에 있어서의 어레이 기판을 도시한 개략도이다.
도 7a 내지 도 7d는 본 발명의 실시예 3에 있어서의 어레이 기판 제조 공정을 각각 도시한 개략도이다.
도 8은 본 발명의 실시예 5에 있어서의 액정 표시 장치를 도시한 개략도이다.
본 발명에 따른 실시예들의 목적, 기술적 세부사항 및 장점을 명백하게 하기 위해서, 이하 본 발명 실시예에 관련된 도면에 연관하여 본 발명 실시예들의 기술적인 해결책을 명료하고 완전하게 이해가능한 방식으로 설명할 것이다. 설명되는 실시예들은 단지 본 발명의 일부일 뿐 전부가 아니라는 것은 자명하다. 본 발명의 설명된 실시예들에 기초하여, 당업자가 어떠한 창의적 작업 없이 획득할 수 있는 기타 실시예(들)은 본 발명의 보호 범위 내에 속해야 한다.
달리 정의되지 않는 한, 여기서 사용된 기술적 또는 과학적 용어는 본 발명이 속하는 해당 분야의 당업자에 의해 이해되는 통상의 의미를 가질 것이다. 본 특허 출원의 명세서 및 청구항에서 사용되는 용어 “제1(first)”, “제2(second)” 등은, 임의의 순서, 양 또는 중요성을 나타내는 것이 아니라, 다른 구성 요소들 간에 구분을 위해 사용된다. 유사하게, 용어, “하나의(a,an)”, “그 하나(the)” 등은 양의 제한을 나타내는 것이 아니라, 적어도 하나의 존재를 나타낸다. 용어 “포함하다(comprise)”, “포함하는(comprising)”, “함유하다(contain)” 또는 유사한 것은, 이 같은 용어의 이전에 나타난 요소들이나 개체들이 이 같은 용어 이후에 열거된 요소나 개체들을 아우르거나 또는 그 등가물이라는 것으로서, 다른 요소나 개체들을 배제하는 것은 아니다. 용어 “접속(connection)”, “접속된(connected)” 또는 유사한 것은 물리적 또는 화학적 접속으로 제한되지 않고, 직접이나 간접에 상관없이 전기적 접속 또한 포함할 수 있다. 용어 “상부에(upper)”, “하부에(lower)”, “좌측(left)”, “우측(right)” 등은 단지 상대적 위치를 나타내기 위해서 사용되며, 설명되는 대상물의 절대 위치가 변경됨에 따라 상응하는 위치 관계도 변경될 수 있다.
본 발명의 실시예에 따른 어레이 기판은 복수의 게이트 라인과 복수의 데이터 라인을 포함할 수 있고, 이들 게이트 라인과 데이터 라인은 서로 교차하여 매트릭스 형태(matrix form)로 배열되는 복수의 픽셀 유닛을 구획한다. 픽셀 유닛들 각각은, 예를 들어, 스위치 소자로서 작용하는 박막 트랜지스터와 액정의 배열을 제어하기 위한 픽셀 전극을 포함하다. 예를 들어, 픽셀 유닛 각각의 박막 트랜지스터의 경우에, 게이트 전극은 대응하는 게이트 라인에 전기적으로 접속되거나 게이트 전극과 함께 일체로 형성될 수 있고, 소스 전극은 대응하는 데이터 라인에 전기적으로 접속되거나 데이터 라인과 함께 일체로 형성될 수 있으며, 드레인 전극은 대응하는 픽셀 전극에 전기적으로 접속되거나 픽셀 전극과 함께 일체로 형성될 수 있다. 이하의 설명과 도면은 주로 단일 픽셀 유닛 또는 복수의 픽셀 유닛에 관해서 이루어져 있지만 다른 픽셀(들)도 동일한 방식으로 형성할 수 있다.
실시예 1
본 실시예는 ADS 모드의 LCD에 적용되는 것으로, 이용되는 활성층은 산화물 반도체 재료로 형성된다. ADS 모드는 수평 전계 방식의 일례이다.
도 4는 본 실시예에 따른 어레이 기판에 박막 트랜지스터를 포함하는 하나의 픽셀 유닛을 도시한 단면도이고, 본 실시예의 박막 트랜지스터에서의 게이트 전극(3), 소스 전극(8a) 및 드레인 전극(8b)은 각각 구리 재료로 이루어져 있다. 물론, 필요에 따라, 이들 전극은 몰리브덴, 알루미늄, 네오디뮴, 구리, 타타늄 등의 기본 금속 물질, 각각의 기본 금속 물질의 합금 또는 다른 재료를 이용할 수 있다. 소스 전극(8a)과 활성층(5) 사이 및 드레인 전극(8b)과 활성층(5) 사이에는 제2 투명 전도층(7)이 있다. 구리 금속의 전극(8a, 8b)과 활성층(5) 사이에 제2 투명 전도층(7)이 위치하고 있으므로, 구리 금속 전극과 활성층(5) 간의 반응에 의해 유발되는 전극 금속의 활성층(5)을 향한 확산을 방지할 수 있다. 게이트 라인 PAD(110)와 데이터 라인 PAD(120)는 외부 회로에 접속을 위해, 예를 들어, 게이트 구동 신호 및 데이터 신호의 입력을 위해 사용되는 어레이 기판의 주변 회로 부분을 예시적으로 도시한다.
바람직하게는, 게이트 전극(3)과 기판(1) 사이에는 제1 투명 전도층(2)을 더 구비할 수 있고; 제1 투명 전도층(2)은 기판(1)과 게이트 전극(3)용 구리 금속 간의 접착력을 향상시킬 수 있어 제품의 안정성을 강화한다.
도 4에 도시된 제1 투명 전도층(2)은 기능적 관점에서 두 부분으로 더 나눌 수 있는데, 도면에 도시된 바와 같이, 게이트 전극(3)과 기판(1) 사이에 있는 접착 강화층(2a), 및 게이트 절연층(4)과 기판(1) 사이에 있는 공통 전극(2b)을 각각 포함한다. 제1 투명 전도층(2)을 형성하는 과정에, 접착 강화층(2a)과 공통 전극(2b)을 동시에 형성할 수 있다. 접착 강화층(2a)에 의해서, 기판(1)과 게이트 전극(3)용 구리 금속 간의 접착력이 증가함으로써, 제품의 안정성이 향상된다. 접착 강화층(2a)을 형성하는 동안, 공통 전극(2b)도 형성하므로, 공통 전극을 분리해서 형성하는 제조 공정이 줄어든다. 박막 트랜지스터의 품질이 향상됨은 물론이고 그의 제조 공정도 단순화한다.
도 4에 도시된 제2 투명 전도층(7)은 기능의 관점에서 두 부분으로 더 나눌 수 있는데, 도면에 도시된 바와 같이, 소스 전극(8a)과 활성층(5) 사이에서와 드레인 전극(8b)과 활성층(5) 사이에 있는 확산 차단층(7a), 및 게이트 절연층 상에 위치한 픽셀 영역의 픽셀 전극(7b)을 각각 포함한다. 제2 투명 전도층(7)을 형성하는 과정에, 확산 차단층(7a)과 픽셀 전극(7b)을 동시에 형성할 수 있으므로, 박막 트랜지스터의 품질을 향상시킴은 물론이고 제조 공정도 단순화한다.
제1 투명 전도층(2)과 제2 투명 전도층(7)은 아연 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 인듐 아연 주석 산화물, 중합체 에틸렌디옥시 티오펜, 그래핀 등과 같은 투명 전도 재료를 개별적으로 또는 함께 채택할 수 있다. 바람직한 일례로는 ITO 등이 있다.
상술한 박막 트랜지스터를 포함하는 어레이 기판을 제조하는 실시예는 다음의 단계들을 포함한다.
제1 단계
먼저, 도 1a에 도시된 바와 같이, 제1 투명 전도층(2)을 기판(1)상에 형성하고 나서, 제1 투명 전도층(2) 상에 구리 금속 게이트 박막(3)을 형성한다. 필요에 따라, 기판(1)은 유리 기판 또는 석영 기판과 같은 물질로 이루어진 기판들 중에서 선택할 수 있다. 게이트 박막(3)의 형성 방법은, 예를 들어, PECVD(plasma enhanced chemical vapor deposition), 마그네트론 스퍼터링, 열 증착 또는 다른 막 형성 방법일 수 있다. 또한, 제1 투명 전도층(2)을 형성하는데 증착법, 스핀코팅법 또는 롤러코팅법을 이용할 수 있다.
두 번째로, 게이트 박막(3) 상에 포토레지스트(15)의 층을 스핀코팅한다. 포토레지스트(15)를 형성하는데 스핀코팅법 또는 롤러코팅법을 이용할 수 있다.
다음에는, 다양한 높이의 포토레지스트 패턴을 게이트층 상에 형성한다. 이를 달성하기 위해서, 예를 들어, 포토레지스트 층의 다양한 위치에 따라 노광량을 다양하게 하여 노광을 실행한 다음, 현상을 실행하여 포토레지스트 층의 다양한 위치에서 서로 다른 양의 포토레지스트를 제거할 수 있다. 이에 대해, 예를 들어, 더블-톤 마스크 판(double-tone mask plate)(예로, 하프-톤 또는 그레이-톤 마스크 판)을 노광 및 현상에 이용할 수 있다. 도 1b에 도시된 바와 같이, 노광 및 현상 후에, 포토레지스트 층(15)은 완전 제거 영역 I, 완전 보유 영역 II 및 부분 보유 영역 III으로 나뉜다. 포토레지스트의 완전 보유 영역 II은 게이트 전극, 게이트 라인 및 게이트 라인 PAD(110) 영역의 패턴을 형성할 구역에 해당하며, 포토레지스트의 부분 보유 영역 III은 공통 전극의 패턴을 형성할 구역에 해당하고, 포토레지스트의 완전 제거 영역 I은 포토레지스트의 완전 보유 영역 II과 포토레지스트의 부분 보유 영역 III 이외의 구역에 해당한다. 게이트 라인 PAD 영역과 데이터 라인 PAD 영역은 어레이 기판의 주변 회로 부분을 지칭하며, 외부 회로 기판에 접속되도록 하여, 게이트 구동 신호와 데이터 신호를 입력한다.
이후, 원하는 패턴을 얻기 위한 복수 단계 에칭 공정이 실행된다. 예를 들어, 복수 단계 에칭 공정은 제1 에칭 공정 → 애싱 공정 → 제2 에칭 공정을 포함한다.
도 1c에 도시된 바와 같이, 포토레지스트의 완전 제거 영역 I에 있는 제1 투명 전극층(2)과 구리 게이트 박막(3)을 제1 에칭 공정을 통해서 에칭하고; 다음에는, 도 1d에 도시된 바와 같이, 도 1c에 도시된 어레이 기판 상의 포토레지스트에 애싱 공정을 수행하여, 부분 보유 영역 III에 있는 포토레지스트(15)를 제거하고 포토레지스트의 완전 보유 영역도 부분적으로 얇아지며; 이후, 도 1d에 도시된 어레이 기판에 제2 에칭 공정을 실행함으로써, 포토레지스트의 부분 보유 영역 III에 있는 구리 게이트 박막(3)을 에칭하여 공통 전극의 패턴을 얻으며, 완료 후의 어레이 기판의 단면도가 도 1e에 도시되어 있다. 도 1f에 도시된 바와 같이, 에칭 공정의 완료 후에, 포토레지스트(15)를 스트리핑(stripping) 공정에 의해 제거한다. 포토레지스트(15)를 제거하기 위해서, 직접 스트리핑 공정을 이용하거나 또는 PGMEA 또는 EGMEA를 용매로 이용하는 이온성 액체 스트리핑을 실행할 수 있다.
위의 설명으로부터 이해할 수 있듯이, 상기 단계에서 게이트 전극(3)과 기판(1) 사이에 제1 투명 전도층(2)을 부가하지 않는다면, 도 1b의 부분 보유 영역 III을 완전 보유 영역 II으로 변경할 수 있으므로, 공통 전극을 게이트 전극과 같은 층으로 형성한다.
게이트 전극(3)과 기판(1) 사이에 제1 투명 전도층(2)을 더 형성할 수 있다면, 제1 투명 전도층(2)이 기판(1)과 게이트 전극(3)용의 구리 금속 간에 접착력을 증가시킬 수 있다. 그 결과 제품의 안정성을 향상시킬 수 있다. 더욱이, 제1 투명 전도층(2)을 형성하는 과정에서, 접착 강화층(2a)과 공통 전극(2b)을 동시에 형성한다면, 박막 트랜지스터의 품질을 향상시킬 뿐만 아니라 제조 공정도 단순화한다.
제2 단계
상술한 제1 단계를 거친 기판에 다음의 단계들을 순차적으로 실행한다.
먼저, 게이트 절연층(4), 활성층(5) 및 보호층(6)을 순차적으로 피착한다.
두 번째로, 보호층(6) 상에 포토레지스트 층(15)을 스핀코팅한다.
다음에는, 더블-톤 마스크 판(예로, 하프-톤 또는 그레이-톤 마스크 판)을 이용해 노광 및 현상을 실행한다.
도 2a에 도시된 바와 같이, 유사하게, 노광 및 현상 후에, 포토레지스트(15)는 완전 제거 영역 I, 부분 보유 영역 II 및 완전 보유 영역 III으로 나눠진다. 여기서, 포토레지스트의 완전 보유 영역 III은 보호층이 형성되는 구역에 대응하고, 보호층은 산화물 반도체를 보호하는 역할을 하여, 에칭 동안에 산화물 반도체가 손상을 입지 않도록 한다. 포토레지스트의 부분 보유 영역 II은 소스 전극 및 드레인 전극과의 접촉 영역을 형성하는 역할을 한다. 물론, 보호층(6)이 필요 없다면 포토레지스트의 노광 및 현상 절차 후에 제거할 수 있다.
이후, 원하는 패턴을 얻기 위한 복수 단계 에칭 공정을 실행한다. 복수 단계 에칭 공정은 제1 에칭 공정 → 애싱 공정 → 제2 에칭 공정을 포함한다.
도 2b에 도시된 바와 같이, 포토레지스트의 완전 제거 영역 I에 있는 활성층(5)과 보호층(6)을 에칭 제거하기 위해 포토레지스트 층을 이용하는 제1 에칭 공정을 실행한다. 다음에는, 도 2c에 도시된 바와 같이, 도 2b에 도시된 어레이 기판 상의 포토레지스트(15)에 애싱 공정을 실행하여, 부분적으로 유지된 영역 II에 있는 포토레지스트(15)를 제거하고, 포토레지스트의 완전 보유 영역에 있는 포토레지스트도 부분적으로 얇아지며; 이후, 도 2c에 도시된 어레이 기판에 제2 에칭 공정을 실행하여 포토레지스트의 부분 보유 영역 II에 있는 보호층(6)을 에칭 제거하고, 그 결과 산화물 반도체를 노광한다. 완료 후의 어레이 기판의 단면도는 도 2d에 도시되어 있다. 도 2e에 도시된 바와 같이, 에칭 공정의 완료 후에, 포토레지스트(15)를 스트리핑에 의해 제거하는데, 이 제거 공정은 위의 제1 단계에서 설명한 것과 동일하다.
제3 단계
위의 제2 단계를 거친 기판에 다음의 공정들을 순차적으로 수행한다.
먼저, 기판(1)상에 제2 투명 전도층(7)과 전극 금속층(8)을 순차적으로 형성한다.
두 번째로, 전극 금속층(8) 상에 포토레지스트(15)의 층을 스핀코팅한다.
다음에는, 더블-톤 마스크 판(예로, 하프-톤 또는 그레이-톤 마스크 판)을 이용한 노광 및 현상을 실행한다.
도 3a에 도시된 바와 같이, 유사하게, 노광 및 현상 후에, 포토레지스트(15)는 완전 제거 영역 I, 완전 보유 영역 II 및 부분 보유 영역 III으로 나눠진다. 여기서, 포토레지스트의 완전 보유 영역 II은 소스 전극(8a), 드레인 전극(8b), 데이터 라인 및 데이터 라인 PAD(120)를 포함하는 패턴을 형성할 구역에 해당하고, 포토레지스트의 부분 보유 영역 III은 픽셀 전극의 패턴을 형성할 구역에 해당하며, 포토레지스트의 완전 제거 영역 I은 포토레지스트의 완전 보유 영역 II와 부분 보유 영역 III 이외의 구역에 해당한다.
이후, 원하는 패턴을 얻기 위한 복수 단계 에칭 공정을 실행한다. 복수 단계 에칭 공정은 제1 에칭 공정 → 애싱 공정 → 제2 에칭 공정을 포함한다.
도 3b에 도시된 바와 같이, 포토레지스트 층을 이용한 제1 에칭 공정을 실행하여, 포토레지스트의 완전 제거 영역 I에 있는 제2 투명 전극층(7)과 전극 금속층(8)을 에칭 제거한다. 다음에는, 도 3c에 도시된 바와 같이, 도 3b에 도시된 어레이 기판 상의 포토레지스트(15)에 애싱 공정을 수행하여, 부분적으로 유지된 영역 III에 있는 포토레지스트(15)를 제거하고, 포토레지스트의 완전 보유 영역에 있는 포토레지스트도 부분적으로 얇아지며; 이후, 도 3c에 도시된 어레이 기판에 제2 에칭 공정을 실행하여, 포토레지스트의 부분 보유 영역 III에 있는 전극 금속층(8)을 에칭 제거함으로써, 제2 투명 전극층(7)을 노출한다. 완료 후의 어레이 기판의 단면도는 도 3d에 도시되어 있다. 도 3e에 도시된 바와 같이, 에칭 공정의 완료 후에, 포토레지스트(15)를 스트리핑에 의해 제거하는데, 상기 제거 공정은 위의 제1 단계에서 설명한 것과 동일하다.
제4 단계
마지막으로, 제3 단계를 거친 어레이 기판에 패시베이션층(9)을 피착한다. 도 4에 도시된 바와 같이, 노광 및 에칭을 통해서 게이트 라인 PAD와 데이터 라인 PAD 영역을 노출한다.
포토레지스트(15)를 스트립(strip)한 후에, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조를 완료한다.
본 실시예에 따른 ADS 모드의 어레이 기판에는, 픽셀 전극이 박막 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속되고, 픽셀 전극과 공통 전극은 어레이 기판의 서로 다른 층에 배치되며; 픽셀 전극과 공통 전극 사이에는 절연층을 구비한다. 공통 전극은 전체 픽셀을 거의 덮으며, 픽셀 전극의 형상은 슬릿(slit) 형태를 갖는다.
상술한 설명으로부터 알 수 있듯이, 본 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정은 4개의 패턴화 공정을 이용하여 구현할 수 있다. 즉, 박막 트랜지스터 어레이 기판의 제조는 종래의 공정에 비교해서 패턴화 공정수를 증가시키지 않고 완성할 수 있다.
실시예 2
본 발명의 다른 실시예가 TN 모드의 LCD에 적용된다. TN 모드는 수직 전계 방식의 일례이다.
도 5는 본 실시예에 따른 어레이 기판에 박막 트랜지스터를 포함하는 하나의 픽셀을 보여주는 단면도이고, 본 실시예와 실시예 1의 ADS 모드의 LCD와의 차이에 대해 이하 설명한다. ADS 모드의 LCD에서, 제2 투명 전도층(7)으로 형성된 픽셀 전극은 슬릿 형태를 갖는 한편, TN 모드의 LCD에서, 제2 투명 전도층(7)으로 형성된 픽셀 전극은 평판 형상 또는 시트 형상을 갖는다. 그러므로, 제조 동안 제1 패턴화 공정에서, 하프-톤 또는 그레이-톤 마스크 판을 노광 및 현상에 이용하는 복수 단계 에칭 공정을 더 이상 필요로 하지 않는다.
본 실시예에 따른 어레이 기판과 실시예 1에 따른 어레이 기판 간의 제조 방법의 다른 점을 이하 설명한다. 본 실시예에 따른 어레이 기판의 제조 방법은 다음의 단계를 포함한다.
첫째, 제1 투명 전도층(2)과 게이트 금속층을 형성한 후, 마스크 판을 이용하여 게이트 패턴을 위한 노광 및 현상을 실행하여, 게이트 전극, 게이트 라인 및 게이트 라인 PAD(110) 영역의 패턴을 위한 포토레지스트(15)를 보유한다.
둘째로, 기판(1)상에 적층된 층들을 에칭하여, 게이트 전극, 게이트 라인 및 게이트 라인 PAD(110) 영역의 패턴 이외의 구역에 있는 제1 투명 전도층과 게이트 금속층을 완전히 에칭 제거한다.
계속해서, 실시예 1과 동일한 단계들을 수행하여, 게이트 절연층(4), 활성층(5), 보호층(6), 제2 투명 전도층(7), 소스 전극(8a), 드레인 전극(8b) 및 패시베이션층(9)을 형성하고; 제2 투명 전도층(7)과 함께 픽셀 전극을 형성할 경우, 픽셀 전극의 시트형상 구조를 보장한다.
위의 설명으로부터 알 수 있듯이, 2개의 실시예에서, 투명 전도층은 박막 트랜지스터에 있는 활성층과 전극 금속층 사이에 삽입되고, 이 투명 전도층은 전극 금속이 활성층으로 확산하는 것을 방지하므로, 제품의 안정성을 향상시킨다.
금속 전극을 구리 재료로 형성할 때, 구리 재료는 활성층으로의 강하게 확산한다. 일례로, 활성층으로의 구리의 확산을 더 방지하고 구리의 접착력을 증가시키기 위해서, 금속층을 게이트 전극과 제1 투명 전도층 사이 및/또는 전극 금속층과 제2 투명 전도층 사이에 더 부가할 수 있다. 금속층을 위한 재료는 몰리브덴, 알루미늄, 네오디뮴, 티타늄 등과 같은 기본 물질, 각 기본 물질에 대응하는 합금 또는 기타 재료일 수 있다.
실시예 3
본 발명의 또 다른 실시예에 있어서, 활성층은 비정질 실리콘 재료로 이루어지고, 본 실시예는 ADS 모드 LCD, TN 모드 LCD 등에 적용할 수 있다. 도 6은 본 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다. 활성층은 하부 진성층(10)과 상부 N형층(11 )을 포함한다. 본 실시예에서, 진성층(10)은 a-Si로 이루어지고 N형층(11)은 N+ a-Si로 이루어지며, 이는 N형 도펀트 원자를 a-Si에 도핑(doping)하여 형성한다.
본 실시예에 따른 박막 트랜지스터의 구조는 실시예 1의 박막 트랜지스터의 구조와 유사하고, 차이는 본 실시예의 활성층이 이중층 구조를 취하고 있고 실시예 1의 박막 트랜지스터의 보호층 구조가 없다는 점에 있다.
본 실시예에 따른 박막 트랜지스터를 포함하는 어레이 기판의 제조시에서, 기판(1) 상에 게이트 전극의 패턴, 게이트 라인의 패턴, 게이트 라인 PAD 영역의 패턴 및 제1 투명 전도층의 패턴을 형성하는 단계는 실시예 1과 동일하다. 기판 상에 게이트 금속층 및 제1 투명 전도층의 구조를 형성한 후에, 다음 단계들을 수행한다.
첫째, 기판(1) 상에 게이트 절연층(4), a-Si 재료로 이루어진 진성층(10) 및 N+ a-Si 재료로 이루어진 N형층(11)을 순차적으로 피착한다.
둘째, N형층에 포토레지스트(15)를 스핀코팅한다.
다음에는, 포토레지스트(15)에 노광 및 현상을 실행하여, 활성층의 패턴을 위한 구역에 포토레지스트(15)를 유지시킨다. 완료 후의 어레이 기판의 단면도가 도 7a에 도시되어 있다.
이후, 포토레지스트를 보유하지 않은 구역에 있는 진성층(10)과 N형층(11)을 에칭 제거한다.
상기 단계들을 거쳐 포토레지스트(15)를 제거한 어레이 기판의 단면도가 도 7b에 도시되어 있다.
이후에, 상기 단계들 이후에 얻어진 어레이 기판 상에 실시예 1의 단계를 수행하여, 소스 전극, 드레인 전극, 데이터 라인 및 데이터 라인 PAD 영역의 패턴을 형성한다. 이 시점의 어레이 기판의 단면도가 도 7c에 도시되어 있다.
본 실시예가 실시예 1과 다른 점은 박막 트랜지스터를 위한 활성층이 이중층 구조를 취하고 있고 보호층이 없다는 것이다. 그러므로, 본 실시예에 따른 어레이 기판의 제조 공정은 다음의 단계를 포함한다: 채널 구역에 있는 N형층을 에칭 제거한다. 채널 구역에 있는 N형층을 에칭 제거한 후에 얻은 어레이 기판의 단면도가 도 7d에 도시되어 있다.
상술한 단계들을 완료하고 포토레지스트(15)를 제거한 후에, 어레이 기판 상에 패시베이션층(9)을 피착하고, 노광 및 현상을 통해 게이트 라인 PAD 영역 및 데이터 라인 PAD 영역을 노출하여, 본 실시예에 따른 박막 트랜지스터 어레이 기판의 제조를 완료한다.
본 실시예에 따라 박막 트랜지스터 내의 활성층과 전극 금속층 사이에 투명 전도층을 부가함으로써, 전극 금속이 활성층으로 확산하는 것을 방지하고 제품의 성능을 향상시킨다. 구리 재료를 이용하여 금속 전극을 형성하는 경우, 구리 재료는 활성층으로 강하게 확산한다. 일례로, 구리가 활성층으로 확산하는 것을 좀 더 방지하고 구리의 접착력을 증가시키기 위해서, 게이트 전극과 제1 투명 전도층 사이 및/또는 전극 금속층과 제2 투명 전도층 사이에 금속층을 더 부가할 수 있다. 금속층의 재료는 몰리브덴, 알루미늄, 네오디뮴, 티타늄 등과 같은 기본 물질, 각 기본 물질에 대응하는 합금, 또는 기타 재료일 수 있다. 상술한 구조를 가진 어레이 기판에서, 금속층의 패턴은 게이트층 및 전극 금속층의 패턴과 동일하고, 그 제조 방법은 상술한 실시예들의 제조 방법과 실질적으로 동일하다. 게이트층과 전극 금속층을 패턴화할 때, 금속층의 패턴화도 함께 완성된다.
물론, 본 실시예에 따른 박막 트랜지스터 어레이 기판은 다른 제조 방법으로도 완성할 수도 있다. 종래의 방법과 비교할 때, 구조적 측면에서 본 실시예에는 제1 투명 전도층(2)과 제2 투명 전도층(7)이 추가되고, 개별 패턴화 공정을 통해 이들 두 층을 형성할 수 있다. 패턴화 공정의 수가 개별 패턴화 공정에 의해 증가하고 제조 비용도 증가하지만, 본 실시예에 따른 박막 트랜지스터 어레이 기판의 제조의 완성이 여전히 가능하다.
실시예 4
본 실시예가 제공하는 박막 트랜지스터의 제조 방법은:
기판 상에 게이트 전극을 형성하는 단계;
게이트 전극 상에 게이트 절연층과 활성층을 형성하는 단계;
게이트 절연층과 활성층 상의 제2 투명 전극층 및 제2 투명 전도층 상에 위치하는 전극 금속층을 형성하는 단계;
전극 금속층과 제2 투명 전도층 상에 패시베이션층을 형성하는 단계를 포함한다.
예를 들어, 기판에 게이트 전극을 형성하는 단계는, 먼저 게이트 전극과 기판 사이에 접착 강화층으로 작용하도록 기판 상에 제1 투명 전도층을 형성하는 단계를 포함한다. 게이트 전극과 접착 강화층은 동일 단계로 형성한다. 더욱이, 제1 투명 전도층을 형성하는 과정에서, 접착 강화층과 어레이 기판을 위한 공통 전극을 동시에 형성할 수 있음으로써, 박막 트랜지스터의 품질을 향상시킬 수 있을 뿐만 아니라 어레이 기판을 생산하는 제조 공정도 단순화한다.
예를 들어, 기판상에 제1 전도층과 게이트 금속층을 순차적으로 형성하고; 게이트 금속층 상에는 포토레지스트를 형성하고; 포토레지스트에 노광 및 현상을 실행하며, 각 노광 및 현상 후에는, 이에 대응하는 게이트 금속층을 에칭하여, 대응하는 패턴을 형성한다. 어레이 기판을 위한 공통 전극을 제1 투명 전도층과 함께 형성할 경우에는, 게이트 금속층에 다양한 높이의 포토레지스트 패턴을 형성하고, 포토레지스트의 노광 및 현상에 대해 대응하는 복수 단계를 실행하는 것이 필요하다는 점을 주목해야 한다.
예를 들어, 게이트 전극 상에 게이트 절연층과 활성층을 형성하는 단계는 다음의 단계를 포함한다. 형성된 게이트 전극 상에 게이트 절연층과 활성층을 순차적으로 형성하고, 활성층 상에 포토레지스트를 형성하며; 포토레지스트에 노광 및 현상을 실행하고, 각 노광 및 현상 후에 에칭을 실행하여 대응하는 패턴을 형성한다.
예를 들어, 활성층이 산화물 반도체로 이루어지는 경우, 형성된 게이트 전극 상에 게이트 절연층, 활성층 및 보호층을 순차적으로 피착하여, 보호층 상에 포토레지스트를 형성한다.
예를 들어, 게이트 전극 상에 게이트 절연층, 산화물 반도체층 및 보호층을 순차적으로 형성하고; 보호층 상에 포토레지스트를 스핀코팅하고; 예를 들어 하프-톤 또는 그레이-톤 마스크 판을 이용한 노광 및 현상을 실행하여, 보호층의 패턴을 위한 구역의 포토레지스트를 완전히 유지하고, 소스 전극과 드레인 전극의 접속을 위한 2개의 접촉 영역의 포토레지스트를 부분적으로 유지하며; 복수 단계 에칭 공정 후에, 산화물 반도체 층의 패턴과 보호층의 패턴을 형성한다.
예를 들어, 활성층이 비정질 실리콘 재료로 이루어지는 경우, 활성층은 진성층과 N형층을 포함한다.
예를 들어, 게이트 절연층, 진성층 및 N형층을 순차적으로 피착하고; 포토레지스트를 N형층 상에 스핀코팅하고; 노광 및 현상을 실행하여, 활성층의 패턴을 위한 구역 내에 포토레지스트가 유지되고; 포토레지스트가 유지되지 않은 구역 내의 진성층과 N형층을 에칭한다.
게이트 절연층과 활성층 상의 제2 투명 전도층 및 제2 투명 전도층 상에 위치하는 금속층을 형성하는 단계에서, 금속층은 전극들 사이에 있는 채널에 의해 서로 분리되어 있는 소스 전극과 드레인 전극을 포함한다. 이 단계는 다음의 단계를 포함한다: 게이트 절연층과 활성층 상에 제2 투명 전도층과 전극 금속층을 순차적으로 형성하고; 게이트 금속층 상에 포토레지스트를 형성하고; 포토레지스트에 노광 및 현상을 실행하고; 각 노광 및 현상 후에 에칭을 실행하여 대응하는 패턴을 형성한다.
예를 들어, 제2 투명 전도층으로 어레이 기판에 필요한 픽셀 전극을 이 공정 단계에서 더 형성할 수 있고, 픽셀 전극을 필요에 따라서 슬릿 형태, 판 형상 등으로 만들 수 있다.
예를 들어, 게이트 절연층과 활성층 상에 제2 투명 전도층과 전극 금속층을 순차적으로 피착하고; 전극 금속층 상에 포토레지스트를 스핀코팅하며; 하프-톤 또는 그레이-톤 마스크 판을 이용한 노광 및 현상을 실행하고, 각 노광 및 현상 후에 에칭 공정을 실행하여 소스 전극과 드레인 전극을 형성한다.
예를 들어, 활성층이 비정질 실리콘 재료로 이루어지는 경우, 다음의 단계를 더 포함한다: 채널 구역 내의 N형층을 에칭 제거한다.
상기 실시예들에서, 포토레지스트의 완전 보유 영역은 이 영역 내의 포토레지스트가 어떤 변화도 없는 것을 의미하는 것이 아니고, 기본적으로 보존되어 포토레지스트의 부분 보유 영역의 두께보다 큰 두께를 갖는다는 것을 의미한다.
실시예 5
본 발명의 실시예에 따르면, 상술한 실시예들 중 임의의 하나에 따른 어레이 기판을 포함하는 표시 장치를 더 제공한다.
표시 장치의 예로는 예를 들어 ADS 모드 또는 TN 모드의 액정 표시 장치이고; 도 8에 도시된 바와 같이, 액정 표시 장치는 액정 패널(100)을 포함한다. 액정 패널(100)에서, 어레이 기판(200)과 카운터 기판(300)이 서로 대향하게 배치되어 액정 셀을 형성하고, 실란트(sealant)(350)를 통해서 이 액정 셀을 밀봉하며; 액정 셀 내에는, 액정 재료(400)가 채워진다. 카운터 기판(300)은 예를 들어 컬러 필터 기판이다. 예를 들어, TN 모드의 경우, 카운터 기판(300) 상에는 어레이 기판상의 픽셀 전극들과 함께 액정 커패시터들을 형성하는 역할을 하는 공통 전극을 형성하고; ADS 모드의 경우, 카운터 기판(300)상에는, 공통 전극을 형성하지 않아도 된다.
어레이 기판의 각 픽셀 유닛의 픽셀 전극은 액정 재료의 회전 크기를 제어하기 위한 전계를 인가하도록 작동하여 표시 작업을 실행한다.
일부 예에서, 액정 표시 장치는 어레이 기판에 백라이트를 공급하기 위한 백라이트 소스를 더 포함한다.
상술한 설명은 단지 본 발명의 예시적인 실시예들이며, 본 발명의 보호 범위를 한정하는 것이 아니다. 본 발명의 보호 범위는 첨부된 청구항들에 의해서 결정된다.
1: 기판; 2: 제1 투명 전도층; 2a: 접착 강화층;
2b: 공통 전극; 3: 게이트 전극/게이트 박막;
4: 게이트 절연층; 5: 활성층; 6: 보호층;
7: 제2 투명 전극층; 7a: 확산 차단층; 7b: 픽셀 전극;
8: 전극 금속층; 8a: 소스 전극; 8b: 드레인 전극;
9: 패시베이션층; 10: 진성층; 11: N형층;
15: 포토레지스트; 110: 게이트 라인 PAD; 120: 데이터 라인 PAD.

Claims (16)

  1. 박막 트랜지스터에 있어서,
    기판 상에 형성되어 있는 게이트 전극, 게이트 절연층, 활성층, 전극 금속층 및 패시베이션층을 포함하고, 상기 전극 금속층은 소스 전극과 드레인 전극을 포함하고, 상기 소스 전극과 상기 드레인 전극은 그들 사이에 구획된 채널 영역을 가지면서 서로 분리되며, 상기 활성층과 상기 전극 금속층 사이에는 제2 투명 전도층이 형성되어 있는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극과 상기 기판 사이에는 제1 투명 전도층이 형성되어 있는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 게이트 전극과 상기 전극 금속층의 재료는 구리이고, 상기 제1 투명 전도층과 상기 게이트 전극 사이 및/또는 상기 제2 투명 전도층과 상기 전극 금속층 사이에는 각각 금속층이 형성되어 있는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 활성층은 비정질 실리콘 재료 또는 산화물 반도체 재료로 이루어지는, 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 제1 투명 전도층 및/또는 상기 제2 투명 전도층은 아연 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 중합체 에틸렌디옥시 티오펜 또는 그래핀 재료로 이루어져 있는, 박막 트랜지스터.
  6. 박막 트랜지스터 제조 방법으로서,
    기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층과 활성층을 형성하는 단계;
    상기 게이트 절연층과 상기 활성층 상에 제2 투명 전극층을 형성하고, 상기 제2 투명 전극층 상에 위치하며 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극, 상기 드레인 전극 및 상기 제2 투명 전도층 상에 패시베이션층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 기판 상에 상기 게이트 전극을 형성하는 단계는, 먼저 상기 기판 상에 제1 투명 전도층을 형성하여, 상기 게이트 전극과 상기 기판 사이에 접착 강화층으로 작용시키는 단계를 포함하는 박막 트랜지스터 제조 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는 어레이 기판.
  9. 제8항에 있어서,
    상기 어레이 기판 상에는 픽셀 전극과 공통 전극을 구비하고 있고, 상기 픽셀 전극과 상기 공통 전극을 상기 어레이 기판의 서로 다른 층에 배치하고 있으며, 상기 픽셀 전극과 상기 공통 전극 사이에는 절연층을 구비하고 있으며, 상기 픽셀 전극은 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속되고 슬릿 형태를 취하고 있는 어레이 기판.
  10. 어레이 기판 제조 방법으로서,
    기판 상에 게이트 전극의 패턴, 게이트 라인의 패턴 및 게이트 라인 PAD 영역의 패턴을 형성하는 단계;
    게이트 절연층과 활성층을 순차적으로 형성하는 단계;
    제2 투명 전도층, 서로 분리되어 있는 소스 전극 및 드레인 전극, 데이터 라인 및 데이터 라인 PAD 영역을 순차적으로 형성하는 단계; 및
    패시베이션층을 형성하고, 상기 게이트 라인 PAD 영역 및 상기 데이터 라인 PAD 영역을 노출하는 단계를 포함하는 어레이 기판 제조 방법.
  11. 제10항에 있어서,
    상기 어레이 기판은 ADS 모드이며, 상기 기판 상에 상기 게이트 전극의 패턴, 상기 게이트 라인의 패턴 및 상기 게이트 라인 PAD 영역의 패턴을 형성하는 단계는,
    상기 기판 상에 제1 투명 전도층과 게이트 금속층을 순차적으로 형성하는 단계;
    상기 게이트 금속층 상에 다양한 높이의 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 노광 및 현상을 실행하고, 각 노광 및 현상 후에 각각 상기 게이트 금속층을 에칭하여, 상기 게이트 전극의 패턴, 상기 게이트 라인의 패턴, 상기 게이트 라인 PAD 영역의 패턴 및 공통 전극의 패턴을 형성하는 단계를 포함하는 어레이 기판 제조 방법.
  12. 제10항에 있어서,
    상기 활성층이 산화물 반도체 재료로 이루어지는 경우, 상기 게이트 절연층과 상기 활성층을 순차적으로 형성하는 단계는 보호층에 패턴화를 수행하는 단계를 더 포함하고, 상기 방법은,
    상기 게이트 절연층, 상기 산화물 반도체 층 및 상기 보호층을 순차적으로 피착하는 단계;
    상기 보호층 상에 포토레지스트를 스핀코팅하는 단계;
    하프-톤 또는 그레이-톤 마스크 판을 이용하여 노광 및 현상을 실행하여, 상기 보호층의 패턴을 위한 구역 내에 상기 포토레지스트를 완전히 유지하고 상기 소스 전극과 상기 드레인 전극과의 접속을 위한 두 개의 접촉 영역에 상기 포토레지스트를 부분적으로 보유하는 단계;
    복수 단계 에칭 공정을 통해서 상기 산화물 반도체층의 패턴과 상기 보호층의 패턴을 형성하는 단계를 포함하는 어레이 기판 제조 방법.
  13. 제10항에 있어서,
    상기 활성층이 비정질 실리콘 재료로 이루어지는 경우, 상기 게이트 절연층과 상기 활성층을 순차적으로 형성하는 단계는,
    상기 게이트 절연층과, 진성층 및 N형층을 포함하는 상기 활성층을 순차적으로 피착하는 단계;
    상기 N형층 상에 포토레지스트를 스핀코팅하는 단계;
    노광 및 현상을 실행하여 상기 활성층의 패턴을 위한 구역 내에 상기 포토레지스트를 유지하는 단계;
    포토레지스트가 유지되지 않은 구역에 있는 상기 진성층과 상기 N형층을 에칭 제거하는 단계를 포함하는 어레이 기판 제조 방법.
  14. 제10항에 있어서,
    상기 제2 투명 전도층, 서로 분리되어 있는 상기 소스 전극 및 상기 드레인 전극, 상기 데이터 라인 및 상기 데이터 라인 PAD 영역을 순차적으로 형성하는 상기 단계는,
    상기 제2 투명 전도층과 전극 금속층에 패턴화를 수행하는 단계;
    상기 제2투명 전도층과 상기 전극 금속층을 순차적으로 피착하는 단계;
    상기 전극 금속층 상에 포토레지스트를 스핀코팅하는 단계;
    하프-톤 또는 그레이-톤 마스크 판을 이용하여 노광 및 현상을 실행하여, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인, 및 상기 데이터 라인 PAD 영역을 위한 상기 포토레지스트를 완전히 유지하고, 픽셀 전극 영역에 있는 상기 포토레지스트를 부분적으로 유지하는 단계; 및
    복수 단계 에칭 공정을 통해서 상기 소스 전극, 상기 드레인 전극, 및 상기 데이터 라인 및 상기 데이터 라인 PAD 영역을 형성하는 단계를 포함하는 어레이 기판 제조 방법.
  15. 제14항에 있어서,
    상기 활성층이 비정질 실리콘 재료로 이루어지는 경우, 상기 방법은 채널 영역에 있는 상기 N형층을 에칭 제거하는 단계를 더 포함하는 어레이 기판 제조 방법.
  16. 제8항 또는 제9항에 기재된 어레이 기판을 포함하는 표시 장치.
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