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JP2017143135A - 薄膜トランジスタ - Google Patents

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Takashi Okada
隆史 岡田
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Abstract

【課題】電気特性を向上することが可能な薄膜トランジスタを提供する。
【解決手段】多結晶半導体層と、多結晶半導体層と対向するゲート電極と、ゲート電極と多結晶半導体層との間に設けられ、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と多結晶半導体層との間に設けられ、ゲート絶縁膜及び多結晶半導体層と接するアモルファス層と、を具備する、薄膜トランジスタ。
【選択図】図１

Description

本発明の実施形態は、多結晶半導体層を有する薄膜トランジスタに関する。
例えば液晶ディスプレイ等の表示装置や各種制御回路等に適用される薄膜トランジスタとして、半導体層に多結晶シリコン（ポリシリコン）を用いた薄膜トランジスタが開発されている。
多結晶シリコンは、大きさ及び配向面が異なる複数の結晶を含んでいる。多結晶シリコンは、例えば非晶質（アモルファス）シリコンにレーザーを照射し、融解したシリコンが再凝固することにより多結晶化される。このとき、結晶同士が衝突することにより、結晶粒界（以下、粒界と称す）において突起が生じる場合がある。
このような多結晶シリコンを半導体層に用いた薄膜トランジスタにおいて、ゲート絶縁膜は、多結晶シリコンの粒界に生じた突起に接触される。このため、半導体層とゲート絶縁膜との境界には、界面準位が生成されやすい。半導体層とゲート絶縁膜との境界に界面準位が生成された場合、しきい値電圧以下の電圧でドレイン電流が流れ、サブスレッショルド特性が悪化する傾向にある。また、ゲート電極から半導体層へ流れるリーク電流が増大したり、ゲート絶縁膜の耐圧が低下したりし、薄膜トランジスタの信頼性が低下する傾向にある。
特開２０１１−２９３７３号公報
この発明の実施形態の課題は、電気特性を向上することが可能な薄膜トランジスタを提供することにある。
実施形態に係る薄膜トランジスタは、多結晶半導体層と、前記多結晶半導体層と対向するゲート電極と、前記ゲート電極と前記多結晶半導体層との間に設けられ、前記ゲート電極と接するゲート絶縁膜と、前記ゲート絶縁膜と前記多結晶半導体層との間に設けられ、前記ゲート絶縁膜及び前記多結晶半導体層と接するアモルファス層と、を具備している。
図１は、第１実施形態に係る薄膜トランジスタの一例を概略的に示す断面図である。 図２は、図１に示す薄膜トランジスタの製造方法の一例を示す断面図である。 図３は、第２実施形態に係る薄膜トランジスタの一例を概略的に示す断面図である。 図４は、第３実施形態に係る薄膜トランジスタの一例を概略的に示す断面図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る薄膜トランジスタＴＲ１を概略的に示す断面図である。薄膜トランジスタＴＲ１は、トップゲート型の薄膜トランジスタである。
絶縁基板１０は、例えばガラスや樹脂等の絶縁材料から形成されている。絶縁基板１０上に、下地層としての第１絶縁膜１１が形成されている。
第１絶縁膜１１上に、島状の半導体層ＳＣが形成されている。半導体層ＳＣは、例えば低温多結晶シリコン（ＬＴＰＳ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）等の多結晶半導体により形成されている。
半導体層ＳＣは、ソース領域ＳＣａ、ドレイン領域ＳＣｂ、チャネル領域ＳＣｃを備えている。ソース領域ＳＣａ及びドレイン領域ＳＣｂは、半導体層ＳＣの例えば両端部に設けられている。ソース領域ＳＣａ及びドレイン領域ＳＣｂは、例えばリン（Ｐ）などの不純物が注入され、低抵抗化されている。チャネル領域ＳＣｃは、ソース領域ＳＣａとドレイン領域ＳＣｂとの間に設けられている。チャネル領域ＳＣｃは、ソース領域ＳＣａ及びドレイン領域ＳＣｂより不純物濃度が低く、高抵抗である。
半導体層ＳＣ上に、アモルファス層ＡＬが形成されている。アモルファス層ＡＬは、ソース領域ＳＣａ、ドレイン領域ＳＣｂ、及びチャネル領域ＳＣｃを覆っている。
アモルファス層ＡＬは、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物を含む例えば透明アモルファス酸化物半導体（ＴＡＯＳ：ｔｒａｎｓｐａｒｅｎｔ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により形成されている。アモルファス層ＡＬは、例えばＴＡＯＳの他、例えばアモルファスシリコン等の他のアモルファス材料により形成されてもよい。尚、酸化物半導体におけるアモルファスシリコンと比較した場合、酸化物半導体の方がアモルファスシリコンに比べ、移動度が高い、サブスレッシュホールド特性が急峻である、オフ電流が低い等の利点があり好ましい。
アモルファス層ＡＬは、半導体層ＳＣより薄く、半導体層ＳＣの表面に粒界により生じた凹凸を平坦化し得る程度の厚みを有している。例えば、アモルファス層ＡＬの厚さは、半導体層ＳＣの厚さの例えば約１０分の１である。一例として、半導体層ＳＣの厚さが２０ｎｍ〜１００ｎｍであり、アモルファス層ＡＬの厚さは、２ｎｍ〜１０ｎｍである。
アモルファス層ＡＬ、半導体層ＳＣ、及び第１絶縁膜１１は、ゲート絶縁膜としての第２絶縁膜１２により覆われている。
第２絶縁膜１２上に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、半導体層ＳＣのチャネル領域ＳＣｃと対向する位置に設けられている。
ゲート電極ＧＥ及び第２絶縁膜１２は、層間絶縁膜としての第３絶縁膜１３により覆われている。第１乃至第３絶縁膜１１乃至１３は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等の無機絶縁材料により形成されている。
第３絶縁膜１３上には、ソース電極ＳＥ及びドレイン電極ＤＥが形成されている。ソース電極ＳＥ及びドレイン電極ＤＥは、第３絶縁膜１３、第２絶縁膜１２、アモルファス層ＡＬを貫通するコンタクトホールＣＨ１、ＣＨ２内に設けられたコンタクトプラグを介して、半導体層ＳＣのソース領域ＳＣａ及びドレイン領域ＳＣｂにそれぞれ接続されている。
次に、図２（ａ）乃至（ｄ）を参照して図１に示す薄膜トランジスタＴＲ１の製造方法について説明する。
図２（ａ）に示すように、絶縁基板１０上に、例えばプラズマ化学気相成長法（ＣＶＤ法）を用いて、例えば酸化シリコンからなる第１絶縁膜１１が形成される。次いで、第１絶縁膜１１上に、例えばプラズマＣＶＤ法を用いてアモルファスシリコン層が成膜される。次いで、例えばエキシマレーザーのパルス光がアモルファスシリコン層に照射される。これにより、シリコンが融解及び再凝固され、多結晶化された多結晶シリコン層ＳＣｄが形成される。次いで、フォトリソグラフィ処理の後、多結晶シリコン層ＳＣｄがエッチングされ、島状の半導体層ＳＣが形成される。
次に、図２（ｂ）に示すように、例えばスパッタ法を用いて、半導体層ＳＣ及び第１絶縁膜１１を覆うように、ＴＡＯＳからなるアモルファス層ＡＬａが形成される。アモルファス層ＡＬａは、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物を含んでいる。次いで、フォトリソグラフィ処理の後、アモルファス層ＡＬａがエッチングされ、半導体層ＳＣの上面のみを覆うアモルファス層ＡＬが形成される。
次に、図２（ｃ）に示すように、例えばプラズマＣＶＤ法を用いて、アモルファス層ＡＬ、半導体層ＳＣ、第１絶縁膜１１を覆うように、例えば酸化シリコンからなる第２絶縁膜１２が形成される。次いで、第２絶縁膜１２上に、例えば半導体層ＳＣの中央部と対応してゲート電極ＧＥが形成される。すなわち、例えばスパッタ法を用いて、例えば銅、アルミニウム、チタン、モリブデン、タングステンのいずれか又はこれらのうち少なくとも１つを含む合金等の金属材料により金属層が形成される。次いで、フォトリソグラフィ処理の後、金属層がエッチングされ、ゲート電極ＧＥが形成される。
次いで、ゲート電極ＧＥをマスクとして、例えばリン（Ｐ）等のｎ型不純物イオンが半導体層ＳＣに注入される。これにより、不純物濃度が高く抵抗値が低いソース領域ＳＣａ及びドレイン領域ＳＣｂが形成される。また、ソース領域ＳＣａとドレイン領域ＳＣｂとの間、すなわち、ゲート電極ＧＥと対向する領域に、ソース領域ＳＣａ及びドレイン領域ＳＣｂよりも不純物濃度が低く抵抗値が高いチャネル領域ＳＣｃとが形成される。尚、アモルファス層ＡＬにおいても、ソース領域ＳＣａ及びドレイン領域ＳＣｂと重なる領域に不純物イオンが注入され、ソース領域ＳＣａ及びドレイン領域ＳＣｂと重なる領域の不純物濃度は、チャネル領域ＳＣｃと重なる領域の不純物濃度より高くなる。
次に、図２（ｄ）に示すように、第１絶縁膜１１上の全面に、例えばプラズマＣＶＤ法を用いて、例えば酸化シリコンからなる第３絶縁膜１３が形成される。次いで、第３絶縁膜１３、第２絶縁膜１２、アモルファス層ＡＬ内に、これらを貫通し、半導体層ＳＣのソース領域ＳＣａ及びドレイン領域ＳＣｂの一部を露出するコンタクトホールＣＨ１、ＣＨ２が形成される。
次に、第３絶縁膜１３上に、例えばスパッタ法を用いて、例えば銅、アルミニウム、チタン、モリブデン、タングステンのいずれか又はこれらのうち少なくとも１つを含む合金等の金属材料が形成され、コンタクトホールＣＨ１、ＣＨ２が金属材料により埋め込まれる。次いで、金属材料がパターニングされ、図１に示すように、コンタクトホールＣＨ１、ＣＨ２内のコンタクトプラグと接続されたソース電極ＳＥ及びドレイン電極ＤＥが形成され、薄膜トランジスタＴＲ１が形成される。
尚、２（ｄ）及び図１に示すコンタクトホールＣＨ１、ＣＨ２は、コンタクトホールＣＨ１、ＣＨ２により露出されたアモルファス層ＡＬが例えばシランガス等を用いて低抵抗化されている場合は、アモルファス層ＡＬを貫通していなくともよい。この場合、コンタクトホールＣＨ１、ＣＨ２内に設けられるコンタクトプラグは、低抵抗化されたアモルファス層ＡＬに接触される。ソース電極ＳＥ及びドレイン電極ＤＥは、コンタクトホールＣＨ１、ＣＨ２内に設けられるコンタクトプラグ及びアモルファス層ＡＬを介して半導体層ＳＣと電気的に接続される。
尚、本実施形態において、第２絶縁膜１２は、第１絶縁膜１１上の全面を覆っているが、第２絶縁膜１２は、少なくともゲート電極ＧＥの直下に設けられていればよい。すなわち、第２絶縁膜１２は、少なくともチャネル領域ＳＣｃと重なる領域に設けられていればよい。
本実施形態によれば、半導体層ＳＣと第２絶縁膜１２との間に、アモルファス層ＡＬが設けられている。アモルファス層ＡＬは、半導体層ＳＣとゲート絶縁膜との間において、半導体層ＳＣの粒界により半導体層ＳＣの表面に生じた凹凸を平坦化する機能を有している。すなわち、アモルファス層ＡＬが半導体層ＳＣの粒界に生じた突起を覆うため、ゲート電極ＧＥは、平坦化されたアモルファス層ＡＬと対向する位置に形成される。このため、半導体層ＳＣの粒界に生じた突起に接して第２絶縁膜１２が設けられる場合と比較して、半導体層ＳＣと第２絶縁膜１２との境界で生じる界面準位の生成を抑制することができる。この結果、薄膜トランジスタＴＲ１のサブスレッショルド特性を向上でき、ゲート電極から半導体層へ流れるリーク電流の増大を抑制できる。さらに、ゲート絶縁膜の耐圧を向上でき、薄膜トランジスタＴＲ１の電気特性を向上することが可能となる。
また、アモルファス層ＡＬの厚さは、半導体層ＳＣの粒界により半導体層ＳＣの表面に生じた凹凸を覆う程度の厚さであり、半導体層ＳＣより十分に薄い。このため、薄膜トランジスタＴＲ１を流れる電流の大部分は、半導体層ＳＣを流れる。すなわち、薄膜トランジスタＴＲ１の電気特性は、主に半導体層ＳＣにより決定される。したがって、本実施形態の薄膜トランジスタＴＲ１は、多結晶シリコンを用いた薄膜トランジスタの特徴である高いキャリアの移動度を維持したまま、多結晶シリコンを用いた薄膜トランジスタ特有の問題である界面準位の生成を減少させることできる。
（第２実施形態）
図３は、第２実施形態に係る薄膜トランジスタＴＲ２を概略的に示す断面図である。第２実施形態は、第１実施形態と比較して、薄膜トランジスタＴＲ２がボトムゲート型である点で相違している。以下、主な相違点を中心に説明する。
ゲート電極ＧＥは、第１絶縁膜１１上に形成されている。ゲート電極ＧＥ及び第１絶縁膜１１は、第２絶縁膜１２により覆われている。
第２絶縁膜１２上に、例えばＴＡＯＳからなるアモルファス層ＡＬが形成されている。アモルファス層ＡＬ上に、例えば低温多結晶シリコンからなる半導体層ＳＣが形成されている。
半導体層ＳＣ上に、ソース電極ＳＥ及びドレイン電極ＤＥが形成されている。ソース電極ＳＥは、一部がゲート電極ＧＥの一端領域と重なり、ドレイン電極ＤＥは、一部がゲート電極ＧＥの他端領域と重なっている。
アモルファス層ＡＬと半導体層ＳＣとの膜厚の関係は、第１実施形態と同様である。
本実施形態によれば、第２絶縁膜１２上の全面に、アモルファス層ＡＬが形成され、アモルファス層ＡＬ上に半導体層ＳＣが形成されている。すなわち、ボトムゲート型の薄膜トランジスタであっても、半導体層ＳＣと第２絶縁膜１２との間にアモルファス層ＡＬを設けることにより、第１実施形態と同様の効果を得ることが可能である。
（第３実施形態）
図４は、第３実施形態に係る薄膜トランジスタＴＲ３を概略的に示す断面図である。第３実施形態は、第１実施形態と比較して、アモルファス層ＡＬが選択的にチャネル領域ＳＣｃを覆い、ソース領域ＳＣａ及びドレイン領域ＳＣｂが露出されている点が相違している。すなわち、アモルファス層ＡＬは、半導体層ＳＣと第２絶縁膜１２との間で、少なくともゲート電極ＧＥと対向する領域に設けられている。
本実施形態によれば、薄膜トランジスタＴＲ３のチャネル領域ＳＣｃと第２絶縁膜１２との間にアモルファス層ＡＬが設けられているため、第１実施形態と同様の効果を得ることができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…絶縁基板、１１…第１絶縁膜（下地層）、１２…第２絶縁膜（ゲート絶縁膜）、１３…第３絶縁膜（層間絶縁膜）、ＡＬ…アモルファス層、ＴＲ１、ＴＲ２、ＴＲ３…薄膜トランジスタ、ＳＣ…半導体層、ＳＣａ…ソース領域、ＳＣｂ…ドレイン領域、ＳＣｃ…チャネル領域、ＧＥ…ゲート電極、ＳＥ…ドレイン電極、ＤＥ…ドレイン電極、ＣＨ１、ＣＨ２…コンタクトホール。

Claims (5)

  1. 多結晶半導体層と、
    前記多結晶半導体層と対向するゲート電極と、
    前記ゲート電極と前記多結晶半導体層との間に設けられ、前記ゲート電極と接するゲート絶縁膜と、
    前記ゲート絶縁膜と前記多結晶半導体層との間に設けられ、前記ゲート絶縁膜及び前記多結晶半導体層と接するアモルファス層と、
    を具備する、薄膜トランジスタ。
  2. 前記多結晶半導体層は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域とを有し、
    前記アモルファス層は、前記ソース領域、前記ドレイン領域、前記チャネル領域を覆っている、請求項１に記載の薄膜トランジスタ。
  3. 前記多結晶半導体層は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域とを有し、
    前記アモルファス層は、前記チャネル領域を覆い、前記ソース領域及び前記ドレイン領域を露出している、請求項１に記載の薄膜トランジスタ。
  4. 前記アモルファス層の膜厚は、前記多結晶半導体層の膜厚より薄い、請求項１乃至３のいずれか一項に記載の薄膜トランジスタ。
  5. 前記アモルファス層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つの酸化物を含む酸化物半導体層である、請求項１乃至４のいずれか一項に記載の薄膜トランジスタ。
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