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CN113223967A - 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置 - Google Patents

半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置 Download PDF

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CN113223967A
CN113223967A CN202110265445.2A CN202110265445A CN113223967A CN 113223967 A CN113223967 A CN 113223967A CN 202110265445 A CN202110265445 A CN 202110265445A CN 113223967 A CN113223967 A CN 113223967A
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CN
China
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semiconductor film
film
transistor
insulating film
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CN202110265445.2A
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肥塚纯一
冈崎健一
保坂泰靖
神长正美
井口贵弘
山崎舜平
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

在包括氧化物半导体膜的晶体管中，抑制电特性的变动。晶体管包括第一栅电极、第一绝缘膜、氧化物半导体膜、源电极、漏电极、第二绝缘膜、第二栅电极以及第三绝缘膜。氧化物半导体膜包括第一栅电极一侧的第一氧化物半导体膜及第一氧化物半导体膜上的第二氧化物半导体膜。第一氧化物半导体膜及第二氧化物半导体膜包含In、M及Zn(M为Al、Ga、Y或Sn)。在第二氧化物半导体膜的区域中，In的原子个数少于第一氧化物半导体膜。第二栅电极包含氧化物半导体膜中的金属元素中的至少一个。

Description

半导体装置、该半导体装置的制造方法或包括该半导体装置 的显示装置
本申请为申请日为2016年2月23日、申请号为201680012805.5、 发明名称为“半导体装置、该半导体装置的制造方法或包括该 半导体装置的显示装置”的专利申请的分案申请。
技术领域
本发明的一个方式涉及一种包括氧化物半导体膜的半导体装置及 包括该半导体装置的显示装置。另外，本发明的一个方式涉及一种包 括氧化物半导体膜的半导体装置的制造方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所 公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。 另外，本发明涉及一种工序(process)、机器(machine)、产品 (manufacture)或者组合物(composition of matter)。尤其是，本 发明涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装 置、它们的驱动方法或制造方法。
注意，在本说明书等中，半导体装置一般地是指通过利用半导体 特性而能够工作的所有装置。除了晶体管等半导体元件，半导体电路、 运算装置或存储装置也是半导体装置的一个方式。摄像装置、显示装 置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳 能电池或有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体 管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关 注。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显 示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，以硅为 代表的半导体材料被周知。另外，作为其他材料，氧化物半导体受到 关注。
已公开了一种可靠性高的半导体装置，其中为了对使用氧化物半 导体的晶体管赋予稳定的电特性(例如，参照专利文献1)。在该半导 体装置中，层叠组成不同的氧化物半导体膜，由此在沟道一侧使用包 含多量的In的氧化物半导体膜，且在背沟道一侧使用包含多量的Ga 等稳定剂的氧化物半导体膜。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2013-175715号公报
发明内容
使用包含多量的In的氧化物半导体膜有时具有小的能带隙(Eg) (例如，Eg小于3.0eV)。在此情况下，Eg较小的氧化物半导体膜比 Eg较大的氧化物半导体膜(例如，Eg为3.0eV以上且3.5eV以下)更 受光的影响。例如，作为进行照射光并施加负的偏压应力测试(光负 GBT应力测试)的结果，在包括Eg较小的氧化物半导体膜的晶体管中 有时可靠性降低。
另外，光负GBT应力测试是一种加速测试，其可以在短时间内对 光照射时的长期间使用所引起的晶体管的特性变化进行评价。尤其是， 光负GBT应力测试前后的晶体管的阈值电压的变化量(ΔVth)是用于 检查可靠性的重要的指标。在光负GBT应力测试前后，阈值电压的变 化量(ΔVth)越小，晶体管的可靠性越高。
鉴于上述问题，本发明的一个方式的目的之一是在包括氧化物半 导体膜的晶体管中抑制电特性的变动且提高可靠性。尤其是，本发明 的一个方式的目的之一是在包括包含多量的In的氧化物半导体膜的晶 体管中抑制电特性的变动且提高可靠性。另外，本发明的一个方式的 目的之一是提供一种功耗得到降低的半导体装置。另外，本发明的一 个方式的目的之一是提供一种新颖的半导体装置。另外，本发明的一 个方式的目的之一是提供一种新颖半导体装置的制造方法。另外，本 发明的一个方式的目的之一是提供一种新颖的显示装置。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方 式并不需要实现所有上述目的。上述目的以外的目的从说明书等的记 载是显然的，并可以从说明书等中抽出。
本发明的一个方式是一种包括晶体管的半导体装置，该晶体管包 括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化物 半导体膜、与氧化物半导体膜电连接的源电极、与氧化物半导体膜电 连接的漏电极、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的第 二栅电极以及第二栅电极上的第三绝缘膜。氧化物半导体膜包括第一 栅电极一侧的第一氧化物半导体膜及第一氧化物半导体膜上的第二氧 化物半导体膜。第一氧化物半导体膜及第二氧化物半导体膜包含In、M 及Zn(M为Al、Ga、Y或Sn)。在第二氧化物半导体膜的区域中，In 的原子个数少于第一氧化物半导体膜。第二栅电极包含氧化物半导体膜中的金属元素中的至少一个。
本发明的另一个方式是一种包括晶体管的半导体装置，该晶体管 包括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化 物半导体膜、与氧化物半导体膜电连接的源电极、与氧化物半导体膜 电连接的漏电极、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的 第二栅电极以及第二栅电极上的第三绝缘膜。第二栅电极通过设置在 第一绝缘膜及第二绝缘膜中的开口部与第一栅电极电连接。氧化物半 导体膜包括第一栅电极一侧的第一氧化物半导体膜及第一氧化物半导 体膜上的第二氧化物半导体膜。第一氧化物半导体膜及第二氧化物半 导体膜包含In、M(M为Al、Ga、Y或Sn)及Zn。在第二氧化物半导体膜的区域中，In的原子个数少于第一氧化物半导体膜，第二栅电极 包含氧化物半导体膜中的金属元素中的至少一个。
在上述方式中，优选的是，第一氧化物半导体膜包括满足In＞M(M 为Al、Ga、Y或Sn)的区域，且第二氧化物半导体膜包括满足In≤M (M为Al、Ga、Y或Sn)的区域。
在上述方式中，优选的是，第二栅电极包括第三氧化物半导体膜 以及第三氧化物半导体膜上的第四氧化物半导体膜，第三氧化物半导 体膜包括满足In≤M(M为Al、Ga、Y或Sn)的区域，第四氧化物半导 体膜包括满足In≥M(M为Al、Ga、Y或Sn)的区域。
另外，在上述方式中，优选的是，氧化物半导体膜具有结晶部， 该结晶部具有c轴取向性。
另外，在上述方式中，优选的是，第三绝缘膜包含氢和氮中的一 个或两个。
本发明的另一个方式是一种包括根据上述各方式中的任一个的半 导体装置及显示元件的显示装置。另外，本发明的另一个方式是一种 包括该显示装置及触摸传感器的显示模块。另外，本发明的另一个方 式是一种电子设备，包括：根据上述各方式中的任一个的半导体装置、 上述显示装置或上述显示模块；以及操作键或电池。
另外，本发明的另一个方式是一种半导体装置的制造方法，包括 如下步骤：形成第一栅电极；在第一栅电极上形成第一绝缘膜；在第 一绝缘膜上形成第一氧化物半导体膜；在第一氧化物半导体膜上形成 第二氧化物半导体膜；在第二氧化物半导体膜上形成源电极及漏电极； 在第二氧化物半导体膜、源电极及漏电极上形成第二绝缘膜；在第二 绝缘膜上形成被用作第二栅电极的第三氧化物半导体膜；以及在第三 氧化物半导体膜上形成包含氢的第三绝缘膜。在形成第一氧化物半导 体膜的步骤中，在包含第一氧气体的气氛下形成第一氧化物半导体膜， 第一氧气体被添加到第一绝缘膜中。在形成第二氧化物半导体膜的步 骤中，在包含第二氧气体的气氛下形成第二氧化物半导体膜。在形成 第三氧化物半导体膜的步骤中，在包含第三氧气体的气氛下形成第三 氧化物半导体膜，第三氧气体被添加到第二绝缘膜中。在形成第三绝 缘膜的步骤中或在形成第三绝缘膜的步骤之后，从第三绝缘膜将氢添 加到第三氧化物半导体膜。
在上述方式中，优选利用溅射法形成第一氧化物半导体膜、第二 氧化物半导体膜及第三氧化物半导体膜。
另外，本发明的另一个方式是一种半导体装置的制造方法，包括 如下步骤：形成第一栅电极；在第一栅电极上形成第一绝缘膜；在第 一绝缘膜上形成第一氧化物半导体膜；在第一氧化物半导体膜上形成 第二氧化物半导体膜；在第二氧化物半导体膜上形成源电极及漏电极； 在第二氧化物半导体膜、源电极及漏电极上形成第二绝缘膜；在第二 绝缘膜上形成被用作第二栅电极的第三氧化物半导体膜；在第三氧化 物半导体膜上形成被用作第二栅电极的第四氧化物半导体膜；以及在 第四氧化物半导体膜上形成包含氢的第三绝缘膜。在形成第一氧化物 半导体膜的步骤中，在包含第一氧气体的气氛下形成第一氧化物半导 体膜，第一氧气体被添加到第一绝缘膜中。在形成第二氧化物半导体 膜的步骤中，在包含第二氧气体的气氛下形成第二氧化物半导体膜。 在形成第三氧化物半导体膜的步骤中，在包含第三氧气体的气氛下形 成第三氧化物半导体膜，第三氧气体被添加到第二绝缘膜中。在形成 第四氧化物半导体膜的步骤中，在包含第四氧气体的气氛下形成第四 氧化物半导体膜。在形成第三绝缘膜的步骤中或在形成第三绝缘膜的 步骤之后，从第三绝缘膜将氢添加到第四氧化物半导体膜。
在上述方式中，优选利用溅射法形成第一氧化物半导体膜、第二 氧化物半导体膜、第三氧化物半导体膜及第四氧化物半导体膜。
另外，在上述方式中，第三氧气体的流量优选比第四氧气体多。
根据本发明的一个方式，在包括氧化物半导体膜的晶体管中可以 抑制电特性的变动且提高可靠性。尤其是，根据本发明的一个方式， 可以在包括包含多量的In的氧化物半导体膜的晶体管中抑制电特性的 变动且提高可靠性。另外，根据本发明的一个方式，可以提供一种可 靠性高的半导体装置。另外，根据本发明的一个方式，可以提供一种 新颖的半导体装置。另外，根据本发明的一个方式，可以提供一种新 颖的半导体装置的制造方法。另外，根据本发明的一个方式，可以提 供一种新颖的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。另外，本发明的 一个方式并不需要具有所有上述效果。另外，从说明书、附图、权利 要求书等的记载看来除这些效果外的效果是显然的，从而可以从说明 书、附图、权利要求书等的记载中抽出除这些效果外的效果。
附图说明
图1A至图1C是示出半导体装置的一个方式的俯视图及截面图；
图2A至图2C是示出半导体装置的一个方式的俯视图及截面图；
图3A至图3C是示出半导体装置的一个方式的俯视图及截面图；
图4A至图4C是示出半导体装置的一个方式的俯视图及截面图；
图5A至图5D是示出半导体装置的一个方式的截面图；
图6A和图6B是说明能带结构的图；
图7A至图7D是示出半导体装置的一个方式的截面图；
图8A至图8F是示出半导体装置的制造工序的一个例子的截面图；
图9A至图9F是示出半导体装置的制造工序的一个例子的截面图；
图10A至图10F是示出半导体装置的制造工序的一个例子的截面 图；
图11A至图11F是示出半导体装置的制造工序的一个例子的截面 图；
图12A和图12B是示出在氧化物半导体膜中移动的氧的模型图；
图13是说明TDS测量结果的图；
图14A和图14B是说明TDS测量结果的图；
图15A和图15B是说明TDS测量结果的图；
图16是说明氧化物导电膜的测量温度依赖性的图；
图17A至图17D是CAAC-OS的截面上的Cs校正高分辨率TEM图像 及CAAC-OS的截面示意图；
图18A至图18D是CAAC-OS的平面上的Cs校正高分辨率TEM图像；
图19A至图19C是说明通过XRD得到的CAAC-OS及单晶氧化物半 导体的结构分析的图；
图20A和图20B是示出CAAC-OS的电子衍射图案的图；
图21是示出电子照射所引起的In-Ga-Zn氧化物的结晶部的变化 的图；
图22是说明CAAC-OS的沉积方法的图；
图23A至图23C是说明InMZnO4的结晶的图；
图24A至图24F是说明CAAC-OS的沉积方法的图；
图25A至图25G是说明粒子附着到颗粒的位置的图；
图26A至图26G是说明粒子附着到颗粒的位置的图；
图27A和图27B是示出显示装置的一个方式的俯视图及示出像素 的一个方式的电路图；
图28是示出像素的一个方式的俯视图；
图29是示出像素的一个方式的截面图；
图30是示出像素的一个方式的截面图；
图31是示出像素的一个方式的俯视图；
图32是示出像素的一个方式的截面图；
图33是示出像素的一个方式的截面图；
图34是示出像素的一个方式的俯视图；
图35是示出像素的一个方式的截面图；
图36是示出像素的一个方式的截面图；
图37是示出像素的一个方式的俯视图；
图38是示出像素的一个方式的截面图；
图39是示出像素的一个方式的截面图；
图40是示出像素的一个方式的截面图；
图41是示出像素的一个方式的俯视图；
图42是示出像素的一个方式的截面图；
图43是示出像素的一个方式的俯视图；
图44是示出像素的一个方式的截面图；
图45是示出像素的一个方式的电路图；
图46A和图46B是说明显示装置的方框图及电路图；
图47A和图47B是说明显示装置的俯视图及截面图；
图48A和图48B是示出触摸面板的一个例子的透视图；
图49A和图49B是示出显示装置的一个例子的截面图；
图50是示出触摸传感器的一个例子的截面图；
图51A和图51B是示出触摸面板的一个例子的截面图；
图52A和图52B是触摸传感器的方框图及时序图；
图53是触摸传感器的电路图；
图54A和图54B是说明根据本发明的一个方式的显示装置的显示 的图；
图55A和图55B是说明根据本发明的一个方式的显示装置的显示 的图；
图56A至图56E是说明根据实施方式的显示装置上的显示方法的 例子的图；
图57A至图57E是说明根据实施方式的显示装置上的显示方法的 例子的图；
图58是说明显示模块的图；
图59A至图59G是说明电子设备的图；
图60A和图60B是显示装置的透视图；
图61是说明沉积装置的结构的图；
图62A和图62B是说明晶体管的Id-Vg特性的图；
图63是说明晶体管的Id-Vg特性的图；
图64A和图64B是说明晶体管的GBT测试结果以及晶体管的反复 GBT测试结果的图；
图65是说明晶体管的截面STEM图像的图；
图66A和图66B是说明用于计算的结构以及电流密度分布的计算 结果的图；
图67A和图67B是说明用于计算的结构以及晶体管的Id-Vg特性 的图；
图68A和图68B是说明晶体管的Id-Vg特性的计算结果的图；
图69A和图69B是说明晶体管的阈值电压的概率分布的图；
图70A和图70B是说明晶体管的阈值电压的概率分布的图；
图71A和图71B是说明晶体管的亚阈区域中的Id-Vg特性的不均 匀的计算结果的图；
图72A和图72B是说明用于计算的结构的图；
图73A和图73B是说明施加NBTS时的厚度方向上的电位分布的图；
图74A至图74C是说明晶体管的顶面及截面的图；
图75A至图75C是说明晶体管的顶面及截面的图；
图76A和图76B是说明晶体管的Id-Vg特性的图；
图77A和图77B是说明晶体管的Id-Vg特性的图；
图78A和图78B是说明晶体管的Id-Vg特性的图；
图79A和图79B是说明晶体管的Id-Vg特性的图；
图80A和图80B是说明晶体管的Id-Vd特性的图；
图81A至图81C是说明晶体管的Id-Vd特性的图；
图82A至图82C是说明晶体管的Id-Vd特性的图；
图83是说明晶体管的Id-Vg特性的图；
图84A和图84B是说明晶体管的最大场效应迁移率及晶体管的阈 值电压的图；
图85A和图85B是说明供应到晶体管的电位的分布的图；
图86是说明供应到晶体管的电位的示意图；
图87是说明供应到晶体管的电位的示意图；
图88A和图88B是说明供应到晶体管的电位的示意图；
图89是说明晶体管的阈值电压的概率分布的图；
图90是说明晶体管的阈值电压的概率分布的图；
图91是说明晶体管的Id-Vg特性的计算结果的图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。但是，本发明不 局限于以下说明，而所属技术领域的普通技术人员可以很容易地理解 一个事实就是，其方式及详细内容在不脱离本发明的宗旨及其范围的 情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为 仅局限在以下所示的实施方式所记载的内容中。
另外，为了便于理解，有时在附图等中示出的各结构的位置、大 小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的 发明不一定局限于附图等所公开的位置、大小、范围等。
此外，在本说明书等中，为了方便起见，附加了“第一”、“第二” 等序数词，而其有时并不表示工序顺序或叠层顺序。因此，例如可以 将“第一”适当地替换为“第二”或“第三”等来进行说明。此外， 本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有 时不一致。
在本说明书中，为了方便起见，使用“上”、“下”等表示配置的 词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关 系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书 中所说明的词句，根据情况可以适当地更换。
注意，在本说明书等中，当利用附图说明发明的结构时表示相同 的部分的符号在不同的附图中共同使用。
注意，在本说明书等中，“半导体装置”是指通过利用半导体特性 而能够工作的所有装置。晶体管等半导体元件、半导体电路、运算装 置或存储装置都是半导体装置的一个方式。摄像装置、显示装置、液 晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池 或有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
在本说明书等中，例如当导电性充分低时，有时即使表示为“半 导体”也具有“绝缘体”的特性。此外，“半导体”和“绝缘体”的边 境不太清楚，因此有时不能精确地区别。由此，有时可以将本说明书 等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明 书等所记载的“绝缘体”换称为“半导体”。另外，有时可以将本说明 书等所记载的“绝缘体”换称为“半绝缘体”。
在本说明书等中，例如当导电性充分高时，有时即使表示为“半 导体”也具有“导电体”的特性。此外，“半导体”和“导电体”的边 境不太清楚，因此有时不能精确地区别。由此，有时可以将本说明书 等所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明 书等所记载的“导电体”换称为“半导体”。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三 个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极 (源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流 过漏极区域、沟道区域以及源极区域。注意，在本说明书等中，沟道 区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向 变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明 书等中，“源极”和“漏极”可以互相调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体 管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠 的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏 区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一 定在所有的区域中都成为相同的值。也就是说，一个晶体管的沟道长 度有时不限于一个值。因此，在本说明书等中，沟道长度是形成沟道 的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如指半导体(或在晶体管导通时，在半导体中电流流 动的部分)与栅电极相互重叠的区域或形成有沟道的区域中的源极与 漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在 所有的区域中都成为相同的值。也就是说，一个晶体管的沟道宽度有 时不限于一个值。因此，在本说明书等中，沟道宽度是形成沟道的区 域中的任一个值、最大值、最小值或平均值。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件” 连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象 间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用 的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电 阻器、电感器、电容器、其他具有各种功能的元件等。
此外，电压大多指某个电位与基准电位(例如，源电位或接地电 位(GND))之间的电位差。由此，可以将电压改称为电位。
注意，在本说明书等中，氧氮化硅膜是指其组成中氧含量多于氮 含量的膜。氧氮化硅膜优选在55原子％以上且65原子％以下、1原子 ％以上且20原子％以下、25原子％以上且35原子％以下、0.1原子％ 以上且10原子％以下的浓度范围内分别包含氧、氮、硅和氢。氮氧化 硅膜是指其组成中氮含量多于氧含量的膜。氮氧化硅膜优选在55原子 ％以上且65原子％以下、1原子％以上且20原子％以下、25原子％以 上且35原子％以下、0.1原子％以上且10原子％以下的浓度范围内分 别包含氮、氧、硅和氢。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如， 有时可以将“导电层”更换为“导电膜”。此外，有时可以将“绝缘膜” 更换为“绝缘层”。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10° 以下的状态，因此也包括该角度为-5°以上且5°以下的状态。“大致平 行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂 直”是指两条直线形成的角度为80°以上且100°以下的状态，因此也包 括85°以上且95°以下的角度的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
实施方式1
在本实施方式中，参照图1A至图1C、图2A至图2C、图3A至图 3C、图4A至图4C、图5A至图5D、图6A和图6B、图7A至图7D、图 8A至图8F、图9A至图9F、图10A至图10F、图11A至图11F、图12A 和图12B、图13、图14A和图14B、图15A和图15B以及图16说明本 发明的一个方式的半导体装置以及半导体装置的制造方法。
〈1-1.半导体装置的结构例子1〉
图1A是作为本发明的一个方式的半导体装置的晶体管100的俯视 图。图1B相当于沿着图1A所示的点划线X1-X2的截面图，图1C相当 于沿着图1A所示的点划线Y1-Y2的截面图。注意，在图1A中，为了 方便起见，省略晶体管100的构成要素的一部分(用作栅极绝缘膜的 绝缘膜等)。此外，有时将点划线X1-X2方向称为沟道长度方向，将点 划线Y1-Y2方向称为沟道宽度方向。注意，有时在后面的晶体管的俯 视图中也与图1A同样地省略构成要素的一部分。
晶体管100包括衬底102上的被用作第一栅电极的导电膜104、衬 底102及导电膜104上的绝缘膜106；绝缘膜106上的绝缘膜107；绝 缘膜107上的氧化物半导体膜108；与氧化物半导体膜108电连接的被 用作源电极的导电膜112a；与氧化物半导体膜108电连接的被用作漏 电极的导电膜112b；氧化物半导体膜108及导电膜112a、112b上的绝 缘膜114、116；设置在绝缘膜116上并与导电膜112b电连接的氧化物 半导体膜120a；绝缘膜116上的氧化物半导体膜120b；以及绝缘膜116 及氧化物半导体膜120a、120b上的绝缘膜118。
在晶体管100中，绝缘膜106、107被用作晶体管100的第一栅极 绝缘膜，绝缘膜114、116被用作晶体管100的第二栅极绝缘膜，绝缘 膜118被用作晶体管100的保护绝缘膜。注意，在本说明书等中，有 时将绝缘膜106、107、绝缘膜114、116、以及绝缘膜118分别称为第 一绝缘膜、第二绝缘膜以及第三绝缘膜。在晶体管100中，氧化物半 导体膜120a被用作显示装置的像素电极，氧化物半导体膜120b被用 作晶体管100的第二栅电极。
氧化物半导体膜108包括氧化物半导体膜108b、氧化物半导体膜 108b上的氧化物半导体膜108c。氧化物半导体膜108b比氧化物半导 体膜108c靠近于被用作第一栅电极的导电膜104。另外，氧化物半导 体膜108b及氧化物半导体膜108c都包含In、M(M为Al、Ga、Y或Sn) 及Zn。
例如，氧化物半导体膜108b优选包括其In的原子数比大于M的 原子数比的区域。另外，氧化物半导体膜108c优选包括其In的原子 个数少于氧化物半导体膜108b的区域。
通过使氧化物半导体膜108b包括其In的原子数比大于M的原子 数比的区域，可以提高晶体管100的场效应迁移率(有时简单地称为 迁移率或μFE)。具体而言，晶体管100的场效应迁移率可以超过 10cm2/Vs，优选的是，晶体管100的场效应迁移率可以超过30cm2/Vs。
例如，通过将上述场效应迁移率高的晶体管用于生成栅极信号的 栅极驱动器(特别是，连接到栅极驱动器所包括的移位寄存器的输出 端子的多路分配器)，可以提供边框宽度窄的半导体装置或显示装置。
另一方面，当氧化物半导体膜108b包括其In的原子数比大于M 的原子数比的区域时，光照射时的晶体管100的电特性容易变动。然 而，在本发明的一个方式的半导体装置中，在氧化物半导体膜108b上 形成有氧化物半导体膜108c。另外，因为氧化物半导体膜108c包括其 In的原子数比小于氧化物半导体膜108b的区域，所以氧化物半导体膜108c的Eg比氧化物半导体膜108b大。因此，可以提高具有氧化物半 导体膜108b和氧化物半导体膜108c的叠层结构的氧化物半导体膜108 的对光负偏压应力测试的耐性。
另外，在氧化物半导体膜108中，尤其是混入氧化物半导体膜108b 的沟道区域的氢或水分等杂质对晶体管特性造成负面影响，所以会成 为问题。并且，在氧化物半导体膜108b的沟道区域中，氢或水分等杂 质越少越好。形成在氧化物半导体膜108b的沟道区域中的氧空位对晶 体管特性造成负面影响，所以会成为问题。例如，当在氧化物半导体 膜108b的沟道区域中形成有氧空位时，该氧空位与氢键合而成为载流 子供应源。当在氧化物半导体膜108b的沟道区域中形成有载流子供应 源时，会发生具有氧化物半导体膜108b的晶体管100的电特性的变动， 典型地发生阈值电压的漂移。因此，在氧化物半导体膜108b的沟道区 域中，氧空位越少越好。
于是，在本发明的一个方式中，与氧化物半导体膜108接触的绝 缘膜，具体而言，形成在氧化物半导体膜108下的绝缘膜107、以及形 成在氧化物半导体膜108上的绝缘膜114、116包含过剩氧。通过将氧 或过剩氧从绝缘膜107、以及绝缘膜114、116移动到氧化物半导体膜 108，可以减少氧化物半导体膜中的氧空位。因此，可以抑制晶体管100 的电特性的变动，尤其是光照射时的晶体管100的变动。
另外，在本发明的一个方式中，因为使绝缘膜107及绝缘膜114、 116包含过剩氧，所以使用不增加制造工序或制造工序的增加极少的制 造方法。因此，能够提高晶体管100的成品率。
具体而言，在形成氧化物半导体膜108b的工序中，通过利用溅射 法在包含氧气体的气氛下形成氧化物半导体膜108b，对其上形成有氧 化物半导体膜108b的绝缘膜107添加氧或过剩氧。
另外，在形成氧化物半导体膜120a、120b的工序中，通过利用溅 射法在包含氧气体的气氛下形成氧化物半导体膜120a、120b，对其上 形成有氧化物半导体膜120a、120b的绝缘膜116添加氧或过剩氧。注 意，当对绝缘膜116添加氧或过剩氧时，有时还对位于绝缘膜116的 下方的绝缘膜114及氧化物半导体膜108添加氧或过剩氧。
<1-2.热脱谱分析法(TDS：Thermal Desorption Spectroscopy) 中的从绝缘膜释放的氧量>
下面，说明从设置有在包含氧气体的气氛下形成的氧化物半导体 膜的绝缘膜释放的氧量的测量结果。
为了测量出从绝缘膜释放的氧量，制造以下示出的样品A1至样品 A20，对其TDS中的氧释放量进行评价。
[1-2-1.为决定改变靶材组成时的添加到绝缘膜的氧量的评价]
首先，说明样品A1至样品A5。注意，样品A1至样品A5是用来决 定改变靶材组成时的添加到绝缘膜的氧量的样品。
(样品A1)
作为样品A1，利用PECVD装置在玻璃衬底上形成厚度为400nm的 氧氮化硅膜，然后进行加热处理。氧氮化硅膜的形成条件为如下：衬 底温度为350℃；将流量为160sccm的硅烷气体和流量为4000sccm的 一氧化二氮气体导入腔室；压力为200Pa；以及对设置在PECVD装置内 的平行板电极之间供应1500W的RF功率。使用RTA装置，在氮气气氛 下以650℃进行加热处理6分钟。由于该加热处理，而沉积时包含于氧 氮化硅膜中的氧脱离。
作为样品A2至样品A5，利用PECVD装置在玻璃衬底上形成厚度为400nm的氧氮化硅膜，然后进行加热处理。在加热处理之后，利用溅射 装置在氧氮化硅膜上形成厚度为50nm的氧化物半导体膜。氧化物半导 体膜的形成条件为如下：衬底温度为170℃；将流量为100sccm的氧气 体导入腔室，即使用100％氧气体的气氛；压力为0.6Pa；对设置在溅 射装置内的靶材供应2500W的AC功率。注意，样品A2至样品A5的氧 化物半导体膜的靶材组成互不相同。将后面说明样品A2至样品A5的 氧化物半导体膜的靶材组成。另外，在形成氧化物半导体膜之后，去 除该氧化物半导体膜，使氧氮化硅膜的表面露出。氧化物半导体膜的 形成条件、氧氮化硅膜的形成条件以及加热处理的条件与上述样品A1 相同。
(样品A2)
样品A2的氧化物半导体膜的靶材组成为In:Ga:Zn＝1:1:1.2(原子 数比)。
(样品A3)
样品A3的氧化物半导体膜的靶材组成为In:Ga:Zn＝4:2:4.1(原子 数比)。
(样品A4)
样品A4的氧化物半导体膜的靶材组成为In:Ga:Zn＝3:1:2(原子数 比)。
(样品A5)
样品A5的氧化物半导体膜的靶材组成为In:Ga:Zn＝1:3:6(原子数 比)。
接着，对从制造的上述样品A1至样品A5的氧氮化硅膜释放的质 荷比(M/z)为32的气体，即，相当于氧(O2)的气体的释放量进行测 量。在气体的释放量的测量中，使用TDS装置。在TDS装置中，在膜 表面温度为50℃至600℃的范围内，测量出相当于氧的气体的释放量。
图13示出样品A1至样品A5的TDS测量结果。在图13中，纵轴 表示M/z＝32的气体的释放量，横轴表示样品名称等。
如图13的结果所示，样品A1的M/z＝32的气体的释放量为 1.82×1014/cm2。样品A2的M/z＝32的气体的释放量为1.22×1015/cm2。 样品A3的M/z＝32的气体的释放量为1.14×1015/cm2。样品A4的M/z＝32 的气体的释放量为1.18×1015/cm2。样品A5的M/z＝32的气体的释放量 为1.20×1015/cm2。
如此，可知通过利用溅射法在被形成氧化物半导体膜的绝缘膜(这 里，氧氮化硅膜)上形成氧化物半导体膜，可以对绝缘膜添加过剩氧。
注意，观察不到添加到绝缘膜的氧(从绝缘膜释放的氧)量因形 成氧化物半导体膜时的靶材组成不同而发生很大变化。
[1-2-2.改变沉积气体的流量时的添加到绝缘膜的氧量的评价]
接着，说明样品A6至样品A8。注意，样品A6至样品A8是用来决 定改变沉积气体的流量时的添加到绝缘膜的氧量的样品。
作为样品A6至样品A8，利用PECVD装置在玻璃衬底上形成厚度为 400nm的氧氮化硅膜，然后进行加热处理。在加热处理之后，利用溅射 装置在氧氮化硅膜上形成厚度为50nm的氧化物半导体膜。然后，去除 该氧化物半导体膜，使氧氮化硅膜的表面露出。氧氮化硅膜的形成条 件以及加热处理的条件与上述样品A1至样品A5相同。样品A6至样品 A8的氧化物半导体膜的形成条件互不相同。
(样品A6)
样品A6的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为90sccm的氩气体和流量为10sccm的氧气体导入腔室，即使 用10％氧气体的气氛；压力为0.6Pa；对设置在溅射装置内的靶材 (In:Ga:Zn＝4:2:4.1)供应2500W的AC功率。
(样品A7)
样品A7的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为50sccm的氩气体和流量为50sccm的氧气体导入腔室，即使 用50％氧气体的气氛；压力为0.6Pa；对设置在溅射装置内的靶材 (In:Ga:Zn＝4:2:4.1)供应2500W的AC功率。
(样品A8)
样品A8的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 2500W的AC功率。注意，样品A8是与样品A3相同的样品。
接着，对从制造的上述样品A6至样品A8的氧氮化硅膜释放的质 荷比(M/z)为32的气体，即，相当于氧(O2)的气体的释放量进行测 量。在气体的释放量的测量中，使用TDS分析装置。
图14A示出样品A6至样品A8的TDS测量结果。在图14A中，纵 轴表示M/z＝32的气体的释放量，横轴表示样品名称等。
如图14A的结果所示，样品A6的M/z＝32的气体的释放量为 1.19×1014/cm2。样品A7的M/z＝32的气体的释放量为5.02×1014/cm2。 样品A8的M/z＝32的气体的释放量为1.14×1015/cm2。
如此，可知在利用溅射法在被形成氧化物半导体膜的绝缘膜(这 里，氧氮化硅膜)上形成氧化物半导体膜时，在对绝缘膜添加过剩氧 的情况下，优选增大形成氧化物半导体膜时的氧气体流量。
[1-2-3.改变沉积功率时的添加到绝缘膜的氧量的评价]
接着，说明样品A9至样品A12。注意，样品A9至样品A12是用来 决定改变沉积功率时的添加到绝缘膜的氧量的样品。
作为样品A9至样品A12，利用PECVD装置在玻璃衬底上形成厚度 为400nm的氧氮化硅膜，然后进行加热处理。在加热处理之后，利用 溅射装置在氧氮化硅膜上形成厚度为50nm的氧化物半导体膜。然后， 去除该氧化物半导体膜，使氧氮化硅膜的表面露出。氧氮化硅膜的形 成条件以及加热处理的条件与上述样品A1至样品A8相同。样品A9至 样品A12的氧化物半导体膜的形成条件互不相同。
(样品A9)
样品A9的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 500W的AC功率。
(样品A10)
样品A10的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 1500W的AC功率。
(样品A11)
样品A11的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 2500W的AC功率。注意，样品A11是与样品A3、样品A8相同的样品。
(样品A12)
样品A12的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 4500W的AC功率。
接着，对从制造的上述样品A9至样品A12的氧氮化硅膜释放的质 荷比(M/z)为32的气体，即，相当于氧(O2)的气体的释放量进行测 量。在气体的释放量的测量中，使用TDS分析装置。
图14B示出样品A9至样品A12的TDS测量结果。在图14B中，纵 轴表示M/z＝32的气体的释放量，横轴表示样品名称等。
如图14B的结果所示，样品A9的M/z＝32的气体的释放量为 9.28×1014/cm2。样品A10的M/z＝32的气体的释放量为1.07×1015/cm2。 样品A11的M/z＝32的气体的释放量为1.14×1015/cm2。样品A12的 M/z＝32的气体的释放量为1.24×1015/cm2。
如此，可知在利用溅射法在被形成氧化物半导体膜的绝缘膜(这 里，氧氮化硅膜)上形成氧化物半导体膜时，在对绝缘膜添加过剩氧 的情况下，优选增高形成氧化物半导体膜时的沉积功率。
[1-2-4.改变沉积压力时的添加到绝缘膜的氧量的评价]
接着，说明样品A13至样品A15。注意，样品A13至样品A15是用 来确认决定沉积压力时的添加到绝缘膜的氧量的样品。
作为样品A13至样品A15，利用PECVD装置在玻璃衬底上形成厚度 为400nm的氧氮化硅膜，然后进行加热处理。在加热处理之后，利用 溅射装置在氧氮化硅膜上形成厚度为50nm的氧化物半导体膜。然后， 去除该氧化物半导体膜，使氧氮化硅膜的表面露出。氧氮化硅膜的形 成条件以及加热处理的条件与上述样品A1至样品A12相同。样品A13 至样品A15的氧化物半导体膜的形成条件互不相同。
(样品A13)
样品A13的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.3Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 2500W的AC功率。
(样品A14)
样品A14的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 2500W的AC功率。注意，样品A14是与样品A3、样品A8、样品A11 相同的样品。
(样品A15)
样品A15的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.8Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1)供应 2500W的AC功率。
接着，对从制造的上述样品A13至样品A15的氧氮化硅膜释放的 质荷比(M/z)为32的气体，即，相当于氧(O2)的气体的释放量进行 测量。在气体的释放量的测量中，使用TDS分析装置。
图15A示出样品A13至样品A15的TDS测量结果。在图15A中， 纵轴表示M/z＝32的气体的释放量，横轴表示样品名称等。
如图15A的结果所示，样品A13的M/z＝32的气体的释放量为 1.17×1015/cm2。样品A14的M/z＝32的气体的释放量为1.14×1015/cm2。 样品A15的M/z＝32的气体的释放量为1.15×1015/cm2。
如此，观察不到添加到绝缘膜的氧(从绝缘膜释放的氧)量因形 成氧化物半导体膜时的压力不同而发生很大变化。
[1-2-5.改变厚度时的添加到绝缘膜的氧量的评价]
接着，说明样品A16至样品A20。注意，样品A16至样品A20是用 来决定在改变厚度时的添加到绝缘膜的氧量的样品。
作为样品A16至样品A20，利用PECVD装置在玻璃衬底上形成厚度 为400nm的氧氮化硅膜，然后进行加热处理。在加热处理之后，利用 溅射装置在氧氮化硅膜上形成氧化物半导体膜。然后，去除该氧化物 半导体膜，使氧氮化硅膜的表面露出。氧氮化硅膜的形成条件以及加 热处理的条件与上述样品A1至样品A15相同。样品A16至样品A20的 氧化物半导体膜的厚度互不相同。
(样品A16)
样品A16的氧化物半导体膜的厚度为0nm。即，样品A16是不形成 氧化物半导体膜的样品。注意，样品A16是与样品A1相同的样品。
(样品A17)
样品A17的氧化物半导体膜的厚度为10nm。样品A17的氧化物半 导体膜的形成条件为如下：衬底温度为170℃；将流量为100sccm的氧 气体导入腔室，即使用100％氧气体的气氛；压力为0.6Pa；对设置在 溅射装置内的靶材(In:Ga:Zn＝4:2:4.1([原子数比]))供应2500W的 AC功率。
(样品A18)
样品A18的氧化物半导体膜的厚度为50nm。样品A18的氧化物半 导体膜的形成条件与样品A17相同。注意，样品A18是与样品A3、样 品A8、样品A11及样品A14相同的样品。
(样品A19)
样品A19的氧化物半导体膜的厚度为100nm。样品A19的氧化物半 导体膜的形成条件与样品A17相同。
(样品A20)
样品A20的氧化物半导体膜的厚度为300nm。样品A20的氧化物半 导体膜的形成条件与样品A17相同。
接着，对从制造的上述样品A16至A20的氧氮化硅膜释放的质荷 比(M/z)为32的气体，即，相当于氧(O2)的气体的释放量进行测量。 在气体的释放量的测量中，使用TDS分析装置。
图15B示出样品A16至A20的TDS测量结果。在图15B中，纵轴 表示M/z＝32的气体的释放量，横轴表示样品名称。
如图15B的结果所示，样品A16的M/z＝32的气体的释放量为 1.82×1014/cm2。样品A17的M/z＝32的气体的释放量为1.08×1015/cm2。 样品A18的M/z＝32的气体的释放量为1.14×1015/cm2。样品A19的 M/z＝32的气体的释放量为1.11×1015/cm2。样品A20的M/z＝32的气体 的释放量为1.17×1015/cm2。
如此，可知在利用溅射法在被形成氧化物半导体膜的绝缘膜(这 里，氧氮化硅膜)上以10nm以上的厚度形成氧化物半导体膜时，可以 对绝缘膜添加过剩氧。
<1-3.氧化物导电体>
接着，对氧化物导电体进行说明。在形成氧化物半导体膜120a、 120b的工序中，氧化物半导体膜120a、120b被用作抑制从绝缘膜114、 116的氧的释放的保护膜。氧化物半导体膜120a、120b在形成绝缘膜 118的工序之前被用作半导体且在形成绝缘膜118的工序之后被用作 导电体。因此，可以将氧化物半导体膜120a、120b称为氧化物导电体 (OC：OxideConductor)。
为了将氧化物半导体膜120a、120b用作导电体，在氧化物半导体 膜120a、120b中形成氧空位，从绝缘膜118对该氧空位添加氢，由此 在导带附近形成施主能级。其结果是，氧化物半导体膜120a、120b的 导电率变高，而氧化物半导体膜导电体化。可以将导电体化的氧化物 半导体膜120a、120b称为氧化物导电体。一般而言，由于氧化物半导 体的能隙大，因此对可见光具有透光性。另一方面，氧化物导电体是 在导带附近具有施主能级的氧化物半导体。因此，起因于该施主能级 的吸收的影响小，而对可见光具有与氧化物半导体大致相同的透光性。
在此，使用图16说明使用氧化物导电体形成的膜(以下，称为氧 化物导电膜)的电阻率的温度依赖性。
在此，制造包括氧化物导电膜的样品B1至样品B4。作为样品B1 至样品B3，使用溅射法在玻璃衬底上形成厚度为100nm的氧化物半导 体膜。接着，利用PECVD法在氧化物半导体膜上形成厚度为100nm的 包含氢的氮化硅膜。样品B1至样品B3的氧化物半导体膜的靶材组成 及氧化物半导体膜的形成条件互不相同。另外，作为样品B4，使用溅 射法在玻璃衬底上形成厚度为100nm的氧化物导电膜。
图16示出各样品的薄层电阻的测量结果。利用四端子的范德堡法 (van-der-Pauw法)测定薄层电阻。在图16中，纵轴表示薄层电阻， 横轴表示测量温度。以下，示出各样品的制造方法。
(样品B1)
样品B1的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝4:2:4.1[原子数 比])供应2500W的AC功率。在图16中，将样品B1的氧化物半导体 膜的组成表示为IGZO(423)。注意，括弧内的数值不是靶材组成，而 是所形成的膜中的组成，这同样适用于IGZO(312)、IGZO(136)。
(样品B2)
样品B2的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.6Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝3:1:2[原子数比]) 供应2500W的AC功率。另外，在图16中，将样品B2的氧化物半导体 膜表示为IGZO(312)。
(样品B3)
样品B3的氧化物半导体膜的形成条件为如下：衬底温度为170℃； 将流量为100sccm的氧气体导入腔室，即使用100％氧气体的气氛；压 力为0.8Pa；对设置在溅射装置内的靶材(In:Ga:Zn＝1:3:6)供应2500W 的AC功率。另外，在图16中，将样品B3的氧化物半导体膜表示为IGZO (136)。
(样品B4)
样品B4的氧化物导电膜的形成条件为如下：衬底温度为室温；将 流量为72sccm的氩气体和流量为5sccm的氧气体导入腔室中；压力为 0.15Pa；对设置在溅射装置内的靶材(包含铟、锡和硅的氧化物靶材， In2O3:SnO2:SiO2＝85:10:5[重量％])供应3200W的DC功率。在图16中， 以NITO为样品B4的氧化物导电膜。
根据图16所示的结果可知，样品B1及样品B2的氧化物半导体膜 的薄层电阻比样品B4高，为1.0×102Ω/□以上且1.0×103Ω/□以下。 并且，基于测量温度的薄层电阻的变化也极小。就是说，用于样品B1 及样品B2的氧化物导电体是简并半导体，可以推测其导带底能级与费 米能级一致或大致一致。另一方面，样品B3的氧化物半导体膜的薄层 电阻很高，超过测量上限(1.0×106Ω/□以上)，因此难以进行薄层电 阻的测量。
如上所述，在本发明的一个方式的半导体装置中，在形成氧化物 半导体膜的工序中，对被形成氧化物半导体膜的表面添加氧。作为被 用作沟道区域的第一氧化物半导体膜和被用作第二栅电极的第二氧化 物半导体膜使用包含同一金属元素的氧化物半导体膜，在第二氧化物 半导体膜上形成包含氢的绝缘膜，由此第二氧化物半导体膜成为氧化 物导电膜。通过采用这种结构，可以实现一种电特性的变动得到抑制 且可靠性高的半导体装置。
<1-4.半导体装置的构成要素<
以下，对本实施方式的半导体装置所包括的构成要素进行详细的 说明。
[衬底]
虽然对衬底102的材料等没有特别的限制，但是至少需要能够承 受后续的加热处理的耐热性。例如，作为衬底102，可以使用玻璃衬底、 陶瓷衬底、石英衬底、蓝宝石衬底等。另外，还可以使用以硅或碳化 硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化 合物半导体衬底、SOI(Silicon On Insulator：绝缘体上硅)衬底等。 并且，也可以将设置有半导体元件的上述任何衬底用作衬底102。当作 为衬底102使用玻璃衬底时，可以使用具有如下任何尺寸的玻璃衬底： 第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代 (2200mm×2400mm)、第九代(2400mm×2800mm)、第十代(2950mm×3400mm)等。由此，可以制造大型显示装置。
作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成 晶体管100。或者，也可以在衬底102与晶体管100之间设置剥离层。 剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部 分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此 时，也可以将晶体管100转置到耐热性低的衬底或柔性衬底上。
[被用作第一栅电极、源电极及漏电极的导电膜]
被用作栅电极的导电膜104、被用作源电极的导电膜112a及被用 作漏电极的导电膜112b可以使用选自铬(Cr)、铜(Cu)、铝(Al)、 金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、 锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素、以上述任何金 属元素为成分的合金或者组合上述任何金属元素的合金等形成。
此外，导电膜104、112a、112b可以具有单层结构或者两层以上 的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层 叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜 上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结 构以及依次层叠钛膜、铝膜和钛膜的三层结构等。另外，还可以使用 组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种而形成的 合金膜或氮化膜。
导电膜104、112a、112b也可以使用铟锡氧化物、包含氧化钨的 铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含 氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透 光导电材料。
另外，作为导电膜104、112a、112b，也可以应用Cu-X合金膜(X 为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以 以湿蚀刻工序进行加工，从而可以抑制制造成本。
[被用作第一栅极绝缘膜的绝缘膜]
作为被用作晶体管100的栅极绝缘膜的绝缘膜106、107，可以使 用通过等离子体增强化学气相沉积(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、溅射法等形成的包括氧化硅膜、氧氮化硅膜、 氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、 氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中 的一种以上的绝缘层。注意，也可以使用上述材料的单层或三层以上 的绝缘膜，而不采用绝缘膜106、107的叠层结构。
绝缘膜106具有抑制氧透过的阻挡膜的功能。例如，当对绝缘膜 107、114、116和/或氧化物半导体膜108供应过剩氧时，绝缘膜106 能够抑制氧透过。
接触于被用作晶体管100的沟道区域的氧化物半导体膜108的绝 缘膜107优选为氧化物绝缘膜，并且该绝缘膜107优选包括氧含量超 过化学计量组成的区域(氧过剩区域)。换言之，绝缘膜107是能够释 放氧的绝缘膜。此外，为了在绝缘膜107中设置氧过剩区域，例如在 氧气氛下形成绝缘膜107即可。或者，也可以对沉积后的绝缘膜107 添加氧。后面，将说明对沉积后的绝缘膜107添加氧的方法。
此外，当绝缘膜107使用氧化铪时发挥如下效果。氧化铪的相对 介电常数比氧化硅或氧氮化硅高。因此，通过使用氧化铪，与使用氧 化硅的情况相比，可以使绝缘膜107的厚度变大，由此，可以减少隧 道电流引起的泄漏电流。即，可以实现关态电流(off-statecurrent) 小的晶体管。再者，与具有非晶结构的氧化铪相比，具有结晶结构的 氧化铪具有高相对介电常数。因此，为了形成关态电流小的晶体管， 优选使用具有结晶结构的氧化铪。作为结晶结构的例子，可以举出单 斜晶系或立方晶系等。注意，本发明的一个方式不局限于此。
注意，在本实施方式中，作为绝缘膜106形成氮化硅膜，作为绝 缘膜107形成氧化硅膜。与氧化硅膜相比，氮化硅膜的相对介电常数 较高且为了得到与氧化硅膜相等的静电容量所需要的厚度较大。因此， 通过使晶体管150的栅极绝缘膜包括氮化硅膜，可以增加绝缘膜的物 理厚度。因此，可以通过抑制晶体管100的绝缘耐压的下降并提高绝 缘耐压来抑制晶体管100的静电破坏。
[氧化物半导体膜]
作为氧化物半导体膜108可以使用上述材料。
当氧化物半导体膜108b为In-M-Zn氧化物时，用来形成In-M-Zn 氧化物的溅射靶材的金属元素的原子数比优选满足In＞M。作为这种溅 射靶材的金属元素的原子数比，可以举出In:M:Zn＝2:1:3、 In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1等。
另外，当氧化物半导体膜108c为In-M-Zn氧化物时，用来形成 In-M-Zn氧化物的溅射靶材的金属元素的原子数比优选满足In≤M。作 为这种溅射靶材的金属元素的原子数比，可以举出In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6 等。
另外，当氧化物半导体膜108b及氧化物半导体膜108c为In-M-Zn 氧化物时，作为溅射靶材优选使用包含多晶的In-M-Zn氧化物的靶材。 通过使用包含多晶的In-M-Zn氧化物的靶材，容易形成具有结晶性的 氧化物半导体膜108b及氧化物半导体膜108c。注意，所形成的氧化物 半导体膜108b及氧化物半导体膜108c的原子数比在上述溅射靶材的 金属元素的原子数比的±40％的范围内。例如，在作为氧化物半导体膜 108b的溅射靶材使用In:Ga:Zn＝4:2:4.1的原子数比时，有时所形成的 氧化物半导体膜108b的原子数比为In:Ga:Zn＝4:2:3附近。
氧化物半导体膜108的能隙为2eV以上，优选为2.5eV以上，更 优选为3eV以上。如此，通过使用能隙较宽的氧化物半导体，可以降 低晶体管100的关态电流。尤其是，作为氧化物半导体膜108b使用能 隙为2eV以上，优选为2eV以上且3.0eV以下的氧化物半导体膜，作 为氧化物半导体膜108c使用能隙为2.5eV以上且3.5eV以下的氧化物 半导体膜。此外，优选氧化物半导体膜108c的能隙大于氧化物半导体 膜108b的能隙。
此外，氧化物半导体膜108b及氧化物半导体膜108c的厚度分别 为3nm以上且200nm以下，优选分别为3nm以上且100nm以下，更优 选分别为3nm以上且50nm以下。
此外，作为氧化物半导体膜108c使用载流子密度较低的氧化物半 导体膜。例如，第二氧化物半导体膜108c的载流子密度为1×1017/cm3以下，优选为1×1015/cm3以下，更优选为1×1013/cm3以下，进一步优选 为1×1011/cm3以下。
本发明不局限于上述组成及材料，可以根据所需的晶体管的半导 体特性及电特性(场效应迁移率、阈值电压等)来使用具有适当的组 成的材料。另外，优选适当地设定氧化物半导体膜108b及氧化物半导 体膜108c的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子 数比、原子间距离、密度等，以得到所需的晶体管的半导体特性。
通过作为氧化物半导体膜108b及氧化物半导体膜108c分别使用 杂质浓度低且缺陷态密度低的氧化物半导体膜，可以制造具有更优良 的电特性的晶体管，所以是优选的。这里，将杂质浓度低且缺陷态密 度低(氧空位少)的状态称为“高纯度本征”或“实质上高纯度本征”。 因为高纯度本征或实质上高纯度本征的氧化物半导体膜的载流子发生 源较少，所以可以降低载流子密度。因此，在该氧化物半导体膜中形 成有沟道区域的晶体管很少具有负阈值电压的电特性(也称为常开启 特性)。因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较 低的缺陷态密度，所以有可能具有较低的陷阱态密度。高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著小，即便是沟道 宽度W为1×106μm、沟道长度L为10μm的元件，当源电极与漏电极间 的电压(漏电压)在1V至10V的范围时，关态电流也可以为半导体参 数分析仪的测定极限以下，即1×10-13A以下。
因此，在上述高纯度本征或实质上高纯度本征的氧化物半导体膜 中形成有沟道区域的晶体管可以是电特性变动小且可靠性高的晶体管。 此外，被氧化物半导体膜的陷阱能级俘获的电荷到消失需要较长的时 间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物 半导体膜中形成有沟道区域的晶体管的电特性不稳定。作为杂质有氢、氮、碱金属或碱土金属等。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应生成 水，与此同时在发生氧脱离的晶格(或氧脱离的部分)中形成氧空位。 当氢进入该氧空位时，有时生成作为载流子的电子。另外，有时由于 氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因 此，使用包含氢的氧化物半导体膜的晶体管容易具有常开启特性。由 此，优选尽可能减少氧化物半导体膜108中的氢。具体而言，在氧化 物半导体膜108中，利用SIMS(二次离子质谱分析法：Secondary Ion Mass Spectrometry)测得的氢浓度为2×1020atoms/cm3以下，优选为 5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，更优选为 5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，更优选为 5×1017atoms/cm3以下，更优选为1×1016atoms/cm3以下。
另外，氧化物半导体膜108b优选包括氢浓度小于氧化物半导体膜 108c的区域。通过使氧化物半导体膜108b包括氢浓度小于氧化物半导 体膜108c的区域，可以提供可靠性高的半导体装置。
此外，当氧化物半导体膜108b包含第14族元素之一的硅或碳时， 在氧化物半导体膜108b中氧空位增加而导致氧化物半导体膜108b的n 型化。因此，氧化物半导体膜108b中的硅或碳的浓度(利用SIMS分 析测得的浓度)以及与氧化物半导体膜108b之间的界面附近的硅或碳 的浓度(利用SIMS分析测得的浓度)为2×1018atoms/cm3以下，优选为 2×1017atoms/cm3以下。
另外，在氧化物半导体膜108b中，利用SIMS分析测得的碱金属 或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以 下。当碱金属及碱土金属与氧化物半导体键合时有时生成载流子而使 晶体管的关态电流增大。由此，优选降低氧化物半导体膜108b的碱金 属或碱土金属的浓度。
当在氧化物半导体膜108b中含有氮时，生成作为载流子的电子， 载流子密度增加而氧化物半导体膜108b容易n型化。其结果是，使用 含有氮的氧化物半导体膜的晶体管容易具有常开启特性。因此，优选 尽可能地减少氧化物半导体膜中的氮，例如，利用SIMS分析测得的氮 浓度优选为5×1018atoms/cm3以下。
例如，氧化物半导体膜108b及氧化物半导体膜108c可以分别具 有非单晶结构。非单晶结构例如包括下述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多 晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态 密度最高，而CAAC-OS的缺陷态密度最低。
[用作第二栅极绝缘膜的绝缘膜]
绝缘膜114、116被用作晶体管100的第二栅极绝缘膜。另外，绝 缘膜114、116具有对氧化物半导体膜108供应氧的功能。即，绝缘膜 114、116包含氧。另外，绝缘膜114是能够使氧透过的绝缘膜。注意， 绝缘膜114还被用作在后面形成绝缘膜116时缓解对氧化物半导体膜 108造成的损伤的膜。
作为绝缘膜114，可以使用厚度为5nm以上且150nm以下，优选为 5nm以上且50nm以下的氧化硅膜、氧氮化硅膜等。
此外，优选使绝缘膜114中的缺陷量较少，典型的是，通过电子 自旋共振(ESR：Electron Spin Resonance)测得的起因于硅悬空键 且在g＝2.001处出现的信号的自旋密度优选为3×1017spins/cm3以下。 这是因为，若绝缘膜114的缺陷密度高，氧则与该缺陷键合，而使绝 缘膜114中的氧的透过量减少。
在绝缘膜114中，有时从外部进入绝缘膜114的氧不是全部移动 到绝缘膜114的外部，而是其一部分残留在绝缘膜114内部。另外， 有时在氧进入绝缘膜114的同时，绝缘膜114所含有的氧移动到绝缘 膜114的外部，由此在绝缘膜114中发生氧的移动。在形成能够使氧 透过的氧化物绝缘膜作为绝缘膜114时，可以使从设置在绝缘膜114 上的绝缘膜116脱离的氧经过绝缘膜114而移动到氧化物半导体膜108 中。
此外，绝缘膜114可以使用起因于氮氧化物的态密度低的氧化物 绝缘膜形成。注意，该起因于氮氧化物的态密度有时会形成在氧化物 半导体膜的价带顶的能量(EV_OS)与氧化物半导体膜的导带底的能量 (EC_OS)之间。作为上述氧化物绝缘膜，可以使用氮氧化物的释放量少 的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜等。
此外，在热脱附谱分析法中，氮氧化物的释放量少的氧氮化硅膜 是氨释放量比氮氧化物的释放量多的膜，典型的是氨的释放量为 1×1018/cm3以上且5×1019/cm3以下。注意，该氨释放量是在进行膜表面 温度为50℃以上且650℃以下，优选为50℃以上且550℃以下的加热 处理时的释放量。
氮氧化物(NOx，x大于0且为2以下，优选为1以上且2以下)， 典型的是NO2或NO在绝缘膜114等中形成能级。该能级位于氧化物半 导体膜108的能隙中。由此，当氮氧化物扩散到绝缘膜114与氧化物 半导体膜108之间的界面时，有时该能级在绝缘膜114一侧俘获电子。 其结果，被俘获的电子留在绝缘膜114与氧化物半导体膜108之间的 界面附近，由此使晶体管的阈值电压向正方向漂移。
另外，当进行加热处理时，氮氧化物与氨及氧起反应。当进行加 热处理时，绝缘膜114所包含的氮氧化物与绝缘膜116所包含的氨起 反应，由此绝缘膜114所包含的氮氧化物减少。因此，在绝缘膜114 与氧化物半导体膜108之间的界面不容易俘获电子。
通过作为绝缘膜114使用上述氧化物绝缘膜，可以降低晶体管的 阈值电压的漂移，从而可以降低晶体管的电特性的变动。
通过晶体管的制造工序中的加热处理，典型的是300℃以上且低于 350℃的加热处理，在绝缘膜114的100K以下的ESR谱中，观察到g 值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003 以下的第二信号以及g值为1.964以上且1.966以下的第三信号。在X 带的ESR测定中，第一信号与第二信号之间的分割宽度(split width) 及第二信号与第三信号之间的分割宽度为5mT左右。另外，g值为2.037 以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二 信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总 和低于1×1018spins/cm3，典型为1×1017spins/cm3以上且低于 1×1018spins/cm3。
在100K以下的ESR谱中，g值为2.037以上且2.039以下的第一 信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964 以上且1.966以下的第三信号相当于起因于氮氧化物(NOx，x大于0 且为2以下，优选为1以上且2以下)的信号。作为氮氧化物的典型 例子，有一氧化氮、二氧化氮等。即，g值为2.037以上且2.039以下 的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为 1.964以上且1.966以下的第三信号的自旋密度的总数越少，氧化物绝 缘膜中的氮氧化物含量越少。
另外，上述氧化物绝缘膜的利用SIMS测得的氮浓度为 6×1020atoms/cm3以下。
通过在衬底温度为220℃以上且350℃以下的情况下利用使用硅烷 及一氧化二氮的PECVD法形成上述氧化物绝缘膜，可以形成致密且硬 度高的膜。
绝缘膜116使用其氧含量超过化学计量组成的氧化物绝缘膜形成。 通过加热，氧的一部分从氧含量超过化学计量组成的氧化物绝缘膜中 脱离。在TDS分析中，其氧含量超过化学计量组成的氧化物绝缘膜的 换算为氧原子的氧释放量为1.0×1019atoms/cm3以上，优选为 3.0×1020atoms/cm3以上。注意，在上述TDS中，膜的表面温度优选为 100℃以上且700℃以下，或者100℃以上且500℃以下。
作为绝缘膜116可以使用厚度为30nm以上且500nm以下，优选为 50nm以上且400nm以下的氧化硅膜、氧氮化硅膜等。
此外，优选使绝缘膜116中的缺陷量较少，典型的是，通过ESR 测得的起因于硅悬空键且在g＝2.001处出现的信号的自旋密度低于 1.5×1018spins/cm3，更优选为1×1018spins/cm3以下。由于绝缘膜116 与绝缘膜114相比离氧化物半导体膜108更远，所以绝缘膜116的缺 陷密度也可以高于绝缘膜114。
另外，因为绝缘膜114、116可以使用相同种类材料形成，所以有 时无法明确地观察到绝缘膜114与绝缘膜116之间的边界。因此，在 本实施方式中，以虚线图示出绝缘膜114与绝缘膜116之间的边界。 注意，在本实施方式中，虽然说明绝缘膜114与绝缘膜116的两层结 构，但是本发明不局限于此，例如，也可以采用绝缘膜114的单层结 构。
[被用作像素电极的氧化物半导体膜及被用作第二栅电极的氧化 物半导体膜]
可以使用与上述氧化物半导体膜108相同的材料及相同的制造方 法制造被用作像素电极的氧化物半导体膜120a及被用作第二栅电极的 氧化物半导体膜120b。
或者，被用作像素电极的氧化物半导体膜120a及被用作第二栅电 极的氧化物半导体膜120b包含上述氧化物半导体膜108所包含的金属 元素中的至少一个。例如，可以将In氧化物、In-Sn氧化物、In-Zn 氧化物、In-Ga氧化物、Zn氧化物、Al-Zn氧化物、In-Ga-Zn氧化物 等用于氧化物半导体膜120a、120b。尤其是，优选将In-Sn氧化物或 In-Ga-Zn氧化物用于氧化物半导体膜120a、120b。
具体而言，可以将铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、 铟锌氧化物、铟锡硅氧化物(ITSO)等具有透光性的导电材料用于氧 化物半导体膜120a、120b。
就是说，被用作像素电极的氧化物半导体膜120a及被用作第二栅 电极的氧化物半导体膜120b至少包含氧化物半导体膜108(氧化物半 导体膜108b及氧化物半导体膜108c)所包含的金属元素中的至少一个。 例如，通过使被用作第二栅电极的氧化物半导体膜120b和氧化物半导 体膜108(氧化物半导体膜108b及氧化物半导体膜108c)包含同一金属元素，可以抑制制造成本。
当被用作像素电极的氧化物半导体膜120a及被用作第二栅电极的 氧化物半导体膜120b是In-M-Zn氧化物时，用来形成In-M-Zn氧化物 的溅射靶材的金属元素的原子数比优选满足In≥M。作为这样的溅射靶 材的金属元素的原子数比，可以举出In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、 In:M:Zn＝4:2:4.1等。
作为被用作像素电极的氧化物半导体膜120a及被用作第二栅电极 的氧化物半导体膜120b可以采用单层结构或两层以上的叠层结构。注 意，在氧化物半导体膜120a、120b具有叠层结构时，溅射靶材的组成 不局限于上述组成。后面，将说明氧化物半导体膜120a、120b具有叠 层结构的情况。
[被用作晶体管的保护绝缘膜的绝缘膜]
绝缘膜118被用作晶体管100的保护绝缘膜。
绝缘膜118包含氢和氮中的一个或两个。或者，绝缘膜118包含 氮及硅。绝缘膜118具有阻挡氧、氢、水、碱金属、碱土金属等的功 能。通过设置绝缘膜118，能够防止氧从氧化物半导体膜108扩散到外 部并能够防止绝缘膜114、116所包含的氧扩散到外部，还能够抑制氢、 水等从外部侵入氧化物半导体膜108中。
绝缘膜118具有对被用作像素电极的氧化物半导体膜120a及被用 作第二栅电极的氧化物半导体膜120b供应氢和氮中的一个或两个的功 能。尤其是，绝缘膜118优选包含氢并具有将该氢供应到氧化物半导 体膜120a、120b的功能。当从绝缘膜118对氧化物半导体膜120a、120b 供应氢时，氧化物半导体膜120a、120b被用作导电体。
作为绝缘膜118，例如可以使用氮化物绝缘膜。作为该氮化物绝缘 膜，有氮化硅、氮氧化硅、氮化铝、氮氧化铝等。
虽然上述所记载的导电膜、绝缘膜及氧化物半导体膜等各种膜可 以利用溅射法或PECVD法形成，但是也可以利用其它方法如热CVD (Chemical Vapor Deposition：化学气相沉积)法。作为热CVD法的 例子，可以举出MOCVD(Metal Organic Chemical VaporDeposition： 有机金属化学气相沉积)法或ALD(Atomic Layer Deposition：原子 层沉积)法。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生因 等离子体损伤引起的缺陷的优点。
可以以如下方法进行利用热CVD法的沉积：将源气体及氧化剂同 时供应到腔室内，由此将腔室内的压力设定为大气压或减压，并且使 其在衬底附近或在衬底上产生反应。
另外，也可以以如下方法进行利用ALD法的沉积：将腔室内的压 力设定为大气压或减压，将用于反应的源气体依次引入腔室，然后按 该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀) 来将两种以上的源气体依次供应到腔室内。例如，为了防止多种源气 体混合，在引入第一源气体的同时或之后引入惰性气体(氩或氮等) 等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体 时，惰性气体被用作载流子气体，此外，可以在引入第二源气体的同 时引入惰性气体。另外，也可以不引入惰性气体而通过真空抽气将第 一源气体排出，然后引入第二源气体。第一源气体附着于衬底表面上， 以形成第一层；然后第二源气体被引入以与该第一层起反应；其结果， 第二层层叠于第一层上，从而形成薄膜。通过按该顺序反复多次地引 入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。 由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因 此，ALD法可以精确地调节厚度而适用于制造微型FET。
通过MOCVD法或ALD法等热CVD法可以形成上述实施方式所记载 的导电膜、绝缘膜、氧化物半导体膜、金属氧化膜等各种膜，例如， 当形成In-Ga-Zn-O膜时，使用三甲基铟、三甲基镓及二甲基锌。三甲 基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。另外， 二甲基锌的化学式为Zn(CH3)2。另外，不局限于上述组合，也可以使 用三乙基镓(化学式为Ga(C2H5)3)代替三甲基镓，并使用二乙基锌 (化学式为Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的沉积装置形成氧化铪膜时，使用如下 两种气体：用作氧化剂的臭氧(O3)；以及通过使包含溶剂和铪前体化 合物的液体(铪醇盐、四二甲基酰胺铪(TDMAH)等铪酰胺)气化而得 到的源气体。此外，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。另外， 作为其它材料液有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD法的沉积装置形成氧化铝膜时，使用如下 两种气体：用作氧化剂的H2O；以及通过使包含溶剂和铝前体化合物的 液体(三甲基铝(TMA)等)气化而得到的源气体。此外，三甲基铝的 化学式为Al(CH3)3。另外，作为其它材料液有三(二甲基酰胺)铝、 三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的沉积装置形成氧化硅膜时，使六氯乙 硅烷附着于被成膜面上，去除附着物所包含的氯，供应氧化性气体(O2、 一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD法的沉积装置形成钨膜时，依次反复引入 WF6气体和B2H6气体形成初始钨膜，然后使用WF6气体和H2气体形成钨 膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD法的沉积装置形成氧化物半导体膜如 In-Ga-ZnO膜时，依次反复引入In(CH3)3气体和O3气体形成In-O层， 使用Ga(CH3)3气体和O3气体形成GaO层，然后使用Zn(CH3)2气体 和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外， 也可以混合这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、 Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而 得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外， 也可以使用In(C2H5)3气体代替In(CH3)3气体。另外，也可以使用 Ga(C2H5)3气体代替Ga(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
<1-5.半导体装置的结构例子2>
接着，使用图2A至图2C说明与图1A至图1C所示的晶体管100 不同的结构例子。
图2A是作为本发明的一个方式的半导体装置的晶体管150的俯视 图。图2B相当于沿着图2A所示的点划线X1-X2的截面图，图2C相当 于沿着图2A所示的点划线Y1-Y2的截面图。
晶体管150与上述晶体管100的不同之处在于：在沟道宽度方向 上形成有开口部152b、152c。晶体管150的其他的结构与晶体管100 相同，并发挥相同的效果。以下，说明与晶体管100不同的结构。
如图2C所示，被用作第二栅电极的氧化物半导体膜120b在形成 于绝缘膜106、107及绝缘膜114、116中的开口部152b、152c中与被 用作第一栅电极的导电膜104连接。因此，导电膜104和氧化物半导 体膜120b被供应相同的电位。
另外，在本实施方式中例示出形成开口部152b、152c使导电膜104 与氧化物半导体膜120b连接的结构，但是本发明的一个方式不局限于 此。例如，也可以采用仅形成开口部152b和开口部152c中的任一个 而使导电膜104与氧化物半导体膜120b连接的结构。当采用如图1A 至图1C所示的晶体管100的不使导电膜104与氧化物半导体膜120b 连接的结构时，可以对导电膜104与氧化物半导体膜120b分别供应不 同的电位。
如图2B所示，氧化物半导体膜108位于与被用作第一栅电极的导 电膜104及被用作第二栅电极的氧化物半导体膜120b相对的位置，夹 在两个被用作栅电极的膜之间。被用作第二栅电极的氧化物半导体膜120b的沟道长度方向上的长度及沟道宽度方向上的长度都大于氧化物 半导体膜108的沟道长度方向上的长度及沟道宽度方向上的长度。氧 化物半导体膜120b隔着绝缘膜114、116覆盖整个氧化物半导体膜108。 此外，由于被用作第二栅电极的氧化物半导体膜120b与被用作第一栅 电极的导电膜104在形成于绝缘膜106、107及绝缘膜114、116中的 开口部152b、152c中连接，所以氧化物半导体膜108的沟道宽度方向上的侧面隔着绝缘膜114、116与被用作第二栅电极的氧化物半导体膜 120b相对。
换言之，在晶体管150的沟道宽度方向上，被用作第一栅电极的 导电膜104和被用作第二栅电极的氧化物半导体膜120b在形成于被用 作第一栅极绝缘膜的绝缘膜106、107及被用作第二栅极绝缘膜的绝缘 膜114、116中的开口部中连接，同时导电膜104及氧化物半导体膜120b 隔着被用作第一栅极绝缘膜的绝缘膜106、107及被用作第二栅极绝缘 膜的绝缘膜114、116围绕氧化物半导体膜108。
通过采用上述结构，利用被用作第一栅电极的导电膜104及被用 作第二栅电极的氧化物半导体膜120b的电场电围绕晶体管150所包括 的氧化物半导体膜108。可以将如晶体管150那样的利用第一栅电极及 第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜的晶体管 的装置结构称为Surrounded channel(S-channel：围绕沟道)结构。
因为晶体管150具有S-channel结构，所以可以使用被用作第一 栅电极的导电膜104对氧化物半导体膜108有效地施加用来引起沟道 的电场，由此，晶体管150的电流驱动能力得到提高，从而可以得到 较大的通态电流(on-state current)特性。此外，由于可以增加通 态电流，所以可以使晶体管150微型化。另外，由于晶体管150具有 被用作第一栅电极的导电膜104及被用作第二栅电极的氧化物半导体 膜120b围绕的结构，所以可以提高晶体管150的机械强度。
<1-5-1.S-channel结构的效果>
以下，说明通过作为包括氧化物半导体的晶体管(以下，OS-FET) 及包括低温多晶硅的晶体管(以下，LTPS(Low Temperature Poly-Silicon)-FET)采用S-channel结构可以得到的效果。
<1-5-2.电流驱动能力(场效应迁移率)的提高>
首先，对采用S-channel结构时的氧化物半导体膜(OS)的厚度 方向上的电流密度分布进行计算。图66A示出用于计算的结构，图66B 示出电流密度分布的计算结果。
如图66A所示，在用于计算的结构中，将氧化物半导体膜(OS) 的厚度设定为35nm，栅电极位于该氧化物半导体膜的上下。将从下侧 的栅电极到氧化物半导体膜的长度设定为250nm，将从上侧的栅电极到 氧化物半导体膜的长度设定为450nm。将氧化物半导体膜的沟道长度设 定为10μm，将与氧化物半导体膜接触的源电极及漏电极的长度设定为 1μm。作为氧化物半导体膜使用InGaZnO。将施加到上下的栅电极的电 压(Vg)设定为0.5V。
图66B示出图66A所示的箭头A1-A2方向上，即氧化物半导体膜 的厚度方向上的电流密度分布。如图66B所示，在氧化物半导体膜的 厚度方向上电流密度分布大致均匀。这可认为是因为OS-FET是具有本 征沟道的积累型FET，且其活性层的厚度很薄。
接着，使用图67A和图67B说明OS-FET的场效应迁移率的提高。
使用器件模拟器计算出OS-FET的场效应迁移率。图67A示出用于 计算的结构。用于计算的参数为如下：将沟道长度设定为6μm；将沟道 宽度设定为50μm；作为用于沟道区域的氧化物半导体使用InGaZnO， 将其厚度设定为35nm。将下侧的栅极绝缘膜的厚度设定为280nm，将 上侧的栅极绝缘膜的厚度设定为480nm。将InGaZnO的迁移率设定为 10cm2/Vs。
在两个条件下进行计算。作为条件1，不使上侧的栅电极与下侧的 栅电极连接，且对上侧的栅电极、下侧的栅电极和漏电极分别施加0V、 10V和10V(Vd＝10V)。有时将上述条件1称为“Bottom Gate Driving (底栅驱动)”。
作为条件2，使上侧的栅电极与下侧的栅电极连接，且对上侧的栅 电极及下侧的栅电极、漏电极分别施加10V及10V(Vd＝10V)。有时将 上述条件2称为“Dual Gate Driving(双栅驱动)”。
图67B示出上述条件1及条件2下的OS-FET的场效应迁移率的计 算结果。在图67B中，实线表示漏电流(Id)，虚线表示场效应迁移率 (μFE)。
如图67B所示，使上侧的栅电极与下侧的栅电极连接的结构(Dual Gate Driving)的场效应迁移率大约是不使上侧的栅电极与下侧的栅 电极连接的结构(Bottom GateDriving)的2倍以上。另一方面，不 使上侧的栅电极与下侧的栅电极连接的结构(BottomGate Driving) 的迁移率低于用于计算的参数的InGaZnO的迁移率。
如此，通过采用使用在氧化物半导体的上下使上侧的栅电极和下 侧的栅电极连接的OS-FET的Dual Gate Driving，可以使OS-FET的场 效应迁移率比采用Bottom GateDriving时高。
<1-5-3.特性不均匀的抑制>
接着，对单栅结构(Single Gate structure)晶体管和S-channel 结构晶体管的起因于沟道部的供体密度偏差的Id-Vg特性的不均匀进行 计算。
作为计算条件采用Vd＝10V，作为计算模型使用OS-FET。
图68A和图68B示出计算结果。图68A示出单栅结构的计算结果， 图68B示出S-channel结构的计算结果。
由图68A和图68B可知，通过采用S-channel结构，阈值电压(Vth) 的偏差及起因于供体密度的负向漂移量减少为单栅结构的大约一半。 由此可知，通过采用S-channel结构而栅极电容增加，因此晶体管的 阈值电压(Vth)的偏差得到减少。
当将沟道部的Vth的负向漂移表示为-ΔVth时，可以使用起因于供体 杂质的电荷量QD和栅极电容COX计算出-ΔVth。具体而言，可以表示为 -ΔVth＝-(QD/COX)。
当采用S-channel结构时，栅极电容增加。具体而言，可以将栅 极电容表示为下侧的栅极绝缘膜的栅极电容与上侧的栅极绝缘膜的栅 极电容的总和，即COX＝COX1+COX2，注意，COX1表示上侧的栅极绝缘膜的栅 极电容，COX2表示下侧的栅极绝缘膜的栅极电容。因此，由于栅极电容 的增加，所以即使沟道部的杂质密度有偏差也可以减少阈值电压(Vth) 的偏差。
接着，对LTPS-FET进行说明。首先，制造LTPS-FET，对该LTPS-FET 的Vth偏差进行比较。图69A和图69B、图70A和图70B示出LTPS-FET 的Id-Vg特性不均匀的评价结果。
图69A示出沟道长度L为3μm且沟道宽度W为6μm的单栅结构n-ch FET的阈值电压(Vth)的概率分布。图69B示出沟道长度L为3μm且沟 道宽度W为6μm的S-channel结构n-chFET的阈值电压(Vth)的概率 分布。图70A示出沟道长度L为3μm且沟道宽度W为6μm的单栅结构 p-ch FET的阈值电压(Vth)的概率分布。图70B示出沟道长度L为3μm 且沟道宽度W为6μm的S-channel结构p-ch FET的阈值电压(Vth)的 概率分布。
如图69A和图69B、图70A和图70B所示，通过作为LTPS-FET采 用S-channel结构，可以抑制晶体管的阈值电压(Vth)的偏差。
接着，对LTPS-FET的亚阈区域中的Id-Vg特性不均匀进行计算。
作为亚阈区域中的Id-Vg特性的计算条件，将晶体管的沟道长度设 定为6μm，将沟道宽度设定为10μm。另外，将LTPS的晶粒的电子迁移 率及空穴迁移率分别设定为300cm2/Vs及30cm2/Vs，将LTPS的厚度设 定为50nm。另外，将LTPS的晶界的电子迁移率及空穴迁移率分别设定 为30cm2/Vs及3cm2/Vs，将LTPS的厚度设定为50nm，将LTPS的晶界 宽度设定为100nm。另外，将S/D区域的掺杂浓度设定为5×1018cm-3， 将沟道区域的掺杂浓度设定为1×1015cm-3。将上下的栅极绝缘膜的介电 常数设定为3.9，将上下的栅极绝缘膜的厚度设定为300nm。另外，将 上下的栅电极的功函数设定为4.1eV。另外，将施加到漏电极的电压(Vd)设定为3V。
图71A和图71B示出亚阈区域中的Id-Vg特性不均匀的计算结果。 图71A是单栅结构的计算结果，图71B是S-channel结构的计算结果。 在图71A和图71B中，采用在沟道中包括一个LTPS的晶界的结构，作 为该一个晶界的位置方式，在从源电极的端部附近到漏电极的端部附 近的范围内假设九个方式。因此，在图71A和图71B中示出9个Id-Vg特性。
由图71A和图71B可知，通过采用S-channel结构，可以抑制阈 值电压(Vth)的负向漂移。但是，即使采用S-channel结构，起因于 晶界的亚阈区域中的特性不均匀也没有太大的变化。
<1-5-4.S-channel结构的NBTS耐性>
接着，对S-channel结构LTPS-FET及S-channel结构OS-FET的 NBTS(NegativeBias Temperature Stress：负偏压温度应力)耐性 进行计算。
图72A和图72B示出用于计算的结构。图72A示出用于LTPS-FET 的计算的结构，图72B示出用于OS-FET的计算的结构。
在图72A中，将Poly-Si的厚度设定为50nm，将位于Poly-Si的 下侧的栅电极(Bottom Gate：底栅)的厚度设定为100nm，将位于 Poly-Si的上侧的栅电极(Top Gate：顶栅)的厚度设定为100nm。另 外，在下侧的栅电极(Bottom Gate)和Poly-Si之间包括绝缘膜，将 该绝缘膜的厚度设定为300nm。另外，上侧的栅电极(Top Gate)和 Poly-Si之间包括绝缘膜，将该绝缘膜的厚度设定为300nm。
在图72B中，将OS的厚度设定为50nm，将位于OS的下侧的栅电 极(Bottom Gate)的厚度设定为100nm，将位于OS的上侧的栅电极(Top Gate)的厚度设定为100nm。另外，在下侧的栅电极(Bottom Gate) 和OS之间包括绝缘膜，将该绝缘膜的厚度设定为300nm。另外，上侧 的栅电极(Top Gate)和OS之间包括绝缘膜，将该绝缘膜的厚度设定 为300nm。
作为计算条件，假设对上侧的栅电极(Top Gate)及下侧的栅电 极(Bottom Gate)施加-10V的NBTS。
图73A和图73B示出施加NBTS时的厚度方向上的电位分布的计算 结果。图73A是LTPS-FET的计算结果，图73B是OS-FET的计算结果。
由图73A可知，在LTPS-FET中，上侧的栅电极(Top Gate)与下 侧的栅电极(BottomGate)之间的电位发生变化。就是说，电场被施 加到Poly-Si，即便停止施加到栅电极(TopGate)和下侧的栅电极 (Bottom Gate)的电压，也Poly-Si被施加起因于电场的应力。这可认为是因LTPS-FET反转而产生少数载流子。
另一方面，如图73B所示，在OS-FET中，上侧的栅电极(Top Gate) 与下侧的栅电极(Bottom Gate)之间的电位没有发生变化或者大致恒 定。这可以认为是上侧的栅电极(TopGate)和下侧的栅电极(Bottom Gate)具有相同的电位，电场没有施加到OS及绝缘膜。就是说，可以 认为通过作为OS-FET采用S-channel结构，NBTS耐性大幅度地得到提 高。
<1-5-5.S-channel结构中的沟道宽度W方向上的长度>
接着，对S-channel结构中的沟道宽度W方向上的长度进行说明。 在此，制造图74A至图74C、图75A至图75C所示的晶体管，对该晶体 管进行PBTS(Positive BiasTemperature Stress)测试。
图74A是晶体管400的俯视图，图74B相当于沿着图74A的点划 线X1-X2的截面图，图74C相当于沿着图74A的点划线Y1-Y2的截面 图。
图75A是晶体管400A的俯视图，图75B相当于沿着图75A的点划 线X1-X2的截面图，图75C相当于沿着图75A的点划线Y1-Y2的截面 图。
晶体管400及晶体管400A包括：衬底402上的导电膜404；导电 膜404上的绝缘膜406、407；绝缘膜407上的氧化物半导体膜408； 与氧化物半导体膜408电连接的导电膜412a；与氧化物半导体膜408 电连接的导电膜412b；氧化物半导体膜408、导电膜412a及导电膜412b 上的绝缘膜414、416；绝缘膜416上的导电膜420；以及绝缘膜416 及导电膜420上的绝缘膜418。
在晶体管400及晶体管400A中，氧化物半导体膜408具有氧化物 半导体膜408a和氧化物半导体膜408a上的氧化物半导体膜408b的叠 层结构。另外，在晶体管400及晶体管400A中，导电膜404被用作第 一栅电极，导电膜420被用作第二栅电极。在晶体管400及晶体管400A 中，绝缘膜406、407被用作第一栅极绝缘膜，绝缘膜414、416被用 作第二栅极绝缘膜。在晶体管400及晶体管400A中，导电膜412a被 用作源电极，导电膜412b被用作漏电极。
注意，图74A至图74C所示的晶体管400与图75A至图75C所示 的晶体管400A之间的不同之处在于沟道宽度W方向上的导电膜420的 长度，晶体管400与晶体管400A的除导电膜420之外的结构相同。
具体而言，在图74A至图74C所示的晶体管400中，在沟道宽度W 方向上，被用作第二栅电极的导电膜420比氧化物半导体膜408短。 另一方面，在图75A至图75C所示的晶体管400A中，在沟道宽度W方 向上，被用作第二栅电极的导电膜420比氧化物半导体膜408长。换言之，晶体管400A具有被用作第二栅电极的导电膜420覆盖沟道宽度 W方向上的氧化物半导体膜408的侧面的结构，即S-channel结构。
晶体管400、晶体管400A所包括的导电膜、绝缘膜及氧化物半导 体膜的结构为如下。
作为导电膜404使用厚度为200nm的钨膜，作为导电膜420使用 厚度为100nm的ITSO膜。作为导电膜412a、412b都采用厚度为50nm 的钨膜、厚度为400nm的铝膜和厚度为200nm的钛膜的叠层结构。作 为氧化物半导体膜408a使用厚度为35nm的IGZO膜 (In:Ga:Zn＝3:1:2[原子数比])，作为氧化物半导体膜408b使用厚度 为15nm的IGZO膜(In:Ga:Zn＝1:3:2[原子数比])。作为绝缘膜406使 用厚度为400nm的氮化硅膜，作为绝缘膜407使用厚度为50nm的氧氮 化硅膜。作为绝缘膜414使用厚度为50nm的氧氮化硅膜，作为绝缘膜 416使用厚度为400nm的氧氮化硅膜。作为绝缘膜418使用厚度为100nm 的氮化硅膜。
图76A示出相当于图74A至图74C所示的晶体管400的晶体管的 PBTS测试前后的Id-Vg特性，图76B示出相当于图75A至图75C所示的 晶体管400A的晶体管的PBTS测试前后的Id-Vg特性。
在图76A及图76B中，第一纵轴表示Id，第二纵轴表示μFE，横轴 表示Vg。在图76A及图76B中，实线表示应力测试之前的结果，虚线 表示应力测试之后的结果。
如图76A所示，在被用作第二栅电极的导电膜420没有覆盖氧化 物半导体膜408的侧面的结构中，在PBTS测试之后Id-Vg特性劣化。 另一方面，如图76B所示，在被用作第二栅电极的导电膜420覆盖氧 化物半导体膜408的侧面的结构，即S-channel结构中，在PBTS测试 之后Id-Vg特性的变化没有被观察或者Id-Vg特性的变化极少。
可认为图76A和图76B所示的Id-Vg特性的劣化因岛状氧化物半导 体膜408的侧端部n型化而在晶体管400中形成寄生沟道而发生。
<1-5-6.Id-Vg特性中的Vd依赖性>
接着，制造相当于图75A至图75C所示的晶体管400A的晶体管 (S-channel结构晶体管)和没有晶体管400A所包括的被用作第二栅 电极的导电膜420的晶体管(单栅结构晶体管)，对该晶体管的Id-Vg特性中的Vd依赖性进行评价。
注意，在此制造的晶体管中的绝缘膜、导电膜及氧化物半导体膜 的结构与<1-5-5.S-channel结构中的沟道宽度W方向上的长度>所记载 的结构相同。在上述晶体管中，沟道长度L为2μm，沟道宽度W为50μm。
对上述制造的晶体管的Id-Vg特性进行评价。在Id-Vg特性的测量中， 采用Vd＝0.1V和Vd＝10V的两个条件。
图77A和图77B示出晶体管的Id-Vg特性的测量结果。图77A示出 单栅结构晶体管的测量结果。图77B示出S-channel结构晶体管的测 量结果。
如图77A所示，在单栅结构中，在不同Vd电压下阈值电压的上升 特性不同。具体而言，在单栅结构中，阈值电压的负向漂移。尤其是， 在施加高漏电压(Vd＝10V)的情况下，阈值电压的负向漂移很明显。
上述现象被认为是起因于DIBL(Drain-Induced Barrier Lowering： 漏端引入的势垒降低)效应的。DIBL效应是指由于漏极电场而源极和 沟道之间的势垒降低的现象。
另一方面，如图77B所示，在S-channel结构中，即使Vd电压不 同，阈值电压的上升特性也大致相同。这被认为是因为漏极电场被其 上下的栅电极遮蔽的缘故。
接着，对LTPS-FET的Id-Vg特性中的Vd依赖性进行评价。作为 LTPS-FET，制造L/W＝6/50μm的n-ch晶体管、以及L/W＝6/50μm的p-ch 晶体管。作为晶体管结构，采用上述单栅结构和S-channel结构。
图78A和图78B、图79A和图79B示出LTPS-FET的Id-Vg特性测量 结果。图78A示出单栅结构n-ch晶体管的Id-Vg特性测量结果。图78B 示出S-channel结构n-ch晶体管的Id-Vg特性测量结果。图79A示出 单栅结构p-ch晶体管的Id-Vg特性测量结果。图79B示出S-channel结构p-ch晶体管的Id-Vg特性测量结果。
如图78A和图78B、图79A和图79B所示，与OS-FET同样，作为 LTPS-FET采用S-channel结构代替单栅结构，由此可以抑制因Vd不同 而发生的阈值电压的上升特性的不均匀。就是说，通过作为LTPS-FET 采用S-channel结构，可以抑制DIBL效应。
如图78A和图78B、图79A和图79B所示，与OS-FET同样，作为 LTPS-FET采用S-channel结构代替单栅结构，场效应迁移率得到提高。 S-channel结构LTPS-FET的场效应迁移率是单栅结构LTPS-FET的1.6 倍左右。
<1-5-7.Id-Vd特性中的饱和特性>
接着，对单栅结构晶体管及S-channel结构晶体管的Id-Vd特性中 的饱和特性进行说明。
制造相当于图75A至图75C所示的晶体管400A的晶体管 (S-channel结构晶体管)和没有晶体管400A所包括的被用作第二栅 电极的导电膜420的晶体管(单栅结构晶体管)，对该晶体管的Id-Vd特性中的饱和特性进行评价。
注意，在此制造的晶体管中的绝缘膜、导电膜及氧化物半导体膜 的结构与<1-5-5.S-channel结构中的沟道宽度W方向上的长度>所记载 的结构相同。在上述晶体管中，沟道长度L为3μm，沟道宽度W为50μm。
图80A和图80B示出单栅结构晶体管及S-channel结构晶体管的 Id-Vd特性的测量结果。图80A示出单栅结构晶体管的Id-Vd特性的测量 结果。图80B示出S-channel结构晶体管的Id-Vd特性的测量结果。
如图80A和图80B所示，通过采用S-channel结构，Id-Vd特性的 饱和特性得到提高。这被认为是因为上述DIBL效应得到抑制的缘故。 在单栅结构OS-FET中，由于DIBL效应，而在漏电压较高时，在Id-Vd特性的饱和区域中漏电流(Id)增加。
例如，上述FET在Id-Vd特性中的饱和特性得到提高时可以适用于 包括有机EL元件的显示装置的驱动用FET。
接着，使用图81A至图81C、图82A至图82C说明LTPS-FET的Id-Vd特性的饱和特性。
图81A至图81C、图82A至图82C示出LTPS-FET的Id-Vd特性。图 81A示出L/W＝6/3μm的单栅结构晶体管的Id-Vd特性的测量结果。图81B 示出L/W＝10/3μm的单栅结构晶体管的Id-Vd特性的测量结果。图81C 示出L/W＝50/3μm的单栅结构晶体管的Id-Vd特性的测量结果。图82A 示出L/W＝6/3μm的S-channel结构晶体管的Id-Vd特性的测量结果。图 82B示出L/W＝10/3μm的S-channel结构晶体管的Id-Vd特性的测量结果。 图82C示出L/W＝50/3μm的S-channel结构晶体管的Id-Vd特性的测量 结果。
如图81A至图81C、图82A至图82C所示，通过作为LTPS-FET采 用S-channel结构，可以抑制DIBL效应，而Id-Vd特性的饱和特性得 到提高。但是，与上述OS-FET不同，观察到由于漏电压(Vd)的绝对 值增加而漏电流再次增加的现象。尤其是，在沟道长度L较短的晶体 管中，明确地确认到漏电流再次增加的现象。
上述现象的发生原因可认为：由于漏极电场的增加而产生热载流 子(空穴)，这在漏极端部引起雪崩击穿(碰撞电离)。这可认为是因 为如下缘故：作为LTPS使用的硅的带隙比氧化物半导体膜小，所以碰 撞电离的影响比氧化物半导体膜大。
<1-5-8.S值>
接着，对单栅结构晶体管和S-channel结构晶体管的S值进行计 算。“S值”是指源电极和漏电极之间的电流(亚阈值电流)增加一个 数量级所需的栅极电压，S值越小，亚阈值电流相对于栅极电压的斜率 越大，开关特性就越好。
图83示出单栅结构晶体管和S-channel结构晶体管的Id-Vg特性 的计算结果。在图83中，虚线表示单栅结构晶体管的Id-Vg特性的计 算结果，实线表示S-channel结构晶体管的Id-Vg特性的计算结果。
在S值的计算中，假设L/W＝2/50μm的OS-FET。
如图83所示，通过采用S-channel结构，S值减小。这可被认为 是因为如下缘故：在是S-channel结构时，由于上下的栅极电场而沟 道控制性得到提高。
在此，表1示出上述的在作为OS-FET及LTPS-FET采用S-channel 结构时得到的效果的汇总。
[表1]
Figure BDA0002971492230000581
注意：*1)-是指“没有决定”。
如表1所示，虽然在是S-channel结构LTPS-FET时可以期待几个 效果，但是S-channel结构OS-FET可以得到的效果更多。
<1-6.半导体装置的结构例子3>
接着，使用图3A至图3C说明与图1A至图1C所示的晶体管100 不同的结构例子。
图3A是作为本发明的一个方式的半导体装置的晶体管160的俯视 图。图3B相当于沿着图3A所示的点划线X1-X2的截面图，图3C相当 于沿着图3A所示的点划线Y1-Y2的截面图。
晶体管160与上述晶体管100的不同之处在于：被用作像素电极 的氧化物半导体膜120a的结构以及被用作第二栅电极的氧化物半导体 膜120b的结构。晶体管160的其他的结构与晶体管100相同，并发挥 相同的效果。以下，说明与晶体管100不同的结构。
晶体管160所包括的被用作像素电极的氧化物半导体膜120a具有 氧化物半导体膜120a_1和氧化物半导体膜120a_2的叠层结构。晶体 管160所包括的被用作第二栅电极的氧化物半导体膜120b具有氧化物 半导体膜120b_1和氧化物半导体膜120b_2的叠层结构。
当氧化物半导体膜120a和氧化物半导体膜120b都具有叠层结构 时，可以将氧有效地导入绝缘膜116中。或者，当氧化物半导体膜120a 和氧化物半导体膜120b都具有叠层结构时，可以抑制包含在绝缘膜 118中的氢进入绝缘膜116中。
用来形成氧化物半导体膜120a_1及氧化物半导体膜120b_1的溅 射靶材的金属元素的原子数比优选满足In≤M。作为这样的溅射靶材的 金属元素的原子数比，可以举出In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、 In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6等。
用来形成氧化物半导体膜120a_2及氧化物半导体膜120b_2的溅 射靶材的金属元素的原子数比优选满足In≥M。作为这样的溅射靶材的 金属元素的原子数比，可以举出In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、 In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1。
当氧化物半导体膜120a和氧化物半导体膜120b都具有两层的叠 层结构时，优选使在形成下侧的氧化物半导体膜时的氧气体的流量比 在形成上侧的氧化物半导体膜时的氧气体的流量多。通过使在形成下 侧的氧化物半导体膜时的氧气体的流量较多，可以将氧适当地添加到 绝缘膜116。另外，通过使形成上侧的氧化物半导体膜时的氧气体的流 量少，可以降低氧化物半导体膜的电阻。
通过作为氧化物半导体膜120a和氧化物半导体膜120b采用上述 结构，可以提供一种可靠性高的半导体装置。
<1-7.半导体装置的结构例子4>
接着，使用图4A至图4C说明与图2A至图2C所示的晶体管150 不同的结构例子。
图4A是作为本发明的一个方式的半导体装置的晶体管170的俯视 图。图4B相当于沿着图4A所示的点划线X1-X2的截面图，图4C相当 于沿着图4A所示的点划线Y1-Y2的截面图。
晶体管170与上述晶体管150的不同之处在于：被用作像素电极 的氧化物半导体膜120a的结构以及被用作第二栅电极的氧化物半导体 膜120b的结构。晶体管170的其他的结构与晶体管150相同，并发挥 相同的效果。氧化物半导体膜120a、氧化物半导体膜120b的结构也可 以与上述晶体管160相同。
<1-8.半导体装置的结构例子5>
接着，参照图5A至图5D、图6A和图6B及图7A至图7D说明图 2A至图2C所示的晶体管150的变形例子、图4A至图4C所示的晶体管 170的变形例子。
图5A和图5B是图2B和图2C所示的晶体管150的变形例子的截 面图。图5C和图5D是图4B和图4C所示的晶体管170的变形例子的 截面图。
图5A和图5B所示的晶体管150A除了氧化物半导体膜108具有三 层结构之外具有与图2B和图2C所示的晶体管150相同的结构。具体 而言，晶体管150A的氧化物半导体膜108包括氧化物半导体膜108a、 氧化物半导体膜108b以及氧化物半导体膜108c。
图5C和图5D所示的晶体管170A除了氧化物半导体膜108具有三 层结构之外具有与图4B和图4C所示的晶体管170相同的结构。具体 而言，晶体管170A的氧化物半导体膜108包括氧化物半导体膜108a、 氧化物半导体膜108b及氧化物半导体膜108c。
在此，参照图6A和图6B说明接触于氧化物半导体膜108a、108b、 108c的绝缘膜以及接触于氧化物半导体膜108b、108c的绝缘膜的能带 结构。
图6A示出叠层体的厚度方向上的能带结构的一个例子，该叠层体 包括绝缘膜107、氧化物半导体膜108a、108b、108c以及绝缘膜114。 图6B示出叠层体的厚度方向上的能带结构的一个例子，该叠层体包括 绝缘膜107、氧化物半导体膜108b、108c以及绝缘膜114。在能带结 构中，为了容易理解，示出绝缘膜107、氧化物半导体膜108a、108b、 108c及绝缘膜114的导带底的能级(Ec)。
在图6A的能带图中，作为绝缘膜107、114使用氧化硅膜，作为 氧化物半导体膜108a使用利用金属元素的原子数比为 In:Ga:Zn＝1:1:1.2的金属氧化物靶材而形成的氧化物半导体膜，作为 氧化物半导体膜108b使用利用金属元素的原子数比为 In:Ga:Zn＝4:2:4.1的金属氧化物靶材而形成的氧化物半导体膜，作为 氧化物半导体膜108c使用利用金属元素的原子数比为 In:Ga:Zn＝1:1:1.2的金属氧化物靶材而形成的氧化物半导体膜。
在图6B的能带图中，作为绝缘膜107、114使用氧化硅膜，作为 氧化物半导体膜108b使用利用金属元素的原子数比为 In:Ga:Zn＝4:2:4.1的金属氧化物靶材而形成的氧化物半导体膜，作为 氧化物半导体膜108c使用利用金属元素的原子数比为 In:Ga:Zn＝1:1:1.2的金属氧化物靶材而形成的氧化物半导体膜。
如图6A和图6B所示，在氧化物半导体膜108a与氧化物半导体膜 108b之间及在氧化物半导体膜108b与氧化物半导体膜108c之间，导 带底的能级平缓地变化。可以说导带底的能级连续地变化或连续地接 合。为了实现这种能带结构，使在氧化物半导体膜108a与氧化物半导 体膜108b之间的界面处或氧化物半导体膜108b与氧化物半导体膜 108c之间的界面处不存在形成陷阱中心或复合中心等缺陷能级的杂质。
为了在氧化物半导体膜108a与氧化物半导体膜108b之间及在氧 化物半导体膜108b与氧化物半导体膜108c之间形成连续接合，需要 使用具备装载闭锁室的多室沉积装置(溅射装置)以使各膜不暴露于 大气中的方式连续地层叠。
通过采用图6A和图6B所示的结构，氧化物半导体膜108b成为阱 (well)，并且在使用上述叠层结构的晶体管中，沟道区域形成在氧化 物半导体膜108b中。
通过设置氧化物半导体膜108a、108c，使有可能形成在氧化物半 导体膜108b与绝缘膜(绝缘膜107或绝缘膜114)之间的界面附近的 陷阱能级远离氧化物半导体膜108b。
有时与用作沟道区域的氧化物半导体膜108b的导带底能级(Ec) 相比，陷阱能级离真空能级更远，而在陷阱能级中容易积累电子。当 电子积累在陷阱能级中时，成为负固定电荷，导致晶体管的阈值电压 向正方向漂移。因此，优选采用陷阱能级比氧化物半导体膜108b的导 带底能级(Ec)更接近于真空能级的结构。通过采用上述结构，电子 不容易积累在陷阱能级。其结果，能够增大晶体管的通态电流，并且 还能够提高场效应迁移率。
氧化物半导体膜108a、108c与氧化物半导体膜108b相比导带底 的能级更接近于真空能级。典型的是，氧化物半导体膜108b的导带底 能级与氧化物半导体膜108a、108c的导带底能级之差为0.15eV以上 或0.5eV以上，且为2eV以下或1eV以下。换言之，氧化物半导体膜 108a、108c的电子亲和势与氧化物半导体膜108b的电子亲和势之差为 0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。
通过采用上述结构，氧化物半导体膜108b成为主要电流路径。就 是说，氧化物半导体膜108b被用作沟道区域，氧化物半导体膜108a、 108c被用作氧化物绝缘膜。此外，由于氧化物半导体膜108a、108c 包括形成有沟道区域的氧化物半导体膜108b所包含的金属元素中的一 种以上，所以在氧化物半导体膜108a与氧化物半导体膜108b之间的 界面处或在氧化物半导体膜108b与氧化物半导体膜108c之间的界面 处不容易产生界面散射。由此，在该界面处载流子的移动不被阻碍， 因此晶体管的场效应迁移率得到提高。
注意，为了防止氧化物半导体膜108a、108c被用作沟道区域的一 部分，氧化物半导体膜108a、108c使用导电率够低的材料。因此，根 据其物性及/或功能可以将氧化物半导体膜108a、108c称为“氧化物 绝缘膜”。或者，氧化物半导体膜108a、108c使用其电子亲和势(真 空能级与导带底能级之差)低于氧化物半导体膜108b且其导带底能级 与氧化物半导体膜108b的导带底能级有差异(能带偏移)的材料。此 外，为了抑制产生起因于漏电压值的阈值电压之间的差异，氧化物半 导体膜108a、108c优选使用其导带底能级比氧化物半导体膜108b的 导带底能级更接近于真空能级的材料。例如，氧化物半导体膜108b的 导带底能级与氧化物半导体膜108a、108c的导带底能级之差优选为 0.2eV以上，更优选为0.5eV以上。
氧化物半导体膜108a、108c优选不具有尖晶石型结晶结构。氧化 物半导体膜108a、108c具有尖晶石型结晶结构时，导电膜112a、112b 的构成元素有时会扩散到该尖晶石型结晶结构与其他区域之间的界面 处的氧化物半导体膜108b。注意，在氧化物半导体膜108a、108c为 CAAC-OS的情况下，阻挡导电膜112a、112b的构成元素如铜元素的性 能得到提高，所以是优选的。
氧化物半导体膜108a、108c的厚度大于或等于足以抑制导电膜 112a、112b的构成元素扩散到氧化物半导体膜108b的厚度且小于从绝 缘膜114向氧化物半导体膜108b的氧的供应被抑制的厚度。例如，当 氧化物半导体膜108a、108c的厚度为10nm以上时，能够抑制导电膜 112a、112b的构成元素扩散到氧化物半导体膜108b。另外，当氧化物 半导体膜108a、108c的厚度为100nm以下时，能够有效地从绝缘膜114 向氧化物半导体膜108b供应氧。
在本实施方式中，虽然氧化物半导体膜108a、108c使用金属元素 的原子数比为In:Ga:Zn＝1:1:1.2的金属氧化物靶材形成，但是本发明 的一个方式不局限于此。例如，氧化物半导体膜108a、108c可以使用 In:Ga:Zn＝1:1:1[原子数比]、In:Ga:Zn＝1:3:2[原子数比]、 In:Ga:Zn＝1:3:4[原子数比]或者In:Ga:Zn＝1:3:6[原子数比]的金属氧 化物靶材形成。
当氧化物半导体膜108a、108c使用In:Ga:Zn＝1:1:1[原子数比] 的金属氧化物靶材形成时，氧化物半导体膜108a、108c有可能具有 In:Ga:Zn＝1:β1(0＜β1≤2):β2(0＜β2≤2)的原子数比。另外，当氧 化物半导体膜108a、108c使用In:Ga:Zn＝1:3:4[原子数比]的金属氧化 物靶材形成时，氧化物半导体膜108a、108c有可能具有In:Ga:Zn＝1:β3 (1≤β3≤5):β4(2≤β4≤6)的原子数比。另外，当氧化物半导体膜 108a、108c使用In:Ga:Zn＝1:3:6[原子数比]的金属氧化物靶材形成时， 氧化物半导体膜108a、108c有可能具有In:Ga:Zn＝1:β5(1≤β5≤5):β6 (4≤β6≤8)的原子数比。
另外，在附图中，晶体管150所包含的氧化物半导体膜108c及晶 体管150A所包含的氧化物半导体膜108c的没有被导电膜112a、112b 覆盖的区域的厚度薄，即氧化物半导体膜的一部分具有凹部。然而， 本发明的一个方式不局限于此，氧化物半导体膜的没有被导电膜112a、 112b覆盖的区域也可以不具有凹部。图7A至图7D示出该种情况的例 子。图7A至图7D是半导体装置的一个例子的截面图。图7A和图7B 示出上述晶体管150的氧化物半导体膜108c不具有凹部时的结构，图 7C和图7D示出上述晶体管150A的氧化物半导体膜108c不具有凹部时 的结构。
本实施方式的晶体管的结构可以自由地相互组合。
<1-9.半导体装置的制造方法>
下面，参照图8A至图8F、图9A至图9F、图10A至图10F及图11A 至图11F说明作为本发明的一个方式的半导体装置的晶体管100的制 造方法。
图8A至图8F、图9A至图9F、图10A至图10F及图11A至图11F 是说明半导体装置的制造方法的截面图。另外，图8A、图8C、图8E、 图9A、图9C、图9E、图10A、图10C、图10E、图11A、图11C及图 11E是沟道长度方向上的截面图。图8B、图8D、图8F、图9B、图9D、 图9F、图10B、图10D、图10F、图11B、图11D及图11F是沟道宽度 方向上的截面图。
首先，在衬底102上形成导电膜，通过光刻工序及蚀刻工序对该 导电膜进行加工，来形成用作第一栅电极的导电膜104。接着，在导电 膜104上形成用作第一栅极绝缘膜的绝缘膜106、107(参照图8A和图 8B)。
在本实施方式中，作为衬底102使用玻璃衬底。作为用作第一栅 电极的导电膜104，通过溅射法形成厚度为100nm的钨膜。作为绝缘膜 106，通过PECVD法形成厚度为400nm的氮化硅膜，作为绝缘膜107通 过PECVD法形成厚度为50nm的氧氮化硅膜。
作为绝缘膜106，可以采用氮化硅膜的叠层结构。具体而言，作为 绝缘膜106，可以采用第一氮化硅膜、第二氮化硅膜及第三氮化硅膜的 三层结构。该三层结构例如可以如下所示那样形成。
例如，可以在如下条件下形成第一氮化硅膜：厚度为50nm，作为 源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为 100sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应室 内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成第二氮化硅膜：厚度为300nm，作为源气体 使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为 2000sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应 室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功 率。
可以在如下条件下形成第三氮化硅膜：厚度为50nm，作为源气体 使用流量为200sccm的硅烷以及流量为5000sccm的氮，向PECVD装置 的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
另外，可以将形成上述第一氮化硅膜、第二氮化硅膜及第三氮化 硅膜时的衬底温度设定为350℃以下。
通过作为绝缘膜106采用氮化硅膜的三层结构，例如在作为导电 膜104使用包含铜(Cu)的导电膜的情况下，能够发挥如下效果。
第一氮化硅膜可以抑制铜(Cu)元素从导电膜104扩散。第二氮 化硅膜具有释放氢的功能，可以提高用作栅极绝缘膜的绝缘膜的耐压。 第三氮化硅膜是氢的释放量少且可以抑制从第二氮化硅膜释放的氢扩 散的膜。
作为绝缘膜107，为了提高绝缘膜107与后面形成的氧化物半导体 膜108(更具体而言，氧化物半导体膜108b)的界面特性，优选使用 包含氧的绝缘膜形成。
接着，在绝缘膜107上形成氧化物半导体膜108b_0及氧化物半导 体膜108c_0(参照图8C、图8D、图8E及图8F)。
图8C和图8D是在绝缘膜107上形成氧化物半导体膜108b_0时的 沉积装置内的截面示意图。在图8C和图8D中，作为沉积装置使用溅 射装置，示意性地示出在该溅射装置中设置的靶材191及在靶材191 的下方形成的等离子体192。
首先，在形成氧化物半导体膜108b_0时，在包含第一氧气体的气 氛下进行等离子体放电。此时，被形成氧化物半导体膜108b_0的绝缘 膜107被添加氧。在形成氧化物半导体膜108b_0时，该气氛还可以混 有惰性气体(例如，氦气体、氩气体、氙气体等)及第一氧气体。
第一氧气体至少在形成氧化物半导体膜108b_0时被混合即可。在 形成氧化物半导体膜108b_0时的沉积气体整体中，第一氧气体所占的 比例大于0％且为100％以下，优选为10％以上且100％以下，更优选为 30％以上且100％以下。
在图8C和图8D中，以虚线箭头示意性地示出添加到绝缘膜107 的氧或过剩氧。
形成氧化物半导体膜108b_0时的衬底温度与形成氧化物半导体膜 108c_0时的衬底温度既可以相同又可以不同。但是，通过使形成氧化 物半导体膜108b_0时的衬底温度与形成氧化物半导体膜108c_0时的 衬底温度相同，可以减小制造成本，所以是优选的。
例如，形成氧化物半导体膜108时的衬底温度为室温以上且低于 340℃，优选为室温以上且300℃以下，更优选为100℃以上且250℃以 下，进一步优选为100℃以上且200℃以下。通过在加热的同时形成氧 化物半导体膜108，可以提高氧化物半导体膜108的结晶性。另一方面， 当作为衬底102使用大型玻璃衬底(例如，第六代至第十代)时，在 形成氧化物半导体膜108时的衬底温度为150℃以上且低于340℃的情 况下，衬底102有可能变形(应变或翘曲)。因此，在使用大型玻璃衬 底的情况下，通过将形成氧化物半导体膜108时的衬底温度设定为100℃ 以上且低于150℃，可以抑制玻璃衬底的变形。
另外，需要进行溅射气体的高纯度化。例如，作为用作溅射气体 的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优 选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以 尽可能地防止水分等混入氧化物半导体膜。
另外，在通过溅射法形成氧化物半导体膜的情况下，优选使用低 温泵等吸附式真空抽气泵对溅射装置的腔室进行高真空抽气(例如， 抽空到5×10-7Pa至1×10-4Pa左右)以尽可能地去除对氧化物半导体膜 来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体的 倒流，尤其是包含碳或氢的气体从抽气系统倒流到腔室内。
在形成氧化物半导体膜108b_0之后，在氧化物半导体膜108b_0 上连续地形成氧化物半导体膜108c_0。注意，在形成氧化物半导体膜 108c_0时，在包含第二氧气体的气氛下进行等离子体放电即可。
在形成氧化物半导体膜108b_0时的第一氧气体的比例与在形成氧 化物半导体膜108c_0时的第二氧气体的比例既可以相同又可以不同。 例如，在形成氧化物半导体膜108c_0时的沉积气体整体中，第二氧气 体所占的比例大于0％且为100％以下，优选为10％以上且100％以下， 更优选为30％以上且100％以下。
当形成氧化物半导体膜108c_0时，在使用第二氧气体和氩气体的 情况下，优选使氩气体的流量比第二氧气体多。通过使氩气体的流量 较多，可以实现致密的氧化物半导体膜108c_0。另外，为了实现致密 的氧化物半导体膜108c_0，增高形成氧化物半导体膜108c_0时的衬底 温度即可，典型的是250℃以下，优选为150℃以上且190℃以下。在 是致密的氧化物半导体膜108c_0的情况下，可以抑制导电膜112a、 112b所包含的金属元素进入氧化物半导体膜108b_0。
在本实施方式中，通过溅射法利用In-Ga-Zn金属氧化物靶材 (In:Ga:Zn＝4:2:4.1[原子数比])形成氧化物半导体膜108b_0，然后， 在真空中，通过溅射法利用In-Ga-Zn金属氧化物靶材 (In:Ga:Zn＝1:1:1.2[原子数比])连续地形成氧化物半导体膜108c_0。将形成氧化物半导体膜108b_0时的衬底温度设定为170℃，将形成氧 化物半导体膜108c_0时的衬底温度设定为170℃。作为形成氧化物半 导体膜108b_0时的沉积气体，使用流量为60sccm的氧气体和流量为 140sccm的氩气体。作为形成氧化物半导体膜108c_0时的沉积气体， 使用流量为100sccm的氧气体和流量为100sccm的氩气体。
接着，将氧化物半导体膜108b_0及氧化物半导体膜108c_0加工 为所希望的形状，由此形成岛状的氧化物半导体膜108b及岛状的氧化 物半导体膜108c(参照图9A和图9B)。
接着，在绝缘膜107及氧化物半导体膜108上通过溅射法形成将 成为源电极及漏电极的导电膜112(参照图9C和图9D)。
在本实施方式中，导电膜112通过溅射法以在厚度为50nm的钨膜 上层叠有厚度为400nm的铝膜的方式形成。注意，在本实施方式中， 作为导电膜112采用两层的叠层结构，但本发明的一个方式不局限于 此。例如，作为导电膜112可以采用依次层叠有厚度为50nm的钨膜、 厚度为400nm的铝膜和厚度为100nm的钛膜的三层结构。
接着，通过将导电膜112加工为所希望的形状，形成彼此分离的 导电膜112a、112b(参照图9E和图9F)。
在本实施方式中，使用干蚀刻装置对导电膜112进行加工。然而， 导电膜112的加工方法不局限于此，例如也可以使用湿蚀刻装置。与 湿蚀刻装置相比，当使用干蚀刻装置对导电膜112进行加工时，可以 形成更微细的图案。另一方面，与干蚀刻装置相比，当使用湿蚀刻装 置对导电膜112进行加工时，可以降低制造成本。
此外，也可以在形成导电膜112a、112b后洗涤氧化物半导体膜108 (更具体而言，氧化物半导体膜108c)的表面(背沟道一侧)。作为洗 涤方法，例如可以举出使用磷酸等化学溶液的洗涤。通过使用磷酸等 化学溶液进行洗涤，可以去除附着于氧化物半导体膜108c表面的杂质 (例如，包含在导电膜112a、112b中的元素等)。注意，不一定必须 进行该洗涤，因此根据情况可以不进行该洗涤。
另外，在导电膜112a、112b的形成过程和/或上述洗涤工序中， 有时氧化物半导体膜108的没有被导电膜112a、112b覆盖的区域有时 变薄。
接着，在氧化物半导体膜108及导电膜112a、112b上形成绝缘膜 114、绝缘膜116(参照图10A和图10B)。
优选的是，在形成绝缘膜114之后，在不暴露于大气的状态下连 续地形成绝缘膜116。在形成绝缘膜114之后，在不暴露于大气的状态 下，调节源气体的流量、压力、高频功率和衬底温度中的一个以上而 连续地形成绝缘膜116，由此可以减少绝缘膜114与绝缘膜116之间的 界面处的来源于大气成分的杂质浓度，并且可以使包含于绝缘膜114、 116中的氧移动到氧化物半导体膜108中，从而可以降低氧化物半导体 膜108中的氧空位的量。
例如，作为绝缘膜114，通过PECVD法可以形成氧氮化硅膜。此时， 作为源气体，优选使用含有硅的沉积气体及氧化性气体。含有硅的沉 积气体的典型例子为硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化 性气体，有一氧化二氮、二氧化氮等。另外，通过在如下条件下利用 PECVD法，可以形成包含氮且缺陷量少的绝缘膜114：在相对于上述沉 积气体流量的氧化性气体流量大于20倍且小于100倍，优选为40倍 以上且80倍以下，并且，处理室内的压力低于100Pa，优选为50Pa 以下。
在本实施方式中，作为绝缘膜114，在如下条件下利用PECVD法形 成氧氮化硅膜：保持衬底102的温度为220℃，作为源气体使用流量为 50sccm的硅烷及流量为2000sccm的一氧化二氮，处理室内的压力为 20Pa，并且，供应到平行板电极的高频功率为13.56MHz、100W(功率 密度为1.6×10-2W/cm2)。
作为绝缘膜116，在如下条件下形成氧化硅膜或氧氮化硅膜：将设 置于进行了真空抽气的PECVD装置的处理室内的衬底温度保持为180℃ 以上且350℃以下，将源气体引入处理室中并将处理室内的压力设定为 100Pa以上且250Pa以下，优选为100Pa以上且200Pa以下，并且，对 设置于处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下，优选为 0.25W/cm2以上且0.35W/cm2以下的高频功率。
在绝缘膜116的沉积条件中，对具有上述压力的反应室中供应具 有上述功率密度的高频功率，由此在等离子体中源气体的分解效率得 到提高，氧自由基增加，且促进源气体的氧化，使得绝缘膜116中的 含氧量超过化学计量组成。另一方面，在以上述温度范围内的衬底温 度形成的膜中，由于硅与氧的键合力较弱，因此，通过后面工序的加 热处理而使膜中的氧的一部分脱离。其结果，可以形成含氧量超过化 学计量组成且通过加热释放氧的一部分的氧化物绝缘膜。
在绝缘膜116的形成工序中，绝缘膜114被用作氧化物半导体膜 108的保护膜。因此，可以在减少对氧化物半导体膜108造成的损伤的 同时使用功率密度高的高频功率形成绝缘膜116。
另外，在绝缘膜116的沉积条件中，通过增加相对于氧化性气体 的包含硅的沉积气体的流量，可以减少绝缘膜116中的缺陷量。典型 的是，能够形成缺陷量较少的氧化物绝缘膜，其中通过ESR测得的起 因于硅悬空键且在g＝2.001处出现的信号的自旋密度低于6×1017spins/cm3，优选为3×1017spins/cm3以下，更优选为 1.5×1017spins/cm3以下。其结果，能够提高晶体管100的可靠性。
优选在形成绝缘膜114、116之后进行加热处理(以下，称为第一 加热处理)。通过第一加热处理，可以降低包含于绝缘膜114、116中 的氮氧化物。通过第一加热处理，可以将绝缘膜114、116中的氧的一 部分移动到氧化物半导体膜108中以降低氧化物半导体膜108中的氧 空位的量。
将第一加热处理的温度典型地设定为低于400℃，优选为低于 375℃，进一步优选为150℃以上且350℃以下。第一加热处理可以在 氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，优选 为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。在该 加热处理中，优选在上述氮、氧、超干燥空气或稀有气体中不含有氢、 水等，并可以使用电炉、RTA(Rapid Thermal Anneal：快速热退火) 等进行该加热处理。
接着，利用光刻工序在绝缘膜116上形成掩模，在绝缘膜114、116 中的所希望的区域中形成开口部152a。以到达导电膜112b的方式形成 开口部152a(参照图10C和图10D)。
接着，在绝缘膜116上以覆盖开口部152a的方式形成氧化物半导 体膜120(参照图10E、图10F、图11A和图11B)。
图10E和图10F是在绝缘膜116上形成氧化物半导体膜120时的 沉积装置内的截面示意图。在图10E和图10F中，作为沉积装置使用 溅射装置，示意性地示出在该溅射装置中设置的靶材193及形成在靶 材193的下方形成的等离子体194。
首先，在形成氧化物半导体膜120时，在包含第三氧气体的气氛 下进行等离子体放电。此时，对被形成氧化物半导体膜120的绝缘膜 116添加氧。形成氧化物半导体膜120时的气氛除了第三氧气体以外还 可以混有惰性气体(例如，氦气体、氩气体、氙气体等)。例如，优 选的是，在使用氩气体和第三氧气体的情况下，优选使第三氧气体的 流量比氩气体多。通过使第三氧气体的流量较多，可以有效地对绝缘 膜116添加氧。例如，作为氧化物半导体膜120的形成条件，可以使 沉积气体整体中的第三氧气体所占的比例为50％以上且100％以下，优 选为80％以上且100％以下。
在图10E和图10F中，以虚线箭头示意性地示出添加到绝缘膜116 的氧或过剩氧。
例如，形成氧化物半导体膜120时的衬底温度为室温以上且低于 340℃，优选为室温以上且300℃以下，更优选为100℃以上且250℃以 下，进一步优选为100℃以上且200℃以下。通过在加热的同时形成氧 化物半导体膜120，可以提高氧化物半导体膜120的结晶性。另一方面， 当作为衬底102使用大型玻璃衬底(例如，第六代至第十代)时，在 形成氧化物半导体膜120时的衬底温度为150℃以上且低于340℃的情 况下，衬底102有可能变形(应变或翘曲)。因此，在使用大型玻璃衬 底的情况下，通过将形成氧化物半导体膜120时的衬底温度设定为100℃ 以上且低于150℃，可以抑制玻璃衬底的变形。
在本实施方式中，通过溅射法利用In-Ga-Zn金属氧化物靶材 (In:Ga:Zn＝1:3:6[原子数比])形成氧化物半导体膜120。将形成氧化 物半导体膜120时的衬底温度设定为170℃。作为形成氧化物半导体膜 120时的沉积气体，使用流量为100sccm的氧气体。
作为氧化物半导体膜120，例如可以使用上述氧化物半导体膜(例 如，In:Ga:Zn＝1:1:1[原子数比]、In:Ga:Zn＝1:3:2[原子数比]、 In:Ga:Zn＝1:3:4[原子数比]、In:Ga:Zn＝1:3:6[原子数比]、 In:Ga:Zn＝3:1:2[原子数比]、In:Ga:Zn＝4:2:3[原子数比]等)。
接着，将氧化物半导体膜120加工为所希望的形状，由此形成岛 状的氧化物半导体膜120a及岛状的氧化物半导体膜120b(参照图11C 和图11D)。
接着，在绝缘膜116、氧化物半导体膜120a及氧化物半导体膜120b 上形成绝缘膜118(参照图11E和图11F)。
绝缘膜118包含氢和氮中的一个或两个。作为绝缘膜118，例如优 选使用氮化硅膜。绝缘膜118例如可以通过溅射法或PECVD法形成。 例如，当通过PECVD法形成绝缘膜118时，使衬底温度低于400℃，优 选为低于375℃，进一步优选为180℃以上且350℃以下。通过将形成 绝缘膜118时的衬底温度设定为上述范围，可以形成致密的膜，所以 是优选的。另外，通过将形成绝缘膜118时的衬底温度设定为上述范 围，可以将绝缘膜114、116中的氧或者过剩氧移动到氧化物半导体膜 108。
在形成绝缘膜118之后，也可以进行与上述第一加热处理同等的 加热处理(以下，称为第二加热处理)。如此，在形成氧化物半导体膜 120时将氧添加到绝缘膜116之后，以低于400℃，优选为低于375℃， 进一步优选为180℃以上且350℃以下的温度进行加热处理，可以将绝 缘膜116中的氧或者过剩氧移动到氧化物半导体膜108(尤其是氧化物 半导体膜108b)中，由此可以填补氧化物半导体膜108中的氧空位。
在此，参照图12A和图12B对移动到氧化物半导体膜108中的氧 进行说明。图12A和图12B为示出因形成绝缘膜118时的衬底温度(典 型的是低于375℃)或者形成绝缘膜118之后第二加热处理(典型的是 低于375℃)而移动到氧化物半导体膜108中的氧的模型图。注意，在 图12A和图12B中，由虚线的箭头表示移动到氧化物半导体膜108中 的氧(氧自由基、氧原子或者氧分子)。
在图12A和图12B所示的氧化物半导体膜108中，氧空位被从接 触于氧化物半导体膜108的膜(在此，为绝缘膜107及绝缘膜114)移 动的氧填补。尤其是，在本发明的一个方式的半导体装置中，在通过 溅射法形成氧化物半导体膜108b时，由于使用氧气体对绝缘膜107添 加氧，因此绝缘膜107包含过剩氧区域。另外，由于在通过溅射法形 成氧化物半导体膜120时使用氧气体并对绝缘膜116添加氧，所以绝 缘膜116包含过剩氧区域。如此，在夹在该包含过剩氧区域的绝缘膜 之间的氧化物半导体膜108中，可以被有效地填补氧空位。
另外，在绝缘膜107之下设置有绝缘膜106，在绝缘膜114、116 之上设置有绝缘膜118。通过使用氧透过性低的材料，例如，氮化硅等 形成绝缘膜106、118，可以将绝缘膜107、114、116所包含的氧封闭 在氧化物半导体膜108一侧，所以可以有效地将氧移动到氧化物半导 体膜108。
另外，绝缘膜118包含氢和氮中的一个或两个。因此，在形成绝 缘膜118时，与绝缘膜118接触的氧化物半导体膜120a、120b被添加 氢和氮中的一个或两个，因此氧化物半导体膜120a、120b的载流子密 度增高，而可以被用作氧化物导电膜。
例如，当作为绝缘膜118利用PECVD法形成氮化硅膜时，作为源 气体优选使用包含硅的沉积气体、氮及氨。通过使用少于氮的氨，在 等离子体中氨离解而产生活性种。该活性种将包括在包含硅的沉积气 体中的硅与氢之间的键合及氮分子之间的三键切断。其结果，可以促 进硅与氮的键合，而可以形成硅与氢的键合少、缺陷少且致密的氮化 硅膜。另一方面，在氨量比氮量多时，包含硅的沉积气体及氮的分解 不进展，硅与氢的键合会残留下来，而导致形成缺陷增加且不致密的 氮化硅膜。由此，在源气体中，将相对于氨的氮流量比设定为5倍以 上且50倍以下，优选为10倍以上且50倍以下。
在本实施方式中，作为绝缘膜118，通过利用PECVD装置并使用硅 烷、氮及氨作为源气体，形成厚度为50nm的氮化硅膜。硅烷的流量为 50sccm，氮的流量为5000sccm，氨的流量为100sccm。将处理室的压 力设定为100Pa，将衬底温度设定为350℃，用27.12MHz的高频电源 对平行板电极供应1000W的高频功率。PECVD装置是电极面积为6000cm2的平行板型PECVD装置，并且，将所供应的功率的换算为每单位面积 的功率(功率密度)为1.7×10-1W/cm2。
注意，在本实施方式中，示出从绝缘膜118对氧化物半导体膜120a、 120b添加氢或氮来增高氧化物半导体膜120a、120b的载流子密度的方 法，但是增高载流子密度的方法不局限于此。例如，也可以对氧化物 半导体膜120a、120b进行添加杂质元素的处理来增高氧化物半导体膜 120a、120b的载流子密度。
作为上述杂质元素的典型例子，有氢、硼、碳、氮、氟、铝、硅、 磷、氯以及稀有气体元素等。作为稀有气体元素的典型例子，有氦、 氖、氩、氪以及氙。当对氧化物半导体膜添加杂质元素时，氧化物半 导体膜中的金属元素和氧的键合断开，而形成氧空位。或者，当对氧化物半导体膜添加杂质元素时，与氧化物半导体膜中的金属元素键合 的氧与该杂质元素键合，氧从金属元素脱离，而形成氧空位。其结果 是，在氧化物半导体膜中载流子密度增高且导电率得到提高。
通过上述步骤，可以制造图1B和图1C所示的晶体管100。
在晶体管100的整个制造工序中，通过使衬底温度低于400℃，优 选低于375℃，更优选为180℃以上且350℃以下，即使使用大面积的 衬底，也可以抑制衬底的变形(应变或翘曲)，所以是优选的。在晶体 管100的制造工序中，作为衬底温度增高的工序，典型地可以举出形 成绝缘膜106、107时的衬底温度(低于400℃，优选为250℃以上且 350℃以下)、形成氧化物半导体膜108时的衬底温度(室温以上且低 于340℃，优选为100℃以上且200℃以下，更优选为100℃以上且低 于150℃)、形成绝缘膜116、118时的衬底温度(低于400℃，优选低 于375℃，进一步优选为180℃以上且350℃以下)、第一加热处理或者 第二加热处理(低于400℃，优选低于375℃，更优选为180℃以上且 350℃以下)等。
本实施方式所示的结构、方法可以与其他实施方式例示的任何结 构、任何方法适当地组合而实施。
实施方式2
在本实施方式中，参照图17A至图17D、图18A至图18D、图19 至图19C、图20A和图20B、图21、图22、图23A至图23C、图24A 至图24F、图25A至图25G及图26A至图26G对氧化物半导体的结构等 进行说明。
<2-1.氧化物半导体的结构>
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。 作为非单晶氧化物半导体有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导 体、nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物 半导体)、a-like OS(amorphous like Oxide Semiconductor)以及 非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶 氧化物半导体。作为结晶氧化物半导体有单晶氧化物半导体、CAAC-OS、 多晶氧化物半导体以及nc-OS等。
作为非晶结构的定义，一般而言，已知：它处于亚稳态并没有被 固定化，具有各向同性而不具有不均匀结构等。可以换句话说为非晶 结构的键角不固定，具有短程有序性，而不具有长程有序性。
这意味着不能将实质上稳定的氧化物半导体称为完全非晶 (completelyamorphous)氧化物半导体。另外，不能将不具有各向 同性(例如，在微小区域中具有周期结构)的氧化物半导体称为完全 非晶氧化物半导体。注意，a-like OS在微小区域中具有周期结构，但 是同时具有空洞(也称为void)，并具有不稳定的结构。因此，a-like OS在物性上近乎于非晶氧化物半导体。
作为本发明的一个方式的氧化物半导体膜，在上述氧化物半导体 中，特别优选为CAAC-OS。通过使用CAAC-OS作为氧化物半导体膜，可 以提高氧化物半导体膜的结晶性，并且降低氧化物半导体膜中的杂质、 氧空位或缺陷态密度。
<2-2.CAAC-OS>
首先，对CAAC-OS进行说明。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半 导体之一。
在利用TEM观察所得到的CAAC-OS的明视场图像与衍射图案的复 合分析图像(也称为高分辨率TEM图像)中，观察到多个颗粒。然而， 在高分辨率TEM图像中，观察不到颗粒与颗粒之间的明确的边界，即 晶界(grain boundary)。因此，可以说在CAAC-OS中，不容易发生起 因于晶界的电子迁移率的降低。
下面，对利用TEM观察的CAAC-OS进行说明。图17A示出从大致 平行于样品面的方向观察所得到的CAAC-OS的截面的高分辨率TEM图 像。利用球面像差校正(SphericalAberration Corrector)功能得 到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM 图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式 会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等得到Cs校正 高分辨率TEM图像。
图17B示出将图17A中的区域(1)放大的Cs校正高分辨率TEM 图像。由图17B可以确认到在颗粒中金属原子排列为层状。各金属原 子层具有反映了形成CAAC-OS的面(也称为形成面)或CAAC-OS的顶 面的凸凹的配置并以平行于CAAC-OS的形成面或顶面的方式排列。
如图17B所示，CAAC-OS具有特有的原子排列。图17C是以辅助线 示出特有的原子排列的图。由图17B和图17C可知，一个颗粒的尺寸 为1nm以上且3nm以下左右，由颗粒与颗粒之间的倾斜产生的空隙的 尺寸为0.8nm左右。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。 另外，可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals： c轴取向纳米晶)的氧化物半导体。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS 的颗粒5100的配置示意性地表示为堆积砖块或块体的结构(参照图 17D)。在图17C中观察到的在颗粒与颗粒之间产生倾斜的部分相当于 图17D所示的区域5161。
图18A示出从大致垂直于样品面的方向观察所得到的CAAC-OS的 平面的Cs校正高分辨率TEM图像。图18B、图18C和图18D分别示出 将图18A中的区域(1)、区域(2)和区域(3)放大的Cs校正高分辨 率TEM图像。由图18B、图18C和图18D可知在颗粒中金属原子排列为三角形状、四角形状或六角形状。但是，在不同的颗粒之间金属原子 的排列没有规律性。
接着，说明使用XRD装置进行分析的CAAC-OS。例如，当利用 out-of-plane法分析包含InGaZnO4结晶的CAAC-OS的结构时，如图19A 所示，在衍射角(2θ)为31°附近时出现峰值。由于该峰值来源于 InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。
注意，当利用out-of-plane法分析CAAC-OS的结构时，除了2θ 为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36° 附近的峰值表示CAAC-OS中的一部分包含不具有c轴取向性的结晶。 优选的是，在利用out-of-plane法分析的CAAC-OS的结构中，在2θ 为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，在利用从大致垂直于c轴的方向使X射线入射到样品 的in-plane法分析CAAC-OS的结构中，在2θ为56°附近时出现峰值。 该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，即使将2θ 固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件 下进行分析(φ扫描)，也如图19B所示的那样观察不到明确的峰值。 相比之下，在InGaZnO4的单晶氧化物半导体中，在将2θ固定为56°附 近来进行φ扫描时，如图19C所示的那样观察到来源于相等于(110) 面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到 CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射进行分析的CAAC-OS。例如，当对包含 InGaZnO4结晶的CAAC-OS在平行于样品面的方向上入射束径为300nm 的电子束时，可能会获得图20A所示的衍射图案(也称为选区透射电 子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面 的斑点。因此，由电子衍射也可知CAAC-OS所包含的颗粒具有c轴取 向性，并且c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。另 一方面，图20B示出对相同的样品在垂直于样品面的方向上入射束径 为300nm的电子束时的衍射图案。由图20B观察到环状的衍射图案。 因此，由电子衍射也可知CAAC-OS所包含的颗粒的a轴和b轴不具有 取向性。可以认为图20B中的第一环起因于InGaZnO4结晶的(010)面 和(100)面等。另外，可以认为图20B中的第二环起因于(110)面 等。
如上所述，CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的 结晶性有时因杂质的混入或缺陷的生成等而降低。可以说CAAC-OS是 杂质或缺陷(氧空位等)少的氧化物半导体。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、 碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体 的金属元素强的元素(具体而言，硅等)会夺取氧化物半导体中的氧， 由此打乱氧化物半导体的原子排列，导致结晶性下降。另外，由于铁 或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所 以会打乱氧化物半导体的原子排列，导致结晶性下降。
当氧化物半导体包含杂质或缺陷时，其特性有时因光或热等会发 生变动。包含于氧化物半导体的杂质有时会成为载流子陷阱或载流子 发生源。另外，氧化物半导体中的氧空位有时会成为载流子陷阱或因 俘获氢而成为载流子发生源。
杂质及氧空位少的CAAC-OS是载流子密度低的氧化物半导体(具 体而言，可以使载流子密度小于8×1011/cm3，优选小于1×1011/cm3，更 优选小于1×1010/cm3，且是1×10-9/cm3以上)。将这样的氧化物半导体称 为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓 度和缺陷态密度低。即，可以说CAAC-OS是具有稳定特性的氧化物半 导体。
<2-3.nc-OS>
接着说明nc-OS。
在nc-OS的高分辨率TEM图像中有能够观察到结晶部的区域和观 察不到明确的结晶部的区域。nc-OS所包含的结晶部的尺寸大多为1nm 以上且10nm以下或1nm以上且3nm以下。注意，有时将其结晶部的尺 寸大于10nm且是100nm以下的氧化物半导体称为微晶氧化物半导体。 例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。 注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有 时将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特 别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外， nc-OS在不同的颗粒之间观察不到结晶取向的规律性。因此，在膜整体 中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS 或非晶氧化物半导体没有差别。例如，当利用使用其束径比颗粒大的X 射线的out-of-plane法对nc-OS进行结构分析时，检测不到表示结晶 面的峰值。在使用其束径比颗粒大(例如，50nm以上)的电子射线对 nc-OS进行电子衍射时，观察到类似光晕图案的衍射图案。另一方面， 在使用其束径近于颗粒或者比颗粒小的电子射线对nc-OS进行纳米束电子衍射时，观察到斑点。另外，在nc-OS的纳米束电子衍射图案中， 有时观察到如圆圈那样的(环状的)亮度高的区域。而且，在nc-OS 的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
如此，由于在颗粒(纳米晶)之间结晶取向都没有规律性，所以 也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：无规 取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals： 无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此， nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。但是，在 nc-OS中的不同的颗粒之间观察不到晶体取向的规律性。所以，nc-OS 的缺陷态密度比CAAC-OS高。
<2-4.a-like OS>
a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。
在a-like OS的高分辨率TEM图像中有时观察到空洞。另外，在 高分辨率TEM图像中，有能够明确地观察到结晶部的区域和不能观察 到结晶部的区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS 及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导 致的结构变化。
作为进行电子照射的样品，准备a-like OS(记载为样品A)、nc-OS (记载为样品B)和CAAC-OS(记载为样品C)。每个样品都是In-Ga-Zn 氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM 图像可知，每个样品都具有结晶部。
注意，如下那样决定将哪个部分作为一个结晶部。例如，已知 InGaZnO4结晶的单位晶格具有包括三个In-O层和六个Ga-Zn-O层的九 个层在c轴方向上以层状层叠的结构。这些彼此靠近的层的间隔与(009) 面的晶格表面间隔(也称为d值)是几乎相等的。由结晶结构分析求 出其值为0.29nm。由此，可以将晶格条纹的间隔为0.28nm以上且 0.30nm以下的部分作为InGaZnO4结晶部。每个晶格条纹对应于 InGaZnO4结晶的a-b面。
图21示出各样品的结晶部(22个部分至45个部分)的平均尺寸。 注意，结晶部尺寸对应于上述晶格条纹的长度。由图21可知，在a-like OS中，结晶部根据电子的累积照射量逐渐变大。具体而言，如图21 中的(1)所示，可知在利用TEM的观察初期尺寸为1.2nm左右的结晶 部(也称为初始晶核)在累积照射量为4.2×108e-/nm2时生长到2.6nm 左右。另一方面，可知nc-OS和CAAC-OS在开始电子照射时到电子的 累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。具 体而言，如图21中的(2)及(3)所示，可知无论电子的累积照射量 如何，nc-OS及CAAC-OS的平均结晶部尺寸都分别为1.4nm左右及2.1nm 左右。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方 面，可知在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部 的生长。也就是说，a-like OS与nc-OS及CAAC-OS相比具有不稳定的 结构。
此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS 低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的 78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同 组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以形成 其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，具有 菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在 原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度 为5.0g/cm3以上且小于5.9g/cm3。另外，例如，在原子数比满足 In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS的密度和CAAC-OS的密度 为5.9g/cm3以上且小于6.3g/cm3。
注意，有时在单晶结构中不存在相同组成的氧化物半导体。此时， 通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当 于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧 化物半导体的组合比例使用加权平均计算出相当于所希望的组成的单 晶氧化物半导体的密度即可。注意，优选尽可能减少所组合的单晶氧化物半导体的种类来计算密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化 物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和 CAAC-OS中的两种以上的叠层。
<2-5.CAAC-OS的形成方法>
接着，对CAAC-OS的形成方法的一个例子进行说明。
图22是成膜室内的示意图。CAAC-OS可以利用溅射法形成。
如图22所示，衬底5220与靶材5230彼此相对地配置。在衬底5220 与靶材5230之间有等离子体5240。另外，在衬底5220下部设置有加 热机构5260。靶材5230被贴合到垫板上(未图示)。在隔着垫板与靶 材5230相对的位置配置有多个磁铁。利用磁铁的磁场提高沉积速度的 溅射法被称为磁控溅射法。
衬底5220与靶材5230的距离d(也称为靶材与衬底之间的距离 (T-S间距离))为0.01m以上且1m以下，优选为0.02m以上且0.5m 以下。沉积室内几乎被沉积气体(例如，氧、氩或包含5vol％以上的 氧的混合气体)充满，并且沉积室内的压力被控制为0.01Pa以上且100Pa以下，优选为0.1Pa以上且10Pa以下。在此，通过对靶材5230 施加一定程度以上的电压，开始放电且观察到等离子体5240。由磁场 在靶材5230附近形成高密度等离子体区域。在高密度等离子体区域中， 因沉积气体的离子化而产生离子5201。离子5201例如是氧的阳离子(O+) 或氩的阳离子(Ar+)等。
靶材5230具有包括多个晶粒的多晶结构，其中任何晶粒包括劈开 面。作为一个例子，图23A至图23C示出靶材5230所包含的InMZnO4 (元素M例如是Al、Ga、Y或Sn)的结晶结构。图23A是从平行于b 轴的方向观察时的InMZnO4的结晶结构。在InMZnO4结晶中，由于氧原子具有负电荷，在靠近的两个M-Zn-O层之间产生斥力。因此，InMZnO4结晶在靠近的两个M-Zn-O层之间具有劈开面。
在高密度等离子体区域产生的离子5201由电场向靶材5230一侧 被加速而碰撞到靶材5230。此时，作为平板状或颗粒状的溅射粒子的 颗粒5200从劈开面剥离(参照图22)。颗粒5200是被图23A所示的两 个劈开面夹着的部分。因此，可知若只将颗粒5200抽出，其截面则成 为如图23B所示的那样，其顶面则成为如图23C所示的那样。另外， 颗粒5200的结构有时会因离子5201碰撞的冲击而产生畸变。
颗粒5200是具有三角形如正三角形的平面的平板状(颗粒状)的 溅射粒子。或者，颗粒5200是具有六角形如正六角形的平面的平板状(颗粒状)的溅射粒子。注意，颗粒5200的平面形状不局限于三角形 或六角形。例如，有时为组合多个三角形的平面形状。例如，有时也 成为组合两个三角形(例如，正三角形)而成的四角形(例如，菱形)。
颗粒5200的厚度取决于沉积气体的种类等。例如，颗粒5200的 厚度为0.4nm以上且1nm以下，优选为0.6nm以上且0.8nm以下。另 外，例如，颗粒5200的宽度为1nm以上且100nm以下，优选为2nm以 上且50nm以下，更优选为3nm以上且30nm以下。例如，使离子5201碰撞到具有In-M-Zn氧化物的靶材5230。由此，具有M-Zn-O层、In-O 层及M-Zn-O层的三层的颗粒5200剥离。此外，随着颗粒5200的剥离， 粒子5203也从靶材5230被弹出。粒子5203具有一个原子或几个原子 的集合体。由此，粒子5203也可以称为原子状粒子(atomicparticle)。
颗粒5200有时在经过等离子体5240时接收电荷，因此其表面带 负电或正电。例如，颗粒5200有时从等离子体5240中的O2-接收负电 荷。其结果，有时颗粒5200的表面的氧原子带负电。此外，颗粒5200 有时在经过等离子体5240时，通过与等离子体5240中的铟、元素M、 锌或氧等键合而生长。
经过等离子体5240的颗粒5200及粒子5203到达衬底5220的表 面。此外，粒子5203的一部分由于质量小所以有时通过真空泵等排出 到外部。
接着，参照图24A至图24F说明在衬底5220的表面沉积的颗粒 5200及粒子5203。
首先，第一个颗粒5200沉积在衬底5220上。由于颗粒5200是平 板状，所以以其平面朝向衬底5220的表面的方式沉积。此时，颗粒5200 的衬底5220一侧的表面的电荷穿过衬底5220释放。
接着，第二个颗粒5200到达衬底5220。此时，由于第一个颗粒 5200的表面及第二个颗粒5200的表面带电荷，所以互相排斥。其结果， 第二个颗粒5200避开沉积在第一个颗粒5200上，而在衬底5220的表 面的离第一个颗粒5200稍微远的部分以其平面朝向衬底5220的表面 的方式沉积。通过反复进行上述沉积，在衬底5220的表面沉积无数个 颗粒5200，以该沉积的厚度相当于一层。此外，在颗粒5200之间产生 未沉积颗粒5200的区域(参照图24A)。
接着，从等离子体接收能量的粒子5203到达衬底5220的表面。 粒子5203不能沉积在颗粒5200的表面等活性区域上。由此，粒子5203 移动到未沉积颗粒5200的区域并附着于颗粒5200的侧面。粒子5203 的键通过从等离子体接收能量而处于活性状态，由此在化学上与颗粒 5200键合而形成横向生长部5202(参照图24B)。
并且，横向生长部5202在横向方向上生长，由此将颗粒5200之 间连接(参照图24C)。如此，横向生长部5202形成到填满未沉积颗粒 5200的区域为止。该机理类似于原子层沉积(ALD：Atomic Layer Deposition)法的沉积机理。
即使当颗粒5200以朝向彼此不同的方向的方式沉积时，粒子5203 也横向生长来填入颗粒5200间的间隙，因此不形成明确的晶界。此外， 由于在颗粒5200间粒子5203平滑地连接，所以形成与单晶及多晶都 不同的结晶结构。换言之，形成在微小的结晶区域(颗粒5200)间具 有应变的结晶结构。如此，由于填入结晶区域间的间隙为具有应变的 结晶区域，所以可以认为将该区域称为非晶结构是不宜的。
接着，新的颗粒5200以平面朝向表面的方式沉积(参照图24D)。 另外，粒子5203以填入未沉积颗粒5200的区域的方式沉积而形成横 向生长部5202(参照图24E)。由此，粒子5203附着于颗粒5200的侧 面，横向生长部5202在横向方向上生长，而使第二层的颗粒5200间 连接(参照图24F)。沉积直到形成第m层(m为二以上的整数)为止 进行，其结果形成包含叠层体的薄膜结构。
此外，颗粒5200的沉积机理根据衬底5220的表面温度等而变化。 例如，在衬底5220的表面温度较高时，颗粒5200在衬底5220的表面 发生迁移。其结果，由于颗粒5200之间直接连接而不夹着粒子5203 的比例增加，所以成为取向性更高的CAAC-OS。在形成CAAC-OS时的衬 底5220的表面温度为室温以上且低于340℃，优选为室温以上且300℃ 以下，更优选为100℃以上且250℃以下，进一步优选为100℃以上且 200℃以下。因此，即使作为衬底5220使用第八代以上的大面积衬底， 也几乎不产生CAAC-OS的沉积所引起的翘曲等。
另一方面，在衬底5220的表面温度较低时，颗粒5200在衬底5220 的表面不容易发生迁移。其结果，由于颗粒5200被层叠而成为取向性 低的nc-OS等。在nc-OS中，由于颗粒5200带负电，所以有可能颗粒 5200以彼此隔有一定间隔的方式沉积。因此，虽然nc-OS的取向性较 低，但因其略有规律性，所以与非晶氧化物半导体相比具有致密的结 构。
在CAAC-OS中，当颗粒彼此之间的间隙极小时，有时形成有一个 大颗粒。在一个大颗粒内具有单晶结构。例如，从顶面看来颗粒的尺 寸有时为10nm以上且200nm以下、15nm以上且100nm以下或20nm以 上且50nm以下。
如上述沉积模型那样，可以认为颗粒沉积于衬底的表面。即使形 成面不具有结晶结构，也能够形成CAAC-OS。由此可知，作为与外延生 长不同的上述沉积模型是很妥当的。此外，借助于上述沉积模型，CAAC-OS及nc-OS在大面积的玻璃衬底等上也能够均匀地进行成膜。例 如，即使衬底表面(形成面)结构为非晶结构(例如非晶氧化硅)，也 能够形成CAAC-OS。
此外，可知即使在衬底表面(形成面)为凹凸状的情况下，颗粒 也沿着其形状排列。
另外，根据上述沉积模型可知，为了形成结晶性高的CAAC-OS，只 要采用如下方法即可：首先为了增加平均自由程而在高真空状态下沉 积，接着为了减少衬底附近的损伤而减弱等离子体的能量，然后对形 成面施加热能，以每次沉积都要消除等离子体损伤。
另外，上述沉积模型不局限于使用如下靶材，即具有含有多个晶 粒的In-M-Zn氧化物等复合氧化物的多晶结构且其中任一晶粒包含劈 开面的靶材的情况，例如也可以应用于使用含有氧化铟、元素M的氧 化物以及氧化锌的混合物靶材的情况。
因为混合物靶材没有劈开面，所以溅射时原子状粒子从靶材剥离。 当沉积时，在靶材附近形成有等离子体的强电场区域。由此，从靶材 剥离了的原子状粒子因等离子体的强电场区域的作用而键合并进行横 向生长。例如，首先，作为原子状粒子的铟原子键合而进行横向生长， 由此形成由In-O层构成的纳米晶，接着，以补充该纳米晶的方式在上 下方向上键合M-Zn-O层。如此，即使在使用混合物靶材的情况下，也 有可能形成颗粒。由此，即使在使用混合物靶材的情况下，也可以应 用上述沉积模型。
但是，当在靶材附近没形成等离子体的强电场区域时，仅从靶材 剥离了的原子状粒子沉积在衬底表面上。在此情况下，有时在衬底表 面原子状粒子进行横向生长。但是，原子状粒子的方向不一致，由此 所得到的薄膜的结晶的取向性也不一致。也就是说，成为nc-OS等。
<2-6.横向生长>
下面，对在粒子5203附着(也称为键合或吸附)到颗粒5200时 产生横向生长的情况进行说明。
图25A至图25E是示出颗粒5200的结构及金属离子附着的位置的 图。此外，作为颗粒5200假设从InMZnO4的结晶结构在保持化学计量 组成的情况下抽出84个原子的团簇模型(cluster model)。注意，下 面以原子M为Ga而进行说明。此外，图25F示出从平行于c轴的方向 看颗粒5200时的结构。图25G示出从平行于a轴的方向看颗粒5200 时的结构。
以位置A、位置B、位置a、位置b及位置c示出金属离子的附着 位置。位置A为颗粒5200顶面的由一个镓原子、两个锌原子围绕的晶 格间位点(site)的上方。位置B为颗粒5200顶面的由两个镓原子、 一个锌原子围绕的晶格间位点的上方。位置a为颗粒5200侧面的铟位 点。位置b为颗粒5200侧面的In-O层与Ga-Zn-O层之间的晶格间位 点。位置c为颗粒5200侧面的镓位点。
接着，利用第一原理计算对在所假设的位置(位置A、位置B、位 置a、位置b及位置c)配置金属离子的情况的相对能量进行评价。在 计算中，使用第一原理计算软件的VASP(Vienna Ab initio Simulation Package)。此外，作为交换相关势使用PBE(Perdew-Burke-Ernzerhof) 型的广义梯度近似(GGA：Generallized Gradient Approximation)，作为离子势能使用PAW(Projector Augmented Wave：投影缀加波)法。 此外，将截止能量设定为400eV，k点取样只为Γ点。表2示出在位置A、 位置B、位置a、位置b及位置c配置铟离子(In3+)、镓离子(Ga3+) 及锌离子(Zn2+)的情况的相对能量。此外，相对能量是在计算模型中能量最低的模型的能量为0eV时的相对值。
[表2]
Figure BDA0002971492230000931
从上述结果可知，任何金属离子与颗粒5200顶面相比容易附着于 侧面。尤其是，在位置a的铟位点，不仅是铟离子，而且是锌离子也 最容易附着。
对氧离子(O2-)的对于颗粒5200的附着性进行评价。图26A至图 26E是示出颗粒5200的结构及氧离子附着的位置的图。此外，图26F 示出从平行于c轴的方向来看颗粒5200的结构。图26G示出从平行于 b轴的方向来看颗粒5200的结构。
以位置C、位置D、位置d、位置e及位置f示出氧离子的附着位 置。在位置C中，氧离子与颗粒5200顶面的镓键合。在位置D中，氧 离子与颗粒5200顶面的锌键合。在位置d中，氧离子与颗粒5200侧 面的铟键合。在位置e中，氧离子与颗粒5200侧面的镓键合。在位置 f中，氧离子与颗粒5200侧面的锌键合。
接着，利用第一原理计算对在所假定的位置(位置C、位置D、位 置d、位置e及位置f)配置氧离子的情况的相对能量进行评价。表3 示出在位置C、位置D、位置d、位置e及位置f配置氧离子(O2-)的 情况的相对能量。
[表3]
Figure BDA0002971492230000941
从上述结果可知氧离子也与颗粒5200顶面相比容易附着于侧面。
因此可知，接近于颗粒5200的粒子5203优先附着于颗粒5200的 侧面。即，可以说由附着于颗粒5200的侧面的粒子5203发生颗粒5200 的横向生长的上述沉积模型是很妥当的。
本实施方式所示的结构可以与其他实施方式或其他实施例所示的 任何结构适当地组合而实施。
实施方式3
在本实施方式中，参照图27A至图45说明具有本发明的一个方式 的半导体装置的显示装置。另外，在本实施方式中，对作为显示装置 的显示元件具有液晶元件的结构(液晶显示装置)进行具体的说明。
<3-1.液晶显示装置>
图27A所示的液晶显示装置880包括：像素部871；栅极驱动器 874；源极驱动器876；互相平行或大致平行地配置且其电位由栅极驱 动器874控制的m个扫描线877；以及互相平行或大致平行地配置且其 电位由源极驱动器876控制的n个信号线879。像素部871具有配置为 矩阵状的多个像素870。另外，还有沿着信号线879互相平行或大致平 行地配置的公用线875。另外，有时将栅极驱动器874及源极驱动器876总称为驱动电路部。
各扫描线877与在像素部871中配置为m行n列的多个像素870 中的配置在任一行的n个像素870电连接。各信号线879与配置为m 行n列的多个像素870中的配置在任一列的m个像素870电连接。m 和n都是1以上的整数。各公用线875与配置为m行n列的像素870 中的配置在任一行的m个像素870电连接。
图27B示出可以用于图27A所示的液晶显示装置880的像素870 的电路结构的一个例子。
图27B所示的像素870具有液晶元件851、晶体管852和电容器 855。
可以将前面的实施方式1中说明的晶体管用于晶体管852。
液晶元件851的一对电极中的一个与晶体管852连接，并且其电 位根据像素870的规格适当地设定。液晶元件851的一对电极中的另 一个与公用线875连接，并被施加同一电位(公共电位)。根据写入到 晶体管852的数据控制液晶元件851所包含的液晶的取向状态。
液晶元件851是利用液晶的光学调制作用来控制光的透过或非透 过的元件。液晶的光学调制作用由施加到液晶的电场(包括横向电场、 纵向电场或倾斜方向电场)控制。作为用于液晶元件851的液晶，可 以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁 电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶 相、立方相、手征向列相、均质相等。
此外，在采用横向电场方式的情况下，也可以使用不使用取向膜 的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温 度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较 窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液 晶组合物用于液晶层，以扩大温度范围。包含呈现蓝相的液晶和手征 试剂的液晶组成物的响应速度快，并且其具有光学各向同性。此外， 包含呈现蓝相的液晶的液晶组成物不需要取向处理，且视角依赖性小。 另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩 擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置 的不良和破损。
另外，作为包括液晶元件851的液晶显示装置880的驱动方法， 可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS (In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric alignedMicro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反铁电性液晶)模式等。
另外，作为液晶显示装置880也可以使用常黑型液晶显示装置， 例如采用垂直取向(VA)模式的透过型液晶显示装置。作为垂直取向 模式，可以使用MVA(Multi-DomainVertical Alignment：多象限垂 直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型) 模式、ASV(Advanced Super View：高级超视觉)模式等。
<3-2.横向电场方式的液晶显示装置>
首先，对横向电场方式，典型的是FFS模式和IPS模式进行说明。
在图27B所示的像素870的结构中，晶体管852的源电极和漏电 极中的一个与信号线879电连接，源电极和漏电极中的另一个与液晶 元件851的一对电极中的一个电连接。晶体管852的栅电极与扫描线 877电连接。晶体管852具有对数据信号的写入进行控制的功能。
在图27B所示的像素870的结构中，电容器855的一对电极中的 一个与晶体管852的源电极和漏电极中的另一个连接。电容器855的 一对电极中的另一个与共用线875电连接。根据像素870的规格适当 地设定公用线875的电位值。电容器855被用作储存被写入的数据的 存储电容器。注意，在以FFS模式驱动的液晶显示装置880中，电容 器855的一对电极中的一个相当于液晶元件851的一对电极中的一个 的一部分或全部，电容器855的一对电极中的另一个相当于液晶元件 851的一对电极中的另一个的一部分或全部。
<3-3.横向电场方式的元件衬底的结构例子1>
接着，说明液晶显示装置880所包括的元件衬底的具体结构。首 先，图28示出以FFS模式驱动的液晶显示装置880所包括的多个像素 870a、870b以及870c。
在图28中，用作扫描线的导电膜813在与信号线大致正交的方向 (附图中的左右方向)上延伸地设置。用作信号线的导电膜821a在与 扫描线大致正交的方向(附图中的上下方向)上延伸地设置。用作扫 描线的导电膜813与栅极驱动器874电连接，而用作信号线的导电膜 821a与源极驱动器876电连接(参照图27A)。
晶体管852设置在扫描线和信号线的交叉部附近。晶体管852由 用作栅电极的导电膜813、栅极绝缘膜(在图28中未图示)、形成在栅 极绝缘膜上的形成有沟道区域的氧化物半导体膜808以及用作源电极 和漏电极的导电膜821a及821b构成。导电膜813还被用作扫描线， 与氧化物半导体膜808重叠的导电膜813的区域被用作晶体管852的 栅电极。导电膜821a被用作信号线，与氧化物半导体膜808重叠的导 电膜821a被用作晶体管852的源电极或漏电极。在图28所示的俯视 图中，扫描线的端部位于氧化物半导体膜808的端部的外侧。由此， 扫描线被用作阻挡来自背光等光源的光的遮光膜。其结果是，晶体管 所包括的氧化物半导体膜808不被照射光，从而晶体管的电特性的变 动可以得到抑制。
导电膜821b与用作像素电极的氧化物半导体膜819a电连接。另 外，在氧化物半导体膜819a上隔着绝缘膜(在图28中未图示)设置 有公共电极829。
公共电极829包括在与信号线交叉的方向上延伸的条纹形状的区 域。另外，该条纹形状的区域连接于在与信号线平行或大致平行的方 向上延伸的区域。因此，在液晶显示装置880所包括的多个像素中， 公共电极829的条纹形状的区域的电位相等。
电容器855形成在氧化物半导体膜819a与公共电极829重叠的区 域中。氧化物半导体膜819a及公共电极829具有透光性。也就是说， 电容器855具有透光性。
因为电容器855具有透光性，所以电容器855可以较大地(大面 积地)形成在像素870中。由此，可以得到能够在提高开口率(典型 地提高到50％以上，优选提高到60％以上)的同时增大电荷量的显示 装置。例如，在分辨率高的如液晶显示装置之类的显示装置中，像素 的面积小，由此电容器的面积也小。因此，在分辨率高的显示装置中， 储存在电容器中的电荷量变小。但是，由于本实施方式所示的电容器 855具有透光性，所以通过将该电容器设置在像素中，可以在各像素中 得到充分的电荷量的同时提高开口率。典型的是，电容器855可以适 当地应用于像素密度为200ppi以上、300ppi以上或500ppi以上的高 分辨率显示装置。
另外，在液晶显示装置中，电容器的电容值越大，越能够延长在 施加电场的情况下液晶元件的液晶分子的取向被保持为固定的期间。 在显示静态图像的情况下，由于可以延长该期间，所以能够减少重写 图像数据的次数，从而可以降低功耗。另外，通过采用本实施方式所 示的结构，在高分辨率的显示装置中也可以提高开口率，因此可以高 效地利用背光等光源的光，从而可以降低显示装置的功耗。
接着，图29示出沿着图28的点划线Q1-R1、点划线S1-T1的截面 图。图29所示的晶体管852是沟道蚀刻型晶体管。注意，沿着点划线 Q1-R1的截面图是沟道长度方向上的晶体管852以及电容器855的截面 图，沿着点划线S1-T1的截面图是沟道宽度方向上的晶体管852的截 面图。另外，在图28中，为了明确起见，省略被用作第二栅电极的氧 化物半导体膜819b。
图29所示的晶体管852包括：衬底811上的被用作第一栅电极的 导电膜813；形成在衬底811及被用作第一栅电极的导电膜813上的绝 缘膜815；形成在绝缘膜815上的绝缘膜817；隔着绝缘膜815及绝缘 膜817与被用作栅电极的导电膜813重叠的氧化物半导体膜808；被用 作源电极及漏电极且与氧化物半导体膜808接触的导电膜821a、821b； 氧化物半导体膜808、被用作源电极及漏电极的导电膜821a、821b上 的绝缘膜823、825；绝缘膜825上的被用作第二栅电极的氧化物半导 体膜819b；以及绝缘膜825及氧化物半导体膜819b上的绝缘膜827。
氧化物半导体膜819a形成在绝缘膜825上。氧化物半导体膜819a 通过形成在绝缘膜823、绝缘膜825中的开口部与被用作源电极及漏电 极的导电膜821a、821b中的一个(在此导电膜821b)电连接。在绝缘 膜825及氧化物半导体膜819a上形成有绝缘膜827。另外，公共电极829形成在绝缘膜827上。
另外，氧化物半导体膜819a、绝缘膜827及公共电极829重叠的 区域被用作电容器855。
另外，本发明的一个方式的截面结构不局限于此。例如，氧化物 半导体膜819a可以具有狭缝。或者，氧化物半导体膜819a可以是梳 齿状。
另外，如图30所示，公共电极829也可以在绝缘膜827上的绝缘 膜828上设置。绝缘膜828被用作平坦化膜。
<3-4.横向电场方式的元件衬底的结构例子2>
接着，图31示出液晶显示装置880所包括的多个像素870d、870e 以及870f的俯视图。像素870d、870e以及870f的结构与图28的像 素不同。图31所示的液晶显示装置880以IPS模式驱动。
在图31中，用作扫描线的导电膜813在附图中的左右方向上延伸 地设置。用作信号线的导电膜821a以具有其一部分弯曲的V字形状的 方式在与扫描线大致正交的方向(附图中的上下方向)上延伸地设置。 用作扫描线的导电膜813与栅极驱动器874电连接，而用作信号线的 导电膜821a与源极驱动器876电连接(参照图27A)。
晶体管852设置在扫描线和信号线的交叉部附近。晶体管852由 用作栅电极的导电膜813、栅极绝缘膜(在图31中未图示)、形成在栅 极绝缘膜上的形成有沟道区域的氧化物半导体膜808以及用作源电极 和漏电极的导电膜821a及821b构成。导电膜813还被用作扫描线， 与氧化物半导体膜808重叠的导电膜813的区域被用作晶体管852的 栅电极。导电膜821a被用作信号线，与氧化物半导体膜808重叠的导 电膜821a被用作晶体管852的源电极。在图31所示的俯视图中，扫 描线的端部位于氧化物半导体膜808的端部的外侧。由此，扫描线被 用作阻挡来自背光等光源的光的遮光膜。其结果是，晶体管所包括的 氧化物半导体膜808不被照射光，从而晶体管的电特性的变动可以得 到抑制。
导电膜821b与用作像素电极的氧化物半导体膜819a电连接。将 氧化物半导体膜819a形成为梳齿状。另外，在氧化物半导体膜819a 上设置有绝缘膜(在图31中未图示)，在该绝缘膜上设置有公共电极 829。在俯视图中，以与氧化物半导体膜819a咬合的方式将公共电极 829形成为梳齿状，以便公共电极829和氧化物半导体膜819a的一部 分重叠。该公共电极829连接于在与扫描线平行或大致平行的方向上 延伸的区域。因此，在液晶显示装置880所包括的多个像素中，公共 电极829的电位都相等。氧化物半导体膜819a和公共电极829具有以 沿着信号线(导电膜821a)的方式弯曲的V字形状。
电容器855形成在氧化物半导体膜819a与公共电极829重叠的区 域中。氧化物半导体膜819a及公共电极829具有透光性。也就是说， 电容器855具有透光性。
接着，图32示出沿着图31的点划线Q2-R2、点划线S2-T2的截面 图。图32所示的晶体管852是沟道蚀刻型晶体管。注意，沿着点划线 Q2-R2的截图是沟道长度方向上的晶体管852以及电容器855的截面图， 沿着点划线S2-T2的截面图是沟道宽度方向上的晶体管852的截面图。 另外，在图31中，为了明确起见，省略被用作第二栅电极的氧化物半 导体膜819b。
图32所示的晶体管852包括：衬底811上的被用作栅电极的导电 膜813；形成在衬底811及被用作栅电极的导电膜813上的绝缘膜815； 形成在绝缘膜815上的绝缘膜817；隔着绝缘膜815及绝缘膜817与被 用作栅电极的导电膜813重叠的氧化物半导体膜808；被用作源电极及 漏电极且与氧化物半导体膜808接触的导电膜821a、821b；氧化物半 导体膜808、被用作源电极及漏电极的导电膜821a、821b上的绝缘膜 823、825；绝缘膜825上的被用作第二栅电极的氧化物半导体膜819b； 以及绝缘膜825及氧化物半导体膜819b上的绝缘膜827。
氧化物半导体膜819a形成在绝缘膜825上。氧化物半导体膜819a 通过形成在绝缘膜823、绝缘膜825中的开口部与被用作源电极及漏电 极的导电膜821a、821b中的一个(在此导电膜821b)电连接。在绝缘 膜825及氧化物半导体膜819a上形成有绝缘膜827。另外，公共电极 829形成在绝缘膜827上。
将氧化物半导体膜819a、绝缘膜827及公共电极829重叠的区域 用作电容器855。
在图31及图32所示的液晶显示装置中，像素所包括的电容器具 有使氧化物半导体膜819a的各端部及其附近和公共电极829的各端部 及其附近重叠的结构。通过采用这种结构，在大型液晶显示装置中， 可以形成不是过大而是适当的大小的电容器。
另外，如图33所示，公共电极829也可以设置在绝缘膜827上的 绝缘膜828上。
另外，如图34及图35所示，氧化物半导体膜819a和公共电极829 也可以不重叠。根据对应于显示装置的驱动方法或分辨率的电容器的 大小，可以适当地决定氧化物半导体膜819a和公共电极829的位置关 系。另外，图35所示的显示装置所包括的公共电极829也可以设置在 被用作平坦化膜的绝缘膜828上(参照图36)。
在图31及图32所示的液晶显示装置中，氧化物半导体膜819a的 在与信号线(导电膜821a)平行或大致平行的方向上延伸的区域的宽 度(图32中的d1)小于公共电极829的在与信号线平行或大致平行的 方向上延伸的区域的宽度(图32中的d2)，但是液晶显示装置不局限 于此。如图37及图38所示，宽度d1也可以大于宽度d2。另外，宽度 d1和宽度d2也可以相等。另外，在一个像素(例如，像素870d)中， 氧化物半导体膜819a及/或公共电极829的在与信号线平行或大致平 行的方向上延伸的多个区域的宽度可以互不相同。
如图39所示，也可以以只残留绝缘膜828的与公共电极829重叠 的区域的方式去除设置在绝缘膜827上的绝缘膜828。此时，可以将公 共电极829用作掩模对绝缘膜828进行蚀刻。可以抑制用作平坦化膜 的绝缘膜828上的公共电极829的凹凸，绝缘膜828的从公共电极829 的端部到绝缘膜827的侧面形成得其坡度小。另外，如图40所示，绝 缘膜828的表面的与衬底811平行的区域的一部分也可以不被公共电 极829覆盖。
如图41及图42所示，公共电极也可以设置在与氧化物半导体膜 819a相同的膜上，即设置在绝缘膜825上。图41及图42所示的公共 电极819c可以使用与氧化物半导体膜819a相同的材料且对相同的氧 化物半导体膜进行加工来形成。
<3-5.垂直取向方式的液晶显示装置>
参照图43及图44对具有以垂直取向(VA：Vertical Alignment) 模式工作的液晶元件的像素的结构进行说明。图43是液晶显示装置所 具有的像素的俯视图。图44是包括沿着图43的切断线A1-B1的截面 的侧面图。另外，图45是液晶显示装置所具有的像素的等效电路图。
VA型是指一种控制液晶显示面板的液晶分子的排列的方式。在VA 型液晶显示装置中，在不被施加电压时液晶分子在垂直于面板表面的 方向上取向。
下面，特别地，将像素分成几个区域(子像素)以使分子分别倒 向不同方向。这称为多畴(multi-domain)化或多畴设计。在以下说 明中，说明考虑到多畴设计的液晶显示装置。
图43的Z1是形成有像素电极624的衬底600的俯视图。Z3是形 成有公共电极640的衬底601的俯视图。Z2是形成有像素电极624的 衬底600和形成有公共电极640的衬底601相互重叠的状态的俯视图。
在衬底600上形成有晶体管628和与其连接的像素电极624及电 容器630。晶体管628的漏电极618通过形成在绝缘膜623及绝缘膜 625中的开口633与像素电极624电连接。在像素电极624上设置有绝 缘膜627。
作为晶体管628，可以适用在前面实施方式1中说明的晶体管。
电容器630包括作为第一电容布线的电容布线604上的布线613、 绝缘膜623、绝缘膜625、像素电极624。电容布线604可以使用与晶 体管628的栅极布线615相同的材料同时形成。另外，布线613、漏电 极618及布线616可以使用相同的材料同时形成。
作为像素电极624，可以适用在实施方式1中说明的薄层电阻低的 氧化物半导体膜。
像素电极624具有狭缝646。狭缝646是用来控制液晶的取向而设 置的。
晶体管629、连接于晶体管629的像素电极626及电容器631可以 分别与晶体管628、像素电极624及电容器630同样地形成。晶体管 628和晶体管629都连接到布线616。布线616在晶体管628及晶体管 629中被用作源电极。在本实施方式所示的液晶显示面板的像素由像素 电极624及像素电极626构成。像素电极624和像素电极626是子像 素。
在衬底601上形成有着色膜636、公共电极640，并且在公共电极 640上形成有结构体644。公共电极640具有狭缝647。在像素电极624 上形成有取向膜648。并且，在公共电极640及结构体644上也形成有 取向膜645。在衬底600和衬底601之间形成有液晶层650。
形成在公共电极640中的狭缝647和结构体644具有控制液晶的 取向的功能。
当对形成有狭缝646的像素电极624施加电压时，在狭缝646附 近会产生电场应变(倾斜电场)。通过将该狭缝646与衬底601一侧的 结构体644及狭缝647以互相咬合的方式配置，有效地产生倾斜电场 以控制液晶的取向，由此根据各个位置使液晶取向的方向不同。就是 说，通过进行多畴化来扩大液晶显示面板的视角。另外，也可以在衬 底601一侧设置结构体644和狭缝647中的一个。
图44示出衬底600和衬底601重叠并且注入有液晶的状态。像素 电极624、液晶层650与公共电极640重叠，因此形成液晶元件。
图45示出上述像素结构的等效电路。晶体管628和晶体管629都 连接到栅极布线602和布线616。在此情况下，通过使电容布线604 和电容布线605的电位不同，可以使液晶元件651的工作和液晶元件652的工作不同。就是说，通过分别控制电容布线604和电容布线605 的电位，精密地控制液晶的取向来扩大视角。
注意，本实施方式可以与本说明书所示的其他任何实施方式适当 地组合。
实施方式4
在本实施方式中，使用图46A和图46B及图47A和图47B说明包 括本发明的一个方式的半导体装置的显示装置。在本实施方式中,对作 为显示装置的显示元件具有电致发光(EL)元件的结构进行具体的说 明。
<4-1.显示装置>
图46A所示的显示装置包括：具有显示元件的像素的区域(以下 称为像素部502)；配置在像素部502外侧并具有用来驱动像素的电路 的电路部(以下称为驱动电路部504)；具有保护元件的功能的电路(以 下称为保护电路506)；以及端子部507。此外，也可以不设置保护电 路506。
驱动电路部504的一部分或全部与像素部502优选形成在同一衬 底上，由此可以减少构件的数量或端子的数量。当驱动电路部504的 一部分或全部与像素部502不形成在同一衬底上时，驱动电路部504 的一部分或全部可以通过COG或TAB(Tape AutomatedBonding：卷带 自动结合)安装。
像素部502包括用来驱动配置为X行(X为2以上的自然数)Y列 (Y为2以上的自然数)的多个显示元件的电路(以下称为像素电路 501)。驱动电路部504包括供应用来选择像素的信号(扫描信号)的 电路(以下称为栅极驱动器504a)以及供应用来驱动像素中的显示元 件的信号(数据信号)的电路(以下称为源极驱动器504b)等驱动电 路。
栅极驱动器504a具有移位寄存器等。栅极驱动器504a通过端子 部507接收用来驱动移位寄存器的信号并输出信号。例如，栅极驱动 器504a被输入起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动 器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X) 的电位的功能。另外，也可以设置多个栅极驱动器504a，并通过多个 栅极驱动器504a各别控制扫描线GL_1至GL_X。或者，栅极驱动器504a 具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a也 可以供应其他信号。例如，如图46A所示，栅极驱动器504a与控制发 光元件的电位的布线(以下，也称为ANODE_1至ANODE_X)电连接。
源极驱动器504b具有移位寄存器等。源极驱动器504b通过端子 部507接收用来驱动移位寄存器的信号和从其中得出数据信号的信号 (图像信号)。源极驱动器504b具有根据图像信号生成写入到像素电 路501的数据信号的功能。另外，源极驱动器504b具有响应于由于起 始脉冲信号、时钟信号等的输入产生的脉冲信号来控制数据信号的输 出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以 下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b 具有供应初始化信号的功能。但是，不局限于此，源极驱动器504b可 以供应其他信号。
源极驱动器504b例如使用多个模拟开关等来构成。源极驱动器 504b通过依次使多个模拟开关开启而可以输出对图像信号进行时间分 割所得到的信号作为数据信号。此外，也可以使用移位寄存器等构成 源极驱动器504b。
脉冲信号及数据信号分别通过被供应扫描信号的多个扫描线GL之 一及被供应数据信号的多个数据线DL之一被输入到多个像素电路501 的每一个。另外，栅极驱动器504a控制多个像素电路501的每一个中 的数据信号的写入及保持。例如，脉冲信号通过扫描线GL_m(m是X 以下的自然数)从栅极驱动器504a被输入到第m行第n列的像素电路 501，数据信号根据扫描线GL_m的电位通过数据线DL_n(n是Y以下 的自然数)从源极驱动器504b被输入到第m行第n列的像素电路501。
图46A所示的保护电路506例如连接于栅极驱动器504a和像素电 路501之间的扫描线GL。或者，保护电路506连接于源极驱动器504b 和像素电路501之间的数据线DL。或者，保护电路506可以连接于栅 极驱动器504a和端子部507之间的布线。或者，保护电路506可以连 接于源极驱动器504b和端子部507之间的布线。此外，端子部507是 指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信 号的端子的部分。
保护电路506是在对与其连接的布线供应一定范围之外的电位时 使该布线与其他布线电连接的电路。
如图46A所示，通过对像素部502和驱动电路部504设置保护电 路506，可以提高显示装置对因ESD(Electro Static Discharge：静 电放电)等而产生的过电流的耐性。但是，保护电路506的结构不局 限于此，例如，也可以采用将栅极驱动器504a与保护电路506连接的 结构或将源极驱动器504b与保护电路506连接的结构。或者，也可以 采用将端子部507与保护电路506连接的结构。
另外，虽然在图46A中示出由栅极驱动器504a和源极驱动器504b 形成驱动电路部504的例子，但该结构不局限于此。例如，也可以只 形成栅极驱动器504a并安装形成有另外准备的源极驱动电路的衬底(例如，由单晶半导体膜或多晶半导体膜形成的驱动电路衬底)。
<4-2.像素电路的结构例子>
另外，图46A所示的多个像素电路501例如可以采用图46B所示 的结构。
图46B所示的像素电路501包括晶体管552、晶体管554、电容器 562以及发光元件572。可以将前面的实施方式所示的任何晶体管适用 于晶体管552和晶体管554中的一个或两个。
晶体管552的源电极和漏电极中的一个与被供应有数据信号的布 线(以下，称为数据线DL_n)电连接。并且，晶体管552的栅电极与 被供应有栅极信号的布线(以下，称为扫描线GL_m)电连接。
晶体管552具有通过被开启或关闭而控制数据信号的写入的功能。
电容器562的一对电极中的一个电极与晶体管552的源电极和漏 电极中的另一个电连接。另外，电容器562的一对电极中的另一个电 极与晶体管554的第二栅电极(也称为背栅极)电连接。电容器562 具有储存被写入的数据的存储电容器的功能。
晶体管554的源电极和漏电极中的一个与阳极线(ANODE_m)电连 接。
发光元件572的阳极和阴极中的一个与晶体管554的源电极和漏 电极中的另一个电连接，发光元件572的阳极和阴极中的另一个与阴 极线(CATHODE)电连接。另外，发光元件572的阳极和阴极中的一个 与电容器562的一对电极的另一个电连接。
作为发光元件572，例如可以使用有机EL元件。注意，发光元件 572不局限于此，也可以利用使用无机材料的无机EL元件。
在包括图46B所示的像素电路501的显示装置中，通过图46A所 示的栅极驱动器504a依次选择各行的像素电路501，而使晶体管552 开启而写入数据信号。
当晶体管552被关闭时，被写入数据的像素电路501成为保持状 态。并且，流在晶体管554的源电极与漏电极之间的电流量根据被写 入的数据信号的电位被控制。发光元件572以对应于流动的电流量的 亮度发光。通过按行依次进行上述步骤，可以显示图像。
另外，在本实施方式中，虽然作为显示装置的显示元件的例子示 出了包括发光元件572的结构，但本发明的一个方式不局限于此，显 示装置也可以包括各种各样的元件。
上述显示装置例如包括上述液晶元件、LED(白色LED、红色LED、 绿色LED、蓝色LED等)、晶体管(根据电流而发光的晶体管)、电子发 射器、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示面板(PDP)、 使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微 快门(DMS)、MIRASOL(在日本注册的商标)、IMOD(干涉测量调节) 元件、MEMS快门显示元件、光干涉方式的MEMS显示元件、电润湿 (electrowetting)元件、压电陶瓷显示器和使用碳纳米管的显示元 件等中的至少一个。除此之外，还可以包括其对比度、亮度、反射率、 透射率等因电或磁作用变化的显示媒体。作为使用电子发射器的显示 装置的例子，有场致发射显示器(FED)或SED方式平面型显示器(SED： Surface-conductionElectron-emitter Display：表面传导电子发射 显示器)等。作为使用液晶元件的显示装置的例子，有液晶显示器(透 射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式 液晶显示器、投射式液晶显示器)等。作为使用电子墨水或电泳元件 的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显 示器或反射式液晶显示器时，使像素电极的一部分或全部具有反射电 极的功能，即可。例如，使像素电极的一部分或全部包含铝、银等， 即可。此时，也可以将SRAM等存储电路设置在反射电极下。由此，可 以进一步降低功耗。
此外，作为显示装置的显示方式，可以采用逐行扫描方式或隔行 扫描方式等。此外，作为当进行彩色显示时在像素中控制的颜色要素， 不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。 例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构 成。或者，如PenTile排列那样，也可以由RGB中的两个颜色构成一 个颜色要素。根据颜色要素选择不同的两个颜色。或者可以对RGB追 加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上 的颜色。另外，各个颜色要素的点的显示区域的大小可以不同。但是， 所公开的发明的实施方式不局限于彩色显示的显示装置，而也可以应 用于黑白显示的显示装置。
另外，在显示装置中，可以从背光(有机EL元件、无机EL元件、 LED、荧光灯等)射出白色光(W)。此外，也可以在显示装置中设置着 色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、 绿色(G)、蓝色(B)、黄色(Y)等而使用。通过使用着色层，可以与 不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过 设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区 域中的白色光直接用于显示。通过部分地设置不包括着色层的区域， 在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少 功耗两成至三成左右。但是，在使用有机EL元件或无机EL元件等自 发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、 G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进 一步减少功耗。
<4-3.显示装置的像素的结构例子>
在此，参照图47A及图47B对具有图46B所示的像素电路的显示 装置的一个例子进行说明。图47A是显示装置的像素部的俯视图，图 47B是沿着图47A的点划线X1-X2的截面图。注意，在图47A所示的俯 视图中，为了简化起见，省略构成要素的一部分。
图47A和图47B所示的显示装置包括：衬底702上的被用作第一 栅电极的导电膜704：导电膜704上的绝缘膜706、707；绝缘膜707 上的氧化物半导体膜708；绝缘膜707及氧化物半导体膜708上的被用 作源电极及漏电极的导电膜712a、712b；绝缘膜707上的导电膜712c； 覆盖氧化物半导体膜708、导电膜712a、712b及712c的绝缘膜714、 716；绝缘膜716上的被用作第二栅电极的氧化物半导体膜720；绝缘 膜716及氧化物半导体膜720上的绝缘膜718；绝缘膜718上的被用作 平坦化绝缘膜的绝缘膜722；绝缘膜722上的被用作像素电极的导电膜 724a、724b；具有抑制导电膜724a与导电膜724b之间的电连接的功 能的结构体726；导电膜724a、724b及结构体726上的EL层728；以 及EL层728上的导电膜730。
导电膜712c通过设置在绝缘膜706、707中的开口部752c与导电 膜704电连接。另外，被用作第二栅电极的氧化物半导体膜720通过 形成在绝缘膜714、716中的开口部752a与导电膜712b电连接。另外， 导电膜724a通过形成在绝缘膜714、716、718、722中的开口部752b 与导电膜712b电连接。
另外，由被用作像素电极的导电膜724a、EL层728及导电膜730 构成发光元件572。EL层728可以通过如下任何方法形成：溅射法、 蒸镀法(包括真空蒸镀法)、印刷法(例如，凸版印刷、凹版印刷、照 相凹版印刷、平板印刷及孔版印刷等)、喷墨法及涂敷法等。
如图46B、图47A及图47B所示，通过显示装置的像素包括两个晶 体管及一个电容器，可以减少布线数量。例如，如图46B及图47A所 示，可以使像素具有三个布线如栅极线、数据线及阳极线。通过具有 上述结构，可以提高显示装置的像素的开口率。另外，通过减少布线 数量，可以不容易发生所邻接的布线之间的短路。由此，可以提供一 种高成品率的显示装置。
本实施方式所示的结构可以与其他任何实施方式所示的结构适当 地组合而实施。
实施方式5
在本实施方式中，参照图48A和图48B、图49A和图49B、图50、 图51A和图51B、图52A和图52B及图53说明包括本发明的一个方式 的半导体装置的显示装置以及在该显示装置安装输入装置的电子设备。
<5-1.触摸面板>
注意，在本实施方式中，作为电子设备的一个例子，对包括显示 装置和输入装置的触摸面板2000进行说明。另外，对作为输入装置使 用触摸传感器的一个例子进行说明。
图48A及图48B是触摸面板2000的透视图。在图48A及图48B中， 为了明确起见，只示出触摸面板2000的典型的构成要素。
触摸面板2000包括显示装置2501及触摸传感器2595(参照图48B)。 此外，触摸面板2000包括衬底2510、衬底2570以及衬底2590。另外， 衬底2510、衬底2570以及衬底2590都具有柔性。注意，衬底2510、 衬底2570和衬底2590中的任一个或全部可以不具有柔性。
显示装置2501包括衬底2510上的多个像素以及能够向该像素供 应信号的多个布线2511。多个布线2511被引导在衬底2510的外周部， 其一部分构成端子2519。端子2519与FPC2509(1)电连接。
衬底2590包括触摸传感器2595以及与触摸传感器2595电连接的 多个布线2598。多个布线2598被引导在衬底2590的外周部，其一部 分构成端子。并且，该端子与FPC2509(2)电连接。另外，为了明确 起见，在图48B中以实线示出设置在衬底2590的背面一侧(与衬底2510 相对的面一侧)的触摸传感器2595的电极以及布线等。
作为触摸传感器2595，可以适用电容式触摸传感器。作为电容式 触摸传感器，例如可以举出表面型电容式触摸传感器、投影型电容式 触摸传感器等。
作为投影型电容式触摸传感器的例子，主要根据驱动方法的不同 而分为自电容式触摸传感器、互电容式等触摸传感器。当采用互电容 式触摸传感器时，可以同时检测出多个点，所以是优选的。
注意，图48B所示的触摸传感器2595是采用了投影型电容式触摸 传感器的例子。
另外，触摸传感器2595可以适用可检测出手指等检测对象的靠近 或接触的各种传感器。
投影型电容式触摸传感器2595包括电极2591及电极2592。电极 2591电连接于多个布线2598之中的任何一个，而电极2592电连接于 多个布线2598之中的任何其他一个。
如图48A及图48B所示，电极2592具有在一个方向上配置的多个 四边形在角部相互连接的形状。
电极2591是四边形且在与电极2592延伸的方向交叉的方向上配 置。
布线2594与其间夹着电极2592的两个电极2591电连接。此时， 电极2592与布线2594的交叉部的面积优选为尽可能小。由此，可以 减少没有设置电极的区域的面积，从而可以降低透过率的偏差。其结 果，可以降低透过触摸传感器2595的光的亮度的偏差。
注意，电极2591及电极2592的形状不局限于此，可以具有各种 形状。例如，也可以采用如下结构：将多个电极2591配置为其间尽量 没有间隙，并隔着绝缘层间隔开地设置多个电极2592，以形成不重叠 于电极2591的区域。此时，通过在相邻的两个电极2592之间设置与 这些电极电绝缘的虚拟电极，可以减少透过率不同的区域的面积，所 以是优选的。
注意，作为电极2591、电极2592、布线2598等导电膜的材料， 即为构成触摸面板的布线及电极的材料，可以举出含有氧化铟、氧化 锡或氧化锌等的透明导电膜(例如，ITO膜等)。另外，作为可用于构 成触摸面板的布线及电极的材料，例如优选使用低电阻材料。例如， 可以使用银、铜、铝、碳纳米管、石墨烯、卤化金属(卤化银等)等。 并且，也可以使用由多个极细(例如，直径为几nm)的导电体构成的 金属纳米线。或者，也可以使用使导电体为网状的金属网格(metal mesh)。例如，可以使用Ag纳米线、Cu纳米线、Al纳米线、Ag网格、 Cu网格以及Al网格等。例如，在将Ag纳米线用于构成触摸面板的布 线及电极的情况下，可见光透过率可以为89％以上，薄层电阻值可以 为40Ω/cm2以上且100Ω/cm2以下。此外，作为可用于上述构成触摸面板 的布线及电极的材料的例子举出的金属纳米线、金属网格、碳纳米管、 石墨烯等具有较高的可见光透过率，所以可以用于显示元件的电极(例 如，像素电极或公共电极等)。
<5-2.显示装置>
接着，参照图49A和图49B说明显示装置2501的详细内容。图49A 和图49B是沿着图48B所示的点划线X1-X2切断的截面图。
显示装置2501包括多个配置为矩阵状的像素。该像素包括显示元 件以及驱动该显示元件的像素电路。
[作为显示元件使用EL元件的结构]
首先，参照图49A对作为显示元件使用EL元件的结构进行说明。 注意，在以下说明中，示出使用发射白色光的EL元件的例子，但是EL 元件不局限于此。例如，可以以相邻的像素分别射出不同的颜色的光 的方式使用发光颜色不同的EL元件。
作为衬底2510及衬底2570，例如，可以适当地使用水蒸气透过率 为10-5g/(m2·day)以下，优选为10-6g/(m2·day)以下的具有柔性的材 料。或者，优选将其热膨胀率大致相同的材料用于衬底2510及衬底 2570。例如，上述材料的线性膨胀系数优选为1×10-3/K以下，更优选为 5×10-5/K以下，进一步优选为1×10-5/K以下。
注意，衬底2510是叠层体，其中包括防止杂质扩散到EL元件的 绝缘层2510a、柔性衬底2510b以及贴合绝缘层2510a与柔性衬底2510b 的粘合层2510c。另外，衬底2570是叠层体，其中包括防止杂质扩散 到EL元件的绝缘层2570a、柔性衬底2570b以及贴合绝缘层2570a与 柔性衬底2570b的粘合层2570c。
粘合层2510c及粘合层2570c例如可以使用包含聚酯、聚烯烃、 聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂、 聚氨酯、环氧树脂或具有硅氧烷键合的树脂的材料。
此外，在衬底2510与衬底2570之间包括密封层2560。密封层2560 优选具有比空气大的折射率。此外，如图49A所示，当在密封层2560 一侧提取光时，密封层2560可以兼作光学元件。
另外，可以在密封层2560的外周部形成密封剂。通过使用该密封 剂，可以在由衬底2510、衬底2570、密封层2560及密封剂围绕的区 域中配置EL元件2550。注意，可以使用惰性气体(氮或氩等)代替密 封层2560。此外，可以在该惰性气体内设置干燥剂而吸收水分等。另 外，作为上述密封剂，例如优选使用环氧类树脂或玻璃粉。此外，作 为用于密封剂的材料，优选使用不使水分或氧透过的材料。
另外，图49A所示的显示装置2501包括像素2505。此外，像素 2505包括发光模块2580、EL元件2550以及可以向该EL元件2550供 应电力的晶体管2502t。注意，晶体管2502t被用作像素电路的一部分。
此外，发光模块2580包括EL元件2550以及着色层2567。另外， EL元件2550包括下部电极、上部电极以及下部电极与上部电极之间的 EL层。
另外，在密封层2560被设置于提取光一侧的情况下，密封层2560 接触于EL元件2550及着色层2567。
着色层2567位于与EL元件2550重叠的位置。由此，EL元件2550 所发射的光的一部分透过着色层2567，而向图49A中的箭头所示的方 向上被射出到发光模块2580的外部。
此外，在显示装置2501中，在光提取一侧设置遮光层2568。遮光 层2568以围绕着色层2567的方式设置。
着色层2567具有使特定波长区的光透过的功能即可，例如，可以 使用使红色波长区的光透过的滤色片、使绿色波长区的光透过的滤色 片、使蓝色波长区的光透过的滤色片以及使黄色波长区的光透过的滤 色片等。每个滤色片可以通过印刷法、喷墨法、利用光刻技术的蚀刻 法等并使用各种材料形成。
另外，在显示装置2501中设置有绝缘层2521。绝缘层2521覆盖 晶体管2502t等。此外，绝缘层2521具有使起因于像素电路的凹凸平 坦的功能。另外，可以使绝缘层2521具有抑制杂质扩散的功能。由此， 能够抑制由于杂质扩散而晶体管2502t等的可靠性降低。
此外，EL元件2550被形成于绝缘层2521的上方。另外，以与EL 元件2550所包括的下部电极的端部重叠的方式设置分隔壁2528。此外， 可以在分隔壁2528上形成控制衬底2510与衬底2570的距离的间隔物。
另外，扫描线驱动电路2504包括晶体管2503t及电容器2503c。 注意，可以将驱动电路与像素电路经同一工序形成在同一衬底上。
另外，在衬底2510上设置有能够供应信号的布线2511。此外，在 布线2511上设置有端子2519。另外，FPC2509(1)电连接到端子2519。 此外，FPC2509(1)具有供应视频信号、时钟信号、起始信号、复位 信号等的功能。另外，FPC2509(1)也可以安装有印刷线路板(PWB)。
注意，将前面的实施方式所示的任何晶体管适用作晶体管2502t 和/或晶体管2503t，即可。在本实施方式中使用的晶体管包括被高度 纯化且其结晶性高的氧化物半导体膜。该晶体管可以降低关闭状态下 的电流(关态电流)。因此，可以延长图像信号等电信号的保持时间， 在开启状态下还可以延长写入间隔。因此，可以降低刷新工作的频度， 从而可以发挥抑制功耗的效果。此外，对刷新工作的详细内容在后面 将进行说明。
另外，在本实施方式所使用的晶体管中，能够得到较高的场效应 迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱 动的晶体管用于显示装置2501，可以在同一衬底上形成像素电路的开 关晶体管和用于驱动电路的驱动晶体管。即，因为作为驱动电路不需 要另行使用由硅片等形成的半导体装置，所以可以减少半导体装置的 部件数。另外，通过在像素电路中也使用能够进行高速驱动的晶体管， 能够提供质量高的图像。
[作为显示元件使用液晶元件的结构]
接着，参照图49B对作为显示元件使用液晶元件的结构进行说明。 注意，在以下说明中，说明反射外部光而进行显示的反射型液晶显示 装置，但是本发明的一个方式不局限于此。例如，也可以设置光源(背 光、侧光等)而构成透射型液晶显示装置或者半透型液晶显示装置。
图49B所示的显示装置2501除了如下之处以外具有与图49A所示 的显示装置2501相同的结构。
图49B所示的显示装置2501的像素2505包括液晶元件2551以及 能够向液晶元件2551供应电力的晶体管2502t。
另外，液晶元件2551包括下部电极(还称为像素电极)、上部电 极以及下部电极与上部电极之间的液晶层2529。可以通过对下部电极 与上部电极之间施加电压而改变液晶元件2551中的液晶层2529的取 向状态。此外，在液晶层2529中设置有间隔物2530a以及间隔物2530b。 另外，虽然在图49B中未图示，但可以在上部电极和下部电极的与液 晶层2529接触的一侧设置取向膜。
作为液晶层2529，可以使用热致液晶、低分子液晶、高分子液晶、 聚合物分散液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件 呈现出胆甾相、近晶相、立方相、手征向列相、各向同性相等。另外， 在采用横向电场型液晶显示装置的情况下，也可以使用不需要取向膜 的呈现蓝相的液晶。当使用呈现蓝相的液晶时，可以不设置取向膜， 由此也不需要摩擦处理。因此，能够防止由于摩擦处理引起的静电破 坏，从而能够降低制造工序中的液晶显示装置的不良和损坏。
间隔物2530a、2530b可以对绝缘膜选择性地进行蚀刻来得到。间 隔物2530a、2530b是用来控制衬底2510与衬底2570之间的距离(单 元间隙)而设置的。注意，间隔物2530a、2530b的尺寸可以互不相同， 并且，间隔物2530a、2530b优选具有柱状或球状。此外，在图49B中， 虽然示出将间隔物2530a、2530b设置于衬底2570一侧的结构，但不 局限于此，可以在衬底2510一侧设置。
另外，液晶元件2551的上部电极被设置于衬底2570一侧。此外， 该上部电极与着色层2567及遮光层2568之间设置有绝缘层2531。绝 缘层2531具有使起因于着色层2567及遮光层2568的凹凸平坦的功能。 作为绝缘层2531，例如可以使用有机树脂膜。此外，液晶元件2551 的下部电极具有反射电极的功能。图49B所示的显示装置2501是反射 型液晶显示装置，其中通过在下部电极反射外部光并使该光经过着色 层2567而进行显示。注意，在构成透射型液晶显示装置的情况下，作 为下部电极设置透明电极。
另外，图49B所示的显示装置2501包括绝缘层2522。绝缘层2522 覆盖晶体管2502t等。注意，绝缘层2522具有使起因于像素电路的凹 凸平坦的功能以及在液晶元件的下部电极上形成凹凸的功能。由此， 能够在下部电极的表面上形成凹凸。因此，当外部光入射到下部电极 时，可以使该光在下部电极的表面产生漫反射，从而可以提高可见度。 注意，在构成透射型液晶显示装置的情况下，也可以不设置上述凹凸。
<5-3.触摸传感器>
接着，参照图50说明触摸传感器2595的详细内容。图50是沿着 图48B所示的点划线X3-X4切断的截面图。
触摸传感器2595包括：在衬底2590上配置为交错形状的电极2591 及电极2592；覆盖电极2591及电极2592的绝缘层2593；以及使相邻 的电极2591电连接的布线2594。
电极2591及电极2592使用具有透光性的导电材料形成。作为具 有透光性的导电材料，可以使用氧化铟、铟锡氧化物、铟锌氧化物、 氧化锌、添加有镓的氧化锌等导电氧化物。此外，还可以使用含有石 墨烯的膜。含有石墨烯的膜例如可以通过使包含氧化石墨烯的膜还原 而形成。作为还原方法，可以举出进行加热的方法等。
例如，通过溅射法将具有透光性的导电材料形成在衬底2590上， 然后通过光刻法等各种图案化技术去除无需的部分，由此可以形成电 极2591及电极2592。
另外，作为用于绝缘层2593的材料，例如除了丙烯酸树脂、环氧 树脂等树脂、具有硅氧烷键的树脂等树脂之外，还可以使用氧化硅、 氧氮化硅、氧化铝等无机绝缘材料。
另外，达到电极2591的开口设置在绝缘层2593中，并且布线2594 与相邻的电极2591电连接。由于透光导电材料可以提高触摸面板的开 口率，因此可以适用于布线2594。另外，因为其导电性高于电极2591 及电极2592的材料可以减少电阻，所以可以适用于布线2594。
一个电极2592延在一个方向上，多个电极2592设置为条纹状。 此外，布线2594与电极2592交叉。
夹着一个电极2592设置有相邻的电极2591。另外，布线2594电 连接相邻的电极2591。
另外，多个电极2591并不需要必须设置在与一个电极2592正交 的方向上，也可以设置为以与一个电极2592交叉的方式形成大于0° 且小于90°的角。
此外，一个布线2598与电极2591或电极2592电连接。另外，将 布线2598的一部分用作端子。作为布线2598，例如可以使用金属材料 诸如铝、金、铂、银、镍、钛、钨、铬、钼、铁、钴、铜或钯等或者 包含上述任何金属材料的合金材料。
另外，也可以通过设置覆盖绝缘层2593及布线2594的绝缘层， 来保护触摸传感器2595。
此外，连接层2599电连接布线2598与FPC2509(2)。
作为连接层2599，可以使用各向异性导电膜(ACF：Anisotropic ConductiveFilm)或各向异性导电膏(ACP：Anisotropic Conductive Paste)等。
<5-4.触摸面板>
接着，参照图51A说明触摸面板2000的详细内容。图51A是沿着 图48A所示的点划线X5-X6切断的截面图。
在图51A所示的触摸面板2000中，将图48A所说明的显示装置 2501与图50所说明的触摸传感器2595贴合在一起。
另外，图51A所示的触摸面板2000除了图49A所说明的结构之外 还包括粘合层2597及抗反射层2569。
粘合层2597以与布线2594接触的方式设置。注意，粘合层2597 以使触摸传感器2595重叠于显示装置2501的方式将衬底2590贴合到 衬底2570。此外，粘合层2597优选具有透光性。另外，作为粘合层 2597，可以使用热固化树脂或紫外线固化树脂。例如，可以使用丙烯 酸类树脂、氨酯类树脂、环氧类树脂或硅氧烷类树脂。
抗反射层2569设置在重叠于像素的位置上。作为抗反射层2569， 例如可以使用圆偏振片。
接着，参照图51B对与图51A所示的结构不同的结构的触摸面板 进行说明。
图51B是触摸面板2001的截面图。图51B所示的触摸面板2001 与图51A所示的触摸面板2000的不同之处在于相对于显示装置2501 的触摸传感器2595的位置。下面对不同的结构进行详细的说明，而对 可以使用同样的结构的部分援用触摸面板2000的说明。
着色层2567位于EL元件2550的下方。此外，图51B所示的EL 元件2550将光射出到设置有晶体管2502t的一侧。由此，EL元件2550 所发射的光的一部分透过着色层2567，而向图51B中的箭头所示的方 向被射出到发光模块2580的外部。
另外，触摸传感器2595被设置于显示装置2501的衬底2510一侧。
粘合层2597位于衬底2510与衬底2590之间，并将显示装置2501 和触摸传感器2595贴合在一起。
如图51A及图51B所示，光可以从发光元件穿过衬底2510和衬底 2570中的一个或两个而射出。
<5-5.触摸面板的驱动方法>
接着，参照图52A及图52B对触摸面板的驱动方法的一个例子进 行说明。
图52A是示出互电容式触摸传感器的结构的方框图。在图52A中， 示出脉冲电压输出电路2601、电流检测电路2602。另外，在图52A中， 以X1至X6的6个布线表示被施加有脉冲电压的电极2621，并以Y1 至Y6的6个布线表示检测电流的变化的电极2622。此外，图52A示出 由于使电极2621与电极2622重叠而形成的电容器2603。注意，电极 2621与电极2622的功能可以互相调换。
脉冲电压输出电路2601是用来依次将脉冲电压施加到X1至X6的 布线的电路。通过对X1至X6的布线施加脉冲电压，在电容器2603的 电极2621与电极2622之间产生电场。通过遮蔽等该产生于电极之间 的电场，使电容器2603(互电容)产生变化。通过利用该变化，可以 检测出检测对象的靠近或接触。
电流检测电路2602是用来检测电容器2603的互电容变化所引起 的流过Y1至Y6的布线的电流的变化的电路。在Y1至Y6的布线中， 如果没有检测对象的靠近或接触，所检测的电流值则没有变化，而另 一方面，在由于检测对象的靠近或接触而互电容减少的情况下，检测 到电流值的减少。另外，通过积分电路等检测电流值即可。
接着，图52B示出图52A所示的互电容式触摸传感器中的输入/输 出波形的时序图。在图52B中，在一个帧期间进行各行列中的检测对 象的检测。另外，在图52B中，示出没有检测出检测对象(未触摸) 和检测出检测对象(触摸)的两种期间。此外，关于Y1至Y6的布线， 示出对应于所检测出的电流值的电压值的波形。
依次对X1至X6的布线施加脉冲电压，Y1至Y6的布线的波形根据 该脉冲电压而变化。当不存在检测对象的靠近或接触时，Y1至Y6的波 形根据X1至X6的布线的电压变化而产生变化。另一方面，在存在检 测对象靠近或接触的部分的电流值减少，因而电压值的波形也产生变 化。
如此，通过检测互电容的变化，可以检测出检测对象的靠近或接 触。
<5-6.传感器电路>
另外，作为触摸传感器，虽然图52A示出在布线的交叉部只设置 电容器2603的无源方式触摸传感器，但是也可以采用包括晶体管和电 容器的有源方式触摸传感器。图53示出有源方式触摸传感器所包括的 传感器电路的一个例子。
图53所示的传感器电路包括电容器2603、晶体管2611、晶体管 2612及晶体管2613。
对晶体管2613的栅极施加信号G2。对晶体管2613的源极和漏极 中的一个施加电压VRES，并且晶体管2613的源极和漏极中的另一个与 电容器2603的一个电极及晶体管2611的栅极电连接。晶体管2611的 源极和漏极中的一个与晶体管2612的源极和漏极中的一个电连接，对 晶体管2611的源极和漏极中的另一个施加电压VSS。对晶体管2612 的栅极施加信号G1，晶体管2612的源极和漏极中的另一个与布线ML 电连接。对电容器2603的另一个电极施加电压VSS。
接下来，对图53所示的传感器电路的工作进行说明。首先，通过 作为信号G2施加使晶体管2613成为开启状态的电位，与晶体管2611 的栅极连接的节点n被施加对应于电压VRES的电位。接着，通过作为 信号G2施加使晶体管2613成为关闭状态的电位，节点n的电位被保 持。
接着，由于手指等检测对象的靠近或接触，电容器2603的互电容 产生变化，而节点n的电位随其从VRES变化。
在读出工作中，作为信号G1施加使晶体管2612成为开启状态的 电位。流过晶体管2611的电流，即流过布线ML的电流根据节点n的 电位而产生变化。通过检测该电流，可以检测出检测对象的靠近或接 触。
可以将前面的实施方式所示的任何晶体管适用作晶体管2611、晶 体管2612及晶体管2613。尤其是通过将前面的实施方式所示的任何晶 体管用作晶体管2613，能够长期间保持节点n的电位，由此可以减少 对节点n再次供应VRES的工作(刷新工作)的频度。
本实施方式所示的结构可以与其他任何实施方式所示的结构适当 地组合而实施。
实施方式6
在本实施方式中，参照图54A和图54B、图55A和图55B、图56A 至图56E及图57A至图57E对包括本发明的一个方式的半导体装置的 显示装置及该显示装置的驱动方法进行说明。
本发明的一个方式的显示装置也可以包括信息处理单元、运算单 元、存储单元、显示单元及输入单元等。
在本发明的一个方式的显示装置连续地显示同一图像(静态图像) 的情况下，通过降低写入同一图像的信号(也称为“刷新”)的次数， 可以降低功耗。注意，将进行刷新的频度也称为刷新速率(也称为扫 描频率、垂直同步频率)。下面，对通过降低刷新速率来减少眼睛疲劳 的显示装置进行说明。
眼睛疲劳被大致分为两种，即神经疲劳和肌肉疲劳。神经疲劳由 于长时间连续观看显示装置的发光、闪烁画面而引起的。这是因为该 亮度刺激视网膜、视神经、脑子而引起疲劳。肌肉疲劳由于过度使用 在调节焦点时使用的睫状肌而引起的。
图54A是示出现有的显示装置的显示的示意图。如图54A所示， 在现有的显示装置中，在每一秒内进行60次的图像改写。长时间连续 观看这种画面，恐怕会刺激使用者的视网膜、视神经、脑子而引起眼 睛疲劳。
在本发明的一个方式的显示装置中，将使用氧化物半导体的晶体 管，例如使用CAAC-OS的晶体管应用于显示装置的像素部。该晶体管 的关态电流极小。因此，即使降低显示装置的刷新速率也可以保持显 示装置的亮度。
也就是说，如图54B所示，例如每隔5秒钟进行1次的图像改写 即可。可以尽可能地在长时间显示同一图像，使用者所感到的图像闪 烁减少。由此，可以减少对使用者的视网膜、视神经、脑子的刺激而 减轻神经疲劳。
另外，如图55A所示，在一个像素的尺寸大的情况下(例如，在 分辨率低于150ppi的情况下)，显示装置所显示的文字变得模糊。在 长时间连续观看显示在显示装置上的模糊的文字时，睫状肌在不容易 调节焦点的状态下不断运动以调节焦点，这恐怕会对眼睛造成负担。
与此相反，如图55B所示，在根据本发明的一个方式的显示装置 中，因为一个像素的尺寸小而能够显示高清晰的图像，所以可以显示 细致且流畅的图像。由此，睫状肌的对文字的焦点调节变得容易，而 可以减轻使用者的肌肉疲劳。通过将显示装置的分辨率设定为150ppi 以上，优选为200ppi以上，进一步优选为300ppi以上，可以有效地 减轻使用者的肌肉疲劳。
注意，已在研讨定量地测量眼睛疲劳的方法。例如，作为神经疲 劳的评价指标，已知有临界闪烁(融合)频率(CFF：Critical Flicker (Fusion)Frequency)等。作为肌肉疲劳的评价指标，已知有焦点 调节时间及近点距离等。
此外，作为评价眼睛疲劳的方法，已知有脑波测量、温度图法、 眨眼次数的计数、泪液量的测量、瞳孔的收缩反应速度的测量及用来 调查自觉症状的问卷调查等。
例如，通过采用上述各种方法，可以评价本发明的一个方式的显 示装置的驱动方法。
<6.显示装置的驱动方法>
在此，参照图56A至图56E对本发明的一个方式的显示装置的驱 动方法进行说明。
[图像信息的显示例子]
下面，示出将包含两个不同的图像数据的图像移动而显示的例子。
图56A示出在显示部450上显示窗口451，在该窗口451内显示静 态图像的第一图像452a的例子。
此时，优选以第一刷新速率进行显示。可以将第一刷新速率设定 为1.16×10-5Hz(大约每一天进行刷新一次)以上且1Hz以下，或者 2.78×10-4Hz(大约每一小时进行刷新一次)以上且0.5Hz以下，或者 1.67×10-2Hz(大约每一小时进行刷新一次)以上且0.1Hz以下。
如此，通过将第一刷新速率设定为极小的值，来降低画面的改写 频度，由此可以实现实质上不发生闪烁的显示，更有效地减轻使用者 的眼睛疲劳。
窗口451例如可以通过执行图像显示应用软件来显示，包括显示 图像的显示区域。
另外，窗口451的下部具有用来切换所显示的图像数据的按钮453。 使用者通过进行选择按钮453的操作，可以向显示装置的信息处理单 元供应移动图像的指令。
使用者的操作方法根据输入单元决定即可。例如，在作为输入单 元使用重叠于显示部450的触摸面板的情况下，可以进行用手指或触 屏笔等触摸按钮453的操作或者滑动图像的手势输入操作。当使用手 势输入或声音输入时，不需要必须显示按钮453。
当显示装置的信息处理单元接收移动图像的指令时，开始显示在 窗口451内的图像的移动(参照图56B)。
当在图56A的状态中以第一刷新速率进行显示时，优选在移动图 像之前将刷新速率改为第二刷新速率。第二刷新速率是用来显示动态 图像而需要的值。例如，可以将第二刷新速率设定为30Hz以上且960Hz 以下，优选为60Hz以上且960Hz以下，更优选为75Hz以上且960Hz 以下，进一步优选为120Hz以上且960Hz以下，更进一步优选为240Hz 以上且960Hz以下。
通过将第二刷新速率设定为高于第一刷新速率的值，进一步可以 流畅且自然地显示动态图像。此外，也可以抑制数据的改写带来的闪 烁被使用者看到，而可以减轻使用者的眼睛疲劳。
此时在窗口451内显示的图像为第一图像452a与接下来要显示的 第二图像452b拼接在一起的图像。在窗口451内以使该拼接在一起的 图像向一个方向(在此，向左)移动的方式显示图像的一部分。
另外，在移动拼接在一起的图像的同时，将显示在窗口451内的 图像的亮度从图56A所示的初始状态逐渐降低。
图56C示出显示在窗口451内的图像到达指定坐标的位置的状态。 因此，此时的显示在窗口451内的图像的亮度最低。
在图56C中，指定坐标为显示第一图像452a的一半和第二图像 452b的一半的坐标，但是坐标不局限于此，优选使用者能自由地设定 坐标。
例如，从初始坐标到指定坐标的距离对从初始坐标到最终坐标的 距离的比例大于0且小于1，即可。
另外，图像到达指定坐标的位置时的亮度也优选被使用者自由地 设定。例如，可以将图像到达指定坐标的位置时的亮度对初始亮度的 比例设定为大于0且小于1，优选为0以上且0.8以下，更优选为0 以上且0.5以下等。
接着，在窗口451内在移动拼接在一起的图像的同时逐渐提高亮 度(图56D)。
图56E示出拼接在一起的图像到达最终坐标的位置的状态。在窗 口451内以与初始亮度相同的亮度仅显示第二图像452b。
优选在图像的移动结束之后将刷新速率从第二刷新速率改为第一 刷新速率。
通过进行上述显示模式，即使使用者用眼睛追踪图像的移动，该 图像的亮度得到降低，所以也可以减轻使用者的眼睛疲劳。由此，通 过使用上述驱动方法，可以实现护眼显示。
[文件信息的显示例子]
接着，说明将比显示窗口的尺寸大的文件信息滚动而显示的例子。
图57A示出在显示部450上显示窗口455，在该窗口455内显示静 态图像的文件信息456的一部分的例子。
此时，优选以上述第一刷新速率进行显示。
窗口455例如可以通过执行文件显示应用软件、文件制作应用软 件等来显示，包括显示文件信息的显示区域。
文件信息456的图像的纵向方向上的尺寸比窗口455的显示区域 大。也就是说，窗口455显示文件信息456的一部分。另外，如图57A 所示，窗口455也可以显示示出文件信息456中的位置的滚动条457。
当显示装置从输入单元接收移动图像的指令(在此，也称为滚动 指令)时，开始文件信息456的移动(图57B)。另外，逐渐降低所显 示的图像的亮度。
当在图57A的状态中以第一刷新速率进行显示时，优选在移动文 件信息456之前将刷新速率改为第二刷新速率。
在此，示出不仅降低显示在窗口455内的图像的亮度，而且降低 显示在显示部450上的整个图像的亮度的状态。
图57C示出文件信息456到达指定坐标的位置的状态。此时，显 示在显示部450上的整个图像的亮度最低。
接着，在窗口455内显示移动的文件信息456(图57D)。此时， 逐渐提高显示在显示部450上的整个图像的亮度。
图57E示出文件信息456到达最终坐标的位置的状态。在窗口455 内以与初始亮度相同的亮度显示文件信息456的与在初始状态下显示 的区域不同的区域。
优选在文件信息456的移动结束之后将刷新速率改为第一刷新速 率。
通过进行上述显示模式，即使使用者用眼睛追踪图像的移动，该 图像的亮度得到降低，所以也可以减轻使用者的眼睛疲劳。由此，通 过使用上述驱动方法，可以实现护眼显示。
尤其是，文件信息等对比度高的显示让使用者的眼睛疲劳更明显， 因此将上述驱动方法应用于文件信息的显示是优选的。
本实施方式可以与本说明书所记载的其他任何实施方式适当地组 合而实施。
实施方式7
在本实施方式中，参照图58、图59A至图59G及图60A和图60B 对包括本发明的一个方式的半导体装置的显示模块、电子设备及显示 装置进行说明。
<7-1.显示模块>
图58所示的显示模块8000在上盖8001与下盖8002之间包括连 接于FPC8003的触摸面板8004、连接于FPC8005的显示面板8006、背 光8007、框架8009、印刷电路板8010、电池8011。
例如可以将本发明的一个方式的氧化物半导体膜或半导体装置用 于显示面板8006。
上盖8001及下盖8002可以根据触摸面板8004及显示面板8006 的尺寸适当地改变形状或尺寸。
触摸面板8004能够是电阻膜式触摸面板或电容式触摸面板，并且 能够被形成为与显示面板8006重叠。此外，也可以使显示面板8006 的对置衬底(密封衬底)具有触摸面板的功能。另外，也可以在显示 面板8006的各像素内设置光传感器，而形成光学触摸面板。
背光8007具有光源8008。注意，虽然在图58中例示出在背光8007 上配置光源8008的结构，但是本发明的一个方式不局限于此。例如， 可以在背光8007的端部设置光源8008，并使用光扩散板。当使用有机 EL元件等自发光型发光元件时，或者当使用反射式面板等时，可以采 用不设置背光8007的结构。
框架8009除了具有保护显示面板8006的功能以外还具有用来遮 断因印刷电路板8010的工作而产生的电磁波的电磁屏蔽的功能。此外， 框架8009也可以具有散热板的功能。
印刷电路板8010具有电源电路以及用来输出视频信号及时钟信号 的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部 的商业电源，又可以采用另行设置的电池8011的电源。当使用商业电 源时，可以省略电池8011。
此外，在显示模块8000中还可以设置偏振片、相位差板、棱镜片 等构件。
<7-2.电子设备>
图59A至图59G是示出电子设备的图。这些电子设备可以包括外 壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或 操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因 素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电 压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦 克风9008等。
图59A至图59G所示的电子设备可以具有各种功能，例如，将各 种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能； 触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软 件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通 信功能来连接到各种计算机网络的功能；通过利用无线通信功能，进 行各种数据的发送或接收的功能；读出储存在存储介质中的程序或数 据来将其显示在显示部上的功能；等。注意，图59A至图59G所示的 电子设备可具有的功能不局限于上述功能，而可以具有各种功能。另 外，虽然在图59A至图59G中未图示，但是电子设备可以包括多个显 示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功 能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储 存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能； 将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图59A至图59G所示的电子设备。
图59A是示出便携式信息终端9100的透视图。便携式信息终端 9100所包括的显示部9001具有柔性，因此可以沿着所弯曲的外壳9000 的弯曲面组装显示部9001。另外，显示部9001具备触摸传感器，而可 以用手指或触屏笔等触摸屏幕来进行操作。例如，通过触摸显示于显 示部9001上的图标，可以启动应用程序。
图59B是示出便携式信息终端9101的透视图。便携式信息终端 9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种 的功能。具体而言，可以将便携式信息终端9101用作智能手机。注意， 在图59B中未图示的扬声器9003、连接端子9006、传感器9007等可 以设置在与图59A所示的便携式信息终端9100同样的位置上。另外， 便携式信息终端9101可以将文字或图像信息显示在其多个面上。例如， 可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显 示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显 示在显示部9001的另一个面上。此外，作为信息9051的例子，可以 举出提示收到来自电子邮件、SNS(Social Networking Services：社 交网络服务)或电话等的信息的显示；电子邮件或SNS等的标题和发 送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在 显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图59C是示出便携式信息终端9102的透视图。便携式信息终端 9102具有将信息显示在显示部9001的三个以上的面上的功能。在此， 信息9052、信息9053、信息9054分别显示于不同的面上。例如，便 携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣 口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电 话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方 观看这些信息的位置。由此，使用者可以确认到该显示而无需从口袋 里拿出便携式信息终端9102，能够判断是否接电话。
图59D是示出手表型便携式信息终端9200的透视图。便携式信息 终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播 放、网络通信、电脑游戏等各种应用程序。此外，显示部9001的显示 面被弯曲，能够在所弯曲的显示面上进行显示。另外，便携式信息终 端9200可以进行被通信标准化的近距离无线通信。例如，通过便携式 信息终端9200与可进行无线通信的耳麦相互通信，可以进行免提通话。 此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接 与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进 行充电。此外，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图59E、图59F及图59G是示出能够折叠的便携式信息终端9201 的透视图。另外，图57E是展开状态的便携式信息终端9201的透视图。 图59F是从展开状态和折叠状态中的一个状态变为另一个状态的中途 的状态的便携式信息终端9201的透视图。图59G是折叠状态的便携式 信息终端9201的透视图。便携式信息终端9201在折叠状态下可携带 性好。在便携式信息终端9201处于展开状态时，因为具有无缝拼接的 较大的显示区域而其显示的一览性强。便携式信息终端9201所包括的 显示部9001由铰链9055所连接的三个外壳9000来支撑。通过铰链 9055在两个外壳9000之间的连接部弯折便携式信息终端9201，可以 从展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm 以下的曲率半径使便携式信息终端9201弯曲。
图60A和图60B是包括多个显示面板的显示装置的透视图。图60A 是多个显示面板被卷绕时的透视图，图60B是展开多个显示面板时的 透视图。
图60A和图60B所示的显示装置9500包括多个显示面板9501、轴 部9511、轴承部9512。多个显示面板9501都包括显示区域9502、具 有透光性的区域9503。
多个显示面板9501具有柔性。以其一部分互相重叠的方式设置相 邻的两个显示面板9501。例如，可以重叠相邻的两个显示面板9501 的具有透光性的区域9503。通过使用多个显示面板9501，可以实现屏 幕大的显示装置。另外，根据使用情况可以卷绕显示面板9501，所以 可以实现通用性高的显示装置。
图60A和图60B示出相邻的显示面板9501的显示区域9502彼此 分开的情况，但是不局限于此，例如，也可以通过没有间隙地重叠相 邻的显示面板9501的显示区域9502，实现连续的显示区域9502。
本实施方式所示的电子设备包括用来显示某些数据的显示部。注 意，本发明的一个方式的半导体装置也可以应用于不包括显示部的电 子设备。例如，虽然在本实施方式中示出了电子设备的显示部具有柔 性且可以在弯曲的显示面上进行显示的结构或能够使其显示部折叠的 结构，但该结构不局限于此，也可以采用不具有柔性且在平面部上进 行显示的结构。
本实施方式所示的结构可以与其他实施方式所示的任何结构适当 地组合而使用。
实施方式8
在本实施方式中，使用图61对可用于本发明的一个方式的显示模 块的制造的沉积装置进行说明。
图61是说明可用于本发明的一个方式的显示模块的制造的沉积装 置3000的图。沉积装置3000是成批式(batch-type)ALD装置的一个 例子。
<8-1.沉积装置的结构例子>
本实施方式中说明的沉积装置3000包括沉积室3180及与沉积室3180连接的控制部3182(参照图61)。
控制部3182包括提供控制信号的控制单元(未图示)以及被提供 控制信号的流量控制器3182a、流量控制器3182b及流量控制器3182c。 例如，可以将高速阀用于流量控制器。具体而言，通过使用ALD用阀 等可以精密地控制流量。另外，还包括控制流量控制器及管道的温度 的加热机构3182h。
流量控制器3182a被供应控制信号、第一原料及惰性气体，并具 有根据控制信号供应第一原料或惰性气体的功能。
流量控制器3182b被供应控制信号、第二原料及惰性气体，并具 有根据控制信号供应第二原料或惰性气体的功能。
流量控制器3182c被供应控制信号，并具有根据控制信号连接到 排气装置3185的功能。
[原料供应部]
另外，原料供应部3181a具有供应第一原料的功能，并与第一流 量控制器3182a连接。
原料供应部3181b具有供应第二原料的功能，并与第二流量控制 器3182b连接。
可以将汽化器或加热单元等用于原料供应部。由此，可以由固体 原料或液体原料生成气体原料。
另外，原料供应部不局限于两个，也可以具有三个以上的原料供 应部。
[原料]
第一原料可以使用各种物质。例如，可以将挥发性有机金属化合 物、金属醇盐等用于第一原料。可以将与第一原料起反应的各种物质 用于第二原料。例如，可以将有助于氧化反应的物质、有助于还原反 应的物质、有助于付加反应的物质、有助于分解反应的物质或有助于 加水分解反应的物质等用于第二原料。
另外，可以使用自由基等。例如，可以使用通过将原料供应给等 离子体源而得到的等离子体等。具体而言，可以使用氧自由基、氮自 由基等。
另外，与第一原料组合使用的第二原料优选使用在接近室温的温 度起反应的原料。例如，优选使用反应温度为室温以上且200℃以下， 更优选为50℃以上且150℃以下的原料。
[排气单元]
排气单元3185具有排气功能并与第三流量控制器3182c连接。另 外，可以在排出口3184与第三流量控制器3182c之间设置捕捉原料的 阱。另外，利用去除单元去除排出的气体等。
[控制部]
控制部3182供应控制流量控制器的控制信号或控制加热机构的控 制信号等。例如，在第一步骤中，将第一原料供应至加工构件的表面。 并且，在第二步骤中，供应与第一原料起反应的第二原料。由此，第 一原料与第二原料的反应生成物沉积于加工构件3010的表面。
另外，沉积于加工构件3010的表面的反应生成物的量可以通过反 复进行第一步骤和第二步骤来控制。
另外，供应至加工构件3010的第一原料的量受限于加工构件3010 的表面能够吸附的量。例如，以第一原料的单分子层形成于加工构件 3010的表面上的方式选择条件，通过使形成的第一原料的单分子层与 第二原料发生反应，可以形成极均匀的含有第一原料与第二原料的反 应生成物的层。
由此，即使在表面具有复杂结构时，也可以在加工构件3010的表 面上沉积各种材料。例如，可以在加工构件3010上形成厚度为3nm以 上且200nm以下的膜。
例如，当加工构件3010的表面形成有被称为针孔的小孔等时，通 过将材料沉积到针孔内可以填埋针孔。
另外，利用排气单元3185将剩余的第一原料或第二原料从沉积室 3180排出。例如，可以边导入氩或氮等惰性气体边进行排气。
[沉积室]
沉积室3180包括供应第一原料、第二原料及惰性气体的导入口 3183以及排出第一原料、第二原料及惰性气体的排出口3184。
沉积室3180包括：具有支撑一个或多个加工构件3010的功能的 支撑部3186、具有加热加工构件3010的功能的加热机构3187、具有 打开或关闭加工构件3010的搬入及搬出区域的功能的门3188。
例如，可以将电阻加热器或红外线灯等用于加热机构3187。加热 机构3187具有例如加热至80℃以上，100℃以上或150℃以上的功能。 加热机构3187例如将加工构件3010加热为室温以上且200℃以下，优 选为50℃以上且150℃以下。
另外，沉积室3180也可以具有压力调整器及压力检测器。
[支撑部]
支撑部3186支撑一个或多个加工构件3010。由此，例如可以在每 次处理中在一个或多个加工构件3010上形成绝缘膜。
<8-2.膜的例子>
对能够利用本实施方式中说明的沉积装置3000形成的膜的例子进 行说明。
例如，可以形成含有氧化物、氮化物、氟化物、硫化物、三元化 合物、金属或聚合物的膜。
例如，可以形成含有氧化铝、氧化铪、硅酸铝、硅酸铪、氧化镧、 氧化硅、钛酸锶、氧化钽、氧化钛、氧化锌、氧化铌、氧化锆、氧化 锡、氧化钇、氧化铈、氧化钪、氧化铒、氧化钒或氧化铟等材料的膜。
例如，可以形成含有氮化铝、氮化铪、氮化硅、氮化钽、氮化钛、 氮化铌、氮化钼、氮化锆或氮化镓等材料的膜。
例如，可以形成含有铜、铂、钌、钨、铱、钯、铁、钴或镍等材 料的膜。
例如，可以形成含有硫化锌、硫化锶、硫化钙、硫化铅、氟化钙、 氟化锶或氟化锌等材料的膜。
例如，可以形成包含如下材料的膜：含有钛及铝的氮化物；含有 钛及铝的氧化物；含有铝及锌的氧化物；含有锰及锌的硫化物；含有 铈及锶的硫化物；含有铒及铝的氧化物；含有钇及锆的氧化物；等等。
注意，本实施方式可以与本说明书所示的其他任何实施方式适当 地组合。
实施例1
在本实施例中，制造相当于图2A至图2C所示的晶体管150的晶 体管，进行该晶体管的漏电流-栅电压特性(Id-Vg特性)的评价。在本 实施例中，制造下面所示的样品C1进行评价。样品C1是具有本发明 的一个方式的晶体管的样品。样品C1包括：沟道长度L＝2μm且沟道宽 度W＝50μm的晶体管；沟道长度L＝3μm且沟道宽度W＝50μm的晶体管； 以及沟道长度L＝6μm且沟道宽度W＝50μm的晶体管。每一种晶体管的个 数为10个。
下面，对本实施例中制造的样品进行说明。注意，在以下的说明 中，使用对图2A至图2C所示的晶体管150附上的符号。
<1-1.样品C1的制造方法>
首先，在衬底102上形成导电膜104。作为衬底102使用玻璃衬底。 并且，作为导电膜104通过使用溅射装置形成厚度为100nm的钨膜。
接着，在衬底102及导电膜104上形成绝缘膜106、107。作为绝 缘膜106通过使用PECVD装置形成厚度为400nm的氮化硅膜。作为绝 缘膜107通过使用PECVD装置形成厚度为50nm的氧氮化硅膜。
绝缘膜106的沉积条件为如下。首先，在衬底温度为350℃的条件 下形成厚度为50nm的氮化硅膜；将流量为200sccm的硅烷气体、流量 为2000sccm的氮气体及流量为100sccm的氨气体引入到腔室内；压力 为100Pa；以及对设置在PECVD装置内的平行板电极之间供应2000W 的RF功率。接着，将氨流量改变为2000sccm以形成厚度为300nm的 氮化硅膜。最后，将氨流量改变为100sccm以形成厚度为50nm的氮化 硅膜。
绝缘膜107的沉积条件为如下：衬底温度为350℃；将流量为 20sccm的硅烷气体及流量为3000sccm的一氧化二氮气体引入到腔室 内；压力为40Pa；以及对设置在PECVD装置内的平行板电极之间供应 100W的RF功率。
接着，在绝缘膜107上形成氧化物半导体膜108。作为氧化物半导 体膜108，通过使用溅射装置在真空中连续地形成氧化物半导体膜108b 及氧化物半导体膜108c。
氧化物半导体膜108b的形成条件为如下：厚度为10nm的IGZO膜； 衬底温度为170℃；将流量为140sccm的氩气体及流量为60sccm的氧 气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝4:2:4.1[原子数比])供应2500W的AC功率。
氧化物半导体膜108c的形成条件为如下：厚度为15nm的IGZO膜； 衬底温度为170℃；将流量为100sccm的氩气体及流量为100sccm的氧 气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝1:1:1.2[原子数比])供应2500W的AC功率。
接着，在绝缘膜107及氧化物半导体膜108上形成导电膜112a、 112b。作为导电膜112a、112b，通过使用溅射装置在真空中连续形成 厚度为50nm的钨膜、厚度为400nm的铝膜以及厚度为100nm的钛膜。
接着，对氧化物半导体膜108的表面(背沟道一侧)进行洗涤。 当进行洗涤时，使用旋转洗涤(spin cleaning)装置对氧化物半导体 膜108及导电膜112a、112b涂敷通过将磷酸(浓度为85vol.％)用水 稀释成1/100来获得的磷酸水溶液15秒钟。
接着，在绝缘膜107、氧化物半导体膜108以及导电膜112a、112b 上形成绝缘膜114及绝缘膜116。作为绝缘膜114通过使用PECVD装置 形成厚度为50nm的氧氮化硅膜。作为绝缘膜116通过使用PECVD装置 形成厚度为400nm的氧氮化硅膜。注意，绝缘膜114及绝缘膜116是 通过使用PECVD装置在真空中连续形成的。
绝缘膜114的沉积条件为如下：衬底温度为220℃；将流量为 50sccm的硅烷气体及流量为2000sccm的一氧化二氮气体引入到腔室 内；压力为20Pa；以及对设置在PECVD装置内的平行板电极之间供应 100W的RF功率。绝缘膜116的沉积条件为如下：衬底温度为220℃； 将流量为160sccm的硅烷气体及流量为4000sccm的一氧化二氮气体引 入到腔室内；压力为200Pa；以及对设置在PECVD装置内的平行板电极 之间供应1500W的RF功率。
接着，作为第一加热处理，在氮气体气氛下以350℃进行一个小时 的加热处理。
接着，形成到达导电膜112b的开口部152a以及到达导电膜104 的开口部152b、152c。开口部152a、152b及152c通过使用干蚀刻装 置形成。
接着，以覆盖开口部152a、152b及152c的方式在绝缘膜116上 形成氧化物半导体膜，通过对该氧化物半导体膜进行加工，来形成氧 化物半导体膜120a及120b。氧化物半导体膜120a及120b的形成条件 为如下：厚度为100nm的IGZO膜；衬底温度为170℃；将流量为100sccm 的氧气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝4:2:4.1[原子数比])供应2500W的AC功率。
接着，在绝缘膜116、氧化物半导体膜120a、120b上形成绝缘膜 118。作为绝缘膜118通过使用PECVD装置形成厚度为100nm的氮化硅 膜。绝缘膜118的沉积条件为如下：衬底温度为350℃；将流量为50sccm 的硅烷气体、流量为5000sccm的氮气体及流量为100sccm的氨气体引 入到腔室内；压力为100Pa；以及使用27.12MHz的高频电源对设置在 PECVD装置内的平行板电极之间供应1000W的高频功率。
接着，作为第二加热处理，在氮气体气氛下以250℃进行一个小时 的加热处理。
经过上述工序，制造本实施例的样品C1。另外，样品C1的制造中 的最高温度为350℃。
<1-2.Id-Vg特性>
接着，对上述样品C1的Id-Vg特性进行测定。在Id-Vg特性的测定 中，施加到用作晶体管150的第一栅电极的导电膜104的电压(Vg)以 及施加到用作晶体管150的第二栅电极的氧化物半导体膜120b的电压 (Vbg)从-15V每隔0.25V变化到+20V。另外，将施加到用作源电极的 导电膜112a的电压(Vs)设定为0V(comm)，将施加到用作漏电极的 导电膜112b的电压(Vd)设定为0.1V及20V。
图62A、图62B及图63中示出样品C1的Id-Vg特性的测定结果。 另外，在图62A、图62B及图63中，第一纵轴表示Id(A)，第二纵轴 表示μFE(cm2/Vs)，横轴表示Vg(V)。
图62A表示沟道长度L＝2μm且沟道宽度W＝50μm的晶体管的测定结 果。图62B表示沟道长度L＝3μm且沟道宽度W＝50μm的晶体管的测定结 果。图63表示沟道长度L＝6μm且沟道宽度W＝50μm的晶体管的测定结 果。
由图62A、图62B及图63所示的结果可知，样品C1具有场效应迁 移率高且电特性的不均匀得到抑制的晶体管。
<1-3.偏压-热应力测试(GBT测试)>
接着，对上述样品C1进行可靠性评价。作为可靠性评价，利用GBT (Gate BiasTemperature)测试。
本实施例的GBT测试的条件为如下：栅电压(Vg)为±30V；漏电 压(Vd)及源电压(Vs)都为0V(COMMON)；应力温度为60℃；以及应 力施加时间为一个小时，并且在黑暗环境及光照射环境(使用白色LED 照射10000lx左右的光)的两种环境下进行GBT测试。就是说，将晶 体管的源电极和漏电极的电位设定为相同的电位，并且在一定的时间 (在此为一个小时)内对栅电极施加与源电极及漏电极不同的电位。
另外，将施加到栅电极的电位比源电极及漏电极的电位高的情况 称为正应力，而将施加到栅电极的电位比源电极及漏电极的电位低的 情况称为负应力。因此，在正GBT(黑暗)、负GBT(黑暗)、正GBT(光 照射)以及负GBT(光照射)的四种条件下进行可靠性评价。另外，下 面将正GBT(黑暗)表示为PBTS(Positive Bias Temperature Stress)， 将负GBT(黑暗)表示为NBTS(Negative Bias Temperature Stress)， 将正GBT(光照射)表示为PBITS(Positive Bias Illuminations Temperature Stress)，将负GBT(光照射)表示为NBITS(Negative Bias Illuminations Temperature Stress)。
图64A示出样品C1的GBT测试的结果。在图64A中，纵轴表示晶 体管的阈值电压的变化量(ΔVth)及漂移值的变化量(ΔShift)，横轴 表示各条件的名称。注意，漂移值是指在晶体管的漏电流(Id)-栅电 压(Vg)特性中，1×10-12A的轴与以对数表示的漏电流(Id)的最大倾 斜度的切线的交点上的栅电压(Vg)。ΔShift是指漂移值的变化量。
从图64A所示的结果可知，样品C1所包括的晶体管都在GBT测试 中阈值电压的变化量(ΔVth)及漂移值的变化量(ΔShift)为±2V以内。 由此确认到样品C1所包括的晶体管具有高可靠性。
<1-4.反复的GBT测试>
接下来，测定对样品C1反复交替地进行PBTS及NBTS时的阈值电 压的变化量。首先测定晶体管的Id-Vg特性(initial)。然后交替地进 行各两次的PBTS及NBTS。在各GBT应力测试中，将应力温度设定为 60℃，将应力时间设定为一个小时。另外，在此，测定沟道长度L＝6μm 且沟道宽度W＝50μm的晶体管。
图64B示出样品C1的GBT测试的结果。图64B示出应力测试之前 的阈值电压(initial)及按PBTS、NBTS、PBTS、NBTS的顺序进行GBT 测试的结果。
在此，在当交替地进行PBTS及NBTS时，阈值电压的值交替地增 加和减少的情况下，可以推测：由于在对栅电极施加电压时载流子被 陷阱能级俘获或解俘获，所以阈值电压变动。另一方面，例如在阈值 电压逐渐增大或者逐渐减少的情况下，可以推测：由于被陷阱能级俘 获的载流子像固定电荷那样动，所以阈值电压变动。
由图64B可知，样品C1所包括的晶体管的阈值电压的变动小。
<1-5.晶体管的截面观察>
接着，进行样品C1的截面观察。此外，当观察截面时使用透射电 子显微镜(STEM：Scanning Transmission Electron Microscope)。 图65示出样品C1的截面STEM图像。
由图65所示的截面STEM图像可知，在本实施例中制造的样品C1 具有良好的截面形状。
由此可知，在本发明的一个方式中，样品C1所包括的晶体管是具 有氧化物半导体膜的叠层结构且使该氧化物半导体膜上及下的绝缘膜 含有过剩氧的晶体管，示出优异的电特性，也就是说，即使以低工序 温度形成，也可以实现可靠性得到提高且电特性的不均匀得到抑制的 电特性。
本实施例所示的结构可以与其他任何实施方式或其他任何实施例 所示的结构适当地组合而实施。
实施例2
在本实施例中，制造相当于图2A至图2C所示的晶体管150的晶 体管，进行该晶体管的漏电流-栅电压特性(Id-Vg特性)的评价。另外， 为了进行Id-Vg特性的结果的考察，对短沟道长度及高漏极电压时的电 位分布进行计算。
首先，对本实施例中制造的样品进行说明。
在本实施例中，制造下面所示的样品D1及样品D2。样品D1是对 比用晶体管(单栅结构)，而样品D2是本发明的一个方式的晶体管 (S-channel结构)。
样品D1及样品D2都包括：沟道长度L＝2μm且沟道宽度W＝50μm 的晶体管；沟道长度L＝3μm且沟道宽度W＝50μm的晶体管；以及沟道长 度L＝6μm且沟道宽度W＝50μm的晶体管。
接着，对本实施例中制造的样品的制造方法进行说明。注意，在 以下的说明中，使用对图2A至图2C所示的晶体管150附上的符号。
<2-1.样品D1及样品D2的制造方法>
首先，在衬底102上形成导电膜104。作为衬底102使用玻璃衬底。 并且，作为导电膜104通过使用溅射装置形成厚度为100nm的钨膜。
接着，在衬底102及导电膜104上形成绝缘膜106、107。作为绝 缘膜106通过使用PECVD装置形成厚度为400nm的氮化硅膜。作为绝 缘膜107通过使用PECVD装置形成厚度为50nm的氧氮化硅膜。
绝缘膜106的沉积条件为如下。首先，在衬底温度为350℃的条件 下形成厚度为50nm的氮化硅膜；将流量为200sccm的硅烷气体、流量 为2000sccm的氮气体及流量为100sccm的氨气体引入到腔室内；压力 为100Pa；以及对设置在PECVD装置内的平行板电极之间供应2000W 的RF功率。接着，将氨流量改变为2000sccm以形成厚度为300nm的 氮化硅膜。最后，将氨流量改变为100sccm以形成厚度为50nm的氮化 硅膜。
绝缘膜107的沉积条件为如下：衬底温度为350℃；将流量为 20sccm的硅烷气体及流量为3000sccm的一氧化二氮气体引入到腔室 内；压力为40Pa；以及对设置在PECVD装置内的平行板电极之间供应 100W的RF功率。
接着，在绝缘膜107上形成氧化物半导体膜108。作为氧化物半导 体膜108，通过使用溅射装置在真空中连续地形成氧化物半导体膜108b 及氧化物半导体膜108c。
氧化物半导体膜108b的形成条件为如下：厚度为10nm的IGZO膜； 衬底温度为170℃；将流量为140sccm的氩气体及流量为60sccm的氧 气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝4:2:4.1[原子数比])供应2500W的AC功率。
氧化物半导体膜108c的形成条件为如下：厚度为15nm的IGZO膜； 衬底温度为170℃；将流量为100sccm的氩气体及流量为100sccm的氧 气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝1:1:1.2[原子数比])供应2500W的AC功率。
接着，在绝缘膜107及氧化物半导体膜108上形成导电膜112a、 112b。作为导电膜112a、112b，通过使用溅射装置在真空中连续形成 厚度为50nm的钨膜、厚度为400nm的铝膜以及厚度为100nm的钛膜。
接着，对氧化物半导体膜108的表面(背沟道一侧)进行洗涤。 当进行洗涤时，使用旋转洗涤(spin cleaning)装置对氧化物半导体 膜108及导电膜112a、112b涂敷通过将磷酸(浓度为85vol.％)用水 稀释成1/100来获得的磷酸水溶液15秒钟。
接着，在绝缘膜107、氧化物半导体膜108以及导电膜112a、112b 上形成绝缘膜114及绝缘膜116。作为绝缘膜114通过使用PECVD装置 形成厚度为50nm的氧氮化硅膜。作为绝缘膜116通过使用PECVD装置 形成厚度为400nm的氧氮化硅膜。注意，绝缘膜114及绝缘膜116是 通过使用PECVD装置在真空中连续形成的。
绝缘膜114的沉积条件为如下：衬底温度为220℃；将流量为50sccm的硅烷气体及流量为2000sccm的一氧化二氮气体引入到腔室 内；压力为20Pa；以及对设置在PECVD装置内的平行板电极之间供应 100W的RF功率。绝缘膜116的沉积条件为如下：衬底温度为220℃； 将流量为160sccm的硅烷气体及流量为4000sccm的一氧化二氮气体引 入到腔室内；压力为200Pa；以及对设置在PECVD装置内的平行板电极 之间供应1500W的RF功率。
接着，作为第一加热处理，在氮气体气氛下以350℃进行一个小时 的加热处理。
接着，形成到达导电膜112b的开口部152a以及到达导电膜104 的开口部152b、152c。开口部152a、152b及152c通过使用干蚀刻装 置形成。
接着，以覆盖开口部152a、152b及152c的方式在绝缘膜116上 形成氧化物半导体膜，通过对该氧化物半导体膜进行加工，来形成氧 化物半导体膜120a及120b。氧化物半导体膜120a及120b的形成条件 为如下：厚度为100nm的IGZO膜；衬底温度为170℃；将流量为100sccm 的氧气体引入到腔内；压力为0.6Pa；以及对多晶金属氧化物溅射靶材 (In:Ga:Zn＝4:2:4.1[原子数比])供应2500W的AC功率。
另外，作为对比用晶体管D1，采用不设置氧化物半导体膜120a、 120b(即，单栅结构)的结构。
接着，在绝缘膜116、氧化物半导体膜120a、120b上形成绝缘膜 118。作为绝缘膜118通过使用PECVD装置形成厚度为100nm的氮化硅 膜。绝缘膜118的沉积条件为如下：衬底温度为350℃；将流量为50sccm 的硅烷气体、流量为5000sccm的氮气体及流量为100sccm的氨气体引 入到腔室内；压力为100Pa；以及使用27.12MHz的高频电源对设置在PECVD装置内的平行板电极之间供应1000W的高频功率。
接着，作为第二加热处理，在氮气体气氛下以250℃进行一个小时 的加热处理。
经过上述工序，制造本实施例的样品D1及样品D2。另外，样品 D1及样品D2的工序中的最高温度为350℃。
<2-2.Id-Vg特性>
接着，对上述样品D1及样品D2的Id-Vg特性进行测定。Id-Vg特性 的测定条件与实施例1相同。在图84A及图84B中，绘制出从上述Id-Vg特性获得的样品D1及样品D2的最大场效应迁移率(μFE_max)及样品 D1及样品D2的阈值电压(Vth)。图84A是绘制出最大场效应迁移率的 图，图84B是绘制出阈值电压的图。
如图84A及图84B所示，与单栅结构相比，S-channel结构可以获 得两倍以上的场效应迁移率。另外，可知：阈值电压不依赖于晶体管 的沟道长度L且变动小，并且负向漂移得到抑制。
<2-3.通过计算的电位分布评价>
接着，通过计算决定FET结构对短沟道长度及高漏电压时的电位 分布造成的影响。下面，对将高漏电压施加到具有单栅结构及 S-channel结构时的电位分布进行评价。
计算条件为如下：晶体管结构为底栅极型OS-FET(IGZO组成， In:Ga:Zn＝1:1:1[原子数比])；沟道长度为2μm；漏电压(Vd)为20V； 以及栅电压(Vg)为-1V。另外，将由Silvaco公司制造的模拟器“ATLAS” 用于计算。
图85A示出单栅结构的电位分布的计算结果，图85B示出 S-channel结构的电位分布的计算结果。
如图85A及图85B所示，确认到与单栅结构相比，S-channel结构 可以使OS中的电位分布窄。这结果表示DIBL效应在S-channel结构 中得到抑制。由此，可认为通过使FET具有S-channel结构，可以抑 制短沟道长度及高漏电压时的负向漂移。
本实施例所示的结构可以与其他任何实施方式或其他任何实施例 所示的结构适当地组合而实施。
实施例3
在本实施例中，对实施例1的GBT测试时单栅结构晶体管与 S-channel结构晶体管之间可靠性不同的原因进行考察。
<3-1.对PBTS的考察>
首先，对PBTS进行考察。
对实施方式1的图74A至图74C所示的晶体管400及图75A至图 75C所示的晶体管400A进行考察。图86示出供应到晶体管400的电位 的示意图，图87示出供应到晶体管400A的电位的示意图。
由图86可知，当上侧的栅电极没有覆盖活性层的侧端部时，正电 荷被俘获在钝化膜上。另一方面，由图87可知，当上侧的栅电极覆盖 活性层的侧端部时，可以由上侧的栅电极控制电场，因此可以抑制正 电荷被俘获。
<3-2.对NBTS的考察>
接着，对NBTS进行考察。
图88A示出单栅结构的黑暗条件下的NGBT应力的示意图，图88B 示出S-channel结构的黑暗条件下的NGBT应力的示意图。
如图88A所示，当晶体管具有单栅结构时，其晶体管受到可能会 产生在钝化膜的表面上的电荷的影响。另一方面，如图88B所示，当 晶体管具有S-channel结构时，通过利用上侧的栅电极，可以遮蔽可 能会产生在钝化膜的表面上的电荷。
由此，本发明的一个方式的晶体管的S-channel结构可以提高 NBTS耐性。
本实施例所示的结构可以与其他任何实施方式或其他任何实施例 所示的结构适当地组合而实施。
实施例4
在本实施例中，制造具有不同结构的晶体管的样品(样品E1至样 品E5)，对该样品的阈值电压进行对比。另外，对具有不同结构的晶体 管(样品E4及样品E5)的Id-Vg特性进行计算。
<4-1.样品E1至样品E5>
首先，下面说明样品E1至样品E5。
[样品E1]
样品E1是包括如下晶体管的样品：具有单栅结构且使用 CAAC-IGZO的晶体管(以下，有时记载为“CAAC-IGZO，单栅结构”)。
[样品E2]
样品E2是包括如下晶体管的样品：具有S-channel结构且使用 CAAC-IGZO的晶体管(以下，有时记载为“CAAC-IGZO，S-channel结 构”)。
[样品E3]
样品E3是包括如下晶体管的样品：具有单栅结构且使用nc-IGZO 的晶体管(以下，有时记载为“nc-IGZO，单栅结构”)。
[样品E4]
样品E4是包括如下晶体管的样品：具有单栅结构且使用p沟道型 低温多晶硅的晶体管(以下，有时记载为“p-ch-LTPS，单栅结构”)。
[样品E5]
样品E5是包括如下晶体管的样品：具有S-channel结构且使用p 沟道型低温多晶硅的晶体管(以下，有时记载为“p-ch-LTPS，S-channel 结构”)。
<4-2.阈值电压的概率分布>
图89示出前面制造的样品E1至样品E3的阈值电压(Vth)的概率 分布。另外，图90示出前面制造的样品E4及样品E5的阈值电压(Vth) 的概率分布。
样品E1至样品E3中的晶体管的尺寸为L/W＝6/50μm。另外，测定 阈值电压时的漏电压(Vd)为20V。此外，在样品E1至样品E3的每一 个中，对各70个晶体管进行评价。
由图89可知，与样品E3(nc-IGZO，单栅结构)相比，样品E1 (CAAC-IGZO，单栅结构)可以减少阈值电压的偏差。另外，确认到通 过使用样品E2(CAAC-IGZO，S-channel结构)代替样品E1(CAAC-IGZO， 单栅结构)，可以进一步减少阈值电压的偏差。
另外，如图90所示，确认到在样品E4(p-ch-LTPS，单栅结构) 与样品E5(p-ch-LTPS，S-channel结构)之间阈值电压的偏差差不多。
<4-3.Id-Vg特性的计算结果>
接着，对样品E4及样品E5的Id-Vg特性进行计算。另外，在该计 算中，着眼于p沟道型低温多晶硅中的晶界。
图91示出样品E4及样品E5的Id-Vg特性的计算结果。
由图91可知，由于晶界的位置所导致的Id-Vg特性的变化在单栅 结构与S-channel结构之间差不多。由此可知，在使包括p沟道型低 温多晶硅的晶体管具有S-channel结构的情况下，起因于晶界的偏差 不减少。另一方面，在CAAC-IGZO中，没有晶界的影响或者晶界的影 响极小，因此，对阈值电压的偏差有利。
本实施例所示的结构可以与其他任何实施方式或其他任何实施例 所示的结构适当地组合而实施。
附图标记说明
100：晶体管；102：衬底；104：导电膜；106：绝缘膜；107：绝 缘膜；108：氧化物半导体膜；108a：氧化物半导体膜；108b：氧化物 半导体膜；108b_0：氧化物半导体膜；108c：氧化物半导体膜；108c_0： 氧化物半导体膜；112：导电膜；112a：导电膜；112b：导电膜；114： 绝缘膜；116：绝缘膜；118：绝缘膜；120：氧化物半导体膜；120a： 氧化物半导体膜；120a_1：氧化物半导体膜；120a_2：氧化物半导体 膜；120b：氧化物半导体膜；120b_1：氧化物半导体膜；120b_2：氧 化物半导体膜；150：晶体管；150A：晶体管；152a：开口部；152b： 开口部；152c：开口部；160：晶体管；170：晶体管；170A：晶体管； 191：靶材；192：等离子体；193：靶材；194：等离子体；400：晶体 管；400A：晶体管；402：衬底；404：导电膜；406：绝缘膜；407：绝缘膜；408：氧化物半导体膜；408a：氧化物半导体膜；408b：氧化 物半导体膜；412a：导电膜；412b：导电膜；414：绝缘膜；416：绝 缘膜；418：绝缘膜；420：导电膜；450：显示部；451：窗口；452a： 图像；452b：图像；453：按钮；455：窗口；456：文件信息；457： 滚动条；501：像素电路；502：像素部；504：驱动电路部；504a：栅 极驱动器；504b：源极驱动器；506：保护电路；507：端子部；552： 晶体管；554：晶体管；562：电容器；572：发光元件；600：衬底； 601：衬底；602：栅极布线；604：电容布线；605：电容布线；613： 布线；615：栅极布线；616：布线；618：漏电极；623：绝缘膜；624： 像素电极；625：绝缘膜；626：像素电极；627：绝缘膜；628：晶体 管；629：晶体管；630：电容器；631：电容器；633：开口；636：着 色膜；640：公共电极；644：结构体；645：取向膜；646：狭缝；647： 狭缝；648：取向膜；650：液晶层；651：液晶元件；652：液晶元件； 702：衬底；704：导电膜；706：绝缘膜；707：绝缘膜；708：氧化物 半导体膜；712a：导电膜；712b：导电膜；712c：导电膜；714：绝缘 膜；716：绝缘膜；718：绝缘膜；720：氧化物半导体膜；722：绝缘 膜；724a：导电膜；724b：导电膜；726：结构体；728：EL层；730： 导电膜；752a：开口部；752b：开口部；752c：开口部；808：氧化物 半导体膜；811：衬底；813：导电膜；815：绝缘膜；817：绝缘膜； 819a：氧化物半导体膜；819b：氧化物半导体膜；819c：公共电极； 821a：导电膜；821b：导电膜；823：绝缘膜；825：绝缘膜；827：绝 缘膜；828：绝缘膜；829：公共电极；851：液晶元件；852：晶体管； 855：电容器；870：像素；870a：像素；870b：像素；870c：像素；870d：像素；870e：像素；870f：像素；871：像素部；874：栅极驱 动器；875：公用线；876：源极驱动器；877：扫描线；879：信号线； 880：液晶显示装置；2000：触摸面板；2001：触摸面板；2501：显示 装置；2502t：晶体管；2503c：电容器；2503t：晶体管；2504：扫描 线驱动电路；2505：像素；2509：FPC；2510：衬底；2510a：绝缘层； 2510b：柔性衬底；2510c：粘合层；2511：布线；2519：端子；2521： 绝缘层；2522：绝缘层；2528：分隔壁；2529：液晶层；2530a：间隔物；2530b：间隔物；2531：绝缘层；2550：EL元件；2551：液晶元件； 2560：密封层；2567：着色层；2568：遮光层；2569：抗反射层；2570 衬底；2570a：绝缘层；2570b：柔性衬底；2570c：粘合层；2580：发 光模块；2590：衬底；2591：电极；2592：电极；2593：绝缘层；2594： 布线；2595：触摸传感器；2597：粘合层；2598：布线；2599：连接 层；2601：脉冲电压输出电路；2602：电流检测电路；2603：电容器； 2611：晶体管；2612：晶体管；2613：晶体管；2621：电极；2622： 电极；3000：沉积装置；3010：加工部材；3180：沉积室；3181a：原 料供应部；3181b：原料供应部；3182：控制部；3182a：流量控制器； 3182b：流量控制器；3182c：流量控制器；3182h：加热机构；3183： 导入口；3184：排出口；3185：排气单元；3186：支撑部；3187：加 热机构；3188：门；5100：颗粒；5120：衬底；5161：区域；5200： 颗粒；5201：离子；5202：横向生长部；5203：粒子；5220：衬底； 5230：靶材；5240：等离子体；5260：加热机构；8000：显示模块； 8001：上盖；8002：下盖；8003：FPC；8004：触摸面板；8005：FPC； 8006：显示面板；8007：背光；8008：光源；8009：框架；8010：印 刷电路板；8011：电池；9000：外壳；9001：显示部；9003：扬声器； 9005：操作键；9006：连接端子；9007：传感器；9008：麦克风；9050： 操作按钮；9051：信息；9052：信息；9053：信息；9054：信息；9055： 铰链；9100：便携式信息终端；9101：便携式信息终端；9102：便携 式信息终端；9200：便携式信息终端；9201：便携式信息终端；9500： 显示装置；9501：显示面板；9502：显示区域；9503：区域；9511： 轴部；9512：轴承部。
本申请基于2015年3月3日提交到日本专利局的日本专利申请No. 2015-040981、2015年3月17日提交到日本专利局的日本专利申请No. 2015-052903、2015年6月25日提交到日本专利局的日本专利申请No. 2015-127835以及2015年12月9日提交到日本专利局的日本专利申请 No.2015-239875，通过引用将其完整内容并入在此。

Claims (6)

1.一种半导体装置的制造方法，包括如下步骤：
形成第一氧化物半导体膜；
在所述第一氧化物半导体膜上形成栅极绝缘膜；
在所述栅极绝缘膜上并与其接触地形成栅电极，
其中，所述栅电极包括第二氧化物半导体膜，
在形成所述第二氧化物半导体膜的所述步骤中，沉积气体整体中的氧气体所占的比例为50％以上且100％以下，以及
在形成所述第二氧化物半导体膜的所述步骤之后进行加热处理。
2.一种半导体装置的制造方法，包括如下步骤：
形成第一氧化物半导体膜；
在所述第一氧化物半导体膜上形成栅极绝缘膜；
在所述栅极绝缘膜上并与其接触地形成栅电极，
其中，所述栅电极包括第二氧化物半导体膜，
在形成所述第二氧化物半导体膜的所述步骤中，沉积气体整体中的氧气体所占的比例为50％以上且100％以下，
在形成所述第二氧化物半导体膜的所述步骤之后进行第一加热处理，以及
在150℃以上且350℃以下进行所述第一加热处理。
3.根据权利要求1或2所述的半导体装置的制造方法，
其中，所述第一氧化物半导体膜包含In、Ga和Zn，以及
所述第二氧化物半导体膜包含In、Ga和Zn。
4.根据权利要求1或2所述的半导体装置的制造方法，
其中，在所述第一氧化物半导体膜中形成沟道区域。
5.根据权利要求1或2所述的半导体装置的制造方法，还包括如下步骤：
在所述栅电极上形成绝缘膜。
6.根据权利要求5所述的半导体装置的制造方法，其中，所述绝缘膜包含氢和氮中的至少一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118112056A (zh) * 2024-04-29 2024-05-31 清华大学 传感器及其制备方法和应用

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US10008609B2 (en) 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR20240014632A (ko) 2015-05-22 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
CN115241045B (zh) 2016-03-22 2025-04-04 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2017178912A1 (en) 2016-04-13 2017-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102403389B1 (ko) 2016-09-12 2022-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP7341125B2 (ja) * 2018-04-27 2023-09-08 株式会社半導体エネルギー研究所 半導体装置
CN108416179B (zh) * 2018-05-16 2021-09-07 杭州电子科技大学 一种负电容场效应晶体管中抑制随机掺杂效应的建模方法
WO2021161973A1 (ja) * 2020-02-14 2021-08-19 Ａｇｃ株式会社 プリズム層及び表示装置
US11817460B2 (en) 2020-03-27 2023-11-14 Boe Technology Group Co., Ltd. Thin film transistor and method for manufacturing the same, array substrate, and display device
CN112038289B (zh) * 2020-11-04 2021-02-02 成都中电熊猫显示科技有限公司 一种阵列基板、显示面板以及阵列基板的制作方法
JP2023007092A (ja) 2021-07-01 2023-01-18 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法
TW202332072A (zh) * 2022-01-19 2023-08-01 友達光電股份有限公司 感測裝置
TWI838796B (zh) * 2022-07-21 2024-04-11 友達光電股份有限公司 訊號控制方法、控制晶片以及觸控顯示面板
TWI877078B (zh) * 2023-12-14 2025-03-11 友達光電股份有限公司 顯示裝置
TWI869115B (zh) * 2023-12-15 2025-01-01 友達光電股份有限公司 半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013154195A1 (en) * 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103779423A (zh) * 2012-10-24 2014-05-07 株式会社半导体能源研究所 半导体装置及其制造方法
US20140241487A1 (en) * 2013-02-27 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver circuit, and display device
JP2014209596A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Family Cites Families (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3655545A (en) * 1968-02-28 1972-04-11 Ppg Industries Inc Post heating of sputtered metal oxide films
JPS57118022A (en) * 1981-01-12 1982-07-22 Murata Mfg Co Ltd Formation of zinc oxide film
JPS57161063A (en) * 1981-03-31 1982-10-04 Nippon Sheet Glass Co Ltd Method and device for sticking metallic oxide film on substrate
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100939998B1 (ko) * 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US20090213039A1 (en) * 2008-02-21 2009-08-27 Toppan Printing Co., Ltd. Display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7732265B2 (en) * 2008-06-03 2010-06-08 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and film formation apparatus
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20160072845A (ko) * 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
WO2011007675A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101851403B1 (ko) 2009-07-18 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
TWI604594B (zh) 2009-08-07 2017-11-01 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101329849B1 (ko) 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2507823B1 (en) * 2009-12-04 2018-09-26 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method for semiconductor device
WO2011070892A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101470303B1 (ko) * 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN109390215B (zh) * 2009-12-28 2023-08-15 株式会社半导体能源研究所 制造半导体装置的方法
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN102714001B (zh) * 2010-01-29 2015-11-25 株式会社半导体能源研究所 半导体装置与包含半导体装置的电子装置
CN113540253A (zh) 2010-02-26 2021-10-22 株式会社半导体能源研究所 制造半导体装置的方法
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
WO2012017843A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP5679417B2 (ja) 2010-08-25 2015-03-04 富士フイルム株式会社 酸化物半導体薄膜の製造方法および該製造方法により作製された酸化物半導体薄膜、薄膜トランジスタ、並びに薄膜トランジスタを備えた装置
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
TWI534905B (zh) * 2010-12-10 2016-05-21 半導體能源研究所股份有限公司 顯示裝置及顯示裝置之製造方法
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8916867B2 (en) * 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US9219159B2 (en) * 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8797788B2 (en) * 2011-04-22 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112012007295B3 (de) * 2011-06-08 2022-02-03 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen eines Sputtertargets und Verfahren zum Herstellen einer Halbleitervorrichtung
US9496138B2 (en) * 2011-07-08 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film, method for manufacturing semiconductor device, and semiconductor device
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
EP2552090B1 (en) * 2011-07-27 2014-02-12 Lantiq Deutschland GmbH Communication line testing with protective devices
CN103765596B (zh) * 2011-08-11 2018-07-13 出光兴产株式会社 薄膜晶体管
JP5052693B1 (ja) * 2011-08-12 2012-10-17 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
KR101878744B1 (ko) * 2012-01-03 2018-07-16 삼성전자주식회사 고 전압 산화물 트랜지스터 및 그 제조방법
TWI642193B (zh) 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
JP6143423B2 (ja) * 2012-04-16 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の製造方法
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102295737B1 (ko) * 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
US8785928B2 (en) * 2012-05-31 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US20140001467A1 (en) * 2012-06-29 2014-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6310194B2 (ja) * 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) * 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
US10557192B2 (en) * 2012-08-07 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Method for using sputtering target and method for forming oxide film
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6211843B2 (ja) * 2012-08-10 2017-10-11 株式会社半導体エネルギー研究所 半導体装置
WO2014025002A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
WO2014046222A1 (en) * 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI627750B (zh) * 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
KR102094568B1 (ko) * 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI582993B (zh) * 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
KR102089244B1 (ko) * 2012-12-11 2020-03-17 엘지디스플레이 주식회사 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치
KR102153110B1 (ko) * 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9577107B2 (en) 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
JP6300589B2 (ja) * 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6198434B2 (ja) * 2013-04-11 2017-09-20 株式会社半導体エネルギー研究所 表示装置及び電子機器
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293599B2 (en) * 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014188893A1 (en) * 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
TWI649606B (zh) * 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
JP6475424B2 (ja) * 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20150033155A (ko) * 2013-09-23 2015-04-01 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6104775B2 (ja) * 2013-09-24 2017-03-29 株式会社東芝 薄膜トランジスタ及びその製造方法
JP6386323B2 (ja) * 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
KR102258374B1 (ko) * 2013-10-18 2021-06-01 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
JP6440457B2 (ja) * 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US9882014B2 (en) * 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9246013B2 (en) * 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
US20150187574A1 (en) * 2013-12-26 2015-07-02 Lg Display Co. Ltd. IGZO with Intra-Layer Variations and Methods for Forming the Same
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI702187B (zh) 2014-02-21 2020-08-21 日商半導體能源研究所股份有限公司 半導體膜、電晶體、半導體裝置、顯示裝置以及電子裝置
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
KR102318728B1 (ko) 2014-04-18 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 이를 가지는 표시 장치
KR102333604B1 (ko) 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
KR102399893B1 (ko) 2014-07-15 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN107210230B (zh) 2015-02-12 2022-02-11 株式会社半导体能源研究所 氧化物半导体膜及半导体装置
US9466727B1 (en) * 2015-10-29 2016-10-11 United Microelectronics Corp. Semiconductor device and method of fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013154195A1 (en) * 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103779423A (zh) * 2012-10-24 2014-05-07 株式会社半导体能源研究所 半导体装置及其制造方法
US20140241487A1 (en) * 2013-02-27 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver circuit, and display device
JP2014209596A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118112056A (zh) * 2024-04-29 2024-05-31 清华大学 传感器及其制备方法和应用
CN118112056B (zh) * 2024-04-29 2024-07-09 清华大学 传感器及其制备方法和应用

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Publication number Publication date
CN107408579A (zh) 2017-11-28
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US10367095B2 (en) 2019-07-30
WO2016139551A1 (en) 2016-09-09
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TW201637203A (zh) 2016-10-16
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