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CN115188768A - 阵列基板及其制作方法、显示面板和显示装置 - Google Patents

阵列基板及其制作方法、显示面板和显示装置 Download PDF

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CN115188768A
CN115188768A CN202110302680.2A CN202110302680A CN115188768A CN 115188768 A CN115188768 A CN 115188768A CN 202110302680 A CN202110302680 A CN 202110302680A CN 115188768 A CN115188768 A CN 115188768A
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CN
China
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gate line
common electrode
array substrate
conductive layer
insulating layer
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Application number
CN202110302680.2A
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刘泽旭
高锦成
钱海蛟
赵立星
陈亮
汪涛
朱登攀
陆文涛
张冠永
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BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
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Publication date
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Priority to US17/914,946 priority patent/US20240250095A1/en
Priority to PCT/CN2021/126732 priority patent/WO2022199019A1/zh
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Abstract

本申请提供一种阵列基板及其制作方法、显示面板和显示装置，以降低栅极与源极短路不良以及源极与公共电极走线短路不良的产生，从而提高了产品良率。该阵列基板沿厚度方向包括：衬底基板；栅极线固定部和公共电极，栅极线固定部和公共电极的材料为相同的导电材料且位于同一结构层中；设置在栅极线固定部上的栅极线、以及设置在公共电极上的公共电极走线，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上。该显示面板包括该阵列基板。该显示装置包括该显示面板。该制作方法用于制作该阵列基板。

Description

阵列基板及其制作方法、显示面板和显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板和显示装置。
背景技术
随着人们生活日新月异的发展，消费者对显示产品的画面品质需求越来越高，各种8K高分辨率、120Hz高刷新率的产品也应运而生。由于高端产品对充电率的需求，需要进一步提升栅极良率与性能以满足目前产品的需求，但是，由于目前栅极线多采用铜(Cu)材料，实际生产过程中，需要采用钼锂(MoNb)增加铜(Cu)与玻璃的粘附力，防止镀膜过程中膜铜出现脱落现象。
目前钼锂靶材成本较高，而且镀膜过程中会产生细小颗粒，如图1所示，这种细小颗粒P时常会引起的阵列基板的电路不良，导致栅极与源极短路不良或者源极与公共电极走线短路不良，影响产品良率。栅极半透膜曝光工艺(Half-Tone)可以在栅极成膜过程中不用钼锂靶材进行成膜，但该工艺由于产品良率问题很难应用于窄边框产品中。所以对于这类窄边框产品，无法采用栅极半透膜曝光工艺规避钼锂靶材造成的颗粒不良。
栅极半透膜曝光工艺(Half-Tone)由于要进行两次刻蚀，故最终栅极尺寸与曝光后栅极尺寸差值为3.6um-4.2um水平，对于普通曝光工艺，此差值一般为1.2um-1.5um水平。如图2所示，栅极半透膜曝光工艺由于要进行两次刻蚀，栅极60’的两侧会分别出现1.1um-1.5um的多余部分W，造成尺寸差值过大。显示屏外围走线整体尺寸多设计在12um-13.4um，客户对产品需求窄边框设计，经常需要将该尺寸设计在11.4um水平。由于栅极半透膜曝光工艺最终栅极尺寸与曝光后栅极尺寸差值过大，经常会导致外围走线断裂不良高发，良率无法满足生产需求和客户供应。鉴于此类情况，只能采用普通曝光工艺对应。
因此，如何在现有的工艺条件下，降低栅极与源极短路不良以及源极与公共电极走线短路不良，是本领域亟待解决的技术难题。
发明内容
本申请提供一种阵列基板及其制作方法、显示面板和显示装置，能够降低栅极与源极短路不良以及源极与公共电极走线短路不良的产生，从而提高了产品良率。
根据本申请实施例的第一方面，提供一种阵列基板，所述阵列基板沿厚度方向包括：
衬底基板；
设置在衬底基板上且相互绝缘设置的栅极线固定部和公共电极，所述栅极线固定部和所述公共电极的材料为相同的导电材料且位于同一结构层中；
设置在所述栅极线固定部上的栅极线、以及设置在所述公共电极上的公共电极走线，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上，所述栅极线和所述公共电极走线的材料相同且位于同一结构层中，所述栅极线和所述公共电极走线相互绝缘设置；
位于所述衬底基板上的第一绝缘层，所述第一绝缘层覆设于所述栅极线、所述公共电极走线以及所述公共电极上；
位于所述第一绝缘层上的第二绝缘层，以及位于所述第二绝缘层上的像素电极。
可选的，所述栅极线固定部和所述公共电极的材料为相同的金属材料。
可选的，所述栅极线固定部和所述公共电极的材料为相同的透明导电材料。
可选的，所述栅极线固定部在所述衬底基板上的正投影与所述栅极线在所述衬底基板上的正投影完全重合。
可选的，所述栅极线固定部和公共电极的材料均为氧化铟锡；所述栅极线和所述公共电极的材料均为铜；所述像素电极的材料为透明导电材料，所述像素电极的材料为氧化铟锡。
可选的，所述公共电极与所述栅极线固定部的厚度相同，所述公共电极与所述栅极线固定部的厚度均为0.03um-0.07um；
所述公共电极走线和所述栅极线的厚度相同，所述公共电极走线和所述栅极线的厚度均为0.35um-0.60um；
所述第一绝缘层的厚度为0.35um-0.45um；
所述第二绝缘层的厚度为0.55um-0.65um；
所述像素电极的厚度为0.03um-0.07um。
可选的，所述栅极线和所述公共电极走线均为单层金属结构。
可选的，所述阵列基板包括多个像素单元，每个像素单元包括薄膜晶体管、所述像素电极、所述公共电极和所述公共电极走线，所述薄膜晶体管包括栅极、源极和漏极，所述栅极为所述栅极线的部分结构。根据本申请实施例的第二方面，提供一种显示面板，包括如上所述的阵列基板。
根据本申请实施例的第三方面，提供一种显示装置，包括如上述的显示面板。
根据本申请实施例的第四方面，提供一种阵列基板的制作方法，用于制作上所述的阵列基板，所述阵列基板的制作方法包括以下步骤：
在衬底基板上形成第一导电层；
在所述第一导电层上形成第二导电层；
将所述第二导电层图案化形成栅极线和公共电极走线，所述公共电极走线与所述栅极线相互绝缘设置；
将所述第一导电层图案化形成公共电极、以及位于所述栅极线下方的栅极线固定部，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上，所述公共电极部分位于所述公共电极走线的下方，所述公共电极与所述栅极线固定部相互绝缘设置；
所述衬底基板上形成第一绝缘层，所述第一绝缘层覆盖于所述栅极线、所述公共电极走线以及所述公共电极上；
在所述成第一绝缘层形成第二绝缘层；
在所述第二绝缘层上形成像素电极。
可选的，所述第一导电层的材料为金属材料。
可选的，所述第一导电层的材料为透明导电材料。
可选的，所述栅极线固定部在所述衬底基板上的正投影与所述栅极线在所述衬底基板上的正投影完全重合。
可选的，在衬底基板上形成第一导电层中，通过旋转靶材形成所述第一导电层。
可选的，所述第二导电层的结构为单层金属结构，在所述第一导电层上形成第二导电层中，采用多腔镀膜装置形成所述第二导电层，且每一腔均形成单层金属结构中的部分厚度的层结构。
可选的，在将所述第二导电层图案化形成栅极线和公共电极走线中，采用对所述第二导电层具有高选择比的刻蚀液进行刻蚀；和/或，
在将所述第一导电层图案化形成公共电极、以及位于所述栅极线下方的栅极线固定部中，采用对所述第一导电层具有高选择比的刻蚀液进行刻蚀。
可选的，采用同一掩膜版形成所述栅极线和所述公共电极走线；采用同一掩膜版对所述第一导电层图案化形成所述公共电极、以及位于所述栅极线下方的所述栅极线固定部。
可选的，在所述衬底基板上形成第一绝缘层中，通过PECVD工艺形成第一绝缘层，PECVD工艺的温度为350℃-370℃；
对所述公共电极与所述栅极线固定部的晶体化工艺，在通过PECVD工艺形成第一绝缘层的过程中完成。
本申请的阵列基板、显示面板和显示装置，栅极线是通过与公共电极相同的导电材料的栅极线固定部固定在衬底基板上，从而能够用与公共电极相同的导电材料的栅极线固定部代替钼锂材料层以增加栅极线与衬底基板之间的粘附力，从而避免栅极与源极短路不良或者源极与公共电极走线短路不良的情况产生，从而提高了产品良率。
本申请的阵列基板的制作方法一方面，栅极线通过与公共电极相同的导电材料的栅极线固定部固定在衬底基板上，从而能够用与公共电极相同的导电材料的栅极线固定部代替钼锂材料层以增加栅极线与衬底基板之间的粘附力，从而避免栅极与源极短路不良或者源极与公共电极走线短路不良的情况产生，从而提高了产品良率。
另一方面，现有技术中原有的制备工艺流程为，在形成第一导电层后，先对第一导电层进行图形化形成公共电极，然后再形成第二导电层，接续对第二导电层进行图形化形成栅极线和公共电极走线。而本实施例是先依次形成第一导电层和第二导电层，然后再对第二导电层图案化形成栅极线和公共电极走线，对第一导电层图案化形成公共电极与所述栅极线固定部，从而能够在原有的设备上，无需更换新的掩膜版，仅通过变更工艺流程，就能达到减少钼锂靶材使用量，降低产品的生产成本。
附图说明
图1是现有技术中阵列基板的部分实际微观图。
图2是现有技术中阵列基板的部分截面结构示意图。
图3是本申请的一示例性实施例的阵列基板的部分俯视结构示意图。
图4是图3中沿A-A’方向的截面图。
图5是图3中沿B-B’方向的截面图。
图6是本申请的一示例性实施例的阵列基板的制作方法的流程图。
图7-图10是本申请的一示例性实施例的阵列基板的制作方法的工艺步骤图。
图11是本申请的一示例性实施例的阵列基板的部分实际微观图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“多个”包括两个，相当于至少两个。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本实施例提供一种阵列基板及其制作方法、显示面板和显示装置。
如图3至图5所示，阵列基板1包括多个像素单元10，每个像素单元10可以包括薄膜晶体管、像素电极70、公共电极30和公共电极走线50，所述薄膜晶体管包括栅极21、源极23和漏极22，栅极21为栅极线60的部分结构。所述薄膜晶体管还包括有源层24，源极23和漏极22均位于有源层24上。源极23与像素电极70相连，源极23和漏极22可以相互转换。栅极21与源极23同时给电，从而使有源层24变为导体，有源层24导通后，源极23给栅极21通电，通过栅极21给像素完成充电过程。在图1中，A1表示薄膜晶体管器件区，栅极线60在区域A1内的部分构成薄膜晶体管的栅极21，即栅极21为栅极线60的部分结构。
阵列基板1沿厚度方向T包括：衬底基板80；设置在衬底基板80上且相互绝缘设置的栅极线固定部40和公共电极30，栅极线固定部40和公共电极30的材料为相同的导电材料且位于同一结构层中；设置在栅极线固定部40上的栅极线60、以及设置在公共电极30上的公共电极走线50，栅极线固定部40用于将栅极线60固定于衬底基板80上，栅极线60和公共电极走线50的材料相同且位于同一结构层中，栅极线60和公共电极走线50相互绝缘设置；位于衬底基板80上的第一绝缘层81，第一绝缘层81覆设于栅极线60、公共电极走线50以及公共电极30上；位于第一绝缘层81上的有源层24，以及位于有源层24上的源极23和漏极22；位于第一绝缘层81上的第二绝缘层83，第二绝缘层83覆设于有源层24、以及源极23和漏极22上；以及位于第二绝缘层83上的像素电极70。其中，第一绝缘层81为栅极21绝缘层，第二绝缘层83为钝化层。
这样，栅极线60是通过与公共电极30相同的导电材料的栅极线固定部40固定在衬底基板80上，从而能够用与公共电极30相同的导电材料的栅极线固定部40代替钼锂材料层以增加栅极线60与衬底基板80之间的粘附力，从而避免栅极21与源极23短路不良或者源极23与公共电极走线50短路不良的情况产生，从而提高了产品良率。
栅极线固定部40在衬底基板80上的正投影与栅极线60在衬底基板80上的正投影完全重合，以确保栅极线固定部40不会影响栅极线60的尺寸，达到精确控制栅极线60的尺寸的有益效果；并且，确保栅极线60的下方均设有栅极线固定部40，在栅极线固定部40为栅极线60提供固定的同时，能够也为栅极线60提供完全的支撑作用，而不会在栅极线60的下方的部分位置(特别是在边缘)存在没有栅极线固定部40的情况，而产生第一绝缘层底部断裂的问题。
在本实施例中，栅极线固定部40和公共电极30的材料为相同的透明导电材料，具体地，栅极线固定部40和公共电极30的材料为氧化铟锡(英文全称：Indium Tin Oxide)，但不限于此，也可以是石墨烯等透明导电材料。栅极线60和公共电极30的材料通常可以采用金属材料(例如铜、铝等)。像素电极70的材料为透明导电材料，具体地，像素电极70的材料为氧化铟锡，但不限于此，也可以是氧化铟镓锌、氧化铟锌(Indium Zinc Oxide)、氧化铟镓锡等。
在其他实施例中，栅极线固定部40和公共电极30的材料也可以为相同的金属材料。但不限于此，栅极线固定部40和公共电极30的材料也可以是其他可以实现导电的材料。
可选的，公共电极30与栅极线固定部40的厚度相同，公共电极30与栅极线固定部40的厚度均为0.03um-0.07um，较佳地，公共电极30与栅极线固定部40的厚度均为0.04um。
公共电极走线50和栅极线60的厚度相同，公共电极走线50和栅极线60的厚度均为0.35um-0.60um；综合透过率和制造成本，公共电极走线50和栅极线60的厚度优选均为0.45um。
第一绝缘层81的厚度为0.35um-0.45um，较佳地，第一绝缘层81的厚度为0.40um。
第二绝缘层83的厚度为0.55um-0.65um，较佳地，第二绝缘层83的厚度为0.60um。
像素电极70的厚度为0.03um-0.07um；综合透过率和制造成本，像素电极70的厚度优选为0.04um。
栅极线60和公共电极走线50均为单层金属结构。
栅极线固定部40和公共电极30为通过同一掩膜版形成的同层结构。即栅极线固定部40和公共电极30在同一工艺步骤中形成，以提高生产效率。
栅极线60和公共电极走线50为通过同一掩膜版形成的同层结构。即栅极线60和公共电极走线50在同一工艺步骤中形成，以提高生产效率。
通过PECVD(Plasma Enhanced Chemical Vapor Deposition，是指等离子体增强化学的气相沉积法)工艺形成第一绝缘层81，PECVD工艺的温度为350℃-370℃。对公共电极30与栅极线固定部40的晶体化工艺，在通过PECVD工艺形成第一绝缘层81的过程中完成。
这是因为，现有技术中原有的制备工艺流程为，在形成第一导电层后，先对第一导电层进行图形化形成公共电极30，然后再形成第二导电层，接续对第二导电层进行图形化形成栅极线60和公共电极走线50。在完成对第一导电层进行图形化后，还需进行晶化处理(退火工艺)，以降低公共电极30的电阻，晶化处理的温度多为220℃至240℃。而在本实施例中，可以利用形成第一绝缘层81过程中的高温，对公共电极30进行晶化处理，从而简化了工艺流程。即，相对于现有技术，本实施例可以省去在第一导电层图形化后的退火工艺，从而简化了工艺流程。
PECVD工艺的温度为350℃-370℃，较佳地，PECVD工艺的温度为360℃。
本实施例还提供一种显示面板。该显示面板包括上述的阵列基板1。
本实施例还提供一种显示装置。该显示装置包括上述的显示面板。
图6是本实施例提出的阵列基板的制作方法的流程图。如图6所示，制作方法包括以下步骤：
步骤100：在衬底基板上形成第一导电层；
步骤200：在所述第一导电层上形成第二导电层；
步骤300：将所述第二导电层图案化形成栅极线和公共电极走线，所述公共电极走线与所述栅极线相互绝缘设置；
步骤400：将所述第一导电层图案化形成公共电极、以及位于所述栅极线下方的栅极线固定部，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上，所述公共电极部分位于所述公共电极走线的下方，所述公共电极与所述栅极线固定部相互绝缘设置；
步骤500：所述衬底基板上形成第一绝缘层，所述第一绝缘层覆盖于所述栅极线、所述公共电极走线以及所述公共电极上；
步骤600：在所述成第一绝缘层形成第二绝缘层；
步骤700：在所述第二绝缘层上形成像素电极。
本实施例提供的上述阵列基板的制作方法，一方面，栅极线通过与公共电极相同的导电材料的栅极线固定部固定在衬底基板上，从而能够用与公共电极相同的导电材料的栅极线固定部代替钼锂材料层以增加栅极线与衬底基板之间的粘附力，从而避免栅极与源极短路不良或者源极与公共电极走线短路不良的情况产生，从而提高了产品良率。
另一方面，现有技术中原有的制备工艺流程为，在形成第一导电层后，先对第一导电层进行图形化形成公共电极，然后再形成第二导电层，接续对第二导电层进行图形化形成栅极线和公共电极走线。而本实施例是先依次形成第一导电层和第二导电层，然后再对第二导电层图案化形成栅极线和公共电极走线，对第一导电层图案化形成公共电极与栅极线固定部，从而能够在原有的设备上，无需更换新的掩膜版，仅通过变更工艺流程，就能达到减少钼锂靶材使用量，降低产品的生产成本。
另外，不同于背景技术中提及的形成栅极线的栅极半透膜曝光工艺需要进行两次刻蚀，本实施例的在图案化制备栅极线时仅进行一次刻蚀，从而不会出现栅极旁边的多余部分，也就不会出现寄生电容增加的不良问题。
还需要说明的是，在图案化第二导电层时，本实施例是以图案化后的栅极线作为掩膜版对第二导电层进行图案化形成位于栅极线下方的栅极线固定部。
如果采用先对第一导电层进行图案化后，再对第二导电层进行图案化的制备方法，需要更改形成共电极与栅极线固定部的掩膜版，从而增加了成本。而且如果采用更改的掩膜版，在先图案化制备公共电极与栅极线固定部后，再图案化制备栅极线的过程中，由于曝光工艺对位精准度的限制，可能会出现栅极线的图形与栅极线固定部的图形错位2um-3um，存在第一绝缘层底部断裂的风险；而本实施例中是以图案化后的栅极线作为掩膜版对第二导电层进行图案化形成位于栅极线下方的栅极线固定部的方式，不会存在栅极线的图形与栅极线固定部的图形错位的情况，可以很好地规避此类风险。
具体地，如图7-图10所示，本实施例的半导体封装方法包括：
在步骤100中，如图7所示，在衬底基板80上形成第一导电层91，第一导电层91的材料为导电材料。可以通过沉积或溅射等工艺在在衬底基板80上形成第一导电层91。
栅极线固定部40和公共电极30的材料为相同的透明导电材料，具体地，栅极线固定部40和公共电极30的材料可以包括但不局限于：氧化铟锡(Indium Tin Oxide)、石墨烯等。
在其他实施例中，栅极线固定部40和公共电极30的材料也可以为相同的金属材料。但不限于此，栅极线固定部40和公共电极30的材料也可以是其他可以实现导电的材料。
较佳地，在衬底基板80上形成第一导电层91中，通过旋转靶材形成第一导电层91。这样因为选用旋转靶材成膜的均一性更好。
在步骤200中，如图8所示，在第一导电层91上形成第二导电层92。可以通过沉积或溅射等工艺在第一导电层91上形成第二导电层92。
在本实施例中，第二导电层92的结构为单层金属结构，在第一导电层91上形成第二导电层92中，采用多腔镀膜装置形成第二导电层92，且每一腔均形成单层金属结构中的部分厚度的层结构，以降低衬底基板80的碎片风险，提高产品的良率。
这是因为，在现有技术中，栅极线和公共电极走线的结构为多层结构，即，沿厚度方向T，由靠近衬底基板至远离衬底基板的方向，包括依次层叠的钼锂金属材料层和铜金属材料层，即现有技术中的第二导电层包括钼锂金属材料层和铜金属材料层。在形成第二导电层时，由于是采用多腔镀膜装置形成第二导电层，多腔镀膜装置一般分为两至三腔镀膜，而在第二导电层中有钼锂金属材料层，因此，钼锂金属材料层需要占用多腔镀膜装置中的一个腔进行镀膜，而铜金属材料层在剩余的腔进行镀膜，而造成单腔镀膜的厚度过高，而其下方的衬底基板的材质为玻璃，这样容易造成衬底基板发生碎片，影响产品的良率。
而在本实施例中，通过设置第二导电层92的结构为单层金属结构(铜金属)，从而多腔镀膜装置所有腔均镀铜膜，即每一腔均形成单层金属结构中的部分厚度的层结构，从而每一腔所度的膜层厚度变薄，以降低衬底基板80的碎片风险，提高产品的良率。
在步骤300中，如图9所示，将第二导电层92图案化形成栅极线60和公共电极走线50，公共电极走线50与栅极线60相互绝缘设置。
具体地，通过涂覆光刻胶、曝光、显影、刻蚀、以及剥离光刻胶等工艺步骤来形成栅极线60和公共电极走线50。
在将第二导电层92图案化形成栅极线60和公共电极走线50中，采用对第二导电层92具有高选择比的刻蚀液进行刻蚀。需要说明的是，选择比是指刻蚀选择比，刻蚀选择比指的是在同一刻蚀条件下一种材料与另一种材料相对刻蚀速率快慢。它定义为被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比。对第二导电层92具有高选择比的刻蚀液是指，该刻蚀液的对要被刻蚀的膜层(第二导电层92)的刻蚀速率与对不要被刻蚀的膜层(第一导电层91以及其他膜层)的刻蚀速率的比值较高。
具体地，这里的高选择比是指在100比1以上的刻蚀选择比，即，要被刻蚀的膜层的刻蚀速率是不要被刻蚀的膜层的刻蚀速率的100倍，从而能够达到针对性的对要被刻蚀的膜层进行刻蚀，而减少对不要被刻蚀的膜层的影响。由于在刻蚀栅极线60和公共电极走线50的过程中，第一导电层91会裸露出来，因此，通过高选择比的刻蚀液进行刻蚀第二导电层92，能够避免在刻蚀过程中，对第一导电层91以及其他膜层的影响。
在本实施例中，采用同一掩膜版形成栅极线60和公共电极走线50。
在步骤400中，如图10所示，将第一导电层91图案化形成公共电极30、以及位于栅极线60下方的栅极线固定部40，栅极线固定部40用于将栅极线60固定于衬底基板80上，公共电极30部分位于公共电极走线50的下方，公共电极30与栅极线固定部40相互绝缘设置。
具体地，通过涂覆光刻胶、曝光、显影、刻蚀、以及剥离光刻胶等工艺步骤来形成公共电极30与栅极线固定部40。
在将第一导电层91图案化形成公共电极30、以及位于栅极线60下方的栅极线固定部40中，采用对第一导电层91具有高选择比的刻蚀液进行刻蚀。这里的高选择比同样是指在100比1以上的选择比。关于高选择比的相关概念已在上文中解释，在此不再累述。
通过高选择比的刻蚀液进行刻蚀第一导电层91，能够避免在刻蚀过程中，减少对第一导电层91，以及其他膜层的影响。
在本实施例中，采用同一掩膜版对第一导电层91图案化形成公共电极30、以及位于栅极线60下方的栅极线固定部40。
由于在对第一导电层91图案化时，栅极线60会挡住其下方的第一导电层91，从而能够保证栅极线固定部40在衬底基板80上的正投影与栅极线60在衬底基板80上的正投影完全重合，以确保栅极线固定部40不会影响栅极线60的尺寸，达到精确控制栅极线60的尺寸的有益效果；并且，确保栅极线60的下方均设有栅极线固定部40，在栅极线固定部40为栅极线60提供固定的同时，能够也为栅极线60提供完全的支撑作用，而不会在栅极线60的下方的部分位置(特别是在边缘)存在没有栅极线固定部40的情况，而产生第一绝缘层底部断裂的问题。
在步骤500中，在衬底基板80上形成第一绝缘层81，第一绝缘层81覆盖于栅极线60、公共电极走线50以及公共电极30上。
在衬底基板80上形成第一绝缘层81中，通过PECVD工艺形成第一绝缘层81，PECVD工艺的温度为350℃-370℃。对公共电极30与栅极线固定部40的晶体化工艺，在通过PECVD工艺形成第一绝缘层81的过程中完成。
如上所述，现有技术中原有的制备工艺流程为，在形成第一导电层91后，先对第一导电层91进行图形化形成公共电极30，然后再形成第二导电层92，接续对第二导电层92进行图形化形成栅极线60和公共电极走线50。在完成对第一导电层91进行图形化后，还需进行晶化处理(退火工艺)，以降低公共电极30的电阻，晶化处理的温度多为220℃至240℃。而在本实施例中，可以利用形成第一绝缘层81过程中的高温，对公共电极30进行晶化处理，从而简化了工艺流程。即，相对于现有技术，本实施例可以省去在第一导电层图形化后的退火工艺，从而简化了工艺流程。
PECVD工艺的温度为350℃-370℃，较佳地，PECVD工艺的温度为360℃。
在进入步骤600之前，还包括在第一绝缘层81上形成有源层24，在有源层24上形成源极23和漏极22。
在步骤600中，包括在成第一绝缘层81形成第二绝缘层83，第二绝缘层83覆盖于有源层24、以及源极23和漏极22上。
在步骤700中，在第二绝缘层83上形成像素电极70，像素电极70通过过孔与漏极22连接。
本实施例的所述阵列基板通过上述制作方法制得。通过上述制作方法制得的阵列基板1的实际微观图如图11所示，可以看到，由于避免采用钼锂材料层，阵列基板1的实际微观图上不再有细小颗粒。
采用本实施例的制作方法制得的阵列基板的栅极与源极短路不良率或者源极与公共电极走线短路不良率得到了改善，具体如下表所示：
Figure BDA0002986932260000141
由上表可以看出，栅极与源极短路不良率降低了0.02％，源极与公共电极走线短路不良率降低了0.27％，因此阵列基板的栅极与源极短路不良率或者源极与公共电极走线短路不良率得到了很好地改善。
本实施例中的制作方法可应用于OLED制造业等需要使用光刻胶制作曝光掩膜版的产线。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (19)

1.一种阵列基板，其特征在于，所述阵列基板沿厚度方向包括：
衬底基板；
设置在衬底基板上且相互绝缘设置的栅极线固定部和公共电极，所述栅极线固定部和所述公共电极的材料为相同的导电材料且位于同一结构层中；
设置在所述栅极线固定部上的栅极线、以及设置在所述公共电极上的公共电极走线，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上，所述栅极线和所述公共电极走线的材料相同且位于同一结构层中，所述栅极线和所述公共电极走线相互绝缘设置；
位于所述衬底基板上的第一绝缘层，所述第一绝缘层覆设于所述栅极线、所述公共电极走线以及所述公共电极上；
位于所述第一绝缘层上的第二绝缘层，以及位于所述第二绝缘层上的像素电极。
2.如权利要求1所述的阵列基板，其特征在于，所述栅极线固定部和所述公共电极的材料为相同的金属材料。
3.如权利要求1所述的阵列基板，其特征在于，所述栅极线固定部和所述公共电极的材料为相同的透明导电材料。
4.如权利要求1所述的阵列基板，其特征在于，所述栅极线固定部在所述衬底基板上的正投影与所述栅极线在所述衬底基板上的正投影完全重合。
5.如权利要求1所述的阵列基板，其特征在于，所述栅极线固定部和公共电极的材料均为氧化铟锡；所述栅极线和所述公共电极的材料均为铜；所述像素电极的材料为透明导电材料，所述像素电极的材料为氧化铟锡。
6.如权利要求1所述的阵列基板，其特征在于，
所述公共电极与所述栅极线固定部的厚度相同，所述公共电极与所述栅极线固定部的厚度均为0.03um-0.07um；
所述公共电极走线和所述栅极线的厚度相同，所述公共电极走线和所述栅极线的厚度均为0.35um-0.60um；
所述第一绝缘层的厚度为0.35um-0.45um；
所述第二绝缘层的厚度为0.55um-0.65um；
所述像素电极的厚度为0.03um-0.07um。
7.如权利要求1所述的阵列基板，其特征在于，所述栅极线和所述公共电极走线均为单层金属结构。
8.如权利要求1-7中任意一项所述的阵列基板，其特征在于，所述阵列基板包括多个像素单元，每个像素单元包括薄膜晶体管、所述像素电极、所述公共电极和所述公共电极走线，所述薄膜晶体管包括栅极、源极和漏极，所述栅极为所述栅极线的部分结构。
9.一种显示面板，其特征在于，包括如权利要求1-8中任意一项所述的阵列基板。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
11.一种阵列基板的制作方法，其特征在于，用于制作如权利要求1-8中任意一项所述的阵列基板，所述阵列基板的制作方法包括以下步骤：
在衬底基板上形成第一导电层；
在所述第一导电层上形成第二导电层；
将所述第二导电层图案化形成栅极线和公共电极走线，所述公共电极走线与所述栅极线相互绝缘设置；
将所述第一导电层图案化形成公共电极、以及位于所述栅极线下方的栅极线固定部，所述栅极线固定部用于将所述栅极线固定于所述衬底基板上，所述公共电极部分位于所述公共电极走线的下方，所述公共电极与所述栅极线固定部相互绝缘设置；
所述衬底基板上形成第一绝缘层，所述第一绝缘层覆盖于所述栅极线、所述公共电极走线以及所述公共电极上；
在所述成第一绝缘层形成第二绝缘层；
在所述第二绝缘层上形成像素电极。
12.如权利要求11所述的阵列基板的制作方法，其特征在于，所述第一导电层的材料为金属材料。
13.如权利要求11所述的阵列基板，其特征在于，所述第一导电层的材料为透明导电材料。
14.如权利要求11所述的阵列基板的制作方法，其特征在于，所述栅极线固定部在所述衬底基板上的正投影与所述栅极线在所述衬底基板上的正投影完全重合。
15.如权利要求11所述的阵列基板的制作方法，其特征在于，在衬底基板上形成第一导电层中，通过旋转靶材形成所述第一导电层。
16.如权利要求11所述的阵列基板的制作方法，其特征在于，所述第二导电层的结构为单层金属结构，在所述第一导电层上形成第二导电层中，采用多腔镀膜装置形成所述第二导电层，且每一腔均形成单层金属结构中的部分厚度的层结构。
17.如权利要求11所述的阵列基板的制作方法，其特征在于，
在将所述第二导电层图案化形成栅极线和公共电极走线中，采用对所述第二导电层具有高选择比的刻蚀液进行刻蚀；和/或，
在将所述第一导电层图案化形成公共电极、以及位于所述栅极线下方的栅极线固定部中，采用对所述第一导电层具有高选择比的刻蚀液进行刻蚀。
18.如权利要求11所述的阵列基板的制作方法，其特征在于，采用同一掩膜版形成所述栅极线和所述公共电极走线；采用同一掩膜版对所述第一导电层图案化形成所述公共电极、以及位于所述栅极线下方的所述栅极线固定部。
19.如权利要求11所述的阵列基板的制作方法，其特征在于，在所述衬底基板上形成第一绝缘层中，通过PECVD工艺形成第一绝缘层，PECVD工艺的温度为350℃-370℃；
对所述公共电极与所述栅极线固定部的晶体化工艺，在通过PECVD工艺形成第一绝缘层的过程中完成。
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