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KR101090327B1 - 반도체 소자 제조 방법 - Google Patents

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KR101090327B1
KR101090327B1 KR1020090076721A KR20090076721A KR101090327B1 KR 101090327 B1 KR101090327 B1 KR 101090327B1 KR 1020090076721 A KR1020090076721 A KR 1020090076721A KR 20090076721 A KR20090076721 A KR 20090076721A KR 101090327 B1 KR101090327 B1 KR 101090327B1
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Abstract

본 기술은 실리사이드막을 포함하는 반도체 소자의 제조 방법에 있어서, 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 둘러싸는 도전성 스페이서를 형성하는 단계; 상기 스페이서 상에 실리사이드 공정 수행을 위한 금속막을 형성하는 단계; 및 상기 금속막을 이용하여, 상기 스페이서 및 게이트 패턴을 실리사이드화하는 단계를 포함한다. 본 기술에 따르면, 실리사이드화 공정시 충분한 양의 실리콘 소스를 공급할 수 있으며, 이를 통해, 실리사이드화된 게이트 패턴이 기울어지거나 부러지는 것을 방지할 수 있다.
실리사이드화 공정

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 특히, 실리사이드막을 포함하는 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도 향상에 따른 면적 감소로 인하여 게이트 패턴, 워드라인 등의 저항이 증가하여 반도체 소자의 특성이 저하되는 문제점이 발생하고 있다. 특히, 페이지 단위로 프로그램/소거 동작을 수행하는 비휘발성 메모리 소자의 경우, 각 메모리 셀과 디코더 간의 거리가 각각 상이하기 때문에, 워드라인의 저항 증가에 따른 프로그램/소거 속도 저하가 문제되고 있다. 따라서, 종래기술은 저항값이 낮은 금속실리사이드막을 이용하여 게이트 패턴, 워드라인 등을 형성함으로써 저항을 감소시키는 방안을 고려하고 있다.
이하, 도면을 참조하여 종래기술에 따른 게이트 패턴 형성 방법 및 그에 따른 문제점을 살펴보도록 한다.
도 1a 내지 도 1d는 종래기술에 따른 게이트 패턴 형성 방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 패턴(11)을 형성한다. 여기서, 게이트 패턴(11)은 디램 소자의 게이트 패턴 또는 비휘발성 메모리 소자의 게이트 패턴일 수 있다. 디램 소자의 게이트 패턴인 경우 게이트 절연막 및 게이트 전극을 포함하며, 비휘발성 메모리 소자의 게이트 패턴인 경우 터널절연막, 전하포획막, 전하차단막 및 게이트 전극을 포함한다. 단, 본 도면에서는 설명의 편의를 위해 게이트 전극만을 도시하였다.
이어서, 게이트 패턴(11)이 형성된 형성된 결과물의 전체 구조상에 층간절연막(12)을 형성한 후, 게이트 패턴(11)의 최상면이 노출될 때까지 평탄화 공정을 수행한다.
도 1b에 도시된 바와 같이, 층간절연막(12)을 에치백하여 게이트 패턴(11)의 상부를 노출시킨다. 여기서, 에치백된 절연막은 도면 부호 "12A"로 표시되었다.
도 1c에 도시된 바와 같이, 게이트 패턴(11)의 상부가 노출된 결과물의 전면에 금속막(13)을 형성한다.
도 1d에 도시된 바와 같이, 열처리 공정에 의해 금속막(13)과 게이트 패턴(11)의 상부를 반응시켜, 게이트 패턴(11)의 상부를 실리사이드화한다. 여기서, 실리사이드화된 게이트 패턴의 상부는 도면 부호 "11A"로 표시하였다. 이어서, 열처리 공정에서 미반응된 금속막(13)을 제거한다.
전술한 바와 같은 종래기술에 따르면, 게이트 패턴(11)의 상부 즉, 게이트 전극을 금속실리사이드화할 수 있다. 그러나, 게이트 패턴의 형성 및 실리사이드화 공정을 수행하는 과정에서 공정상의 한계로 인하여 게이트 전극의 폭(W)이 감소된다. 이는 게이트 전극의 저항을 증가시킬 뿐만 아니라, 워드라인의 면저항을 증가시켜 디램 소자의 읽기/쓰기 속도 또는 비휘발성 메모리 소자의 프로그램/소거 속도를 저하시키게 된다.
이하, 도 2a 내지 도 2c를 참조하여, 종래기술에 따른 게이트 패턴 형성 방법의 문제점을 구체적으로 살펴보도록 한다.
도 2a는 층간절연막(22)을 에치백하여 게이트 패턴(21)의 상부를 노출시킨 중간 결과물의 단면을 나타내는 도면으로서, 앞서 설명한 도 1b에 대응되는 도면이다.
도시된 바와 같이, 층간절연막(22)을 에치백하는 과정에서 게이트 패턴(21)의 가장자리가 손상(도면 부호 "B" 참조)된다. 즉, 게이트 전극의 실리콘(Si)이 손실되며, 이러한 경우, 실리콘 소스가 부족하여 후속 실리사이드화 공정시 충분한 반응이 이루어지지 못하게 된다.
특히, 게이트 패턴(21)의 손상에 의해 게이트 전극 상부의 폭이 감소되며, 그에 따라, 게이트 패턴(21)의 상부가 뾰족한 원뿔 형상(도면 부호 "A" 참조)을 갖게 되어 게이트 전극의 저항을 증가시키게 된다.
또한, 층간절연막(22)의 에치백 과정에서 플라즈마 가스에 의해 게이트 패 턴(21)의 표면이 손상되고, 표면에 불순물로 인한 막(도면 부호 "C" 참조)이 형성될 수 있다.
도 2b는 금속막(23)이 형성된 중간 결과물의 단면을 나타내는 도면으로서, 앞서 설명한 도 1c에 대응되는 도면이다. 도시된 바와 같이, 상부의 폭이 감소된 게이트 패턴(21) 상에 금속막(23)을 형성하는 경우, 금속막(23)이 게이트 패턴(21) 상부에 고르게 증착되지 않고, 일측면에만 불균형하게 증착되는 문제점이 발생한다.
도 2c는 실리사이드화된 게이트 패턴의 상부(21A)를 나타내는 도면으로서, 앞서 설명한 도 1d에 대응되는 도면이다.
앞서 설명한 바와 같이, 에치백 과정에서의 손상에 의해 게이트 패턴(21)의 상부 폭이 감소되기 때문에, 실리사이드화 공정시 실리콘 소스가 부족하게 된다. 그에 따라, 실리사이드화된 게이트 패턴 상부(21A)의 폭(W1)이 더욱 감소하여 게이트 전극의 저항을 증가시키게 된다. 즉, 워드라인의 면저항을 증가시켜 디램 소자의 읽기/쓰기 속도 또는 비휘발성 메모리 소자의 프로그램/소거 속도를 감소시키게 된다.
또한, 층간절연막(22)을 에치백하는 과정에서 게이트 패턴(21)의 상부 표면에 형성된 불순물 막(도면 부호 "C" 참조)이 형성된 경우, 실리사이드화 공정에서 불순물이 침투하여 게이트 패턴(21)의 실리사이드화를 저해하게 된다.
또한, 게이트 패턴(21)의 최상부가 원뿔 형상을 갖는 경우, 금속막(23)이 게이트 패턴(21) 상부의 일 측면에 불균형하게 증착되기 때문에, 게이트 패턴(21) 자 체가 기울어지거나(도면 부호 "D" 참조), 부러지는(도면 부호 "E" 참조) 문제점이 발생한다.
또한, 저항값이 작은 금속실리사이드막을 형성하기 위해서는, 게이트 패턴(21)의 실리콘이 비정질 상태이거나 작은 크기의 그레인(grain) 상태인 것이 바람직하나, 열공정에 의해 실리콘이 결정화되거나 그레인 크기가 증가하게 된다. 따라서, 금속실리사이드막을 형성하더라도 막질이 나빠 면저항이 증가하는 문제점이 발생한다.
특히, 전술한 바와 같은 문제점들을 반도체 소자의 집적도가 향상될수록 더욱 심화되는데, 집적도가 향상될수록 게이트 패턴(21)의 폭이 감소되기 때문에 에치백 공정에서의 실리콘 손실이 더욱 많아지게 된다. 즉, 실리사이드화 공정시 실리콘 소스의 양이 더욱 감소되기 때문에, 실리콘 소스의 부족에 의해 실리사이드화 공정이 원활히 수행되지 않는다. 또한, 실리사이드화된 게이트 패턴의 폭이 더욱 감소하여 게이트 패턴(21)이 기울어지거나 부러질 확률이 더욱 높아진다.
뿐만 아니라, 집적도가 향상될수록 공정상의 한계로 인하여 게이트 패턴(21)의 라인 폭 불균형이 심화되기 때문에, 라인 폭 불균형에 따른 저항값 증가 또한 문제된다.
도 2d는 종래기술에 따른 게이트 패턴의 기울어짐 현상을 나타내는 사진이다.
도시된 바와 같이, 실리콘 소스의 부족 및 금속막(23)의 불균형 증착으로 인하여, 게이트 패턴의 폭이 감소하고 기울어지는 문제점이 발생됨을 확인할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴의 실리사이드화 공정시 충분한 양의 실리콘 소스를 공급하는데 적합한 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제공된 본 발명은 반도체 소자 제조 방법에 있어서, 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 둘러싸는 도전성 스페이서를 형성하는 단계; 상기 스페이서 상에 실리사이드 공정 수행을 위한 금속막을 형성하는 단계; 및 상기 금속막을 이용하여, 상기 스페이서 및 게이트 패턴을 실리사이드화하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 소자 제조 방법에 있어서, 기판 상에 제1도전막 및 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 및 제1도전막을 식각하여 복수의 게이트 패턴을 형성하는 단계; 상기 복수의 게이트 패턴들 간의 갭영역에 절연막을 매립하는 단계; 상기 제1하드마스크층을 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 폭을 증가시키도록 상기 트렌치 내벽의 절연막을 소정두께 식각하는 단계; 및 상기 폭이 증가된 트렌치 내에 제2도전막을 매립하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 게이트 패턴을 형성한 후 스페이서를 추가로 형성하므로, 반도체 소자의 집적도 향상에 따라 패턴의 폭이 감소하더라도, 스페이서에 따른 폭 증가에 의해 게이트 전극, 워드라인의 저항을 감소시킬 수 있다.
또한, 게이트 패턴의 상부 노출을 위한 층간절연막의 에치백 공정에서 게이트 패턴의 상부가 손상되어 폭이 감소하더라도 스페이서를 통해 손상을 보상할 수 있다. 따라서, 실리사이드화 공정시 충분한 양의 실리콘 소스를 공급할 수 있으며, 이를 통해, 실리사이드화된 게이트 패턴이 기울어지거나 부러지는 것을 방지할 수 있다.
특히, 층간절연막의 에치백 공정에 의해 게이트 패턴 상부가 손상되거나 불순물 막이 형성되더라도, 스페이서를 추가로 형성하여 이를 큐어링함으로써, 실리사이드화 공정을 용이하게 수행할 수 있다. 또한, 비정질실리콘 또는 그레인 사이즈가 작은 실리콘을 포함하는 스페이서를 형성함으로써, 더욱 저항값이 작은 실리사이드막을 형성할 수 있다.
따라서, 종래에 비해 게이트 전극 또는 워드라인의 저항을 감소시켜 디램 소자의 읽기/쓰기 속도 또는 비휘발성 메모리 소자의 프로그램/소거 속도를 증가시킴으로써, 반도체 소자의 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 제1 실시예에서는 선택적 실리콘 성장 공법에 의해 스페이서를 형성하는 방법에 대해 중점적으로 설명하도록 한다.
도 3a에 도시된 바와 같이, 기판(30) 상에 게이트 패턴(31)을 형성한다.
여기서, 게이트 패턴(31)은 디램 소자의 게이트 패턴 또는 비휘발성 메모리 소자의 게이트 패턴일 수 있다. 예를 들어, 디램 소자의 게이트 패턴인 경우 게이트 절연막 및 게이트 전극을 포함한다. 또한, 비휘발성 메모리 소자의 게이트 패턴인 경우 터널절연막, 전하포획막, 전하차단막 및 게이트 전극을 포함한다. 단, 본 도면에서는 설명의 편의를 위해 게이트 전극만을 도시하였다.
또한, 게이트 패턴(31) 즉, 게이트 전극은 n타입 또는 p타입의 불순물이 도핑된 도전막, 불순물이 도핑되지 않은(undoped) 도전막 또는 반도체 물질을 포함하는 것이 바람직하다. 예를 들어, n타입 또는 p타입의 불순물이 도핑된 폴리실리콘막 또는 저마늄(Ge)을 포함하는 것이 바람직하며, 이밖에도 다양한 반도체 물질을 포함하는 것이 가능하다.
이어서, 게이트 패턴(31)이 형성된 결과물의 전체 구조상에 제1층간절연막(32)을 형성한다. 여기서, 제1층간절연막(32)은 산화막으로 이루어지는 것이 바람직하며, 예를 들어, SiH2Cl2와 N2O, SiH4 와 N2O, Si2H6 와 N2O, SiH2Cl2 와 O2, SiH4 와 O2, Si2H6 와 O2, TEOS를 이용하여 형성하는 것이 더욱 바람직하다.
이어서, 게이트 패턴(31)의 최상면이 노출될 때까지 평탄화 공정을 수행한다. 이와 같이, 평탄화 공정을 수행함으로써, 후속 에치백 공정 수행시 제1층간절연막(32)의 단차를 최소화할 수 있다.
도 3b에 도시된 바와 같이, 게이트 패턴(31)의 최상면으로부터 소정 높이 하향된 지점까지 제1층간절연막(32)을 에치백하여 게이트 패턴(31)의 상부를 노출시킨다. 이때, 에치백하는 두께는 후속 실리사이드화 공정에 의해 형성하고자 하는 금속 실리사이드막의 높이 및 두께를 고려하여 결정하는 것이 바람직하다.
여기서, 게이트 패턴(31)의 "상부"는 게이트 패턴의 "최상면으로부터 소정 높이 하향된 지점까지"를 의미하며, 이와 같이 에치백 공정을 수행함으로써 게이트 전극의 상부를 노출시키게 된다. 본 도면에서 에치백된 절연막은 도면 부호 "32A"로 표시되었다.
이어서, 제1층간절연막(32)의 에치백에 의해 노출된 게이트 패턴(31)의 상부를 둘러싸는 스페이서(33)를 형성한다. 즉, 스페이서(33)는 게이트 전극용 도전막의 상부를 둘러싸도록 상부 및 측벽에 형성된다.
이와 같이, 게이트 패턴(31)의 상부를 둘러싸는 스페이서(33)를 형성함으로 써 게이트 패턴(31)의 상부에 실리콘을 보충할 수 있으며, 이를 통해, 후속 실리사이드화 공정시 충분한 양의 실리콘 소스를 공급할 수 있다.
또한, 제1층간절연막(32)의 에치백 등의 과정에 의해 표면이 손상된 게이트 패턴(31)의 상부를 둘러싸는 스페이서(33)를 형성함으로써 게이트 패턴(31) 표면의 막질을 향상시킬 수 있으며, 이를 통해, 후속 공정에 의해 형성되는 금속막과 게이트 패턴(31) 간의 계면의 막질을 향상시켜 실리사이드화 공정을 보다 원활히 진행할 수 있게 된다. 뿐만 아니라, 실리사이드막의 막질을 향상시킬 수 있다.
여기서, 스페이서(33)는 실리콘, 폴리실리콘 또는 비정질실리콘을 포함하는 것이 바람직하다. 특히, 폴리실리콘의 경우, 그레인(grain) 사이즈가 작은 것이 바람직하다. 물론, 스페이서(33)는 n타입 또는 p타입의 불순물이 도핑되거나, 불순물이 도핑되지 않는 것 모두 가능하다.
또한, 스페이서(33)의 두께(W2)는 후속 실리사이드화 공정에 의해 형성될 실리사이드화된 게이트 패턴의 폭을 고려하여 결정하는 것이 바람직한데, 예를 들어, 50 내지 150Å인 것이 더욱 바람직하다.
스페이서(33)는 예를 들어, 선택적 실리콘 성장 공법에 의해 형성되는 것이 바람직하다. 선택적 실리콘 성장 공법을 이용하는 경우, 노출된 게이트 패턴(31)의 상부에 한해 선택적으로 스페이서(33)가 형성된다. 따라서, 게이트 패턴(31)의 상부 표면 외에 형성된 스페이서(33)를 제거하기 위한 별도의 공정(예를 들어, 에치백 공정)을 수행할 필요가 없다.
여기서, 선택적 실리콘 성장 공법은 제1층간절연막(32)에 의해 노출된 게이 트 패턴(31) 상부에 대해 세정 공정을 수행한 후, 게이트 패턴(31)의 상부 표면으로부터 실리콘을 성장시키는 것이 바람직하다. 예를 들어, 세정 공정은 700 내지 1100℃의 온도에서 H2 가스 또는 하이드로플루오르화물(hydrofluoride)을 이용하여 수행되는 것이 바람직하다. 또한, 실리콘의 성장은 500 내지 800℃의 온도에서 Si2H6 가스 또는 SiH4 가스를 사용하여 0.1 내지 10 Torr의 압력에서 수행되는 것이 바람직하다. 또는, 500 내지 800℃의 온도에서 H2 및 HCl을 이용하여 희식시킨 실란(silane) 계열의 가스를 사용하여 1 내지 100Torr 의 압력에서 수행되는 것이 바람직하다.
도 3c에 도시된 바와 같이, 스페이서(33) 상에 금속막(34)을 형성한다. 여기서, 금속막(34)은 코발트(Co) 또는 니켈(Ni)을 포함하는 것이 바람직하다. 또한, 본 도면에는 도시되지 않았으나, 금속막(34)상에 베리어 메탈(barrier metal)을 더 형성하는 것이 바람직하다.
본 도면에서는 스페이서(33)가 형성된 결과물의 전면을 따라 금속막(34)을 증착하는 경우에 대해 도시하고 있는데, 금속막(34)의 증착은 ALD(Atomic Layer Deposition;원자증착법), CVD(Chemical Vapor Deposition;화학기상증착법), PVD(Physical Vapor Deposition;물리기상증착법) 또는 스퍼터링 공정에 의해 수행될 수 있다. 물론, 이밖에도 일반적인 증착 공정의 사용이 가능하며, 스퍼터링 공정을 이용하는 경우에는 스퍼터링 공정의 직진성을 이용하여 스페이서(33) 상에 한해 선택적으로 금속막(34)을 형성하는 것 또한 가능하다.
도 3d에 도시된 바와 같이, 열처리 공정에 의해 금속막(34)과 게이트 패턴(31)의 상부를 반응시켜, 게이트 패턴(31)의 상부를 실리사이드화한다. 물론, 앞서 설명한 바와 같이, 게이트 패턴(31)에 저마늄(Ge)이 포함되도된 경우에는, 게이트 패턴(31)이 저마나이드화될 수 있다.
여기서, 금속실리사이드화된 게이트 패턴의 상부는 도면 부호 "31A"로 표시하였다.
이어서, 열처리 공정에서 미반응된 금속막(34)을 제거한다. 여기서, 미반응된 금속막(34)의 제거 공정은 NH4OH, H2O2 및 D.I를 혼합하여 사용하는 것이 바람직하다.
전술한 바와 같은 본 발명에 따르면, 게이트 패턴(31)의 상부를 둘러싸는 스페이서(33)를 형성하므로, 제1층간절연막(32)의 에치백 공정서 게이트 패턴(31)의 상부가 손상되더라도 스페이서(33)를 통해 손상을 충분히 보상할 수 있다. 즉, 스페이서(33)를 통해 손실된 실리콘을 보상하여, 후속 실리사이드 공정시 실리콘 소스를 충분히 공급할 수 있다. 따라서, 종래에 비해 실리사이드화된 게이트 패턴 상부(31A)의 폭을 증가시킬 수 있으며, 그에 따라, 게이트 패턴의 기울어짐 또는 부러짐을 방지할 수 있다.
또한, 그레인(grain) 크기가 작은 실리콘 또는 비정질 실리콘을 포함하는 스페이서(33)를 형성함으로써, 높은 퀄리티의 실리사이드막 즉, 저항값이 작은 실리 사이드막을 형성할 수 있다. 따라서, 게이트 전극의 저항 또는 워드라인의 저항을 감소시켜 반도체 소자에서 요구되는 구동 속도를 확보할 수 있다.
특히, 선택적 실리콘 성장 공법을 이용하여 스페이서(33)를 형성함으로써, 게이트 패턴(31)의 상부에 한해 용이하게 스페이서(33)를 형성할 수 있다. 따라서, 인접한 게이트 패턴(31)들 사이에 노출된 층간절연막(32) 상에는 스페이서(33)가 형성되지 않으므로, 별도의 제거 공정을 수행할 필요가 없다. 즉, 선택적 실리콘 성장 공법을 이용하는 경우, 용이하게 스페이서(33)를 형성할 수 있다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 제2 실시예에서는 게이트 패턴의 손상을 보상하는데 보다 적합한 스페이서 형성 방법으로서, 스퍼터링 공법을 이용하는 경우에 대해 중점적으로 설명하도록 한다.
도 4a에 도시된 바와 같이, 기판(40) 상에 게이트 패턴(41)을 형성한 후, 게이트 패턴(41)의 상부를 노출시키도록 층간절연막(42)을 에치백한다. 이때, 앞서 설명한 바와 같이, 층간절연막(42)을 에치백하는 과정에서 게이트 패턴(41)의 상부가 손상되거나 표면에 불순물 막이 형성될 수 있다.
도 4b 및 도 4c에 도시된 바와 같이, 스퍼터링 공정에 의해 스페이서를 형성한다. 특히, 스퍼터링 공정의 직진성(도면의 화살표 참조)을 이용할 수 있는데, 기판(40)에 대해 소정 각도로 스퍼터링 공정을 반복 수행함으로써 스페이서를 형성할 수 있다. 즉, 게이트 패턴(41) 상부의 각 측면에 스페이서용 물질막을 차례로 증착 함으로써 스페이서를 형성할 수 있다.
먼저, 도 4b에 도시된 바와 같이, 스퍼터링 공정에 의해 게이트 패턴(41)의 일 측면에 스페이서의 일부(43)를 형성한다. 이어서, 도 4c에 도시된 바와 같이, 스퍼터링 공정에 의해 게이트 패턴(41)의 다른 측면에 나머지 스페이서를 형성함으로써, 게이트 패턴(41)의 상부를 둘러싸는 스페이서(43A)를 형성한다.
이와 같이 스퍼터링 공정에 의해 스페이서(43A)를 형성하는 경우, 스페이서(43A)의 최상면 및 측벽상에 용이하게 스페이서용 물질막을 증착시킬 수 있다. 특히, 스퍼터링 공정의 특성상, 게이트 패턴(41)의 최상부로 갈수록 증착량이 증가하므로, 실리콘의 상당량 손실된 게이트 패턴(41)의 최상부에 충분한 양의 스페이서용 물질막을 증착시켜, 손실된 실리콘을 보상할 수 있다. 즉, 스페이서(43A)를 통해 게이트 패턴(41) 상부의 폭이 좁아진 것을 보상하여 게이트 패턴(41)이 전체적으로 균일한 폭을 갖도록 할 수 있다.
또한, 스퍼터링 공정 수행시, 인접한 게이트 패턴(41)들이 상호 베리어막으로서 역할을 하게 되므로, 인접한 게이트 패턴(41)들 사이에 노출된 층간절연막(42) 상에는 스페이서용 물질막이 증착되지 않고, 게이트 패턴(41)의 상부 표면에 한해 스페이서용 물질막이 증착되도록 할 수 있다. 따라서, 별도의 제거 공정을 수행할 필요가 없다. 물론, 주변에 베리어막으로서 역할을 할 게이트 패턴(41)이 없는 경우에는 층간절연막(42) 상에 스페이서용 물질막이 증착될 수 있는데, 이러한 경우에는 더미 패턴을 형성함으로써 층간절연막(42) 상에 스페이서용 물질막이 증착되는 것을 방지할 수 있다.
또한, 복수의 스페이서(43A)가 균일한 형상으로 형성되므로, 스페이서(43A)의 형상을 균일하게 조절하기 위한 평탄화 공정 등을 수행할 필요가 없다. 즉, 스퍼터링 공정을 이용하는 경우, 간단한 증착 공정만으로 용이하게 스페이서(43A)를 형성할 수 있다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 제2 실시예에서는 균일한 형상의 스페이서를 형성하는 방법에 대해 중점적으로 설명하도록 한다.
도 5a에 도시된 바와 같이, 기판(50) 상에 게이트 패턴(51)을 형성한 후, 게이트 패턴(51)의 상부를 노출시키도록 층간절연막(52)을 에치백한다.
이어서, 게이트 패턴(51)의 상부가 노출된 결과물의 전면을 따라 스페이서용 물질막(53)을 형성한다.
여기서, 스페이서용 물질막(53) 형성 공정은 증착 공정에 의해 수행될 수 있는데, ALD(Atomic Layer Deposition;원자증착법), CVD(Chemical Vapor Deposition;화학기상증착법), PVD(Physical Vapor Deposition;물리기상증착법) 또는 스퍼터링 공정 등에 의해 스페이서용 물질막(53)을 증착할 수 있다.
예를 들어, 스퍼터링 공정에 의해 스페이서용 물질막(53)을 증착하는 경우, 스퍼터링 공정의 직진성을 이용하되, 기판(50)에 대해 수직 방향으로 스퍼터링 공정을 수행함으로써, 결과물의 전면을 따라 스페이서용 물질막(53)을 형성할 수 있다. 특히, 스퍼터이 공정의 직진성을 이용하여 스페이서용 물질막(53)을 형성하는 경우, 게이트 패턴(51)의 하부에 비해 상부에 보다 많은 양의 스페이서용 물질막(53)을 증착시킬 수 있으므로, 게이트 패턴(51) 상부의 손상을 보다 효율적으로 보상할 수 있다.
도 5b에 도시된 바와 같이, 인접한 게이트 패턴(51)들을 각각 분리시키기 위해, 게이트 패턴(51)들 사이의 층간절연막(52) 표면이 노출될 때까지 스페이서용 물질막(53)을 에치백한다.
이로써, 각 게이트 패턴(51)의 상부를 둘러싸는 스페이서(53A)가 형성된다.
단, 증착 공정의 특성상 게이트 패턴(51)의 최상부로 갈수록 스페이서용 물질막(53)의 증착 두께가 두꺼워지기 때문에, 스페이서(53A)의 최상면이 볼록한 형상을 갖게 될 수 있다. 또한, 게이트 패턴(51)의 상부가 손상되어 뾰족한 형상을 갖는 경우, 게이트 패턴(51)의 프로파일을 따라 형성된 스페이서(53A) 또한 상부가 뾰족한 형상을 갖게 될 수 있다.
이러한 경우, 스페이서용 물질막(53)의 최상면이 평평하지 않기 때문에, 후속 금속막 형성시 금속막이 불균일하게 형성될 수 있다. 따라서, 스페이서(53A)의 최상면이 평평해지도록 추가로 평탄화 공정을 수행하는 것이 바람직하다.
도 5c에 도시된 바와 같이, 스페이서(53A)가 형성된 결과물의 전체 구조상에 제2층간절연막(54)을 형성한 후, 스페이서(53A)의 표면이 노출될 때까지 평탄화 공정을 수행하는 것이 바람직하다. 본 도면에서는 평탄화 공정에 의해 최상면이 평평해진 스페이서를 도면 부호 "53B"로 표시하였다.
여기서, 제2층간절연막(54)은 제1층간절연막(52)과 상이한 물질로 이루어지 는 것이 바람직하며, 특히, 제1층간절연막(52)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하다.
이와 같이 평탄화 공정을 수행함으로써, 복수의 스페이서(53B)가 균일한 형상을 갖도록 할 수 있을 뿐만 아니라, 스페이서(53B)의 최상면을 평평하게 하여 후속 금속막 형성시 금속막을 균일하게 형성할 수 있다.
도 5d에 도시된 바와 같이, 제2층간절연막(54)을 제거한다. 이어서, 본 도면에서는 도시되지 않았으나, 스페이서(53B) 및 게이트 패턴(51)의 상부에 대해 실리사이드화 공정을 수행한다.
도 6a 내지 도 6e는 본 발명의 제4 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 제4 실시예에서는 게이트 패턴의 최상면 상에 스페이서를 형성하는 방법에 대해 중점적으로 설명하도록 한다.
도 6a에 도시된 바와 같이, 기판 상에 제1도전막(61) 및 제1하드마스크층(62)을 차례로 형성한 후, 제1하드마스크층(62) 및 제1도전막(61)을 식각하여 복수의 게이트 패턴(G)을 형성한다. 여기서, 제1하드마스크층(62)은 하나 이상의 이종 하드마스크를 적층하여 형성되는 것이 바람직하며, 질화막을 포함하는 것이 더욱 바람직하다.
게이트 패턴(G)은 앞서 설명한 바와 같은 디램 소자 또는 비휘발성 메모리 소자의 게이트 패턴일 수 있으며, 본 도면에서는, 게이트 패턴에 포함된 게이트 전극용 도전막만을 제1도전막(61)으로 도시하였다.
본 실시예에 따르면, 제1도전막(61)상에 스페이서로서 제2도전막을 추가로 형성하므로, 제1도전막(61)의 높이는 후속 공정에 의해 형성되는 제2도전막의 높이를 고려하여 결정되는 것이 바람직하다.
이어서, 복수의 게이트 패턴(G)들 간의 갭영역에 절연막(63)을 매립한다. 여기서, 절연막(63)은 제1하드마스크층(62)과의 식각선택비가 큰 물질로 이루어지는 것이 바람직하며, 예를 들어, 산화막을 포함하는 것이 더욱 바람직하다.
도 6b에 도시된 바와 같이, 제1하드마스크층(62)을 제거하여 트렌치(T1)를 형성한다. 여기서, 트렌치(T1)는 후속 공정에서 스페이서를 형성하기 위한 공간으로서, 하부의 제1도전막(61)과 동일한 폭(W3)을 가진다.
일 예로서, 제1하드마스크층(62)은 절연막을 식각베리어로 하여 제거될 수 있다. 앞서 설명한 바와 같이, 절연막과 제1하드마스크층(62)은 상호 식각 선택비가 큰 물질로 이루어지므로, 절연막을 식각베리어로 하여 제1하드마스크층(62)만을 선택적으로 제거할 수 있다.
다른 예로서, 제1하드마스크층(62)은 절연막(63)상에 형성된 제2하드마스크층(64)을 식각베리어로 제거될 수 있다. 즉, 절연막(63)이 형성된 결과물 상에 절연막(63)을 덮으면서 제1하드마스크층(62)을 노출시키는 제2하드마스크층(64)을 형성한 후,
또 다른 예로서, 제1하드마스크층(62)은 절연막(63)의 표면을 소정 두께 리세스한 영역 내에 매립된 제2하드마스크층(64)을 식각베리어로 제거될 수 있다. 즉, 절연막(63)을 표면으로부터 소정두께 리세스한 후, 리세스된 영역 내에 제2하 드마스크층(64)을 매립하고, 제2하드마스크층(64)을 식각베리어로 하여 제1하드마스크층(62)만을 선택적으로 제거할 수 있다. 본 도면에서는 이와 같이 절연막(63)을 리세스하여 제2하드마스크층(64)을 형성하는 경우에 대해 도시하고 있으며, 소정두께 리세스된 절연막을 도면 부호 "63A"로 표시하였다.
이와 같이, 제2하드마스크층(64)을 이용하여 제1하드마스크층(62)을 제거하는 경우, 제2하드마스크층(64)은 제1하드마스크층(62)과 상이한 물질로 이루어지는 것이 바람직하며, 특히, 제1하드마스크층(62) 및 절연막(63)과의 식각 선택비가 큰 물질로 이루어지는 것이 더욱 바람직하다.
도 6c에 도시된 바와 같이, 트렌치(T1)의 폭(W3)을 증가시키기 위해, 트렌치(T1) 내벽의 절연막(63A)을 소정두께 식각한다. 본 도면에서는 소정두께 식각된 절연막을 도면 부호 "63B"로 표시하였으며, 폭(W4)이 증가된 트렌치를 도면 부호 "T2"로 도시하였다.
일 예로, 절연막(63B)을 식각베리어로 트렌치(T1)를 형성한 경우, 절연막(63B) 등방성 식각함으로써, 폭(W4)이 증가된 트렌치(T2)를 형성할 수 있다.
다른 예로서, 제2하드마스크층(64)을 식각베리어로 트렌치(T1)를 형성한 경우, 제2하드마스크층(64)을 식각베리어로 트렌치 내벽에 의해 노출된 절연막(63B)을 소정두께 식각한다. 여기서, 절연막(63B)의 식각 단계는 등방성 식각 공정에 의해 수행되는 것이 바람직하며, 특히, 습식 식각 공정에 의해 수행되는 것이 더욱 바람직하다.
도 6d에 도시된 바와 같이, 폭(W4)이 증가된 트렌치(T2) 내에 제2도전막(65) 을 매립한다. 이때, 제2하드마스크층(64)을 이용하여 앞의 공정들을 수행한 경우에는, 먼저 제2하드마스크(64)를 제거한 후에 제2도전막(65)의 매립하는 것이 바람직하다.
여기서, 제2도전막(65)은 앞서 제1 내제 제3 실시예에서 설명한 바와 같은 스페이서로서 역할을 하게 되는데, 후속 실리사이드화 공정에서 충분한 양의 실리콘을 공급하기 위한 실리콘 소스로서 사용된다. 따라서, 제2도전막(65)은 실리콘, 폴리실리콘 또는 비정질 실리콘으로 이루어지는 것이 바람직하며, 폴리실리콘의 경우 그레인(grain) 크기가 작은 것이 바람직하다.
이어서, 제2도전막(65)이 노출되도록 절연막(63B)을 에치백한다. 본 도면에서는 에치백된 절연막을 도면 부호 "63C"로 표시하였다. 이때, 제2도전막(65)은 제1도전막(61)보다 큰 폭으로 가지므로, 에치백 과정에서 제2도전막(65)이 일부 손상되더라도 후속 실리사이드화 공정에서 충분한 양의 실리콘을 공급할 수 있다.
이어서, 본 도면에서는 도시되지 않았으나, 제2도전막(65)에 대해 실리사이드화 공정을 수행한다.
전술한 바와 같은 본 발명에 따르면, 게이트 패턴(G) 상에 스페이서로서 제2도전막(65)을 추가로 형성하므로, 실리사이드화 공정에서 충분한 양의 실리콘을 공급할 수 있다.
특히, 게이트 패턴(G)에 비해 큰 폭(W4)을 갖도록 제2도전막(65)을 형성하므로 절연막(63B)의 에치백에 따른 손상을 최소화할 수 있고, 트렌치(T2) 내에 제2도 전막(65)을 매립하므로 균일한 형상의 제2도전막(65)을 용이하게 형성할 수 있다.
도 7a는 본 발명에 따라 형성된 실리사이드화된 게이트 패턴을 나타내는 사진이다.
본 발명에 따르면, 게이트 패턴 상부를 둘러싸는 스페이서를 형성함으로써, 실리사이드화 공정에서 충분한 양의 실리콘을 공급할 수 있다. 따라서, 실리사이드화된 게이트 패턴의 폭이 감소하는 것을 방지할 수 있으며, 그에 따라, 게이트 패턴의 기울어짐 또는 붕괴를 방지할 수 있다.
도 7b는 본 발명에 따른 스페이서의 형성에 따른 워드라인의 면저항(Rs)값을 나타내는 그래프이다. X축은 워드라인(WL)의 면저항(Rs)값을 나타내며, Y축은 누적 확률을 나타낸다. 그래프를 통해, 게이트 패턴 상부를 둘러싸는 스페이서를 추가로 형성함으로써, 워드라인의 저항값을 감소시킬 수 있음을 알 수 있다.
도 7c는 스페이서의 두께에 따른 워드라인의 면저항(Rs)값을 나타내는 그래프이다. X축은 스페이서의 두께를 나타내며, Y측은 워드라인(WL)의 면저항(Rs)값을 나타낸다. 그래프를 통해, 스페이서의 두께를 증가시킬수록 워드라인의 저항값이 더욱 감소됨을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자 제조 방법의 문제점을 설명하기 위한 공정 단면도.
도 2d는 종래기술에 따른 반도체 소자 제조 방법을 문제점을 나타내는 사진.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도 6a 내지 도 6d는 본 발명의 제4 실시예에 따른 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도 7a 내지 도 7c는 본 발명에 따른 효과를 설명하기 위한 사진 및 그래프.
[도면의 주요 부분에 대한 부호의 설명]
30: 기판 31: 게이트 패턴
32: 제1층간절연막 33: 스페이서
34: 금속막

Claims (24)

  1. 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 둘러싸는 도전성 스페이서를 형성하는 단계;
    상기 스페이서 상에 실리사이드 공정 수행을 위한 금속막을 형성하는 단계; 및
    상기 금속막을 이용하여, 상기 스페이서 및 게이트 패턴을 실리사이드화하는 단계
    를 포함하고,
    상기 스페이서는,
    상기 실리사이드화 단계에서의 실리콘을 보충하는
    반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴 형성 단계 후에,
    상기 게이트 패턴이 형성된 결과물의 전체 구조상에 제1층간절연막을 형성하는 단계; 및
    상기 게이트 패턴의 최상면으로부터 소정 높이 하향된 지점까지 상기 제1층간절연막을 에치백하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 스페이서는,
    상기 게이트 패턴 표면의 막질을 향상시키는
    반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 패턴은,
    상기 기판 상에 형성된 게이트 절연막 및 게이트 전극
    을 포함하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 패턴은,
    상기 기판 상에 형성된 터널절연막, 전하포획막, 전하차단막 및 게이트 전극
    을 포함하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 스페이서는,
    실리콘, 폴리실리콘 또는 비정질실리콘
    을 포함하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 스페이서 형성 단계는,
    선택적 실리콘 성장 방법에 의해 수행되는
    반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 스페이서 형성 단계는,
    스퍼터링 공정에 의해 수행되는
    메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 스페이서 형성 단계는,
    상기 스퍼터링 공정에 의해, 상기 게이트 패턴 상부의 각 측면에 스페이서용 물질막을 차례로 증착하는
    반도체 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 스페이서 형성 단계는,
    상기 게이트 패턴이 형성된 결과물의 전면을 따라 스페이서용 물질막을 증착하는 단계; 및
    상기 기판의 표면이 노출될 때까지 상기 스페이서용 물질막을 에치백하여 스페이서를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 스페이서용 물질막의 증착은,
    ALD, CVD, PVD 또는 스퍼터링 공정에 의해 수행되는
    반도체 소자 제조 방법.
  13. 제 11 항에 있어서,
    상기 스페이서 형성 단계 후에,
    상기 스페이서가 형성된 결과물의 전체 구조상에 제2층간절연막을 형성하는 단계;
    상기 스페이서의 표면이 노출될 때까지 평탄화 공정을 수행하는 단계; 및
    상기 제2층간절연막을 제거하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  14. 기판 상에 제1도전막 및 제1하드마스크층을 형성하는 단계;
    상기 제1하드마스크층 및 제1도전막을 식각하여 복수의 게이트 패턴을 형성하는 단계;
    상기 복수의 게이트 패턴들 간의 갭영역에 절연막을 매립하는 단계;
    상기 제1하드마스크층을 제거하여 트렌치를 형성하는 단계;
    상기 트렌치의 폭을 증가시키도록 상기 트렌치 내벽의 절연막을 소정두께 식각하는 단계; 및
    상기 폭이 증가된 트렌치 내에 제2도전막을 매립하는 단계
    를 포함하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 절연막은,
    상기 제1하드마스크층과의 식각 선택비가 큰 물질로 이루어지는
    반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1하드마스크층은 질화막을 포함하고,
    상기 절연막은 산화막을 포함하는
    반도체 소자 제조 방법.
  17. 제 14 항에 있어서,
    상기 절연막 매립 단계 후에,
    상기 절연막 상에 제2하드마스크층을 형성하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  18. 제 14 항에 있어서,
    상기 절연막 매립 단계 후에,
    상기 절연막을 소정두께 리세스하는 단계; 및
    상기 리세스된 영역 내에 제2하드마스크층을 매립하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제2하드마스크층은,
    상기 절연막 및 제1하드마스크층과의 식각선택비가 큰 물질로 이루어지는
    반도체 소자 제조 방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 트렌치 형성 단계는,
    상기 제2하드마스크층을 식각베리어로 상기 제1하드마스크층을 제거하는
    반도체 소자 제조 방법.
  21. 제 17 항 또는 제 18 항에 있어서,
    트렌치 내벽의 절연막을 소정두께 식각하는 단계는,
    상기 제2하드마스크을 식각베리어로 상기 트렌치 내벽에 의해 노출된 절연막을 소정두께 식각하는
    반도체 소자 제조 방법.
  22. 제 17 항 또는 제 18 항에 있어서,
    상기 절연막 식각단계 후에,
    상기 제2하드마스크층을 제거하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  23. 제 14 항에 있어서,
    상기 제2도전막 매립 단계 후에,
    상기 제2도전막이 노출되도록 상기 절연막을 에치백하는 단계; 및
    상기 노출된 제2도전막을 실리사이드화하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  24. 제 14 항에 있어서,
    상기 제2도전막은,
    상기 제1도전막에 비해 큰 폭을 갖는
    반도체 소자 제조 방법.
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