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KR101219038B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR101219038B1
KR101219038B1 KR1020050061832A KR20050061832A KR101219038B1 KR 101219038 B1 KR101219038 B1 KR 101219038B1 KR 1020050061832 A KR1020050061832 A KR 1020050061832A KR 20050061832 A KR20050061832 A KR 20050061832A KR 101219038 B1 KR101219038 B1 KR 101219038B1
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gate
thin film
forming
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이제훈
김성진
김희준
정창오
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삼성디스플레이 주식회사
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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있는 복수의 게이트선, 기판 위에 형성되어 있으며 질소를 포함하는 투명한 도전체로 이루어진 복수의 공통 전극, 게이트선 및 공통 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체층, 반도체층 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하고 있는 드레인 전극, 그리고 드레인 전극과 연결되어 있으며 공통 전극과 중첩하고 있는 복수의 화소 전극을 포함하는 것이 바람직하다. 따라서, 공통 전극을 IZON, ITON 또는 a-ITON으로 형성하거나, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층으로 형성함으로써 공통 전극 위에 질화막을 증착하는 경우에 질화막 증착 시 투입되는 H2 또는 SiH4 가스에 의해 IZO, ITO 또는 a-ITO 물질 내의 금속 성분이 환원되어 Sn 또는 Zn이 석출되는 것을 방지할 수 있다.
박막트랜지스터표시판, IZO, ITO, 금속석출, IPS, PLS

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa선과 IIb-IIb선을 따라 잘라 도시한 단면도이고,
도 3은 도 1에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa, IVb-IVb선을 따라 자른 단면도이고,
도 5는 도 3의 다음 단계에서의 배치도이고,
도 6a 및 도 6b는 각각 도 5의 박막 트랜지스터 표시판을 VIa-VIa, VIb-VIb선을 따라 자른 단면도이고,
도 7은 도 5의 다음 단계에서의 배치도이고,
도 8a 및 도 8b는 각각 도 7의 박막 트랜지스터 표시판을 VIIIa-VIIIa, VIIIb-VIIIb선을 따라 자른 단면도이고,
도 9a 및 도 9b는 각각 도 8a 및 도 8b의 다음 단계에서의 단면도이고,
도 10은 도 9a 및 도 9b의 다음 단계에서의 배치도이고,
도 11a 및 도 11b는 각각 도 10의 박막 트랜지스터 표시판을 XIa-XIa, XIb-XIb선을 따라 자른 단면도이고,
도 12a 및 도 12b는 각각 도 11a 및 도 11b의 다음 단계에서의 단면도이고,
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 14는 도 13의 박막 트랜지스터 표시판을 XIV-XIV'-XIV"선을 따라 자른 단면도이고,
도 15a는 도 13에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 15b는 도 15a의 박막 트랜지스터 표시판을 XVb-XVb'-XVb"선을 따라 자른 단면도이고,
도 16a는 도 15a의 다음 단계에서의 배치도이고,
도 16b는 도 16a의 박막 트랜지스터 표시판을 XVIb-XVIb'-XVIb"선을 따라 자른 단면도이고,
도 17a는 도 16a의 다음 단계에서의 배치도이고,
도 17b는 도 17a의 박막 트랜지스터 표시판을 XVIIb-XVIIb'-XVIIb"선을 따라 자른 단면도이고,
도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 19a는 도 18의 박막 트랜지스터 표시판을 XIXa-XIXa 선을 따라 잘라 도시한 단면도이고,
도 19b는 도 18의 박막 트랜지스터 표시판을 XIXb-XIXb'-XIXIb" 선을 따라 잘라 도시한 단면도이고,
도 20은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 전극을 나타내는 배치도이고,
도 21은 도 20에서 XXI-XXI 선을 잘라 도시한 액정 표시 장치의 단면도로서, 상부 기판 및 하부 기판사이의 등전위선 및 전기력선을 함께 도시한 도면이고,
도 22는 본 발명의 다른 실시예에서 액정 분자들의 비틀림각 변화를 설명하기 위한 도면이고,
도 23은 본 발명의 다른 실시예에서 기판에 수평이고 화소 전극에 수직인 선에 대한 액정 분자들의 비틀림각 변화를 도시한 그래프이고,
도 24는 본 발명의 다른 실시예에서 기판에 수직인 선에 대한 액정 분자들의 비틀림각 변화를 도시한 그래프이고,
도 25는 본 발명의 다른 실시예에서 액정 분자들의 경사각 변화를 설명하기 위한 도면이고,
도 26은 본 발명의 다른 실시예에서 기판에 수직인 선에 대한 액정 분자들의 경사각 변화를 도시한 그래프이고,
도 27은 본 발명의 다른 실시예에서 기판에 수평이고 화소 전극에 수직인 선에 대한 액정 분자들의 경사각 변화를 도시한 그래프이고,
도 28은 도 18 내지 도 19b의 박막 트랜지스터 표시판을 제조하는 첫 단계의 박막 트랜지스터 표시판의 배치도이고,
도 29a 및 29b는 각각 도 28의 박막 트랜지스터 표시판을 XXIXa-XXIXa 선 및 XXIXb-XXIXb'-XXIXb" 선을 따라 잘라 도시한 단면도이며,
도 30은 도 28 다음 단계의 박막 트랜지스터 표시판의 배치도이고,
도 31a 및 31b는 각각 도 30의 박막 트랜지스터 표시판을 XXXIa-XXXIa 선 및 XXXIb-XXXIb'-XXXIb" 선을 따라 잘라 도시한 단면도이며,
도 32 및 도 33은 도 30의 박막 트랜지스터 표시판을 XXXIa-XXXIa 선을 따라 잘라 도시한 단면도로서, 도 31a 다음 단계의 단면도이고,
도 34는 도 33 다음 단계의 박막 트랜지스터 표시판의 배치도이고,
도 35a 및 35b는 각각 도 34의 박막 트랜지스터 표시판을 XXXVa-XXXVa 선 및 XXXVb-XXXVb'-XXXVb" 선을 따라 잘라 도시한 단면도이며,
도 36은 도 34 다음 단계의 박막 트랜지스터 표시판의 배치도이고,
도 37a 및 37b는 각각 도 36의 박막 트랜지스터 표시판을 XXXVIIa-XXXVIIa 선 및 XXXVIIb-XXXVIIb'-XXXVII"' 선을 따라 잘라 도시한 단면도이고,
도 38은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 39는 도 38의 박막 트랜지스터 표시판을 XXXIX-XXXIX 선을 따라 잘라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 기판 121, 129: 게이트선
124: 게이트 전극 140: 게이트 절연막
151, 154: 반도체 161, 163, 165: 저항성 접촉 부재
171, 179: 데이터선 173: 소스 전극
175: 드레인 전극 801: 층간 절연막
180: 보호막 181, 182, 185: 접촉 구멍
189: 개구부 190: 화소 전극
81, 82: 접촉 보조 부재 131: 공통 전극
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.
이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.
그러나 이와 같은 층상 구조에서 화소 전극을 형성한 다음 반도체의 노출된 채널부를 보호하고, 불순물을 제거하기 위해서 H2세정을 실시하는 경우에는 H2 세정 시 화소 전극을 이루는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide) 물질 내의 금속 성분이 반응하여 불투명 금속으로 석출된다. 이렇게 석출된 금속은 화소 전극 표면에 부착되고, 결과적으로 화소의 투과율을 떨어뜨리는 원인이 된다.
이를 방지하기 위해 H2 세정을 실시하지 않을 경우에는 누설 전류 등의 발생으로 인해 박막 트랜지스터의 전기적 특성이 떨어지는 문제점이 발생한다.
또한, IZO 또는 ITO로 이루어진 투명 전극 위에 질화막(SiNx)을 증착하는 경우에도 질화막 증착 시 투입되는 H2 또는 SiH4 가스에 의해 IZO 또는 ITO 물질 내의 금속 성분이 반응하여 불투명 금속으로 석출된다.
본 발명의 기술적 과제는 H2 세정을 실시하더라도 화소의 투과율을 확보할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공한다.
또한, 본 발명의 다른 기술적 과제는 투명 전극 위에 질화막 증착한 경우에도 화소의 투과율을 확보할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며 절연되어 교차하는 게이트선 및 데이터선, 게이트선과 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하고, 화소 전극은 질소를 포함하는 투명한 도전막을 포함한다.
여기서 도전막은 ITON(ITO nitride) 또는 IZON(IZO nitride)으로 이루어지거나, 도전막의 하부에 ITO 또는 IZO로 이루어진 도전막을 더 포함할 수 있다.
그리고 박막 트랜지스터는 게이트선과 연결되어 있는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막 위에 형성되며 게이트 전극과 중첩하는 반도체, 반도체 위에 형성되어 있으며 데이터선과 연결되어 있는 소스 전극, 반도체 위에 형성되어 있으며 소스 전극과 게이트 전극을 중심으로 대향하는 드레인 전극을 포함한다.
또한, 소스 전극, 데이터선 및 드레인 전극 위에 형성되며 소스 전극 및 드레인 전극 사이의 반도체를 드러내는 개구부와 드레인 전극을 노출하는 제1 접촉 구멍을 가지는 층간 절연막을 더 포함하고, 화소 전극은 층간 절연막 위에 형성되어 있으며 제1 접촉 구멍을 통해 드레인 전극과 접촉하는 것이 바람직하다.
또한, 화소 전극은 선형으로 이루어진 복수개의 제1 부분과 제1 부분 및 드레인 전 극과 연결되어 있는 제2 부분을 가지는 것이 바람직하다.
여기서 화소 전극의 제1 부분과 평행하며 교대로 형성되어 있는 유지 전극을 더 포함하는 박막 트랜지스터 표시판.
또한, 데이터선, 소스 전극 및 드레인 전극은 하부 도전막과 상부 도전막을 포함하며, 제1 접촉 구멍은 드레인 전극의 하부 도전막의 일부 및 인접한 게이트 절연막을 노출시키는 것이 바람직하다.
또한, 드레인 전극 상부막의 적어도 일부 경계는 제1 접촉 구멍의 일부 경계와 일치하는 것이 바람직하다.
또한, 개구부를 덮는 보호막을 더 포함할 수 있다.
또한, 보호막 위에 형성되어 있는 간격재를 더 포함할 수 있다.
또한, 보호막은 질화 규소로 이루어지는 것이 바람직하다.
또한, 하부 도전막은 크롬으로 이루어지고, 상부 도전막은 알루미늄 또는 알루미늄 합금으로 이루어진 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체를 형성하는 단계, 게이트 절연막 또는 반도체 상부에 데이터선 및 드레인 전극을 형성하는 단계, 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 화소 전극은 IZO 또는 ITO로 이루어지는 도전막을 형성하는 단계, 도전막의 상부를 질화 또는 산화하는 단계를 포함한다.
여기서 화소 전극을 형성한 후 드러난 반도체를 H2를 이용하여 세정하는 단계를 더 포함할 수 있다.
또는 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막 및 비정질 규소막을 연속하여 적층하는 단계, 반도체 위에 하부 도전막과 상부 도전막을 증착하는 단계, 상부 도전막, 하부 도전막 및 비정질 규소막을 패터닝하여 도전체 패턴 및 반도체를 형성하는 단계, 도전체 패턴 및 반도체 위에 층간 절연막을 형성하는 단계, 층간 절연막의 소정 영역을 식각하여 도전체 패턴의 상부 도전막을 노출하는 제1 부분과 제2 부분을 노출시키는 단계, 제1 및 제2 부분의 상부 도전막을 제거하여 하부 도전막을 노출시키는 단계, 제2 부분의 하부 도전막을 제거하여 반도체의 일부를 노출하고 소스 전극 및 드레인 전극을 완성하는 단계, 층간 절연막 위에 질소를 포함하는 투명한 도전 물질을 증착한 후 패터닝하여 제1 부분의 하부 도전막과 연결되는 화소 전극을 형성하는 단계, 노출된 반도체를 H2세정하는 단계, 노출된 반도체를 덮는 제1 절연막을 형성하는 단계를 포함한다.
여기서 절연 기판 위에 유지 전극선을 형성하는 단계를 더 포함할 수 있다.
또한, 제1 절연막 위에 제1 절연 물질과 다른 절연 물질을 증착하여 제2 절연막을 형성하는 단계, 식각 공정으로 제2 및 제1 절연막을 식각하여 간격재 및 보호막을 형성하는 단계를 포함할 수 있다.
또한, 층간 절연막 식각 단계에서, 상부 도전막의 제1 부분과 이에 인접한 게이트 절연막을 함께 노출하는 것이 바람직하다.
또한, 화소 전극을 형성하는 단계에서 하부 도전막의 제1 부분과 노출된 게이트 절연막을 함께 덮어 화소 전극을 형성하는 것이 바람직하다.
또한, 상부 도전막은 크롬으로 형성하고 하부 도전막은 Al 또는 Al 합금으로 형성하는 것이 바람직하다.
또한, 비정질 규소막은 진성 비정질 규소막과 불순물이 도핑된 비정질 규소막을 포함하며, 하부 도전막 제거 후 불순물 비정질 규소막의 노출된 부분을 제거하는 단계를 더 포함할 수 있다.
또한, 투명한 도전 물질은 ITON 또는 IZON으로 형성하는 것이 바람직하다.
또한, 투명한 도전 물질은 ITO/ITON 또는 IZO/IZON으로 형성하는 것이 바람직하다. 이때 ITON 또는 IZON은 ITO 또는 IZO를 질화하여 형성하는 것이 바람직하다. 그리고 ITON 또는 IZON은 50Å~100Å의 두께로 형성하는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있는 복수의 게이트선, 상기 기판 위에 형성되어 있으며 질소를 포함하는 투명한 도전체로 이루어진 복수의 공통 전극, 상기 게이트선 및 공통 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하고 있는 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있으며 상기 공통 전극과 중첩하고 있는 복수의 화소 전극을 포함하는 것이 바람직하다.
또한, 상기 공통 전극은 상기 화소 전극 사이에서 연속적인 면으로 이루어져 있는 것이 바람직하다.
또한, 상기 투명한 도전체는 ITON, IZON 또는 a-ITON으로 이루어지며, 상기 ITON, IZON 또는 a-ITON의 두께는 10Å 내지 3000Å 의 범위인 것이 바람직하다.
또한, 상기 투명한 도전체는 ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층으로 이루어지며, 상기 ITON, IZON 또는 a-ITON의 두께는 10Å 내지 1000 Å 의 범위인 것이 바람직하다.
또한, 상기 ITON, IZON 또는 a-ITON에 포함된 질소의 함량은 0.001at% 내지 90at%인 것이 바람직하다.
또한, 상기 반도체층은 상기 소스 전극과 상기 드레인 전극 사이의 부분을 제외한 영역에서 상기 데이터선 및 드레인 전극과 실질적으로 동일한 평면적 모양으로 형성되어 있는 것이 바람직하다.
또한, 하나의 화소는 적어도 하나의 상기 화소 전극과 공통 전극으로 이루어지며, 상기 공통 전극은 인접한 화소의 공통 전극과 연결되어 있는 것이 바람직하다.
또한, 상기 공통 전극 및 화소 전극 사이에 발생하는 전기장은 포물선 모양의 전기력선이며, 상기 전기력선은 상기 공통 전극 또는 화소 전극 위에서 수직 및 수평 성분을 가지는 것이 바람직하다.
또한, 상기 화소 전극 사이의 상기 공통 전극의 선폭은 상기 화소 전극의 선폭보다 큰 것이 바람직하다.
또한, 상기 화소 전극과 상기 공통 전극은 일부 중첩되어 유지 축전기를 이루는 것이 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 기판 위에 질소를 포함하는 투명한 도전체로 공통 전극을 형성하는 단계, 상기 게이트선 및 공통 전극 위에 게이트 절연막, 반도체층 및 도 전층을 순차적으로 적층하는 단계, 상기 도전층 및 반도체층을 식각하여 소스 전극을 포함하는 데이터선, 상기 소스 전극과 소정 간격을 두고 마주하고 있는 드레인 전극 및 이들 하부의 반도체 패턴을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며, 상기 화소 전극은 상기 공통 전극의 일부와 중첩하는 것이 바람직하다.
또한, 상기 투명한 도전체는 ITON, IZON 또는 a-ITON으로 형성하고, 상기 ITON, IZON 또는 a-ITON는 질소 분위기에서 스퍼터링 방법으로 ITO, IZO 또는 a-ITO를 증착하여 형성하는 것이 바람직하다.
또한, 상기 ITON, IZON 또는 a-ITON는 10Å 내지 3000Å 의 두께로 형성하는 것이 바람직하다.
또한, 상기 투명한 도전체는 ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층으로 형성하는 것이 바람직하다.
또한, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층은 IZO, ITO 또는 a-ITO를 증착하여 제1 도전막을 형성하는 단계, 질소 기체를 주입하며 반응 스퍼터링 공정을 진행하여 상기 제1 도전막 위에 IZON, ITON 또는 a-ITON으로 이루어지는 제2 도전막을 형성하는 단계를 포함하는 것이 바람직하다.
또한, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층은 ITO, IZO 또는 a-ITO를 증착하여 제1 도전막을 형성하는 단계, NH3 플라즈마 처리를 하여 상기 제1 도전막 위에 IZON, ITON 또는 a-ITON으로 이루어지는 제2 도전막을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 ITON, IZON 또는 a-ITON는 10Å 내지 1000Å 의 두께로 형성하는 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 투명 도전막을 형성하는 단계, 상기 투명 도전막을 질화 처리하는 단계, 상기 투명 도전막 위에 절연막을 형성하는 단계를 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1, 도 2a 및 도 2b를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 도 1의 박막 트랜지스터 표시판을 각각 IIa-IIa선과 IIb-IIb선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 그 위의 상부막을 포함한다. 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다.
하부막과 상부막의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 124p, 124q로, 다른 부분과의 접촉을 위한 게이트선(121)의 끝 부분(129)의 하부막과 상부막은 각각 도면 부호 129p, 129q로 표시되어 있으며 끝 부분(129)의 상부막(129q) 일부가 제거되어 하부막(129p)을 드러내고 있다.
게이트선(121)의 측면은 테이퍼 지도록 형성되며 테이퍼 형태는 이들 위에 형성되 는 층이 잘 밀착될 수 있도록 형성되어 있다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다.
각 데이터선(171)에서 드레인 전극(175)의 양쪽으로 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 또한 하부 도전체(171p, 175p)와 그 위에 위치한 상부 도전체(171q, 175q)로 이루어진다. 이때, 드레인 전극(175)에서 하부 도전체(175p)는 상부 도전체(175q) 밖으로 드러나 있으며, 이러한 하부 도전체(175p)의 경계선은 박막 트랜지스터 채널의 폭 및 간격을 정의한다.
게이트선(121)의 경우와 마찬가지로, 하부 도전체(171p, 175p)와 상부 도전체(171q, 175q)의 조합의 바람직한 예로는 Cr/Al, Cr/Al-Nd 합금 등과 같이 서로 다른 식각 조건으로 식각되는 두 층을 들 수 있다. 도 2a 및 도 2b에서 소스 전극(173)의 하부막과 상부막은 각각 도면 부호 173p, 173q로, 다른 부분과의 접촉을 위한 데이터선(171)의 끝 부분(179)의 하부막과 상부막은 각각 도면 부호 179p, 179q로 표시되어 있으며 끝 부분(179)의 상부막(179q) 일부가 제거되어 하부막(179p)을 드러내고 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 175p)과 상부막(171q, 175q)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다. 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다.
데이터선(171) 및 드레인 전극(175)의 상부에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
층간 절연막(801)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175), 그리고 드레인 전극(175)에 인접한 게이트 절연막(140)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 구비되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 구비되어 있다. 층간 절연막(801)은 또한 반도체(151)의 돌출부(154) 일부를 노출하는 개구부(189)를 가진다.
접촉 구멍(181, 185, 182)은 게이트선(121), 드레인 전극(175) 및 데이터선(171)의 끝 부분(129, 179)의 하부막(129p, 175p, 179p)만을 드러내며, 그 경계는 상부막(129p, 175p, 179p)의 경계와 일치한다. 그리고, 접촉 구멍(185)은 드레인 전극의 하부막(175p) 및 인접한 게이트 절연막(140)을 드러낸다.
층간 절연막(801) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있으며, 이들은 IZO의 투명한 도전 물질로 이루어진다. 이 경우, 드레인 전극(175)과 화소 전극(190)이 연결되는 접촉 구멍(185)이 드레인 전극(175)의 경계선과 인접한 게이트 절연막(140)까지 넓게 형성되어 있기 때문에 드레인 전극의 상부막(175q)이 과식각에 의해 언더 컷(under cur)되는 것을 방지할 수 있다. 따라서, 게이트 절연막(140) 위에도 형성되어 있는 화소 전극(190)과 드레인 전극의 하부막(175p)사이에 접촉되는 면적이 넓으므로 접촉 불량이 발생하는 것을 방지할 수 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 여기서 화소 전극(190)은 IZON(indium zinc oxide nitride, IZON) 또는 ITON(indium tin oxide nitride, ITON)의 단층으로 이루어지거나, IZO(indium zinc oxide) 또는 ITO(indium tin oxide)으로 이루어지는 제1 도전막(190a) 위에 IZON 또는 ITON막을 포함하는 제2 도전막(190b)의 이중막으로 이루어지는 것이 바람직하다.
그리고 층간 절연막(801)을 저유전율의 유기 물질로 형성하는 경우에 화소 전극(190)의 경계선은 데이터선(171) 및 게이트선(121) 위에 위치하도록 형성할 수 있다. 또한, 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열시킨다.
화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극은 게이트선(121)과 동일한 층으로 만들어지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 층간 절연막(801) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
마지막으로 게이트 절연막(140) 및 반도체의 돌출부(154)에 노출된 부분 위에는 질화 규소 등으로 이루어지는 보호막(180)이 형성되어 있다. 그리고 보호막(180) 위에는 보호막(180)과 동일한 평면 패턴으로 이루어진 간격재(320)가 형성되어 있다. 간격재(320)는 액정 표시 장치의 두 표시판 사이의 간격을 일정하게 유지한다.
그러면, 도 1, 도 2a 및 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12b와 도 1, 도 2a 및 도 2b를 참고로 하여 상세히 설명한다.
먼저, 도 3, 도 4a 및 도 4b에 도시한 바와 같이, 투명한 유리 등의 절연 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 게이트선(121)은 하부막(124p, 129p)과 상부막(124q, 129q)의 이중막으로 이루어지며, 하부막(124p, 129p)은 약 500Å 두께의 Cr, 상부막(124q, 129q)은 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다.
이때 기판의 상부에 게이트 구동 회로를 직접 형성하는 경우에는 게이트선과 동일한 층의 게이트 구동 회로의 일부도 함께 형성한다.
도 5, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)을 화학 기상 증착법(chemical vapor deposition, CVD)으로, 하부 금속막 및 상부 금속막을 스퍼터링 따위로 연속하여 적층한 다음, 상부 및 하부 금속막, 불순물 비정질 규소층 및 진성 비정질 규소층의 네 층을 사진 식각하여, 복수의 상부 및 하부 도전체(174q, 174p), 복수의 불순물 반도체 패턴(164)과 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.
게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250℃~500℃, 두께는 2,000Å～5,000Å 정도인 것이 바람직하다. 진성 반도체(151) 및 불순물 반도체(164)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다. 하부 도전체(174p)는 약 500Å 두께의 Cr, 상부 도전체(174q)는 약 1,000 Å 내지 3,000 Å, 바람직하게는 2,500Å 정도 두께의 Al으로 이루어진다. 상부 도전체(174q)의 표적 재료로는 알루미늄 또는 2 atomic%의 Nd를 포함하는 Al-Nd 합금이 적절하며, 스퍼터링 온도는 150℃ 정도가 바람직하다.
다음으로, 도 7, 도 8a 및 도 8b에 도시한 바와 같이, 3,000 Å 이상의 두께를 가지는 층간 절연막(801)을 적층하고 그 위에 감광막(40)을 형성한 다음 게이트 절연막(140)과 함께 건식 식각하여 복수의 접촉 구멍(181, 182, 185) 및 복수의 개구부(189)를 형성한다. 접촉 구멍(181)은 게이트선(121) 끝 부분(129)의 상부막(129q)을 드러내고, 접촉 구멍(182, 185)과 개구부(189)는 상부 도전체(174q)의 일부, 즉 도 1, 도 2a 및 도 2b를 참고로 설명하면, 데이터선(171) 끝 부분(179)의 일부, 드레인 전극(175)의 일부 및 인접한 게이트 절연막(140), 그리고 소스 전극(173)과 드레인 전극(175)의 일부 및 이들(173, 175) 사이 영역을 각각 드러낸다. 이 때, 접촉 구멍(185) 및 개구부(189)를 해당 부위의 보호막(180)을 슬릿 노광을 이용한 패터닝으로 형성함으로써 접촉 구멍(185) 내에 드러난 게이트 절연막(140)이 과식각되어 하부 도전체(174p)의 하부까지 언더 컷되는 것을 방지할 수 있다.
즉, 접촉 구멍(181)은 해당 부위의 층간 절연막(801) 및 게이트 절연막(140) 위의 감광막(40)을 완전 노광 및 현상하고 접촉 구멍(181)이 형성될 부분의 층간 절연막(801) 및 게이트 절연막(140)을 제1 식각하여 형성한다. 이때 접촉 구멍(185) 및 개구부(189)는 해당 부위의 층간 절연막(801) 위의 감광막(40)을 슬릿 노광 및 현상함으로써 감광막을 얇은 두께로 남기어 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 층간 절연막(801)이 식각되지 않도록 한다. 그리고, 에치백(etch back) 공정을 통해 얇은 두께를 가지는 감광막을 제거하여 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 층간 절연막(801)이 드러내고, 제2 식각을 실시하여 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 층간 절연막(801)만을 제거하여 접촉 구멍(185) 및 개구부(189)를 형성한다. 따라서, 게이트선(121) 끝 부분(129)의 상부막(129q)이 드러나도록 제1 식각에 의해 층간 절연막(801) 및 게이트 절연막(140)이 식각될 때, 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 층간 절연막(801)이 식각되지 않도록 함으로써 접촉 구멍(185) 및 개구부(189)가 형성될 부분의 층간 절연막(801) 아래의 게이트 절연막(140)은 과식각되지 않으며, 이를 통하여 하부 도전체(174p)의 하부로 게이트 절연막(140)이 언더 컷되는 것을 방지할 수 있다. 그리고, 이 경우 데이터선(171)의 끝 부분(179)을 드러내는 접촉 구멍(182)에서도 드레인 전극(175)을 드러내는 접촉 구멍(185)과 같이 하부 도전체(171p)의 경계선이 완전히 드러낼 수 있다.
이어 도 9a 및 9b에 도시한 것처럼, 감광막(40)을 그대로 두거나 제거한 상태에서 게이트선(121)의 상부막(121q)과 상부 도전체(174q)의 노출된 부분을 제거하여 하부막(121p, 129p)과 하부 도전체(174p)를 드러내는 한편, 데이터선(171)과 드레인 전극(175)의 상부막(171q, 175q)을 완성한다. 이때 게이트선(121)의 상부막(121q) 및 상부 도전체(174q)의 식각 조건은 하부막(121p) 및 하부 도전체(174p)가 식각되지 않도록 설정하는 것이 바람직하다. 그리고, 이 경우 식각되는 상부 도전체(174q)는 층간 절연막(801)의 밑으로 과식각되어 언더 컷이 발생할 수 있다.
다음으로, 도 10, 도 11a 및 도 11b에 도시된 바와 같이, 투명한 도전 물질을 증착 한 후 패터닝하여 화소 전극(190) 및 접촉 보조 부재(81, 82)를 형성한다.
여기서 화소 전극(190)은 질소를 포함하는 투명한 도전 물질로 이루어진다. 바람직하게는 ITON 또는 IZON으로 형성하거나, ITO/ITON 또는 IZO/IZON으로 형성할 수 있다. 전자의 경우에는 질소 분위기에서 스퍼터링 방법으로 ITO 또는 IZO를 증착하여 형성하며, 후자의 경우에는 스퍼터링 방법으로 IZO 및 ITO를 증착하여 제1 도전막(190a)을 형성한 후 질소 기체를 주입하여 질화(nitradation) 공정을 실시하여 제1 도전막(190a)의 상부에 ITON, IZON으로 이루어지는 제2 도전막(190b)을 형성한다. 이때 ITON, IZON은 50Å~100Å 의 범위인 것이 바람직하다. 또한, ITO 및 IZO막을 적층한 다음 산화 공정을 실시하여 ITO/산화막, IZO/산화막의 구조로 형성할 수 있다.
이어, 화소 전극을 마스크로 박막 트랜지스터의 채널부에서 드러난 하부 도전체(174p)를 식각하여 하부 도전체(171p, 175p)로 분리하여 소스 전극을 가지는 데이터선(171) 및 드레인 전극(175)을 완성한다.
접촉 보조 부재(81, 82)와 화소 전극(190)은 접촉 구멍(181, 182, 185)을 통하여 노출되어 있는 게이트선(121) 끝 부분(129)의 하부막(129p) 및 드레인 전극(175)과 데이터선(171)의 끝 부분(179)의 하부 도전체(174p), 게이트 절연막(140) 부분을 덮는다.
이어, 도 12a 및 도 12b에 도시된 바와 같이, 소스 전극(173)과 드레인 전극(175) 사이에서 노출된 불순물 반도체(164)를 전면 식각으로 제거하고 소스 전극(173)과 드레인 전극(175) 사이의 박막 트랜지스터의 채널이 형성되는 반도체의 돌출부(154) 부분을 노출시킨다. 반도체(151)의 노출된 부분의 표면을 안정화시키기 위하여 H2 세정을 실시하는 것이 바람직하다.
이때, 화소 전극(190)은 질소를 포함하는 ITON 또는 IZON막을 상부에 포함하기 때문에 H2 세정 시에도 화소 전극 표면에 금속이 석출되는 현상이 발생하지 않는다. 따라서 화소 전극의 상부에 불투명 금속이 석출되지 않아 화소의 투과율을 향상시킬 수 있다.
마지막으로, 도 1, 도 2a 및 도 2b에 도시한 바와 같이, 반도체(151)의 노출된 부분(154)을 덮도록 질화 규소 등으로 이루어지는 절연막을 형성하고 보호막(180) 위에 간격재(320)를 형성한다. 이후 간격재(320) 또는 간격재(320)를 패터닝한 감광막을 마스크로 보호막(180)을 식각한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판이 도 13 및 14에 도시되어 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 화소 전극이 질화 규소로 이루어지는 보호막 아래에 위치하는 구조이다.
이에 대해서는 첨부한 도면을 참고하여 상세히 설명한다.
도 13은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 14는 도 13의 XIV-XIV'-XIV"선을 따라 자른 단면도이다.
도 13 및 도 14에 도시한 바와 같이, 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line, 121)과 공통 전압(common voltage) 따위의 기준 전압을 전달하는 복수의 공통 전극선(common electrode line, 131a, 131b)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출된 돌출부(124)를 가지며 돌출부(124)는 박막 트랜지스터의 게이트 전극(gate electrode, 124)으로 사용된다. 그리고 게이트선(121)의 한쪽 끝부분은 게이트 구동 회로(도시하지 않음)로부터 전달되는 신호를 전달받기 위해서 게이트선(121)의 폭보다 넓은 폭을 가질 수 있다.
공통 전극선(common electrode line, 131a, 131b)은 게이트선(121)과 게이트선(121) 사이에 위치하며, 게이트선(121)과 인접하여 쌍으로 나란하게 뻗어 있다. 그리고 공통 전극선(131a, 131b)은 주로 공통 전극선(131a, 131b)에 대해서 수직하게 뻗어 있으며 공통 전극선(131a, 131b)을 전기적으로 연결하는 복수개의 공통 전극(common electrode, 133a, 133b, 133c)을 포함한다.
게이트선(121), 게이트 전극(124), 공통 전극선(131a, 131b) 및 공통 전극(133a, 133b, 133c)은 동일한 층에 형성되며 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막으로 형성될 수 있으며, 이러한 도전막에 더하여 다른 물질 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 이러한 구조의 예로는 크롬/알루미늄-네오디뮴(AlNd) 합금을 들 수 있다. 이중막일 때 알루미늄 계열의 도전막은 다른 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.
그리고 이들(121, 124, 131a, 131b, 133a~133c)의 측면은 경사지도록 형성되어 테이퍼 구조를 가지며, 이는 이후에 형성되는 상부층들의 프로파일을 완만하게 유도 하여 상부층들의 밀착성을 증가시킨다.
게이트선(121), 게이트 전극(124), 공통 전극선(131a, 131b) 및 공통 전극(133a, 133b, 133c) 위에는 질화규소(SiNx) 또는 산화 규소(SiOx)등으로 이루어지는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)은 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension, 154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151, 154)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact, 161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 게이트 전극(124)을 향하여 뻗은 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체의 돌출부(154) 위에 위치한다.
반도체(151, 154)와 저항성 접촉 부재(161, 163)의 측면도 기판에 대해서 경사져 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(date line, 171), 복수의 화소 전극(pixel electrode, 190a, 190b)이 형성되어 있다.
데이터선(171)은 선형 저항성 접촉 부재(161) 위에 형성되어 있으며, 주로 세로 방 향으로 뻗어 게이트선(121) 및 공통 전극선(131a, 131b)과 교차하여 데이터 전압(data voltage)을 전달한다. 데이터선(171)의 한 쪽 끝부분은 데이터 구동 회로(도시하지 않음)로부터 전달되는 신호를 전달받기 위해서 데이터선(171) 폭보다 넓게 형성되어 있다.
그리고 데이터선(171)은 가지 형태로 게이트 전극(124)을 향해 돌출되어 있으며 U자 형태로 구부러진 소스 전극(173)을 포함한다.
화소 전극(190a, 190b)은 게이트선(121)과 데이터선(171)에 의해 정의되는 화소 영역 안에 형성되며 섬형 저항성 접촉 부재(165) 위에 형성되어 있다. 그리고 화소 전극(190a, 190b)은 게이트선(121)과 나란하며 게이트선(121)과 인접하게 화소 영역 내에 쌍으로 형성되어 있는 가로 부분(190b), 가로 부분(190b)을 전기적으로 연결하는 복수개의 세로 부분(190a)을 가진다. 가로 부분(190a)은 돌출되어 게이트선(121)과 일부 중첩할 수 있으며, 세로 부분은 유지 전극(133a, 133b, 133c)과 교대로 위치한다.
또한, 가로 부분(190a)의 일부분은 반도체의 돌출부(154)로 확장되어 박막 트랜지스터의 드레인 전극(175)으로 사용된다. 드레인 전극(175)은 반도체(154) 위에서 게이트 전극(124)을 중심으로 소스 전극(173)과 일정거리 떨어져 대향하고 있다. 그리고 드레인 전극(175)은 유지 전극선(131a, 131b)과 중첩되어 유지 축전기를 이룬다.
여기서 데이터선(171), 드레인 전극(175), 화소 전극(190a, 190b)은 저항성 접촉 부재(161, 165)와 동일한 평면 패턴을 가지며, 반도체(154)의 소정 영역을 제외하 고는 반도체(151, 154)와도 동일한 평면 패턴을 가진다. 반도체(154)의 소정 영역은 박막 트랜지스터의 채널을 형성하는 채널부이다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
여기서 데이터선(171, 173) 및 드레인 전극(175)은 IZON 또는 ITON의 단층으로 이루어지거나, IZO 또는 ITO으로 이루어지는 제1 도전막(171p, 173p, 175p) 위에 IZON 또는 ITON막을 포함하는 제2 도전막(171q, 173q, 175q)의 이중막으로 이루어지는 것이 바람직하다. 또한, 화소 전극(190a, 190b)은 IZON 또는 ITON의 단층으로 이루어지거나, IZO 또는 ITO으로 이루어지는 제1 도전막(190ap, 190bp) 위에 IZON 또는 ITON막을 포함하는 제2 도전막(190aq, 190bq)의 이중막으로 이루어지는 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 화소 전극(190a, 190b) 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어지는 보호막(180)이 단층 또는 복수층으로 형성되어 있다.
그리고 보호막(180)은 데이터선(171)의 한쪽 끝부분을 노출하는 접촉 구멍(182)이 형성되어 있다. 게이트선(121)의 끝부분에도 데이터선(171)의 끝부분과 같이 구동 회로와 연결하기 위한 구조를 가지는 경우에는 게이트선(121)의 끝부분을 노출하는 접촉 구멍이 형성된다. 그러나 게이트 구동 회로는 기판(110) 위에 박막 트랜지스 터와 함께 형성될 수 있다.
도 15a 내지 도 17b는 제1 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법을 설명하기 위해 공정순서대로 도시한 도면으로, 기설명한 도 13 및 도 14와 함께 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 15a 및 도 15b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 크롬, 몰리브덴, 알루미늄, 은 또는 이들의 합금 등의 금속을 스퍼터링 등의 방법으로 증착하여 단층 또는 복수층의 게이트 도전막을 형성한다. 이어 게이트 도전막을 마스크를 이용한 사진 식각 공정으로 건식 또는 습식 식각하여 기판(110) 위에 게이트선(121, 124), 공통 전극선(131a, 131b, 133a, 133b, 133c)을 형성한다. 식각시 이들의 측벽은 테이퍼 지도록 패터닝하며 테이퍼 형태는 이들 위에 형성되는 상부층 등이 잘 밀착될 수 있도록 한다.
이어 도 16a 및 도 16b에 도시한 바와 같이, 게이트선 및 공통 전극선을 덮는 질화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 그리고 게이트 절연막(140) 위에 불순물이 도핑되지 않은 비정질 규소, 불순물이 도핑된 비정질 규소를 증착하여 불순물이 도핑되지 않은 비정질 규소막(150), 불순물이 도핑된 비정질 규소막(160)을 순차적으로 적층한다.
불순물이 도핑되지 않은 비정질 규소막(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소막(160)은 인(P) 등의 N형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다.
이후 비정질 규소막(160, 150)을 순차적으로 식각하여 반도체(151) 및 저항성 접촉 패턴(164)을 형성한다.
다음 도 17a 및 도 17b에 도시한 바와 같이, 저항성 접촉 패턴(164) 위에 데이터 도전막(170)을 형성한 후, 사진 식각 공정으로 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 화소 전극(190a, 190b) 및 드레인 전극(175)을 형성한다.
여기서 화소 전극(190a, 190b), 데이터선(171) 및 드레인 전극(175)은 질소를 포함하는 투명한 도전 물질로 이루어진다. 바람직하게는 ITON 또는 IZON으로 형성하거나, ITO/ITON 또는 IZO/IZON으로 형성할 수 있다.
전자의 경우에는 질소 분위기에서 스퍼터링 방법으로 ITO 또는 IZO를 증착하여 형성하며, 후자의 경우에는 스퍼터링 방법으로 IZO 및 ITO를 증착하여 제1 도전막(190ap, 190bp, 171p, 175p)을 형성한 후 질소 기체를 주입하여 질화(nitradation) 공정을 실시하여 제1 도전막(190ap, 190bp, 171p, 175p)의 상부에 ITON, IZON으로 이루어지는 제2 도전막(190aq, 190bq, 171q, 175q)을 형성한다. 이때 ITON, IZON은 50Å~100Å 의 범위인 것이 바람직하다. 또한, ITO 및 IZO막을 적층한 다음 산화 공정을 실시하여 ITO/산화막, IZO/산화막의 구조로 형성할 수 있다.
그리고 데이터선 및 드레인 전극을 마스크로 저항성 접촉 패턴을 식각하여 복수의 돌출부를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)를 완성한다.
이때 데이터선(171), 화소 전극(190a, 190b)도 게이트선(121)과 같이 테이퍼 형태 로 형성하여 상부층과의 밀착성을 증가시킬 수 있다.
도시하지 않았지만 화소 전극(190)과 데이터선(171)을 동일한 층이 아닌 절연막을 사이에 두고 다른 층에 형성하는 경우에는 데이터선(171)은 ITON, IZON, ITO, IZO보다 저저항 물질로 형성할 수 있다.
다음 도 13 및 도 14에 도시한 바와 같이, 감광막 패턴을 제거한 후 H2세정을 실시하여 데이터선(171) 및 화소 전극(190a, 190b)에 의해 가려지지 않는 반도체(154)의 표면을 안정화시킨다. 그런 다음 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어지는 보호막(180)을 단층 또는 복수층으로 형성한다.
이후 보호막(180)을 마스크를 이용한 사진 식각 공정으로 식각하여 데이터선(171)의 한쪽 끝부분을 노출하는 접촉 구멍(182)을 형성한다. 이때 보호막(180)을 감광성을 가지는 유기 물질로 형성할 경우에는 감광막을 형성하지 않는 사진 공정으로 접촉 구멍을 형성할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판이 도 18 및 19b에 도시되어 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 ITO 또는 IZO로 이루어진 공통 전극이 질화 규소로 이루어지는 게이트 절연막 아래에 위치하는 구조이다.
도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 19a는 도 18의 박막 트랜지스터 표시판을 XIXa-XIXa 선을 따라 잘라 도시한 단면도이고, 도 19b는 도 18의 박막 트랜지스터 표시판을 XIXb-XIXb'-XIXIb" 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 공통 전극(common electrode)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 집적 회로 칩의 형태로 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있고, 또는 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
공통 전극(131)은 공통 전압(common voltage)을 인가 받으며 게이트선(121) 사이의 공간을 거의 채우며 배치되어 있다. 공통 전극(131)은 가로 방향으로 길게 뻗어 있으며 공통 전극(131)의 밑면의 일부(132)는 오목한 모양으로 길게 파여져 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막 은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
공통 전극(131)은 IZON(indium zinc oxide nitride, IZON), ITON(indium tin oxide nitride, ITON) 또는 비정질 ITON(amorphous indium tin oxide nitride, a-ITON)의 단층으로 이루어지거나, IZO(indium zinc oxide), ITO(indium tin oxide) 또는 비정질 ITO(amorphous indium tin oxide)으로 이루어지는 제1 도전막(131p) 위에 IZON, ITON 또는 a-ITON막을 포함하는 제2 도전막(131q)의 이중막으로 이루어지는 것이 바람직하다.
게이트선(121) 및 공통 전극(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도 것이 바람직하다.
게이트선(121) 및 공통 전극(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 게이트선(121) 및 공통 전극(131)이 서로 단락되는 것을 방지한다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30도 내지 80도 정도이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않 음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)는 데이터선(171), 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 모양이다. 그러나 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물로 만들어지며, 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode line)(191) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다.
화소 전극(191)은 주로 세로 방향으로 뻗어 공통 전극(131)과 중첩한다. 이 때, 화소 전극(191)의 하단은 서로 연결되어 있다. 화소 전극(191)은 데이터선(171)과 평행한 방향으로 복수개의 가지가 선형으로 뻗어있다. 공통 전극(131)이 데이터선(171)과 중첩되는 부분은 기생용량이 발생하여 화상 신호를 지연시키므로 공통 전극(131) 중에서 데이터선(171)과 중첩되는 부분은 제거하고 일부(132)만을 남겨두어 인접하는 공통 전극(131)을 서로 연결한다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(131)과 함께 전기장을 생성함으로써 두 전극(191, 131) 위에 위치하는 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극(131)은 유지 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
이하에서 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치에 의해 액정 표시 장치가 동작하는 방법에 대해 상세히 설명한다.
도 20은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 전극을 나타내는 배치도이고, 도 21은 도 20에서 XXI-XXI 선을 잘라 도시한 액정 표시 장치의 단면도로서, 상부 기판 및 하부 기판사이의 등전위선 및 전기력선을 함께 도시한 도면이다.
도 20 및 도 21에 도시한 바와 같이, 하부 기판(110) 위에는 면형의 공통 전극(131)이 형성되어 있으며, 공통 전극(131) 위에는 게이트 절연막(140) 및 보호 막(180)이 덮여 있고, 보호막(180) 위에는 폭이 좁은 다수의 화소 전극(191)이 세로 방향으로 서로 평행하게 형성되어 있다. 화소 전극(191)의 폭은 화소 전극 사이의 간격보다 작다. 화소 전극 (191) 위에는 폴리이미드(polyimide) 따위의 물질로 만들어진 배향막(alignment layer)(11)이 도포되어 있으며 이들은 수평 배향막일 수 있다. 하부 기판(110)의 바깥 면에는 편광판(12)이 부착되어 있다.
상부 기판(210) 위에는 색필터(230)가 형성되어 있으며, 색필터(230) 위에는 폴리이미드 따위의 물질로 만들어진 배향막(21)이 도포되어 있으며 이들은 수평 배향막일 수 있다. 상부 기판(210)의 바깥 면에는 편광판(22)이 부착되어 있다.
그리고 두 기판(110, 211)의 배향막(11, 21) 사이에는 양의 유전율 이방성을 가지는 액정층(3)이 주입되어 있다. 따라서, 액정층(3)의 액정 분자는 전기장이 없는 상태에서 수평 배향막의 러빙 방향을 따라 그 장축이 화소 전극(191)의 방향과 평행하도록 배향되어 있으며, 전압이 인가된 경우에는 그 장축이 화소 전극(191)의 방향과 수직하도록 배향되며 이에 따라 액정층을 통과하는 빛의 편광이 달라진다.
이러한 액정 표시 장치는 하부 기판(110)의 하부에 위치하는 조명부(backlight unit)(도시하지 않음)로부터 발생한 빛의 투과율을 조절하여 표시 동작을 할 수도 있지만, 반사형 액정 표시 장치의 경우에는 아래 편광판(12)은 필요하지 않다. 반사형 액정 표시 장치의 경우에는 화소 전극(191)과 공통 전극(131) 모두를 불투명하고 반사율이 높은 알루미늄(Al) 등의 물질로 만드는 것이 바람직하다.
도 21에 도시한 바와 같이, 이러한 액정 표시 장치의 공통 전극(131) 및 화소 전극(191)에 전압을 인가하여 전위차를 주면 전기장이 생성된다. 도 21에 실선으 로 도시한 것은 등전위선이며, 점선으로 도시한 것은 전기력선이다.
전기장의 형태는 화소 전극(191) 위의 좁은 영역(NR)의 세로 방향 중앙선(C)(실제로는 면에 해당함) 및 화소 전극(191) 사이의 넓은 영역(WR)의 세로 방향 중앙선(B)(실제로는 면에 해당함)에 대하여 대칭이다. 좁은 영역(NR)의 중앙선(C)으로부터 넓은 영역(WR)의 중앙선(B)까지의 영역에는 좁은 영역(NR)과 넓은 영역(WR)의 경계선(A)(실제로는 면에 해당함)에 정점을 두고 있는 반타원 모양 또는 포물선 모양(이하에서는 편의상 반타원 모양인 것으로 설명한다)의 전기력선 형태를 가지는 전기장이 생성된다. 전기력선의 접선은 좁은 영역(NR)과 넓은 영역(WR)의 경계선(A) 상에서 기판(10)에 대하여 거의 평행하고, 좁은 영역(NR) 및 넓은 영역(WR)의 중앙 위치에서는 기판(10)에 대하여 거의 수직이 된다. 또한, 타원의 중심 및 세로 방향 정점은 좁은 영역(NR)과 넓은 영역(WR)의 경계선(A) 상에 위치하고, 가로 방향의 두 정점은 각각 넓은 영역(WR) 및 좁은 영역(NR)에 위치한다. 이때, 좁은 영역(NR)에 위치하는 가로 방향 정점은 넓은 영역(WR)에 위치하는 가로 방향 정점에 비하여 타원의 중심으로부터의 거리가 짧기 때문에 타원은 경계선(A)에 대하여 대칭을 이루지 않는다. 또한, 전기력선의 밀도가 위치에 따라 달라지고 전기장의 세기도 이에 비례하여 달라진다. 따라서, 좁은 영역(NR)과 넓은 영역(WR) 사이의 경계선(A-A) 상에서 전기장의 세기가 가장 크고, 좁은 영역(NR) 및 넓은 영역(WR)의 중앙선(C-C, B-B)으로 갈수록, 그리고 상부 기판(210)으로 갈수록 작아진다.
그러면, 이러한 전기장에 의하여 액정 분자가 재배열된 상태를 기판에 수평인 성분 과 이에 수직인 성분으로 나누어 살펴본다. 먼저, 초기 상태를 설명한다.
두 배향막(11, 21)은 러빙 또는 자외선 조사법으로 배향 처리되어, 액정 분자들이 모두 한 방향으로 배열하되 기판(110, 210)에 대하여 약간의 선경사각을 가지지만 거의 수평이 되고, 기판(110, 210)에 평행한 면상에서 볼 때 화소 전극(191) 방향 및 이에 수직인 방향에 대하여 일정 각을 이루도록 배열되어 있다. 편광판(12, 22)의 편광축은 서로 직교하도록 배치하며, 하부 편광판(12)의 편광축은 러빙 방향과 거의 일치한다.
다음, 화소 전극(191) 및 공통 전극(131)에 각각 전압을 인가하되, 화소 전극(191)에 높은 전압을 인가한다. 이 때 액정 분자의 배열은 전기장에 의한 힘(전기장의 방향과 세기에 의존)과 배향 처리로 인하여 발생하는 탄성 복원력이 평형을 이룸으로써 결정된다.
이러한 액정 분자의 재배열 상태를 기판에 평행한 성분과 수직인 성분으로 나누어 살펴본다. 설명의 편의상 기판에 수직인 방향을 z축, 기판과 평행하고 화소 전극(191) 방향에 수직인 방향을 x축, 화소 전극(191)의 방향에 평행한 방향을 y축으로 정한다. 즉, 도 20에서 왼쪽에서 오른쪽을 향하는 방향을 x축, 화소 전극(191)을 따라 아래에서 위로 향하는 방향을 y축, 도 21에서 하부 기판(110)에서 상부 기판(210)을 향하는 방향을 z축으로 정한다.
먼저, 액정 분자(310)의 비틀림각, 즉, x축 또는 초기 배열 방향에 대하여 액정 분자의 장축이 기판에 평행한 면(xy 평면) 위에서 이루는 각의 변화를 도 22 내지 24를 참고로 설명한다.
도 22는 본 발명의 다른 실시예에서 액정 분자들의 비틀림각 변화를 설명하기 위한 도면이고, 도 23은 본 발명의 다른 실시예에서 기판에 수평이고 화소 전극에 수직인 선에 대한 액정 분자들의 비틀림각 변화를 도시한 그래프이고, 도 24는 본 발명의 다른 실시예에서 기판에 수직인 선에 대한 액정 분자들의 비틀림각 변화를 도시한 그래프이다.
도 22에 도시한 바와 같이, 러빙 방향은 벡터
Figure 112005037141511-pat00001
로, 전기장의 x-y 평면 성분은 벡터
Figure 112005037141511-pat00002
로, 아래 편광판(12)의 광축은 벡터
Figure 112005037141511-pat00003
로 나타내었으며, 러빙 방향이 x축과 이루는 각은 ΦR로, 액정 분자의 장축이 x축과 이루는 각을 ΦLC로 나타내었다. 그런데 여기에서 아래 편광판(12)의 광축은 러빙 방향과 일치하므로 아래 편광판(12)의 광축이 x축과 이루는 각 ΦP=ΦR이다.
전기장의 x-y 평면 성분(
Figure 112005037141511-pat00004
)의 방향은 경계선(A)으로부터 넓은 영역(WR)의 중앙선(B)에 이르기까지는 양의 x 방향이고, 넓은 영역(WR)의 중앙선(B)으로부터 다음 경계선(D)까지는 음의 x 방향이다. 전기장 성분의 세기는 경계선(A, D) 상에서 가장 크고 중앙선(B-B) 쪽으로 갈수록 작아져 중앙선(B-B) 상에서는 0이 된다.
배향 처리에 의한 탄성적 복원력의 크기는 xy 평면 상에서는 위치에 관계없이 일정하다. 액정 분자들은 이러한 두 가지 힘이 평형을 이루도록 배열하여야 하므로, 도 23에 도시한 바와 같이, 경계선(A, D)에서는 액정 분자의 장축 방향이 전기장 성분(
Figure 112005037141511-pat00005
)에 대하여 거의 평행하고 러빙 방향에 대해서는 큰 각도를 가지지만, 영역(NR, WR)의 중심선(C, B)으로 갈수록 액정 분자의 장축이 러빙 방향에 대하여 이루는 각(│ΦR-ΦLC│)이 작아지고, 중심선(B, C)에서는 액정 분자의 장축과 러빙 방향이 동일해진다. 아래 편광판(20)의 광축은 러빙 방향과 평행하므로, 아래 편광판(20)의 광축과 액정 분자의 장축이 이루는 각도도 이와 동일한 분포를 가지며, 이 값은 빛의 투과율과 밀접한 관련이 있다.
좁은 영역(NR)과 넓은 영역(WR)의 폭의 비를 변화시켜 다양한 형태의 전기장을 만들어 낼 수 있다. 화소 전극(191)을 투명한 물질로 만드는 경우에는 좁은 영역(NR) 또한 표시 영역으로 사용할 수 있으나, 불투명 전극으로 하는 경우에는 화소 전극(191) 위의 좁은 영역(NR)을 표시 영역으로 사용할 수 없다.
한편, 전기장의 xy 평면 성분(
Figure 112005037141511-pat00006
)은 아래 배향막(11)으로부터 위 배향막(21)에 이르기까지, 즉 z축을 따라가며 점점 작아지며, 배향에 의한 탄성적 복원력은 배향막(11, 21)의 표면에서 가장 크고, 두 배향막(11, 21) 사이 액정층의 중앙으로 갈수록 점점 작아진다.
도 24는 z축을 따라가며 액정 분자의 장축 방향이 x축과 이루는 비틀림각을 도시한 도면으로서, 두 배향막 사이의 간격, 즉 셀 간격이 d인 경우이다. 여기에서 가로축은 아래 배향막(11)으로부터의 높이를 뜻하고, 세로축은 비틀림각을 나타낸다.
도 24에 도시한 바와 같이, 비틀림각은 배향막(11, 21)의 표면에서는 배향력에 의한 힘이 강하기 때문에 크고, 액정층의 중앙으로 갈수록 작아져 전기장의 방향에 가깝게 되는 것을 알 수 있으며, 배향막(11, 21) 바로 위에서는 액정 분자의 장축 이 러빙 방향과 동일한 방향으로 배열한다. 여기에서 인접한 액정 분자의 비틀림각의 차이를 비틀림(twist)이라고 하면, 도 24에서 비틀림은 곡선의 기울기에 해당되고, 이는 배향막(11, 21)의 표면에서는 크고 액정층의 중앙으로 갈수록 작아진다.
액정 분자의 경사각, 즉, x축 또는 초기 배열 방향에 대하여 액정 분자의 장축이 기판에 수직인 면(zx 평면) 위에서 이루는 각의 변화를 도 25 내지 27을 참고로 설명한다.
도 25는 본 발명의 다른 실시예에서 액정 분자들의 경사각 변화를 설명하기 위한 도면이고, 도 26은 본 발명의 다른 실시예에서 기판에 수직인 선에 대한 액정 분자들의 경사각 변화를 도시한 그래프이고, 도 27은 본 발명의 다른 실시예에서 기판에 수평이고 화소 전극에 수직인 선에 대한 액정 분자들의 경사각 변화를 도시한 그래프이다.
도 25에서는 편의상 기판(110, 210)만을 도시한 것이며, 도 22에서 도시한 러빙 방향을 나타내는 벡터
Figure 112005037141511-pat00007
의 zx 평면에 대한 성분을 벡터
Figure 112005037141511-pat00008
로, 전기장의 zx 평면 성분은 벡터
Figure 112005037141511-pat00009
로 나타내었으며, 전기장의 zx 평면 성분
Figure 112005037141511-pat00010
가 x축과 이루는 각은 θE로, 액정 분자의 장축이 x축과 이루는 경사각을 θLC로 나타내었다. 그런데, 여기에서 벡터
Figure 112005037141511-pat00011
은 xy 평면상에 존재하므로(선경사각은 무시)
Figure 112005037141511-pat00012
는 x 방향이 된다.
전기장의 zx 평면 성분(
Figure 112005037141511-pat00013
)의 크기는 아래 기판(10)에서 위 기판(11)으로 갈수록 작아지고, 각도 θE 또한 아래 기판(10)에서 위 기판(11)으로 갈수록 작아진다.
앞서 설명한 것처럼 배향 처리에 의한 탄성적 복원력의 크기는 두 기판(10, 11)의 표면에서 가장 크고, 액정층의 중앙으로 갈수록 작아진다.
액정 분자들은 이러한 두 가지 힘이 평형을 이루도록 배열하여야 한다. 도 9에 나타낸 것처럼, 하부 기판(110) 표면에서는 배향력이 강하므로 액정 분자들이 x축과 평행하게 배열하지만, 위로 올라갈수록 전기장에 의한 힘이 상대적으로 커지므로 경사각(θLC)의 크기가 어느 정도 지점까지는 계속해서 증가하다가 다시 감소하여 위 기판(11) 표면에서는 다시 x축과 평행하게 배열한다. 이때, 곡선의 정점은 아래 기판(10)에 가까운 위치에서 나타난다.
한편, 전기장의 zx 평면 성분(
Figure 112005037141511-pat00014
)이 x축에 대하여 이루는 각 θE는 경계선(A, D) 상에서는 0에 가깝고 중앙선(B-B) 쪽으로 갈수록 커지며, 전기장의 zx 평면 성분(
Figure 112005037141511-pat00015
)의 크기는 경계선(A, D) 상에서 가장 크고 중앙선(B-B) 쪽으로 갈수록 작아진다.
배향 처리에 의한 탄성적 복원력의 크기는 x 축 상에서는 위치에 관계없이 일정하다.
따라서, 도 27에 도시한 바와 같이, 경계선(A, D)에서는 액정 분자의 경사각이 거 의 0에 가깝지만 중심선(C, B)으로 갈수록 커져 전기장의 zx 평면 성분(
Figure 112005037141511-pat00016
)이 x축과 이루는 각(θE)과 유사한 분포를 가진다. 그러나, θE보다는 완만하게 변화한다.
이와 같이 공통 전극 및 화소 전극(131, 191)에 전압이 인가되면 액정 분자들은 비틀림각 및 경사각을 가지며 재배열하는데, 그 비틀림각 및 경사각의 변화로 인하여 빛의 투과율이 변화한다. 경계선(A, D) 상에서는 z축을 따라 볼 때 경사각의 변화는 거의 없지만 비틀림각의 변화는 크다. 반면에, 중앙선(B, C) 상에서는 z축을 따라 볼 때 비틀림각의 변화는 거의 없지만 경사각은 약간 변화한다. 따라서, 경계선(A, D)과 중앙선(B, C) 사이의 영역에서는 비틀림각과 경사각이 모두 변화하는 영역이 된다. 결국, 위치에 따른 투과율 곡선은 전기력선의 형태와 유사한 형태가 된다.
그러면 도 18, 도 19a 및 도 19b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 28 내지 도 37b를 참고로 하여 상세히 설명한다.
도 28은 도 18 내지 도 19b의 박막 트랜지스터 표시판을 제조하는 첫 단계의 박막 트랜지스터 표시판의 배치도이고, 도 29a 및 29b는 각각 도 28의 박막 트랜지스터 표시판을 XXIXa-XXIXa 선 및 XXIXb-XXIXb'-XXIXb" 선을 따라 잘라 도시한 단면도이며, 도 30은 도 28 다음 단계의 박막 트랜지스터 표시판의 배치도이고, 도 31a 및 31b는 각각 도 30의 박막 트랜지스터 표시판을 XXXIa-XXXIa 선 및 XXXIb-XXXIb'-XXXIb" 선을 따라 잘라 도시한 단면도이며, 도 32 및 도 33은 도 30의 박막 트랜지스터 표시판을 XXXIa-XXXIa 선을 따라 잘라 도시한 단면도로서, 도 31a 다음 단계의 단면도이고, 도 34는 도 33 다음 단계의 박막 트랜지스터 표시판의 배치도이고, 도 35a 및 35b는 각각 도 34의 박막 트랜지스터 표시판을 XXXVa-XXXVa 선 및 XXXVb-XXXVb'-XXXVb" 선을 따라 잘라 도시한 단면도이며, 도 36은 도 34 다음 단계의 박막 트랜지스터 표시판의 배치도이고, 도 37a 및 37b는 각각 도 36의 박막 트랜지스터 표시판을 XXXVIIa-XXXVIIa 선 및 XXXVIIb-XXXVIIb'-XXXVII"' 선을 따라 잘라 도시한 단면도이다.
우선, 도 28 내지 도 29b에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 공통 전극(131)을 사진 식각 공정으로 형성한다. 여기서 공통 전극(131)은 질소를 포함하는 투명한 도전 물질로 이루어진다. 바람직하게는 ITON, IZON 또는 a-ITON으로 형성하거나, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON으로 형성할 수 있다.
전자의 경우에는 질소 분위기에서 스퍼터링 방법으로 ITO, IZO 또는 a-ITO를 증착하여 형성한다. 이 때, ITON, IZON 또는 a-ITON의 두께는 10Å 내지 3000Å 의 범위인 것이 바람직하며, ITON, IZON 또는 a-ITON에 포함된 질소의 함량은 0.001at% 내지 90at%인 것이 바람직하다.
그리고, 후자의 경우에는 IZO, ITO 또는 a-ITO를 증착하여 제1 도전막(131p)을 형성한 후 질소 기체(N2)를 주입하여 반응 스퍼터링 공정(reactive sputtering)을 진행하여 제1 도전막(131p)의 상부에 IZON, ITON 또는 a-ITON으로 이루어지는 제2 도 전막(131q)을 형성한다. 또한, 스퍼터링 방법으로 ITO, IZO 또는 a-ITO를 증착하여 제1 도전막(131p)을 형성한 후, 게이트 절연막(140)인 질화막을 증착하기 전에 NH3 플라즈마 처리를 하여 제1 도전막(131p)의 상부에 IZON, ITON 또는 a-ITON으로 이루어지는 제2 도전막(131q)을 형성할 수도 있다.
이 때, IZON, ITON 또는 a-ITON의 두께는 10Å 내지 1000 Å 의 범위인 것이 바람직하며, IZON, ITON 또는 a-ITON에 포함된 질소의 함량은 0.001at% 내지 90at%인 것이 바람직하다.
이와 같이, 공통 전극(131)을 IZON, ITON 또는 a-ITON으로 형성하거나, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층으로 형성함으로써 공통 전극(131) 위에 질화막(SiNx)을 증착하는 경우에 질화막 증착 시 투입되는 H2 또는 SiH4 가스에 의해 IZO, ITO 또는 a-ITO 물질 내의 금속 성분이 환원되어 Sn 또는 Zn이 석출되는 것을 방지할 수 있다.
다음으로, 도 30 내지 도 31b에 도시한 바와 같이, 절연 기판(110) 위의 공통 전극(131)이 형성되지 않은 부분에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 사진 식각 공정으로 형성한다. 그리고, 공통 전극 및 게이트선 위에 게이트 절연막(140)을 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성한다. 이러한 게이트 절연막(140)은 질화 규소 또는 산화 규소 등으로 형성한다.
다음으로, 도 32에 도시한 바와 같이, 게이트 절연막(140) 위에 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)을 화학 기상 증착법으로, 도전층(170)을 스퍼터링 따위로 연속하여 적층한다. 그리고, 도전층(170) 위에 감광막을 형성한 후 슬릿 마스크(1000)를 이용하여 노광 및 현상하여, 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
설명의 편의상, 배선이 형성될 부분의 도전층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150) 부분을 배선 부분(A)이라 하고, 채널이 형성되는 부분에 위치한 불순물 비정질 규소층(160), 진성 비정질 규소층(150) 부분을 채널 부분(B)이라 하고, 채널 및 배선 부분을 제외한 영역에 위치하는 불순물 비정질 규소층(160), 진성 비정질 규소층(150) 부분을 기타 부분(C)이라 전제한다.
감광막 패턴(52, 54) 중에서 박막 트랜지스터의 채널부(B)에 위치한 제1 부분(54)은 데이터선(171)이 형성될 부분(A)에 위치한 부분보다 두께를 얇게 하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 채널 부분(B)에 남아 있는 감광막(54)의 두께와 배선 부분(B)에 남아 있는 감광막(52)의 두께의 비는 후술할 식각 공정에서의 공정조건에 따라 다르게 하여야 하되, 제1 부분(54)의 두께를 제2 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투광 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이 나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성할 수 있다.
다음으로, 도 33에 도시한 바와 같이, 기타 영역(C)에 노출되어 있는 도전층(170)을 식각하여, 그 하부의 불순물 비정질 규소층(160)의 기타 부분(C)을 노출시킨다. 이어서, 기타 부분(C)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)을 제거함과 함께, 채널 부분(B)의 감광막(54)을 제거하여 하부의 도전층(174)을 노출시킨다.
채널 부분(B)의 감광막의 제거는 기타 영역(C)의 불순물 비정질 규소층(161) 및 진성 비정질 규소층(151)의 제거와 동시에 수행하거나 또는 별도로 수행할 수 있다. 채널 영역(B)에 남아 있는 감광막(54) 잔류물은 애싱(ashing)으로 제거한다.
다음으로, 도 34 내지 도 35b에 도시한 바와 같이, 채널 부분(B)에 위치한 도전층(174) 및 불순물 비정질 규소층(164)을 식각하여 제거한다. 이 경우, 채널 부분(B)에 위치한 진성 비정질 규소층(154)의 상부가 일부 제거되어 두께가 작아질 수도 있다. 또한, 배선 부분(A)의 감광막(52)도 제거한다.
따라서, 채널 부분(B)의 금속층(174)이 각각 소스 전극(173)을 포함한 데이터선(171)과 복수의 드레인 전극(175)으로 분리되고, 불순물 비정질 규소층(164)도 선형 저항성 접촉층(161)과 섬형 저항성 접촉층(165)으로 나누어진 다.
다음으로, 도 36 내지 도 37b에 도시한 바와 같이, 데이터선(171, 173) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 보호막(passivation layer)(180)을 형성한다. 이때 보호막(180)은 무기 물질인 질화규소(SiNx) 따위로 형성한다. 그리고, 보호막(180)에 사진 식각 공정으로 복수의 접촉 구멍(181, 182, 185)을 형성한다.
다음으로, 도 18 내지 도 19b에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 화소 전극(191) 및 접촉 보조 부재(81, 82)를 형성한다. 화소 전극(191)과 연결된 화소 전극(190)은 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되며, 접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 각각 게이트선 및 데이터선의 끝부분(129, 179)과 연결되어 게이트선 및 데이터선의 끝부분(129, 179)과 구동 집적 회로와 같은 외부 장치의 접착성을 보완한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판이 도 38 및 39에 도시되어 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 도 18 내지 도 19b에 도시한 다른 실시예에 따른 박막 트랜지스터 표시판과 층상 구조는 거의 동일하다.
도 38 내지 도 39에 도시한 바와 같이, 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 공통 전극(131)이 기판(110) 위에 형성되어 있고, 그 위에 게이트 절연막(140), 섬형 반도체(154) 및 저항성 접촉 부재(161, 165)가 차례로 형성되어 있다. 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 게이트 절연막(140) 및 저항성 접촉 부재(161, 165) 위에 형성되어 있고, 보호막(180)이 그 위에 형성되어 있으며, 보호막(180) 및 게이트 절연막(140)에는 복수의 접촉 구멍(181, 182, 185)이 형성되어 있다. 보호막(180) 위에는 복수의 화소 전극(191) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
그러나, 도 18 내지 도 19b의 박막 트랜지스터 표시판의 선형 반도체(151)와는 달리 도 38 및 39의 박막 트랜지스터 표시판의 반도체(154)는 섬형으로서 소스 전극(173)과 드레인 전극(175) 사이의 부분에 형성되어 채널의 역할을 한다. 또한, 섬형의 반도체의 일부(151)는 공통 전극(132)과 데이터선(171)이 중첩되는 부분에 데이터선(171)보다 넓은 폭으로 형성됨으로써 표면의 프로파일을 부드럽게 하여 데이터선(171)이 단선되는 것을 방지한다.
본 실시예의 특징은 도 18 내지 도 19b에 도시한 박막 트랜지스터 표시판에도 동일하게 적용할 수 있다.
이상 설명한 바와 같이 본 발명에서는 질소를 포함하는 투명한 도전 물질로 화소 전극을 형성하여 H2 세정시에 화소 전극이 환원되어 금속이 표면에 석출되는 현상을 제거하여 고품질의 박막 트랜지스터 표시판을 제공한다.
또한, 공통 전극을 IZON, ITON 또는 a-ITON으로 형성하거나, ITO/ITON, IZO/IZON 또는 a-ITO/a-ITON의 이중층으로 형성함으로써 공통 전극 위에 질화막을 증착하는 경우에 질화막 증착 시 투입되는 H2 또는 SiH4 가스에 의해 IZO, ITO 또는 a-ITO 물질 내의 금속 성분이 환원되어 Sn 또는 Zn이 석출되는 것을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (47)

  1. 기판,
    상기 기판 위에 형성되어 있으며 절연되어 교차하는 게이트선 및 데이터선,
    상기 게이트선과 데이터선과 연결되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터와 연결되어 있는 화소 전극, 그리고
    상기 화소 전극 위에 위치하는 보호막을 포함하고,
    상기 화소 전극은 ITO, IZO, 또는 a-ITO를 포함하는 제1 도전막과 상기 제1 도전막 위에 위치하며 ITON, IZON, 또는 a-ITON을 포함하는 제2 도전막을 포함하는
    박막 트랜지스터 표시판.
  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 박막 트랜지스터는
    상기 게이트선과 연결되어 있는 게이트 전극,
    상기 게이트 전극을 덮는 게이트 절연막,
    상기 게이트 절연막 위에 형성되며 상기 게이트 전극과 중첩하는 반도체,
    상기 반도체 위에 형성되어 있으며 상기 데이터선과 연결되어 있는 소스 전극,
    상기 반도체 위에 형성되어 있으며 상기 소스 전극과 상기 게이트 전극을 중심으로 대향하는 드레인 전극을 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 소스 전극, 데이터선 및 드레인 전극 위에 형성되며 상기 소스 전극 및 드레인 전극 사이의 상기 반도체를 드러내는 개구부와 상기 드레인 전극을 노출하는 제1 접촉 구멍을 가지는 층간 절연막을 더 포함하고,
    상기 화소 전극은 상기 층간 절연막 위에 형성되어 있으며 상기 제1 접촉 구멍을 통해 상기 드레인 전극과 접촉하는 박막 트랜지스터 표시판.
  6. 제4항에서,
    상기 화소 전극은 선형으로 이루어진 복수개의 제1 부분과 상기 제1 부분 및 상기 드레인 전극과 연결되어 있는 제2 부분을 가지는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 화소 전극의 제1 부분과 평행하며 교대로 형성되어 있는 유지 전극을 더 포함하는 박막 트랜지스터 표시판.
  8. 제4항에서,
    상기 데이터선, 소스 전극 및 드레인 전극은 하부 도전막과 상부 도전막을 포함하며,
    상기 제1 접촉 구멍은 상기 드레인 전극의 하부 도전막 및 인접한 게이트 절연막을 노출시키는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 드레인 전극 상부막의 경계는 상기 제1 접촉 구멍의 경계와 일치하는 부분을 포함하는 박막 트랜지스터 표시판.
  10. 제5항에서,
    상기 보호막은 상기 개구부를 덮는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 보호막 위에 형성되어 있는 간격재를 더 포함하는 박막 트랜지스터 표시판.
  12. 제10항에서,
    상기 보호막은 질화 규소로 이루어지는 박막 트랜지스터 표시판.
  13. 제8항에서,
    상기 하부 도전막은 크롬(Cr)으로 이루어지고, 상기 상부 도전막은 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 박막 트랜지스터 표시판.
  14. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 게이트 절연막 또는 상기 반도체 상부에 데이터선 및 드레인 전극을 형성하는 단계,
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계, 그리고
    상기 화소 전극 위에 보호막을 형성하는 단계를 포함하고,
    상기 화소 전극을 형성하는 단계는 ITO, IZO, 또는 a-ITO를 포함하는 제1 도전막을 적층하는 단계 및 상기 제1 도전막 위에 ITON, IZON, 또는 a-ITON을 포함하는 제2 도전막을 형성하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 화소 전극을 형성한 후 드러난 반도체를 H2를 이용하여 세정하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막 및 비정질 규소막을 연속하여 적층하는 단계,
    상기 비정질 규소막 위에 하부 도전막과 상부 도전막을 증착하는 단계,
    상기 상부 도전막, 상기 하부 도전막 및 상기 비정질 규소막을 패터닝하여 도전체 패턴 및 반도체를 형성하는 단계,
    상기 도전체 패턴 및 상기 반도체 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막의 소정 영역을 식각하여 상기 도전체 패턴의 상부 도전막을 노출하는 제1 부분과 제2 부분을 노출시키는 단계,
    상기 제1 및 제2 부분의 상부 도전막을 제거하여 상기 하부 도전막을 노출시키는 단계,
    상기 제2 부분의 하부 도전막을 제거하여 상기 반도체의 일부를 노출하고 소스 전극 및 드레인 전극을 완성하는 단계,
    상기 층간 절연막 위에 ITO, IZO, 또는 a-ITO를 포함하는 제1 도전막을 적층한 후 ITON, IZON, 또는 a-ITON을 포함하는 제2 도전막을 형성하여 상기 제1 부분의 하부 도전막과 연결되는 화소 전극을 형성하는 단계,
    상기 노출된 상기 반도체를 H2를 이용하여 세정하는 단계, 그리고
    상기 노출된 상기 반도체를 덮는 제1 절연막을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제14항 또는 제16항에서,
    상기 절연 기판 위에 유지 전극선을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제16항에서,
    상기 제1 절연막 위에 제1 절연 물질과 다른 절연 물질을 증착하여 제2 절연막을 형성하는 단계,
    사진 식각 공정으로 상기 제2 및 제1 절연막을 식각하여 간격재 및 보호막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제16항에서,
    상기 층간 절연막 식각 단계에서,
    상기 상부 도전막의 제1 부분과 이에 인접한 게이트 절연막을 함께 노출하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제16항에서,
    상기 화소 전극을 형성하는 단계에서 상기 하부 도전막의 제1 부분과 노출된 상기 게이트 절연막을 함께 덮어 화소 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제16항에서,
    상기 상부 도전막은 크롬(Cr)으로 형성하고 상기 하부 도전막은 알루미늄(Al) 또는 알루미늄 합금으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  22. 제16항에서,
    상기 비정질 규소막은 진성 비정질 규소막과 불순물이 도핑된 비정질 규소막을 포 함하며,
    상기 하부 도전막 제거 후 상기 불순물 비정질 규소막의 노출된 부분을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  23. 삭제
  24. 삭제
  25. 제14항 또는 제16항에서,
    상기 ITON, IZON, 또는 a-ITON은 상기 ITO, IZO, 또는 a-ITO를 질화하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제14항 또는 제16항에서,
    상기 제2 도전막은 50Å~100Å의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  27. 기판,
    상기 기판 위에 형성되어 있는 복수의 게이트선,
    상기 기판 위에 형성되어 있으며 질소를 포함하는 투명한 도전체로 이루어진 복수의 공통 전극,
    상기 게이트선 및 공통 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하고 있는 드레인 전극, 그리고
    상기 드레인 전극과 연결되어 있으며 상기 공통 전극과 중첩하고 있는 복수의 화소 전극
    을 포함하고,
    상기 공통 전극은 ITO, IZO, 또는 a-ITO를 포함하는 제1 도전막과 상기 제1 도전막 위에 위치하며 ITON, IZON, 또는 a-ITON을 포함하는 제2 도전막을 포함하는
    박막 트랜지스터 표시판.
  28. 제27항에서,
    상기 공통 전극은 상기 화소 전극 사이에서 연속적인 면으로 이루어져 있는 박막 트랜지스터 표시판.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 제27항에서,
    상기 제2 도전막의 두께는 10Å 내지 1000Å 의 범위인 박막 트랜지스터 표시판.
  33. 제27항 또는 제32항에서,
    상기 제2 도전막에 포함된 질소의 함량은 0.001at% 내지 90at%인 박막 트랜지스터 표시판.
  34. 제27항에서,
    상기 반도체층은 상기 데이터선 및 드레인 전극과 실질적으로 동일한 평면적 모양으로 형성되어 있는 부분을 포함하는 박막 트랜지스터 표시판.
  35. 제27항에서,
    하나의 화소는 하나의 상기 화소 전극과 공통 전극을 포함하고, 상기 공통 전극은 인접한 화소의 공통 전극과 연결되어 있는 박막 트랜지스터 표시판.
  36. 제27항에서,
    상기 공통 전극 및 화소 전극 사이에 발생하는 전기장은 포물선 모양의 전기력선이며, 상기 전기력선은 상기 공통 전극 또는 화소 전극 위에서 수직 및 수평 성분을 가지는 박막 트랜지스터 표시판.
  37. 제27항에서,
    상기 화소 전극 사이의 상기 공통 전극의 선폭은 상기 화소 전극의 선폭보다 큰 박막 트랜지스터 표시판.
  38. 제27항에서,
    상기 화소 전극과 상기 공통 전극은 중첩되어 유지 축전기를 이루는 박막 트랜지스터 표시판.
  39. 기판 위에 게이트선을 형성하는 단계,
    상기 기판 위에 질소를 포함하는 투명한 도전체로 공통 전극을 형성하는 단계,
    상기 게이트선 및 공통 전극 위에 게이트 절연막, 반도체층 및 도전층을 순차적으로 적층하는 단계,
    상기 도전층 및 반도체층을 식각하여 소스 전극을 포함하는 데이터선, 상기 소스 전극과 간격을 두고 마주하고 있는 드레인 전극 및 이들 하부의 반도체 패턴을 형성하는 단계, 그리고
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하며,
    상기 화소 전극은 상기 공통 전극과 중첩하고,
    상기 공통 전극을 형성하는 단계는 ITO, IZO, 또는 a-ITO를 포함하는 제1 도전막을 적층하는 단계 및 상기 제1 도전막 위에 ITON, IZON, 또는 a-ITON을 포함하는 제2 도전막을 형성하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  40. 삭제
  41. 제39항에서,
    상기 제2 도전막은 질소 분위기에서 스퍼터링 방법으로 ITO, IZO 또는 a-ITO를 증착하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제39항에서,
    상기 제2 도전막은 상기 제1 도전막을 NH3 플라즈마 처리를 하여 형성되는 박막 트랜지스터 표시판의 제조 방법.
  46. 제39항 또는 제45항에서,
    상기 제2 도전막은 10Å 내지 1000Å 의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  47. 투명 도전막을 형성하는 단계,
    상기 투명 도전막을 형성한 후 상기 투명 도전막을 질화 처리하는 단계, 그리고
    상기 질화된 투명 도전막 위에 절연막을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
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